SU1076001A3 - Ячейка пам ти дл интегрального матричного накопител - Google Patents

Ячейка пам ти дл интегрального матричного накопител Download PDF

Info

Publication number
SU1076001A3
SU1076001A3 SU782630256A SU2630256A SU1076001A3 SU 1076001 A3 SU1076001 A3 SU 1076001A3 SU 782630256 A SU782630256 A SU 782630256A SU 2630256 A SU2630256 A SU 2630256A SU 1076001 A3 SU1076001 A3 SU 1076001A3
Authority
SU
USSR - Soviet Union
Prior art keywords
bus
reference potential
point
memory cell
series circuit
Prior art date
Application number
SU782630256A
Other languages
English (en)
Inventor
Лахман Джоши Мадхукар
Дэвид Прайсер Вильбар
Original Assignee
Интернэшнл Бизнес Машинз Корпорейшн (Фирма)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интернэшнл Бизнес Машинз Корпорейшн (Фирма) filed Critical Интернэшнл Бизнес Машинз Корпорейшн (Фирма)
Application granted granted Critical
Publication of SU1076001A3 publication Critical patent/SU1076001A3/ru

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

ЯЧЕЙКА ПАМЯТИ ДЛЯ ИНТЕГРАЛЬНОГО МАТРИЧНОГО НАКОПИТЕЛЯ, содержаща  словарную и разр дную шины, шину опорного потенциала и последовательно соединенные ключ и накопитель зар дов на конденсаторе и резисторе , причем один вывод ключа и резистора соединены соответственно с разр дной шиной и шиной опорного потенциал1а, отлич ающа с   тем, что, с целью повышени  степени интеграции  чейки, в нее введен усилитель, вход управлени  которого соединен с другим выводом резистора, вход смещени  - с шиной опорного потенциала, а выход - с другим выводом ключа, электрод управлени  которого соединен.со сло@ варной пшной.

Description

X
ОТ
/ S
411VNV-i
a
-J. -7 I I - /
Изобретение относитс  к вычислительной технике и может быть использовано дл  организации полупроводниковых запоминающих устройств.
Известны  чейки пам ти дл  интегрального матричного накопител , которые требуют использовани  двух активных элементов и двух адресных шин l| ,
Наиболее близкой к предложенной  вл етс   чейка пам ти, содержаща  словарную и разр дную шины, шину опорного потенциала и последовательно соединенные ключ и накопитель зар дов, причем один вывод ключа и резистора Соединены соответственно с разр дной шиной и шиной опорного потенциала 2) .
Известна   чейка пам ти занимает большую площадь.
Целью изобретени   вл етс  повышение степени интеграции  чейки.
Поставленна  цель достигаетс  тем, что в  чейку пам ти дл  интегрального матричного накопител , содержащую словарную и разр дную шины , шину опорного потенциала и последовательно соединенные ключ и Накопитель зар дов на конденсаторе и резисторе, причем один вывод ключа и резистора соединены соответственно с разр дной шиной и шиной опорного потенциала, введены усилитель, вход управлени  которого соединены с другим выводом резистора, вход смещени  - с шиной опорного потенциала , а выход - с другим выводом ключа , электрод управлени  которого соединен со словарной шиной.
На чертеже представлено предложенное устройство.
Предложенное устройство содержит словарную шину 1, разр дную шину 2, ключ 3, накопитель зар дов наконденсаторе 4 и резисторе 5, усилитель 6 и шину 7 опорнох о потенциала.
Устройство работает следунвдим 0 образом.
Информаци  записываетс  на конденсатор 4 за счет того, что разр дна  .шина 2 имеет предварительный зар д , при этом ключ 3, который выпрл5 нен на полевом транзисторе, открываетс . Чтобы записать нулевую информацию , разр дную шину зар жают до более низкого потенциала, например потенциала земли, и так как разр дна  шина находитс  под нулевым потенциалом , то конденсатор не зар жаетс .
Чтобы считать информацию, к раэр дной шине прикладываетс  потенциал , и импульс со словарной шины за5 мыкает ключ. Если в конденсаторе была записана 1, то потенциал на разр дной шине остаетс  на основном уровне, и усилитель б не работает. Если на конденсаторе был записан О, т.е. конденсатор 4 не зар жен, то потенциал с разр дной шины зар жает конденсатор 4-, и на резисторе 5 по вл етс  напр жение, которое приложено к входу усилител  6, и открывает его. При этом разр дна  шина через ключ 3 и усилитель б разр жаетс  на землю.

Claims (1)

  1. ЯЧЕЙКА ПАМЯТИ ДЛЯ ИНТЕГРАЛЬНОГО МАТРИЧНОГО НАКОПИТЕЛЯ, со- держащая словарную и разрядную шины, шину опорного потенциала и последовательно соединенные ключ и накопитель зарядов на конденсаторе и резисторе, причем один вывод ключа и резистора соединены соответственно с разрядной шиной и шиной опорного потенциала, отличающаяс я тем, что, с целью повышения степени интеграции ячейки, в нее введен усилитель, вход управления которого соединен с другим выводом резистора, вход смещения - с шиной опорного потенциала, а выход - с другим выводом ключа, электрод управления которого соединен.со словарной шиной.
    1076001 А
SU782630256A 1977-06-30 1978-06-29 Ячейка пам ти дл интегрального матричного накопител SU1076001A3 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/811,812 US4168536A (en) 1977-06-30 1977-06-30 Capacitor memory with an amplified cell signal

Publications (1)

Publication Number Publication Date
SU1076001A3 true SU1076001A3 (ru) 1984-02-23

Family

ID=25207659

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782630256A SU1076001A3 (ru) 1977-06-30 1978-06-29 Ячейка пам ти дл интегрального матричного накопител

Country Status (17)

Country Link
US (1) US4168536A (ru)
JP (1) JPS5813997B2 (ru)
AT (1) AT373432B (ru)
AU (1) AU514832B2 (ru)
BE (1) BE868453A (ru)
BR (1) BR7803995A (ru)
CA (1) CA1114504A (ru)
CH (1) CH636469A5 (ru)
DD (1) DD141082A5 (ru)
DE (1) DE2818783C3 (ru)
ES (1) ES470267A1 (ru)
FR (1) FR2396386A1 (ru)
GB (1) GB1563479A (ru)
IT (1) IT1112637B (ru)
NL (1) NL7807049A (ru)
SE (1) SE7806951L (ru)
SU (1) SU1076001A3 (ru)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5619585A (en) * 1979-07-26 1981-02-24 Toshiba Corp Semiconductor memory unit
GB2070329B (en) * 1980-01-25 1983-10-26 Tokyo Shibaura Electric Co Semiconductor memory device
JPS5948477B2 (ja) * 1980-03-31 1984-11-27 富士通株式会社 半導体記憶装置
DE3689004T2 (de) * 1985-02-13 1994-01-20 Toshiba Kawasaki Kk Halbleiterspeicherzelle.
US4677589A (en) * 1985-07-26 1987-06-30 Advanced Micro Devices, Inc. Dynamic random access memory cell having a charge amplifier
CA1322250C (en) * 1987-08-31 1993-09-14 Loren Thomas Lancaster Active dynamic memory cell
US5003361A (en) * 1987-08-31 1991-03-26 At&T Bell Laboratories Active dynamic memory cell
JP2575152B2 (ja) * 1987-10-22 1997-01-22 日宝化学株式会社 ヨウ素の回収装置
US4999811A (en) * 1987-11-30 1991-03-12 Texas Instruments Incorporated Trench DRAM cell with dynamic gain
US4914740A (en) * 1988-03-07 1990-04-03 International Business Corporation Charge amplifying trench memory cell
US4970689A (en) * 1988-03-07 1990-11-13 International Business Machines Corporation Charge amplifying trench memory cell
US9741417B1 (en) * 2016-10-14 2017-08-22 Nxp Usa, Inc. Sense amplifier circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3618053A (en) * 1969-12-31 1971-11-02 Westinghouse Electric Corp Trapped charge memory cell
US3652914A (en) * 1970-11-09 1972-03-28 Emerson Electric Co Variable direct voltage memory circuit
US3827034A (en) * 1972-09-14 1974-07-30 Ferranti Ltd Semiconductor information storage devices
DE2456893A1 (de) * 1974-12-02 1976-08-12 Siemens Ag Speicherelement

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Патент US № 3614749, кд. G 11 С 11/42. 2, Патент US № 3882472, кл, О 11 С 11/42 (прототип). *

Also Published As

Publication number Publication date
US4168536A (en) 1979-09-18
FR2396386B1 (ru) 1982-11-26
DE2818783A1 (de) 1979-01-04
SE7806951L (sv) 1978-12-31
FR2396386A1 (fr) 1979-01-26
IT1112637B (it) 1986-01-20
BE868453A (fr) 1978-10-16
JPS5413234A (en) 1979-01-31
ATA322178A (de) 1983-05-15
ES470267A1 (es) 1979-09-16
NL7807049A (nl) 1979-01-03
IT7824494A0 (it) 1978-06-13
AT373432B (de) 1984-01-25
AU514832B2 (en) 1981-02-26
AU3488378A (en) 1979-10-11
JPS5813997B2 (ja) 1983-03-16
DE2818783C3 (de) 1980-11-27
DE2818783B2 (ru) 1980-03-20
GB1563479A (en) 1980-03-26
DD141082A5 (de) 1980-04-09
CH636469A5 (de) 1983-05-31
BR7803995A (pt) 1979-04-03
CA1114504A (en) 1981-12-15

Similar Documents

Publication Publication Date Title
SU1076001A3 (ru) Ячейка пам ти дл интегрального матричного накопител
CA1095620A (en) Two-device memory cell
US4144590A (en) Intermediate output buffer circuit for semiconductor memory device
US4099265A (en) Sense line balance circuit for static random access memory
KR950001776A (ko) 강유전체 메모리
US4031522A (en) Ultra high sensitivity sense amplifier for memories employing single transistor cells
SU654197A3 (ru) Полупроводниковое запоминающее устройство
KR900002666B1 (ko) 반도체 기억회로
US3761901A (en) Nonvolatile memory cell
US4150311A (en) Differential amplifier circuit
US3618053A (en) Trapped charge memory cell
GB1121526A (en) Memory storage unit employing insulated gate field effect transistors
US4110840A (en) Sense line charging system for random access memory
US4360896A (en) Write mode circuitry for photovoltaic ferroelectric memory cell
US3959782A (en) MOS circuit recovery time
US5592411A (en) Non-volatile register and method for accessing data therein
EP0168246A2 (en) Improved active pull-up circuit
US4151603A (en) Precharged FET ROS array
US4255679A (en) Depletion load dynamic sense amplifier for MOS random access memory
US4418401A (en) Latent image ram cell
EP0189908B1 (en) Dynamic memory with improved arrangement for precharging bit lines
GB1243588A (en) Capacitor memory circuit
US3936810A (en) Sense line balancing circuit
US4926379A (en) Data read circuit for use in semiconductor memory device
JPH01220293A (ja) 連想記憶回路