DE2818783A1

DE2818783A1 - Datenspeicherzelle

Info

Publication number: DE2818783A1
Application number: DE19782818783
Authority: DE
Inventors: Madhukar Laxman Joshi; Wilbur David Pricer
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1977-06-30
Filing date: 1978-04-28
Publication date: 1979-01-04
Also published as: AT373432B; GB1563479A; NL7807049A; JPS5813997B2; DE2818783B2; JPS5413234A; SU1076001A3; BE868453A; IT7824494A0; ES470267A1; AU3488378A; BR7803995A; IT1112637B; AU514832B2; CA1114504A; DE2818783C3; FR2396386A1; DD141082A5; ATA322178A; CH636469A5

Description

BU9-77-001 27. April 1978

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

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Datenspeicherzelle

Die Erfindung betrifft integrierte Halbleiter-Speicherschaltungen, die binäre Information in einem Kondensator speichern.

Integrierte Halbleiter-Speicherschaltungen, insbesondere solche, die Zellen verwenden, die im wesentlichen aus einem Speicherkondensator und einem Schalter bestehen, haben Speicher mit sehr hoher Zellendichte ermöglicht. Eine der simpelsten Schaltungen für kleine Speicherzellen ist beschrieben in der US-Patentschrift Nr. 3'387'286. Jede dieser Zellen verwendet einen Speicherkondensator und einen als Schalter zur wahlweisen Verbindung des Kondensators mit einer Bit-/Abfrageleitung wirkenden FET. In der US-Patentschrift Nr. 3'811'076 ist eine aus einem Element bestehende FET-Speicherzelle der oben beschriebenen Art beschrieben, die mit sehr kleinen Abmessungen dadurch hergestellt werden konnte, dass eine Schicht dotierten polykristallinen Siliciums durch ein auf der Oberfläche eines Halbleitersubstrates niedergeschlagenes dielektrisches Medium abgetrennt wurde und so ein Speicherkondensator gebildet wurde.

In der US-Patentschrift Nr. 3'979'734 wird ein schneller Speicher aus kleinen Zellen beschrieben, die Speicherkondensatoren und bipolare Transistoren verwenden. In dieser wortorganisierten Speicheranordnung ist in jeder Zelle der Speicherkondensator einfach mit einem Anschluss an eine separate Bit-/Abfrageleitung angeschlossen, während ausgewählte, ein Wort bildende Zellen gleichzeitig durch einen Wortimpuls angesteuert werden, um den anderen Anschluss des Speicherkondensators dieses Wortes zu koppeln. Die bipolaren Transistoren sind jedoch in der Herstellung komplexer als die FET's. »-

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Speicher mit Zellen, die zwei aktive Elemente verwenden und ein vorverstärktes Signal auf eine Bit-/Abfrageleitung geben, sind ebenfalls bekannt. Wenn solche Zellen jedoch verwendet werden, führen sie zu einer sehr komplexen Speicheranordnung, die im allgemeinen eine grössere Halbleiterfläche verlangt. Eine Speicherzelle mit zwei Elementen ist beschrieben in der US-Patentschrift 3'882'472 und verlangt zwei Leitungen zur Adressierung des Wortes und ausserdem Einrichtungen, mit denen verfolgt wird, ob die in den Zellen gespeicherten Daten wahr oder invertiert sind. Eine andere Speicherzelle mit zwei Elementen ist beschrieben in der US-Patentschrift Nr. 3'614"749. Dort sind zwei Wortleitungen und zwei Bitleitungen erforderlich, sowie eine grosse Fläche belegende Kontakte zwischen einer Gate-Elektrode eines Transistors und einer stromführenden Elektrode des zweiten Transistors. Eine dritte Speicherzelle mit zwei Elementen, die in der US-Patentschrift Nr. 3'919'569 beschrieben ist, verwendet komplementäre Transistoren und braucht zwei Bitleitungen.

Die Speicherzelle mit drei Elementen, wie sie in der US-Patentschrift Nr. 3'585'613 beschrieben ist, liefert auch ein vorverstärktes Signal auf eine Bit-Abfrageleitung, die drei Elemente belegen jedoch eine ziemlich grosse Fläche auf dem Halbleitersubstrat und verlangen zwei Wortleitungen.

Die Aufgabe der vorliegenden Erfindung besteht daher in der Schaffung einer verbesserten Speicherzelle mit kleinerer Grundfläche und einem grösseren Signal, als es eine normale Zelle hat, die einfach herzustellen ist und eine hohe Dichte und hohe Geschwindigkeit aufweist. Diese Zellen sollen dynamisch sein und jede soll zwei aktive Elemente enthalten, eine Wortleitung und eine Bit-/Abfrageleitung benötigen und auf einer wesentlich reduzierten Fläche eines Halbleiterchips ausgebildete Unterstützungsschaltungen benutzen. Eine aus solchen Zellen bestehende Speicheranordnung soll in einem Fabrikationsprozess hergestellt werden. Der Abfrageverstärker soll nur eine kleine Fläche erfordern und von einfacher Konstruktion für schnellen Betrieb sein.

Die erfindungsgemässe verbesserte Speicheranordnung soll dynamische Zellen benutzen, bei denen die Bit-/Abfrageleitung nicht auf einen

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Mittelwert zwischen einer vorgegebenen hohen und niedrigen Spannung, die die binäre Information anzeigen, vorgeladen werden muss. Die von den Speicherzellen erzeugten Signale sollen eine Funktion der Erholungszeitkonstante eines Widerstandes und eines Speicherkondensators der Zelle sein. Sie sollen vorverstärkt werden, bevor sie auf die Bit-/Abfrageleitung der Speicheranordnung gelangen.

Die Erfindungsaufgabe wird durch einen Speicher gelöst, der eine serielle Anordnung eines Ladungsspeicherelementes, einer Impedanz und eines eine Bit-/Abfrageleitung und einen Referenzpunkt verbindenden Schalters enthält, wobei ein Verstärker mit seinem Eingang an die serielle Anordnung an einem Punkt zwischen dem Ladungsspeicherelement und der Impedanz und mit seinem Ausgang an die Bit-/Abfrageleitung angeschlossen ist. Der Schalter wird durch einen Puls von einer Wortleitung gesteuert. In einem vorgezogenen Ausführungsbeispiel der Erfindung ist das Ladungsspeicherelement ein Kondensator, die Impedanz ein Widerstand und der Schalter und der Verstärker ein erster bzw. zweiter FET. Bei Verwendung integrierter Halbleiter wird der Widerstand vorzugsweise auf der Oberfläche des Halbleitersubstrates ausgebildet, er vergrössert daher nicht die von der Zelle benötigte Fläche.

Ausführungsbeispiele der Erfindung sind in den beiliegenden Zeichnungen dargestellt und werden anschliessend näher beschrieben. Es zeigen:

Fig. 1 ein Ausführungsbeispiel der Speicherzellenschaltung, Fig. 2 das Ausführungsbeispiel der Fig. 1 im einzelnen, Fig. 3 ein Ausführungsbeispiel der erfindungsgemässen Speicherzelle,

das schneller arbeitet als die in Fig. 2 gezeigte Zelle, Fig. 4 ein weiteres Ausführungsbeispiel der erfindungsgemässen Speicherzelle, bei der eine Vorladungs-Referenzspannung der Bit-/Abfrageleitung niedriger ist als die volle Ladespannung der Zelle,

Fig. 5 ein weiteres Ausführungsbeispiel, in dem der Speicherkondensator direkt mit einer Bit-/Abfrageleitung verbunden ist, Fig, 6 ein weiteres Ausführungsbeispiel der Speicherzelle ähnlich der in Fig. 3 gezeigten Schaltung, jedoch mit Punkten unterschiedlichen Referenzpotentiales„ >

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Fig. 7 ein weiteres Ausführungsbeispiel der erfindungsgemässen Speicherzelle, die im Gegensatz zu der in Fig. 2 gezeigten Schaltung Punkte unterschiedlichen Referenzpotentiales einschliesslich eines Referenzpotentiales in gepulster Form aufweist,

Fig. 8 einen Querschnitt durch die Zellenstruktur der vorliegenden

bis 13

Erfindung in integrierter Form während verschiedener Prozessschritte, insbesondere für die in den Fig. 2 und 7 gezeigten Schaltungen,

Fig. 14 einen Querschnitt durch die komplette Zellenstruktur der in Fig. 4 gezeigten Schaltung,

Fig. 15 eine Speicheranordnung, in der die meisten der in Fig. 1 bis 7 gezeigten Zellen benutzt werden können, und

Fig. 16 ein Pulsdiagramm zum Betreiben des in Fig. 15 gezeigten Speichers .

In Fig. 1 ist im einzelnen ein Ausführungsbeispiel einer erfindungsgemässen Speicherzellen-Schaltung gezeigt, die aus einer Reihenschaltung 1 mit einem als Schalter wirkenden ersten FET 2, einem Ladungsspeicher in Form eines Speicherkondensators 3 und einer Impedanz in Form eines Widerstandes 4 besteht. Die Reihenschaltung 1 ist zwischen eine Bit-/Abfrageleitung 5 und ein Referenzpotential wie etwa Erdpotential gelegt. Ein als Verstärker wirkender zweiter FET 6 ist mit seinem Eingang an den gemeinsamen Punkt zwischen dem Speicherkondensator 3 und die Impedanz 6 angeschlossen. Der Ausgang des Verstärker FET's 6 ist an den gemeinsamen Punkt zwischen dem Schalter-FET 2 und dem Speicherkondensator 4 angeschlossen. Eine Wahl- oder Wortleitung 7 ist mit dem Schalter-FET 2 verbunden und steuert seinen Betrieb.

Im Betrieb der in Fig. 1 gezeigten Speicherzellen-Schaltung wird Information in den Speicherkondensator 3 dadurch geschrieben, dass man die Bit-/Abfrageleitung 5 vorlädt auf eine Spannung +VH beim Speichern z.B. eines Einer-Informationsbits und den Schalter-FET 2 schliesst durch Anlegen eines Impulses von der Wortleitung 7 an den Schalter-FET 2_t um den Speicherkondensator 3 aufzuladen. Um ein Null-Informationsbit zu speichern, wird die Bitabfrageleitung 5 auf eine niedrige Spannung, z.B. Erdpotential, aufgeladen, bevor der Schalter-FET 2 geschlossen wird. Da die Bitabfrageleitung 5 Erdpotential führt, wird der Speicher

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kondensator 3 nicht geladen.

Um Information aus der Zellenschaltung zu lesen, wird eine Spannung +VH an die Bitabfrageleitung 5 angelegt und ein Impuls von der Wortleitung 7 schliesst den Schalter-FET 2. Wenn im Speicherkondensator 3 eine Eins gespeichert ist, d.h. der Kondensator geladen ist, bleibt die Spannung auf der Bitabfrageleitung im wesentlichen auf dem Pegel +VH und der Verstärker-FET 6 arbeitet nicht. Wenn der Speicherkondensator 3 ein Null-Bit gespeichert hat, also nicht geladen ist, lädt die Spannung +VH auf der Bitabfrageleitung 5 den Speicherkondensator 3 auf und entwickelt eine Spannung über der Impedanz 4, die an den Eingang des Verstärkers 6 angelegt wird und diesen einschaltet. Dadurch wird die Bitabfrageleitung über den Schalter-FET 2 und den Verstärker-FET 6 an Erde entladen. Die Zeit des Spannungsüberganges über der Impedanz 4 wird bestimmt durch die RC-Zeitkonstante der Reihenschaltung 1. Wenn die Spannung +VH auf der Bitabfrageleitung 5 z.B. 10 Volt beträgt, lässt sich ein grosses Signal von 1 bis 2 Volt auf der Bitabfrageleitung 5 unter Verwendung des Verstärker-FET 's 2 erzeugen. Ein einfacher Abfrageverstärker, der mit der Bitabfrageleitung 5 gekoppelt werden kann und noch in Verbindung mit Fig. 15 beschrieben wird, kann dann den Uebergang bis herunter auf 0 Volt oder Erde verstärken. Da das in der Zelle entwickelte Signal gross ist, werden an den Abfrageverstärker weniger hohe Anforderungen gestellt. Da die Spannung auf der Bitabfrageleitung bei +VH begann, ist hinterher keine Hochziehschaltung erforderlich, um die verlorene Ladung wieder aufzufüllen, wie es oft in Verbindung mit Abfrageverstärkern für andere Zellenschaltungen notwendig ist.

Die in Fig. 2 gezeigte Zellenschaltung gleicht der in Fig. 1 gezeigten, ist jedoch genauer mit Feldeffekttransistoren und der Ausführung der Impedanz 4 als Widerstand dargestellt. Die in Fig. 2 gezeigte Zellen-• schaltung ist ebenfalls eine Reihenschaltung mit dem Schalter-FET 2, dem Speicherkondensator 3 und der als Widerstand ausgeführten Impedanz 4. Die Reihenschaltung 1 ist zwischen die Bitabfrageleitung 5 und einen Punkt mit Referenzpotential gelegt, der als Erde bezeichnet ist. Ein zweiter Verstärker-FET 6 ist zwischen dem gemeinsamen Punkt des Schalter-FET 2 und des Speicherkondensators 3 und den Punkt mit Referenzpotential gelegt. Die Gate-Elektrode des Schalter-FET 2 ist mit der Wortleitung 7

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und die Gate-Elektrode des Verstärker-FET 6 mit dem gemeinsamen Punkt zwischen dem Speicherkondensator 3 und dem Widerstand 4 verbunden.

Um beim Betrieb der in Fig. 2 gezeigten Zellenschaltung ein Einer-Bit in die Zelle zu schreiben, wird die Bitabfrageleitung 5 auf die Spannung +VH vorgeladen und ein Impuls von der Wortleitung 7 an die Gate-Elektrode des Schalter-FET 2 angelegt, um den Schalter-FET 2 einzuschalten. Dadurch wird der Speicherkondensator 3 auf eine Spannung +VH abzüglich der Schwellwertspannung VT des Schalter-FET 2 aufgeladen. Um ein Null-Bit in die Zellenschaltung zu schreiben, wird die Bitabfrageleitung 5 im wesentlichen auf Erdpotential gesetzt und der Schalter-FET 2 durch einen Impuls von der Wortleitung 7 eingeschaltet. Da die Bitabfrageleitung 5 Erdpotential führt, empfängt der Speicherkondensator 3 keine Ladung und somit ist die auf ihm gespeicherte Ladung gleich +VH-VT und stellt ein Einer-Bit dar. Keine Ladung auf dem Kondensator 3 stellt ein Null-Bit dar.

Um die auf dem Speicherkondensator 3 gespeicherte Information zu lesen, wird die Bitabfrageleitung 5 auf die Spannung +VH aufgeladen und ein Impuls von der Wortleitung 7 an die Gate-Elektrode des Schalter-FET 2 angelegt, um diesen leitend zu machen. Wenn ein Einer-Bit auf dem Speicherkondensator 3 gespeichert ist, bleibt die Spannung auf der Bitabfrageleitung 5 konstant. Wenn ein Null-Bit auf dem Speicherkondensator 3 gespeichert ist, wird der Kondensator 3 auf die Spannung +VH-VT aufgeladen und erzeugt eine UeBergangsspannung über dem Widerstand 4. Diese Uebergangsspannung wird an die Gate-Elektrode des Verstärker-FET angelegt, der dadurch einschaltet und die Bitabfrageleitung über die beiden FET's an Erde entlädt. Die Uebergangsspannung wird durch den Verstärker-FET 6 für einen Zeitabschnitt verstärkt, der durch die RC-Zeitkonstante des Speicherkondensators 3 und des Widerstandes 4 sowie den Miller-Effekt des Verstärker-FET 6 bestimmt wird. Wenn die Spannung auf der Bitabfrageleitung +VH ungefähr 10 Volt beträgt, wird ein grosses Signal von 1 bis 2 Volt auf der Bitabfrageleitung 5 durch den zweiten Verstärker-FET 6 erzeugt. Der Verstärker-FET 6 hat einen Schwellwert, wodurch Leckströme des Speicherkondensators 3 wirkungslos sind. Wenn beim Schreiben eine kürzere Zeitkonstante gewünscht wird, kann die Quelle des Verstärker-FET 20 auf eine positive Spannung gepulst werden.

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Die in Fig. 3 gezeigte Reihenschaltung 1 ist ähnlich aufgebaut wie die in Fig. 2 gezeigte, jedoch ist in Fig. 3 der Verstärker-FET 10 direkt und nicht über den Schalter-FET 2 mit der Bitabfrageleitung 5 verbunden. Die in Fig. 3 gezeigte Schaltung arbeitet schneller als die in Fig. 2 gezeigte, da die Bitabfrageleitung 5 über nur einen Transistor, nämlich den FET 6 an Erde entladen wird und nicht über zwei in Serie geschaltete Transistoren. Die in Fig. 3 gezeigte schnellere Schaltung braucht jedoch zur Herstellung eine grössere Fläche auf dem Halbleitersubstrat, da eine separate Verbindung von der Bitabfrageleitung direkt zur stromführenden Elektrode des Verstärker-FET 6 gelegt werden muss. Die in Fig. 3 gezeigte Schaltung arbeitet im übrigen ähnlich wie die in .Fig. 2 gezeigte.

Die in Fig. 4 gezeigte Zellenschaltung ist zwischen die Bitabfrageleitung 5 und einen Punkt mit Referenzpotential der Spannung +VH gelegt. Der Speicherkondensator 3 liegt zwischen dem Referenzpotential +VH und dem Widerstand 4, und dieser wiederum liegt zwischen dem Schalter-FET 2 und dem Speicherkondensator 3. Der Verstärker-FET 6 ist an den Punkt zwischen dem ersten Transistor 2 und dem Widerstand 4 und das Referenzpotential +VH angeschlossen. Die Gate-Elektrode des Schalter-FET 2 ist mit der Wortleitung 7 und diejenige des Verstärker-FET 6 ist mit einem Punkt zwischen dem Widerstand 4 und dem Speicherkondensator 3 verbunden.

Um beim Betrieb der in Fig. 4 gezeigten Schaltung ein Einer-Bit in die Zelle zu schreiben, wird die Bitabfrageleitung 5 auf eine Spannung +VH vorgeladen, so dass der Kondensator 3 nicht geladen wird, auch wenn ein Impuls von der Wortleitung 7 den Schalter-FET 2 einschaltet, da gleiche Spannung an beiden Seiten des Kondensators 14 liegt. Um ein Null-Bit im Speicherkondensator 14 zu speichern, wird das Potential auf der Bitabfrageleitung auf Erdpotential gesenkt und der Schalter-FET 2 durch einen Impuls von der Wortleitung 7 eingeschaltet, so dass der Speicherkondensator 3 auf die Spannung +VH abzüglich der Schwellwertspannung VT des Schalter-FET 12 geladen wird.

Beim Lesen wird die Bitabfrageleitung 5 auf Erdpotential gelegt oder auf eine niedrige Spannung getrieben und der Schaltertransistor 2 durch einen Impuls von der Wortleitung 7 eingeschaltet. Wenn der Konden-

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sator 3 geladen und somit ein Null-Bit darin gespeichert wurde, bleibt die Spannnung auf der Bitabfrageleitung 5 auf Erdpotential. Wenn jedoch ein Einer-Bit auf dem Kondensator 3 gespeichert und dieser nicht geladen wurde, wird Ober dem Widerstand 4 eine Uebergangsspannung entwickelt, die den Verstärkertransistor 6 einschaltet, um die Bitabfrageleitung über die beiden Transistoren 2 und 6 vom Referenzpotential +VH auf einen Wert zu laden, der wesentlich über Erdpotential liegt.

Bei der in Fig. 5 gezeigten Reihenschaltung 1 der Speicherzelle liegt der Speicherkondensator 3 zwischen der Bitabfrageleitung 5 und dem ersten Transistor 2 und der Widerstand 4 ist zwischen dem ersten Transistor 2 und Erdpotential angeschlossen. Der zweite Transistor 6 ist zwischen Erdpotential und die Bitabfrageleitung 5 gelegt. Die Gate-Elektrode des ersten Transistors wiederum ist mit der Wortleitung 7 und die Gate-Elektrode des zweiten Transistors mit dem Punkt zwischen dem ersten Transistor 2 und dem Widerstand 4 verbunden. Diese Schaltung arbeitet sehr ähnlich wie die in Fig. 3 gezeigte, wird jedoch etwas anders hergestellt.

Die in Fig. 6 gezeigte Schaltung unterscheidet sich von der in Fig. 3 gezeigten dadurch, dass anstelle von Erdpotential die Spannungen V und V eingesetzt werden. Die Spannungen V und V betragen bis zu 1 oder 2 Volt gegenüber Erdpotential und werden gemäss der Schwellwertspannung dieser Transistoren eingestellt. Die in Fig. 6 gezeigte Schaltung wird ählich betrieben wie die in Fig. 3 gezeigte.

Die in Fig. 7 dargestellte Schaltung unterscheidet sich von der in Fig. 2 gezeigten dadurch, dass die Referenzpotentiale V und V anstelle von Erdpotential in Fig. 2 eingesetzt werden. Die Spannung am Anschluss V ist vorzugsweise ein Spannungspuls mit der Grosse +VH, der während einer Schreiboperation angelegt wird, um sicherzustellen, dass kein Strom durch den zweiten Transistor 6 fliesst. Daher wird bei einer Schreiboperation die gesamte Ladung von der Bitabfrageleitung 5 an den Speichenkondensator 3 angelegt, wenn ein Einer-Bit in die Zellenschaltung geschrieben wird. Die in Fig. 7 gezeigte Schaltung spart Energie gegenüber der in Fig. 2 gezeigten und arbeitet auch schneller.

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Die in den Fig. 1 bis 7 gezeigten Zellenschaltungen können ähnlich hergestellt werden wie die Speicherzellen, die z.B. beschrieben sind in der deutschen Offenlegungsschrift (BU9-76-004). Das Herstellungsverfahren für die Speicherzellen ist in den Fig. 8 bis 13 im einzelnen im Querschnitt gezeigt.

Nach Darstellung in Fig. 8 sind in einem Substrat 8, vorzugsweise aus P-leitendem Silicium, drei N+-Diffusionsbereiche 5, 9, und 10 ausgebildet. Diese Bereiche können auf bekannte Weise durch Dotieren von Oxidstreifen und rechteckigen Filmen hergestellt werden. Für die Streifen und Filme kann man eine dotierte Oxidschicht auf der Oberfläche des Substrates 8 ausbilden und dann die gewünschten Formen für die Streifen und Filme mit entsprechender Maskierung festlegen. Die Bereiche 5 und werden mit länglichen dotierten Streifen hergestellt, die auch von anderen nicht dargestellten Zellenschaltungen auf demselben Substrat benutzt werden, wogegen der Bereich 9 als rechteckiger Punkt hergestellt wird. Das Dotierungsmittel für die Bereiche 5, 9 und 10 wird durch Temperung in das Substrat 30 getrieben. Die dotierten Streifen und Filme werden dann weggeätzt und liefern eine saubere Oberfläche des Siliciumsubstrats. Eine dünne Schicht dielektrischen Materials, vorzugsweise Siliciumdioxid 12, mit einer Dicke von ungefähr 450 A, wird dann auf der sauberen Oberfläche des Substrats 8 niedergeschlagen. Die dünne Siliciumdioxidschicht 12 wird auf der Oberfläche des Substrats 8 auf bekannte Art wie etwa thermische Oxidation ausgebildet. Eine erste Schicht leitenden polykristallinen Siliciums oder Polysiliciums 13 wird auf der Siliciumdioxidschicht 12 niedergeschlagen. Die Polysiliciumschicht 13 kann durch Zerlegen von Silan unter Anwesenheit eines borhaltigen Gases wie Diboran, bei einer Temperatur von etwa 900 C niedergeschlagen werden. Eine Siliciumnitridschicht 14 wird über der ersten Schicht aus PoIysilicium 13 und eine zweite Schicht aus Siliciumdioxid 15 auf der Siliciumnitridschicht 14 gemäss Darstellung in Fig. 8 niedergeschlagen. Die zweite Siliciumdioxidschicht 15 kann im bekannten pyrolithisehen Verfahren niedergeschlagen werden. Durch weitere geeignete Maskierung werden die Siliciumnitridschicht 14 und die zweite Siliciumdioxidschicht weggeätzt, ausgenommen Teile zwischen den diffundierten Bereichen 5 und 9 und die Bereiche 9 und 10 selbst, wie es in Fig. 9 dargestellt ist. Die freigelegten Teile der ersten Polysiliciums'chicht 13 werden zur

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Bildung eines Isolators 16 gemäss Darstellung in Fig. 9 oxydiert. Ein Querschnitt der zweiten Siliciumdioxidschicht 15 über dem ^-diffundierten Bereich 9 sowie der Querschnitt des Isolators 16 über der NH—Diffusion 9/ werden jetzt nach Darstellung in Fig. 10 weggeätzt und die Kanten der ersten Polysiliciumschicht 13 über der N+-Diffusion freigelegt und ebenfalls zur Bildung einer Isolation 17 gemäss Darstellung in Fig. 11 oxydiert. Im bekannten Tauchätzverfahren wird jetzt der freigelegte Teil der Siliciumnitridschicht 14 über dem N+-Diffusionsbereich 9 ebenfalls nach Darstellung in Fig. 11 weggeätzt. In bekannter Ionenimplantationstechnik wird der N+-Diffusionsbereich 9 durch die erste Polysiliciumschicht 13 hindurch gemäss Darstellung in Fig. 11 zur Bildung der N+-Diffusion 11 ausgedehnt. Eine zweite Schicht polykristallinen Siliciums oder eines Polysiliciums 18, wird über der in Fig. 11 gezeigten Struktur niedergeschlagen, wobei der untere Teil 19 resistiv und der obere Teil 20 dieser Schicht 18 mit Arsen zu einem dünnen Leiterbereich dotiert wird, wie es in Fig. 12 gezeigt ist. Der resistive untere Teil 19 der zweiten Polysiliciumschicht 18 kann z.B. einen Widerstandswert grosser als 1000 Ohm-Zentimeter haben. Durch geeignete Maskierung wird die zweite Polysiliciumschicht 18 weggeätzt und so der in Fig. 12 gezeigte Widerstand 18 gebildet. Der hohe Widerstandswert der Polysiliciumschicht 18 und insbesondere des unteren Teiles 12, lassen sich auf bekannte Weise erreichen, wie sie z.B. beschrieben ist im "Journal of Non-Crystalline Solids", 11 (1922), Seiten 219 bis 234 und (1975), Seiten 409 bis 427. Die zwischen den N+-Diffusionsbereichen 5 und 11 liegende zweite Siliciumdioxidschicht 15 wird weggeätzt und dann die zweite Polysiliciumschicht 18 oxydiert, zur Bildung einer Isolierschicht 21, gemäss Darstellung in Fig. 13. Die Siliciuranitridschicht 14 über der erste Polysiliciumschicht 13, wird durch Tauchätzung entfernt, und so eine saubere Oberfläche der Polysiliciumschicht 13 geschaffen. Die Metallwortleitung 7, vorzugsweise aus mit Kupfer dotiertem Aluminium bestehend, wird auf der Struktur so ausgebildet, dass sie die erste Polysiliciumschicht 13 im Bereich zwischen den NH—Diffusionen 5 und 11 kontaktiert. Die Wortleitung 7 wird in geeigneter Aetztechnik ausgebildet.

Der in den Fig. 2 oder 7 gezeigte Transistor 2 wird in der Struktur der Fig. 13 durch die N+-Diffusionen 5 und 11 ausgebildet, wobei die Gate-Elektrode das Segment der ersten Polysiliciumschicht 13 über der

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dünnen Silieiumdioxidschicht 12 zwischen den N+-Diffusionen 5 und 9 ist. Die N+-Diffusion 5 dient ausserdem als Bitabfrageleitung der Zellenschaltung. Der Transistor 6 der Schaltung der Fig. 2 oder 7 wird durch die N+-Diffusion 10 und 11 gebildet, deren Gate-Elektrode das Segment der ersten Polysiliciumschicht 13 zwischen den N+-Diffusionen 10 und 11 ist. Der Kondensator 3 der Fig. 2 oder 7 wird durch den N+-Diffusionsbereich 11, das Segment der ersten leitenden Polysiliciumschicht 13 über dem N+-Diffuisonsbereich 11 und der ersten Siliciumdioxidschicht 12 gebildet. Der Widerstand 4 der Schaltung in den Fig. 2 oder 7, ist in Fig. 13 als Teil 19 der zweiten Polysiliciumschicht 18 dargestellt. Dieser Widerstandsteil 19 steht in Kontakt mit der ersten Polysiliciumschicht 13 und mit einem Erdpotential führenden Punkt, der in Fig. 13 nicht dargestellt ist. Für die Schaltung in Fig. 7 ist der Widerstandsteil 19 an einem Ende an einer Referenzspannung V und der N+-Diffusionsbereich 10 an ein Potential V angeschlossen, für die Schaltung in Fig. 2 dagegen an Erdpotential.

Die Schaltungen in den Fig. 3 und 6 werden ähnlich hergestellt wie die in den Fig. 2 und 7, die Diffusion muss jedoch von der Bitabfrageleitung 5 direkt zum Transistor 6 vorgesehen werden. Für diese Diffusion wird auf dem Halbleitersubstrat 8 Platz gebraucht, so dass die Fläche für die Zellenschaltung grosser ist, als bei der in Fig. 2 gezeigten Schaltung, dafür ist diese Schaltung jedoch auch schneller.

Der Herstellungsprozess für die Schaltung in Fig. 4 unterscheidet sich von dem für die Schaltung in den Fig. 2 und 7 hauptsächlich dadurch, dass der untere Widerstandsteil 19 der zweiten Polysiliciumschicht 18 zur Verbindung der N+-Diffusion 9 mit der Gate-Elektrode 13 des zweiten Transistors 6 und dem Speicherkondensator 3 zwischen der Gate-Elektrode 13 des zweiten Transistors 6 und der N+-Diffusion 10 vorgesehen werden muss.

Ein Querschnitt der Speicherzellenstruktur der Fig. 4 ist in Fig. 14 gezeigt, wo ähnliche Elemente oder Schichten wie in Fig. 13 mit ähnlichen Bezugszahlen bezeichnet sind. Aus Fig. 14 geht hervor, dass die Transistoren 2 und 6 im wesentlichen genauso ausgebildet werden, wie in

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der in Fig. 13 gezeigten Struktur. Der Widerstand 4 der Fig. 4 wird durch den unteren Widerstandsteil 19 der zweiten Polysiliciumschicht 18 gebildet, wobei an der Diffusion 9 und an der Gate-Elektrode 13 des Transistors 6 Verbindungen hergestellt werden. Der Speicherkondensator 3 der Fig. 4 wird durch eine N+-Diffusion 10, die dünne dielektrische Oxydschicht 12 und die erste Polysiliciumschicht 13 gebildet. Eine Isolierschicht 22 isoliert einen Teil des Widerstandes 19 der zweiten Polysiliciumschicht 18, von der ersten Polysiliciuraschicht 13 und einen Teil der Wortleitung 7 von dieser ersten Polysiliciumschicht 13. Während weiterhin in Fig. 13 eine Feldabschirmung bei 16 als Isolation über der dünnen dielektrischen Schicht 12 dargestellt ist, erfolgt in Fig. 14 die Isolation zwischen den Zellen durch vertiefte Oxidbereiche 23.

Um die integrierte Schaltung für die in Fig. 5 gezeigte Zelle herzustellen, kann eine Polysiliciumleitung über der dünnen Siliciumdioxidschicht 12 angeordnet werden, um zusammen mit der N+-Diffusion 5 den Kondensator 3 zu bilden. In diesem Falle dient die Polysiliciumleitung als Bitabfrageleitung der Zelle. Der Widerstand 4 der Zellenschaltung der Fig. 5 wird durch den unteren Widerstandsteil 19 der zweiten Polysiliciumschicht 18 gebildet, die an ein Ende der NH—Diffusion 9 angeschlossen ist, wie es oben im Zusammenhang mit der Struktur in Fig. 14 beschrieben wurde, und die am anderen Ende an einen Punkt mit Erdpotential angeschlossen ist. Zwischen der Polysiliciumleitung und einer direkt zum zweiten Transistor 6 gehenden Diffusion wäre ein Kontakt erforderlich. Ein zweiter Kontakt müsste zwischen einer stromführenden Elektrode des ersten Transistors 2 und der Gate-Elektrode des zweiten Transistors 6 vorgesehen werden-

In Fig. 15 ist eine Speicheranordnung gezeigt, in der die meisten hier beschriebenen Zellenschaltungen benutzt werden können. Die Anordnung verlangt nur sehr einfache, mit den Bitabfrageleitungen gekoppelte Triggerschaltungen, die durch das in Fig. 16 gezeigte Pulsprogramm betätigt werden. Drei Bitabfrageleitungen 5 und drei Wortleitungen 7 sind dargestellt, der Betrieb der ganzen Speicheranordnung mit den anderen Leitungen läuft ähnlich ab.

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Um in der Zellenschaltung 24, die mit einer Bitabfrageleitung 5 und einer Wortleitung 7 gekoppelt ist, gespeicherte Information zurückzuspeichern, wird der Spannungspuls Vc an die Gate-Elektroden des ersten und zweiten Transistors 25 und 26 angelegt, um die Bitabfrageleitung 5 und den Kondensator 27 auf +VH zu laden, während die Spannung Vs an die Quellen des dritten und vierten Transistors 28 und 29 angelegt wird, um sie abgeschaltet zu halten. Wenn der Wortpuls Vw an die Leitung 7 angelegt wird, bleibt die Spannung +VH auf der Bitabfrageleitung 5 im wesentlichen konstant, wenn ein Einer-Bit in der Zellenschaltung 24 gespeichert ist, wobei die Ladung von der Bitabfrageleitung 5 jeglichen Ladungsverlust ersetzt, der in der Zellenschaltung 24 aufgetreten sein kann. Wenn die Spannung auf der Bitabfrageleitung auf ihrem hohen Pegel bleibt, wird der Transistor 29 eingeschaltet und damit sichergestellt, dass der Transistor 28 abgeschaltet bleibt. Wenn ein Null-Bit in der Zellenschaltung 24 gespeichert ist, fällt die Spannung auf der Bitabfrageleitung unter den Wert von +VH und der Transistor 29 bleibt abgeschaltet, während der Transistor 28 aufgrund der Spannung +VH über dem Kondensator 27 einschaltet. Wenn der Transistor 28 eingeschaltet ist, fällt die Spannung auf der Bitabfrageleitung auf Erdpotential, da die Spannung Vs jetzt auf Erde liegt. Jede in der Zellenschaltung 24 angesammelte Ladung wird ebenfalls an Erde entladen.

Um in die Zeilenschaltung 24 Information zu schreiben, muss der Bitdecodierer den Transistor 30 einschalten. Wenn ein Einer-Bit in der Zellenschaltung 24 gespeichert werden soll, wird auf die E/A-Sammelleitung eine Spannung +VH gegeben, die dann eine Ladung auf den Speicherkondensator der Zellenschaltung 24 bringt, wenn der Wortimpuls an die Wortleitung 7 angelegt wird. Wenn ein Null-Bit in der Zellenschaltung zu speichern ist, wird ein Null-Signal oder Erdpotential auf die E/ASammelleitung gegeben und dadurch die Bitabfrageleitung 5 entladen und damit auch jede Spannung, die auf dem Speicherkondensaotr der Zellenschaltung gespeichert ist.

Erfindungsgemässe Speicherzellen-Schaltungen lassen sich also in einer Speicheranordnung verwenden und verlangen nur sehr einfache Triggerschaltungen, die sehr schnell arbeiten, da die angelegten Signale relativ stark sind gegenüber den in normalen oder bekannten dynamischen

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Zellenschaltungcn erzeugten.

Der gezeigte Widerstand 4 aus Polysilikon kann auch in dem kristallinen Siliciumsubstrat 8 ausgebildet werden, dann sind jedoch zwei
Kontakte erforderlich.

Nach dem Erfindungsgedanken ist eine Zellenschaltung auf einer sehr kleinen Halbleiteroberfläche vorgesehen, in der mit einer Ladung ein Verstärker aktiviert wird, bevor die Ladung auf die Bitabfrageleitung übertragen wird. Abweichend vom beschriebenen Ausführungsbeispiel können
anstelle der Feldeffekttransistoren natürlich auch bipolare Transistoren verwendet werden.

809 SSI/?-: 3 7

Claims

BU9-77-001

- 1 ANSPRUECHE

Datenspeicherzelle mit einer Wortleitung (7) und einer Bitleitung (5), mit einer Reihenschaltung (1), bestehend aus einem Ladungsspeicher (3), einer Impedanz (4) und einem Schaltelement (2) zwischen der Bitleitung und einem Bezugspotential, gekennzeichnet durch einen Verstärker (6), dessen Eingang mit dem Punkt zwischen Ladungsspeicher und Impedanz in der Reihenschaltung verbunden ist und dessen Ausgang mit der Bitleitung verbunden ist, wobei das Schaltelement durch ein Signal auf der Wortleitung betätigt wird.
2. Datenspeicher nach Anspruch 1, dadurch gekennzeichnet, dass der Ausgang des Verstärkers über das Schaltelement mit der Bitleitung verbunden ist (Fig. 2).
3. Datenspeicher nach Anspruch 1, dadurch gekennzeichnet, dass der Ausgang des Verstärkers direkt mit der Bitleitung verbunden ist (Fig. 3).
4. Datenspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass der Schalter in der Reihenschaltung zwischen Ladungsspeicher und Impedanz liegt (Fig. 5).
5. Datenspeicher nach Anspruch 1, worin der Verstärker ein Feldeffekttransistor (6, Fig. 7) ist, dessen Eingang am Punkt zwischen Ladungsspeicher und Impedanz liegt und dessen Ausgangselektrode auf die Bit- * leitung 'wirktjjäiiäurch gekennzeichnet, dass der dritten Elektrode ein Steuersignal (Vref 2¹) zugeführt wird.

80 9 8 81/0697 OR₁QiHAL IN

Buy-y/-ooi
6. Verwendung der Datenspeicherzelle nach einem der vorgehenden Ansprüche in einem monolythisch integrierten Halbleiterspeicher, dadurch gekennzeichnet/ dass in einem Chip eine Matrix von Zellen angeordnet ist.

809881/0697