DE2734354A1 - Speicherelement - Google Patents

Description

SIEMENS AKTIENGESELLSCHAFT ' Unser Zeichen Berlin und München 3 VPA 77 P 7 O 9 3 BRD

Speicherelement

Die Erfindung bezieht sich auf ein Speicherelement nach dem Oberbegriff des Patentanspruchs 1.

Speicherelemente dieser Art sind beispielsweise aus dem "IEEE Journal of Solid-State Circuits", Vol. SC-11, No.1, Febr.1976, Seiten 58 bis 63, insbesondere Figur 7, bekannt. Ihre Arbeitsweise beruht auf dem Prinzip der Ladungsspeicherung mit Hilfe einer im Speicherbereich an der Oberfläche der Halbleiterschicht gebildeten Inversionsschicht. Dabei werden zwei unterschiedliche logische Zustände durch das Vorhandensein oder NichtVorhandensein einer solchen Inversionsschicht gekennzeichnet.

Das Auswahlelement ist seiner Struktur nach entweder als Auswahltransistor ausgebildet, der ein dem Speicherbereich benachbartes, oberflächenseitig in der Halbleiterschicht angeordnetes, entgegengesetzt dotiertes Draingebiet aufweist, oder als ein Ladungsverschiebeelement, das ausgehend von dem genannten Auswahltransistor dadurch entsteht, daß das Draingebiet wegfällt und die Speicherelektrode des Speicherkondensators und damit auch der Speicherbereich bis an den Rand des Gate des Auswahlelements verschoben werden. Im letzteren Fall benötigt das Speicherelement durch die Einsparung des Draingebietes bei gleicher Speicherkapazität entsprechend weniger Speicherfläche.

St 1 Lk / 29.7.1977 809886/0388

„ 77 P 7 O 9 3 BRD

Das Auswahlelement dient jedoch stets dazu, in Abhängigkeit von einem Steuersignal, das seinem Gate über die Wortleitung zugeführt wird, das Sourcegebiet mit dem in der Halbleiteroberfläche liegenden Speicherbereich wahlweise leitend zu verbinden, um beim Einschreiben und Auslesen von digitalen Informationen Ladungsverschiebungen zwischen der Bitleitung und dem Speicherbereich zu ermöglichen.

Bei der Speicherung des einen logischen Zustandes, der durch das Fehlen einer Inversionsschicht gekennzeichnet ist, besteht Jedoch kein thermisches Gleichgewicht. In der Raumladungszone, die sich unterhalb der mit einer konstanten Spannung beaufschlagten Speicherelektrode im Speicherbereich der Halbleiterschicht ausbildet, werden laufend Minoritätsladungsträger thermisch generiert, die an die Halbleiteroberfläche wandern und dort allmählich eine Inversionsschicht aufbauen, die schließlich den anderen logischen Zustand vortäuscht. Es wird also eine in das Speicherelement eingeschriebene logische "1" durch die thermische Ladungsträgergeneration, die auch als Dunkelstromeinfluß bezeichnet wird, in eine logische "0" übergeführt. Um das zu verhindern, muß die eingeschriebene Information nach einer sogenannten Speicherzeit ausgelesen, regeneriert und sodann wieder eingelesen werden, wobei die Speicherzeit so kurz zu bemessen ist, daß der jeweils eingeschriebene logische Zustand beim Auslesen noch deutlich erkannt wird.

Der Erfindung liegt die Aufgabe zugrunde, ein solches Speicherelement, das wegen der fortlaufend zu erneuernden Speicherinformation auch als dynamisches Element bezeichnet wird, in der Weise weiterzubilden, daß die eingeschriebene Information, ohne erneuert zu werden, beliebig lange gespeichert bleibt, so daß die Funktion eines statischen Speicherelements erreicht wird.

Diese Aufgabe wird erfindungsgemäß durch die Anwendung der im kennzeichnenden Teil des Patentanspruches 1 angeführten Maßnahmen erreicht.

80988S/0388

Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin, daß der Flächenbedarf des Speicherelements wesentlich kleiner ist als der der bekannten statischen Speicherelemente, die als bistabile Kippschaltungen mit einer Mehrzahl von Transistoren aufgebaut sind. Ein wesentlicher Vorteil liegt auch darin, daß im Gegensatz zu den bekannten dynamischen Speicherelementen zur Informationsspeicherung keine Ruheverlustleistung verbraucht wird, die bei den letzteren durch das periodische Wiedereinschreiben der gespeicherten Informationen anfällt.

Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. Dabei zeigt:

Figur 1 ein erstes Ausführungsbeispiel der Erfindung, Figur 2 ein Diagramm des Oberflächenpotentials der Halbleiterschicht von Figur 1,

Figur 3 Spannungs-Zeit-Diagramme zur Erläuterung der Ansteuerung des Speicherelements nach Figur 1 und Figur 4 ein zweites Ausführungsbeispiel der Erfindung.

In Figur 1 ist der Querschnitt eines Speicherelements dargestellt, dessen Auswahlelement aus einem Feldeffekttransistor T besteht. Dieser weist im einzelnen n⁺ - dotierte Source- und Draingebiete 2 und 3 auf, die in einer p-dotierten Halbleiterschicht 1 oberflächenseitig angeordnet sind und den Kanalbereich des Transistors zwischen sich einschließen. Oberhalb des Kanalbereiches ist ein Gate 4 vorgesehen, das aus einer elektrisch leitenden Beschichtung gebildet ist, die durch eine dünne Isolierschicht 5 von der Halbleiterschicht 1 getrennt ist. Diese leitende Beschichtung besteht aus einer Metallschicht, z.3. aus Aluminium, oder aus einer hochdotierten Halbleiterschicht, insbesondere aus polykristallinem Silizium. Das Gate ist mit einer Wortleitung WL verbunden, die mit einem Anschluß versehen ist. Dabei kann das Gate 4 auch einen Abschnitt der Wortleitung WL selbst darstellen, wenn diese aus einem streifenförmigen Teil der elektrisch leitenden Beschichtung besteht.

Das Sourcegebiet 2 ist andererseits mit einer Bitleitung BL ver-

80988S/0388

_ , 77 P7 093 BRD

bunden, die als ein streifenförmiges, in 1 oberflächenseitig angeordnetes, entgegengesetzt dotiertes Gebiet ausgebildet sein kann. Sie ist mit einem Anschluß 7 versehen.

Rechtsseitig von T ist in Figur 1 ein Speicherkondensator C dargestellt, der eine oberhalb der Halbleiterschicht 1 angeordnete und von dieser isolierte Speicherelektrode 8 aufweist, die mit einem an einer konstanten Spannung Up liegenden Anschluß versehen ist. Der Teil der Halbleiterschicht 1, der sich unterhalb der Speicherelektrode 8 befindet, wird auch als Speicherbereich bezeichnet. In diesem bildet sich unter dem Einfluß von U^ eine im einzelnen nicht dargestellte Raumladungszone aus, sowie eine oberflächenseitige, aus Minoritätsladungsträgern gebildete, mit dem Draingebiet 3 in Verbindung stehende Inversionsschicht 10, die die zweite Elektrode des Speicherkondensators darstellt. Die. Inversionsschicht 10 ist in Figur 1 durch eine gestrichelte Linie angedeutet.

Zwischen der Speicherelektrode 8 und der Oberfläche des Speicherbereiches befindet sich eine nicht mit äußeren Potentialen beschaltete Elektrode 11, die durch die Isolierschicht 5 von der Halbleiterschicht 1 getrennt ist und durch eine weitere Isolierschicht 12 gegen die Speicherelektrode 8 isoliert ist. Die Elektrode 11 ragt mit einem Teil 11a auf der dem Auswahltransistor T gegenüberliegenden Seite der Speicherelektrode 8 unter dieser hervor. In weiterer Folge schließt sich rechtsseitig an den Teil 11a eine in der gleichen Ebene liegende, durch die Isolierschicht 5 von der Halbleiterschicht 1 isolierte Überlaufelektrode 13 an, die durch den rechtsseitigen Teil der Schicht 12 von der Elektrode 11 isoliert ist, sowie ein oberflächenseitig in der Halbleiterschicht 1 angeordnetes, entgegengesetzt dotiertes Überlauf-Draingebiet 14, das über einen Anschluß 15 mit einer Versorgungsspannung U_DD beschaltet ist. Die Überlaufelektrode 13 ist mit einem Anschluß 16 versehen, der mit einer Spannung U_ug beschaltet ist.

809886/0388

ι, 77 P 7 O 9 3 BRO

Die Halbleiterschicht 1 ist nun innerhalb einer in Figur 1 durch eine punktierte Linie 17 hervorgehobene, oberflächenseitigen Zone mit einer zusätzlichen p- und η-Dotierung versehen, was durch die eingezeichneten Dotierungssymbole "+" und "-" angedeutet ist. Die zusätzliche p-Dotierung wird zweckmäßigerweise durch eine Implantation von Akzeptorionen in einer Tiefe von einigen 1000& hervorgerufen, die zusätzliche n-Dotierung durch eine Implantation von Donatorionen in den unmitterbaren Bereich der Oberfläche der Halbleiterschicht 1 oder in eine sehr geringe Eindringtiefe. Durch die zusätzliche p-Dotierung wird erreicht, daß sich das Oberflächenpotential innerhalb des Speicherbereiches 17 in Abhängigkeit von dem an die Speicherelektrode 8 angelegten Potential und dementpsrechend auch in Abhängigkeit von dem Potential, das sich an der Elektrode 11 einstellt, im Bereich kleiner Potentialwerte langsamer ändert, als dies ohne die zusätzliche p-Dotierung der Fall wäre. Andererseits wird durch die zusätzliche η-Dotierung erreicht, daß die den Zusammenhang zwischen dem Oberflächenpotential der Halbleiterschicht 1 innerhalb der Zone 17 und dem Potential der Elektrode 11 darstellende Kurve in Richtung auf kleinere Werte des Elektrodenpotentials parallel verschoben wird.

Diese Zusammenhänge zwischen dem Oberflächenpotential und dem Elektrodenpotential eines zusätzlich unterhalb der Elektrode p- und η-dotierten Speicherbereiches sind in der Zeitschrift "IEEE Journal of Solid-State Circuits", Vol. SC-11, No. 1, Febr. 1976, Seiten 58 bis 63, insbesondere Figur 4, beschrieben.
30

Figur 3 zeigt die Abhängigkeiten des innerhalb der Zone 17 auftretenden Oberflächenpotentials 0_g von der auf Masse bezogenen Elektrodenspannung Up« an der Elektrode 11 und 11a, die sich unter dem Einfluß der an die Speicherelektrode 12 angelegten Spannung U_c ergibt (Kurve b). Andererseits zeigt die Kurve a in Figur 3 das unterhalb des Elektrodenbereiches 11a in einer

809886/0388

77 P 7 O 9 3 BRD -^- g

nicht zusätzlich dotierten Halbleiterschicht auftretenden Oberflächenpotentials 0q in Abhängigkeit von U„_G. Die Kurve a stellt im wesentlichen eine Gerade dar, wenn die Halbleiterschicht 1 durch eine entsprechend niedrige Dotierung hinreichend hochohmig ausgebildet ist, also z.B. einen Widerstandswert von 150hm*cm aufweist. Die Kurve b zeigt die oben beschriebenen Abweichungen von dem Verlauf der Kurve a, die durch die zusätzlichen Dotierungen hervorgerufen werden. Der Schnittpunkt der Kurven a und b ist mit S bezeichnet. Für Elektrodenspannungen Up_G, die größer sind als die dem Punkt S zugeordnete Spannung U₃, ist das Oberflächenpotential 0_S für die Kurve a größer als für die Kurve b, während sich dieses Größenverhältnis für Elektrodenspannungen U_FG, die kleiner sind als U₃, umkehren.

In Figur 2a ist der Verlauf des Oberflächenpotentials 0_S der Halbleiterschicht 1 im Falle der Speicherung einer logischen "1", d.h. beim Fehlen einer Inversionsschicht 10, dargestellt. Wie hieraus ersichtlich ist, entspricht 0_g im Bereich des Draingebietes 3 und der Zone 17 einem relativ großen Wert 0_S1 dem gemäß Figur 3 ein Wert der Elektrodenspannung Up_G von U₁ zugeordnet ist. U₁ bewirkt andererseits, daß sich unterhalb des Teiles 11a der Elektrode 11, d.h. in einem nicht zusätzlich dotierten Teil der Halbleiterschicht 1, ein Oberflächenpotential 0_S1, einstellt. Das Überlaufgate 13» das mit der Spannung U_Ug beschaltet ist, und das Überlauf-Draingebiet 14, das über den Anschluß 15 mit der gleich großen Spannung U_DD belegt ist, ergeben eine Potentialstufe 0_A, die das höchste Oberflächenpotential der gesamten Anordnung darstellt. Der Potentialverlauf nach Figur 2a führt dazu, daß im Speicherbereich generierte Ladungsträger entsprechend dem Pfeil 18 zum Überlauf-Draingebiet 14 abfließen und von dort abgezogen werden, so daß sie den gespeicherten Zustand nicht verfälschen oder in den anderen, nicht gespeicherten Zustand überführen können.

Im Falle einer gespeicherten "0", d.h. bei einer vorhandenen

809886/0388

Inversionsschicht 10, ist der sich ergebende Verlauf des Oberflächenpotentials 0a in Figur 2b dargestellt. In der Zone 17 ändert sich 0„ durch den Einfluß der Inversionsschicht 10 auf den Potentialwert 0_S?» so ^daß sich an der Elektrode 11 gemäß Figur 3 eine Spannung U_pG= U₂ einstellt. Diese Spannung, die auch an dem Teil 11a der Elektrode liegt, bewirkt unterhalb von 11a eine Absenkung des Oberflächenpotentials auf den Wert 0_S2', so daß eine Potentialbarriere gebildet wird, über die die Ladungsträger der Inversionsschicht 10 nicht zum Überlauf-Draingebiet 14 abfließen können.

Die Elektrode 11, 11a steuert also in Abhängigkeit von dem sich an der Oberfläche der Zone 17 ergebenden Potential eine Potentialbarriere derart, daß sie lediglich im Falle einer gespeicherten ¹¹O" auftritt (#32'^' ^{im Falle einer} gespeicherten "I" jedoch nicht (0_S1 ). Damit besteht bei einer gespeicherten "1" eine leitende Verbindung vom Speicherelement zu dem Überlauf-Draingebiet 14, bei einer gespeicherten "O" jedoch keine leitende Verbindung dorthin. Es ergibt sich die Funktion eines statischen Speicherlementes, bei dem die jeweils gespeicherten Zustände bestehen bleiben.

Beim Einschreiben und Auslesen einer Information wird die Wortleitung WL und damit das Gate 4 durch Zuführung einer Spannung von z.B. 5VoIt über den Anschluß 6 auf ein solches Potential gebracht, daß der Kanalbereich zwischen den Gebieten 2 und 3 leitet. Liegt dann an dem Anschluß 7 der Bitleitung BL eine Spannung von 5VoIt an, so wird durch das Abwandern der Ladungsträger einer ggf. vorhandenen Inversionsschicht 10 zur Bitleitung BL eine "1" eingeschrieben. Liegt der Anschluß 7 dagegen auf Massepotential, so erfolgt kein Abtransport von Ladungsträgern aus der Zone 17, sondern eine Zuführung von solchen aus dem Gebiet 2 in die Zone 17, sofern dort noch keine Inversionsschicht 10 vorhanden war. Hierdurch wird dem Speicherelement eine "O" eingeschrieben. Damit beim Einschreiben einer "0" in ein Speicherelement, in dem vorher eine "1" ge-

809886/0388

77 Ρ7 09 3 2 7 3 Λ 3 5 4

speichert war, kein unerwünschter Abfluß der zu speichernden Ladung im Moment des Einschreibens zum Überlauf-Draingebiet 14 erfolgt, wird das Überlaufgate 13 jeweils während des Sinschreibens durch Abschaltung der Spannung U_Ug und Zuführung von Massepotential bei'S so beeinflußt, daß eine Potentialbarriere unterhalb von 13, d.h. zwischen dem Speicherkondensator C und dem Überlauf-Draingebiet 14, entsteht. Das Auslesen der gespeicher-

ten Information erfolgt in an sich bekannter Weise durch Einschalten des Transistors T, wobei die Bitleitung BL auf eine Referenzspannung eingestellt wird, die zwischen den Potentialwerten des Speicherelements bei vorhandener und nichtvorhandener Inversionsschicht 10 liegt.

Bei der Herstellung eines Speicherelements gemäß Figur 1 kann mit Vorteil so verfahren werden, daß das Gate 4 des Speichertransistors T und die Elektrode 11, 11a aus Teilen ein und derselben von der Halbleiteroberfläche durch die Isolierschicht 5 getrennten leitenden Beschichtung gebildet werden, während die Speicherelektrode 8 und die Überlaufelektrode 13 aus Teilen einer zweiten, über der ersten angeordneten und durch die Isolierschicht 12 von dieser getrennten leitenden Beschichtung bestehen. Mit besonderem Vorteil kann die Herstellung eines solchen Speicherelements in Doppel-Silizium-Gate-Technologie erfolgen, bei der die genannten leitenden Beschichtungen aus polykristallinem Silizium bestehen und für das Draingebiet 3 und das Überlauf-Draingebiet 14 Dotierungsmasken darstellen. Zweckmäßigerweise werden die Isolierschichten 5 und 12 aus SiO₂ gebildet, wobei man von einer MOS-Technologie spricht.

Figur 4 zeigt ein Speicherelement, das sich von Figur 1 darin unterscheidet, daß das Draingebiet 3 weggelassen ist und gleichzeitig die Elektrode 11, 11a bis an den Rand des Gates 4 verlängert worden ist. Dabei überlappt die Elektrode 11 das Gate mit einem Teil 11b, während die Überlaufelektrode 13 wie auch in Figur 1 den Elektrodenteil 11a mit einem Teil 13a überlappt. Durch diese geringfügigen strukturellen Abänderungen entsteht

809886/0388

ein Auswahlelement, das im Gegensatz zu dem Transistor T von Figur 1 als Ladungsverschiebeelement bezeichnet werden kann und neben dem Sourcegebiet 2 lediglich ein Gate 4 umfaßt, das in diesem Fall als Transfer-Gate bezeichnet wird. Die in Figur zugeführten Spannungen sind auch bei dem Ausfünrungsbeispiel nach Figur 4 vorgesehen, so daß sich für das letztere die bereits anhand der Figuren 1 bis 3 beschriebenen Wirkungsweise ergibt. Für die Anordnung nach Figur 4 ist eine Herstellung in Dreifach-Gate-Technologie vorteilhaft, bei der das Gate 4 aus einer ersten leitenden Beschichtung gebildet ist, die Elektrode 11, 11a aus einer zweiten leitenden Beschichtung und die Elektrode 8 sowie die überlaufelektrode 13» 13a aus einer dritten leitenden Beschichtung. Zwischen diesen Beschichtungen liegen dann die Isolierschichten 12 und 19. Mit Vorteil erfolgt die Fertigung in einer MOS-Technologie, wobei die leitenden Beschichtungen zweckmäßigerweise wieder aus polykristallinem Silizium bestehen und bezüglich des Sourcegebietes 2 und des Überlauf-Draingebietes 14 als Dotierungsmasken dienen.

6 Patentansprüche
4 Figuren

809886/0388

Claims (6)

77 P 7 0 9 3 BRO Patentansprüche 2 7 3 A 3 b

1.) Speicherelement, bestehend aus einem Speicherkondensator mit einer isoliert über einer dotierten Halbleiterschicht angeordneten, mit einer konstanten Spannung beschalteten Speicherelektrode und aus einem Auswahlelement, das ein mit einer Wortleitung verbundenes, isoliert über der Halbleiterschicht angeordnetes Gate und ein mit einer Bitleitung verbundenes, entgegengesetzt dotiertes, in der Halbleiterschicht oberflächenseitig angeordnetes Sourcegebiet aufweist und das letztere mit einem unterhalb der Speicherelektrode liegenden, oberflächenseitigen Speicherbereich der Halbleiterschicht wahlweise leitend verbindet, dadurch gekennzeichnet, daß zwischen der Speicherelektrode (8) und der Halbleiterschicht (1) eine isolierte, von äußeren Potentialen freigeschaltete Elektrode (11, 11a) vorgesehen ist, daß die Halbleiterschicht (1) in einer Zone (17) unterhalb eines dem Auswahlelement (T) benachbarten Teils (11) der Elektrode (11, 11a) zusätzlich p- und η-dotiert ist und daß auf der dem Auswahlelement (T) gegenüberliegenden Seite der Elektrode (11, 11a) eine potentialmäßig steuerbare Überlaufelektrode (13) und ein entgegengesetzt dotiertes, oberflächenseitiges Überlauf-Draingebiet (14) angeordnet sind.

2. Speicherelement nach Anspruch 1, dadurch gekennzeichnet, daß die von äußeren Potentialen freigeschaltete Elektrode (11, 11a) unter der Speicherelektrode (8) in Richtung auf das Überlauf-Draingebiet (14) hervorragt.

3. Speicherelement nach den Ansprüchen 1 oder 2, d a du r ch gekennzeichnet, daß das Gate (4) des Auswahlelements (T) und die von äußeren Potentialen freigeschaltete Elektrode (11, 11a) aus Teilen einer von der Halbleiteroberfläche (1) durch eine erste Isolierschicht (5) getrennten, ersten leitenden Beschichtung gebildet sind und daß die Speicherelektrode (8) und die Überlaufelektrode (13) aus Teilen

809886/0388

77 ?7 09 3 BRD

einer zweiten, über der ersten angeordneten und durch eine zweite Isolierschicht (12) von dieser getrennten leitenden Beschichtung bestehen.

4. Speicherelement nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß das Auswahlelement als ein Ladungsverschiebeelement ausgebildet ist, daß das Gate (4) des Auswahlelements aus einer von der Halbleiteroberfläche durch eine erste Isolierschicht (5) getrennten, ersten leitenden Beschichtung gebildet ist, daß die von äußeren Potentialen freigeschalteten Elektrode (11, 11a, 11b) aus einer zweiten, über der ersten angeordneten und durch eine zweite Isolierschicht (19) von dieser getrennten leitenden Beschichtung gebildet ist und daß die Speicherelektrode (8) und die Überlaufelektrode (13, 13a) aus Teilen einer dritten, über der zweiten angeordneten und durch eine dritte Isolierschicht (12¹) von dieser getrennten leitenden Beschichtung bestehen.

5. Speicherelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß es in MOS-Technologie realisiert ist.

6. Speicherelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zusätzliche p- und η-Dotierung aus in die Halbleiterschicht (1) implantierten Ionen besteht.

809886/0388