JP2825135B2 - 半導体記憶装置及びその情報書込読出消去方法 - Google Patents
半導体記憶装置及びその情報書込読出消去方法Info
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- H01—ELECTRIC ELEMENTS
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Description
【発明の詳細な説明】 ［目次］ ［概要］ …12 ［産業上の利用分野］ …14 ［従来の技術］ …14 ［発明が解決しようとする課題］ …14 ［課題を解決するための手段］ …15 基本原理（第１図、第２図） …15 基本構成（第３図） …18 基本読出動作Ｉ（Ｑ＞0/Q＝０）（第４図） …20 基本読出動作II（Ｑ＞0/Q＜０）（第５図） …30 基本読出動作III（Ｑ＝0/Q＜０）（第６図） …39 読出動作の変形 …46 基本書込動作Ｉ（第７図） …47 基本書込動作II（第８図） …49 ［作用］ …51 ［実施例］ …52 第１の実施例（第９〜12図） …52 構造、製造方法 第２の実施例（第13〜17図） …58 基本構造、詳細構造、製造方法、変形構造 第３の実施例（第18図、第19図） …69 第４の実施例（第20図、第21図） …70 第５の実施例（第22図、第23図） …72 第６の実施例（第24図、第25図） …73 基本構造、詳細構造 第７の実施例（第26図） …77 ［発明の効果］ …78 ［概要］ 半導体記憶装置、特に電気的に書換え可能なROM（Rea
d Only Memory）の機能とリフレッシュすることにより
情報を記憶できるDRAM（Dynamic Random Access Memor
y）の機能を兼ね備えた新規な半導体記憶装置及びその
情報書込読出消去方法に関し、 特別な材料を用いることなくヒステリシス特性を実現
してROMとしての機能を実現すると共に、RAMとしての機
能をも実現できる半導体記憶装置及びその情報書込読出
消去方法を提供することを目的とし、 情報を記憶する蓄積容量と情報を読み書きする転送ト
ランジスタとを有するメモリセルを縦横に配置し、前記
転送トランジスタのゲートにワードラインが接続され、
前記転送トランジスタの一方の電極にビットラインが接
続された半導体記憶装置において、前記蓄積容量が、前
記転送トランジスタの他方の電極に接続された蓄積電極
と、電荷を蓄積する電荷蓄積層と、前記電荷蓄積層を挟
んで前記蓄積電極に相対する対向電極とを有し、前記蓄
積容量の容量値がバイアス電圧に応じて変化するように
構成する。
d Only Memory）の機能とリフレッシュすることにより
情報を記憶できるDRAM（Dynamic Random Access Memor
y）の機能を兼ね備えた新規な半導体記憶装置及びその
情報書込読出消去方法に関し、 特別な材料を用いることなくヒステリシス特性を実現
してROMとしての機能を実現すると共に、RAMとしての機
能をも実現できる半導体記憶装置及びその情報書込読出
消去方法を提供することを目的とし、 情報を記憶する蓄積容量と情報を読み書きする転送ト
ランジスタとを有するメモリセルを縦横に配置し、前記
転送トランジスタのゲートにワードラインが接続され、
前記転送トランジスタの一方の電極にビットラインが接
続された半導体記憶装置において、前記蓄積容量が、前
記転送トランジスタの他方の電極に接続された蓄積電極
と、電荷を蓄積する電荷蓄積層と、前記電荷蓄積層を挟
んで前記蓄積電極に相対する対向電極とを有し、前記蓄
積容量の容量値がバイアス電圧に応じて変化するように
構成する。
［産業上の利用分野］ 本発明は半導体記憶装置、特に電気的に書換え可能な
ROM（Read Only Memory）の機能とリフレッシュするこ
とにより情報を記憶できるDRAM（Dynamic Random Acces
s Memory）の機能を兼ね備えた新規な半導体記憶装置及
びその情報書込読出消去方法に関する。
ROM（Read Only Memory）の機能とリフレッシュするこ
とにより情報を記憶できるDRAM（Dynamic Random Acces
s Memory）の機能を兼ね備えた新規な半導体記憶装置及
びその情報書込読出消去方法に関する。
［従来の技術］ 電気的に書換え可能な不揮発性メモリとしてEEPROMが
知られている。このEEPROMではメモリセルが選択トラン
ジスタと記憶トランジスタという少なくとも２つのトラ
ンジスタにより構成されているため、メモリセルの面積
を縮小することが困難である。また、EEPROMでは情報の
読出しは電流検出により行われているため、高速読出し
が困難である。
知られている。このEEPROMではメモリセルが選択トラン
ジスタと記憶トランジスタという少なくとも２つのトラ
ンジスタにより構成されているため、メモリセルの面積
を縮小することが困難である。また、EEPROMでは情報の
読出しは電流検出により行われているため、高速読出し
が困難である。
［発明が解決しようとする課題］ このように従来のEEPROMはセル面積を小さくして高集
積化することが困難であるとともに高速に情報を読出す
のが困難であるという問題があった。
積化することが困難であるとともに高速に情報を読出す
のが困難であるという問題があった。
一方、DRAMの蓄積容量用誘電体膜として強誘電体膜を
用い、強誘電体膜のヒステリシス特性を利用して不揮発
性メモリを実現しようとする提案がある。しかし、強誘
電体膜は、材料として安定で均一なものが今だ確立され
ておらず、半導体装置を製造する従来のプロセスとの整
合性を実現するのが難しい。
用い、強誘電体膜のヒステリシス特性を利用して不揮発
性メモリを実現しようとする提案がある。しかし、強誘
電体膜は、材料として安定で均一なものが今だ確立され
ておらず、半導体装置を製造する従来のプロセスとの整
合性を実現するのが難しい。
本発明の目的は、特別な材料を用いることなくヒステ
リシス特性を実現してROMとしての機能を実現すると共
に、RAMとしての機能をも実現できる半導体記憶装置及
びその情報書込読出消去方法を提供することにある。
リシス特性を実現してROMとしての機能を実現すると共
に、RAMとしての機能をも実現できる半導体記憶装置及
びその情報書込読出消去方法を提供することにある。
［課題を解決するための手段］ 本発明の原理を第１図乃至第８図を用いて説明する。
基本原理 第１図に本発明による容量Ｃとその特性を示す。
第１図（ａ）に示すように容量Ｃの一方の電極を例え
ばｎ型多結晶シリコン層P1とし、他方の電極を高濃度の
例えばn+型多結晶シリコン層P2とする。これら多結晶シ
リコン層P1とP2により絶縁膜Ｉを挟んで容量Ｃを構成す
る。
ばｎ型多結晶シリコン層P1とし、他方の電極を高濃度の
例えばn+型多結晶シリコン層P2とする。これら多結晶シ
リコン層P1とP2により絶縁膜Ｉを挟んで容量Ｃを構成す
る。
第１図（ｂ）に等価回路を示す。ｎ型多結晶シリコン
層P1の電極を０［Ｖ］とし、n+型多結晶シリコン層P2の
電極をＶ［Ｖ］としてバイアス電圧Ｖを印加する。ｎ型
多結晶シリコン層P1の不純物濃度が高い場合は、バイア
ス電圧Ｖが変化しても容量Ｃの値はほとんど変化しない
が、ｎ型多結晶シリコン層P1の不純物濃度が低い場合
は、バイアス電圧Ｖにより容量Ｃの値が変化する。バイ
アス電圧Ｖを負にすると、ｎ型多結晶シリコン層P1の中
に空乏層が広がり、全体の容量Ｃは、この空乏層による
容量が直列に接続されたことになって減少する。
層P1の電極を０［Ｖ］とし、n+型多結晶シリコン層P2の
電極をＶ［Ｖ］としてバイアス電圧Ｖを印加する。ｎ型
多結晶シリコン層P1の不純物濃度が高い場合は、バイア
ス電圧Ｖが変化しても容量Ｃの値はほとんど変化しない
が、ｎ型多結晶シリコン層P1の不純物濃度が低い場合
は、バイアス電圧Ｖにより容量Ｃの値が変化する。バイ
アス電圧Ｖを負にすると、ｎ型多結晶シリコン層P1の中
に空乏層が広がり、全体の容量Ｃは、この空乏層による
容量が直列に接続されたことになって減少する。
第１図（ｃ）はバイアス電圧Ｖと容量Ｃとの関係（Ｃ
−Ｖ特性）を示すグラフである。バイアス電圧Ｖが正で
あればｎ型多結晶シリコン層P1には空乏層が形成されな
いからｎ型多結晶シリコン層P1の不純物濃度による容量
Ｃの相違はない。しかし、バイアス電圧Ｖが負になると
ｎ型多結晶シリコン層P1に空乏層が形成される。不純物
濃度が低いほど電子が追いやられて空乏層の厚さは厚く
なるので、空乏層による容量が小さくなり、全体の容量
Ｃも小さくなる。したがって、第１図（ｃ）に示すよう
に、バイアス電圧Ｖが負の場合、ｎ型多結晶シリコン層
P1の不純物濃度が低いほど容量Ｃが小さくなる。すなわ
ち、ｎ型多結晶シリコン層P1の不純物濃度を低くする
と、バイアス電圧Ｖに応じて容量Ｃが２つの値をとるよ
うになる。
−Ｖ特性）を示すグラフである。バイアス電圧Ｖが正で
あればｎ型多結晶シリコン層P1には空乏層が形成されな
いからｎ型多結晶シリコン層P1の不純物濃度による容量
Ｃの相違はない。しかし、バイアス電圧Ｖが負になると
ｎ型多結晶シリコン層P1に空乏層が形成される。不純物
濃度が低いほど電子が追いやられて空乏層の厚さは厚く
なるので、空乏層による容量が小さくなり、全体の容量
Ｃも小さくなる。したがって、第１図（ｃ）に示すよう
に、バイアス電圧Ｖが負の場合、ｎ型多結晶シリコン層
P1の不純物濃度が低いほど容量Ｃが小さくなる。すなわ
ち、ｎ型多結晶シリコン層P1の不純物濃度を低くする
と、バイアス電圧Ｖに応じて容量Ｃが２つの値をとるよ
うになる。
第２図は、第１図の原理を利用して容量Ｃにヒステリ
シス特性を持たせるようにしたものである。第２図
（ａ）に示すようにｎ型多結晶シリコン層P1とn+型多結
晶シリコン層P2の間に多結晶シリコン層P3を挿入し、こ
の多結晶シリコン層P3に電荷Ｑを蓄積する。多結晶シリ
コン層P1とP3により絶縁膜I1を挟んで容量C1を構成し、
多結晶シリコン層P3とP2により絶縁膜I2を挟んで容量C2
を構成する。すなわち、第２図（ｂ）に示すように、容
量Ｃは、容量C1と容量C2が電荷Ｑを挟んで直列接続され
た構成をしている。
シス特性を持たせるようにしたものである。第２図
（ａ）に示すようにｎ型多結晶シリコン層P1とn+型多結
晶シリコン層P2の間に多結晶シリコン層P3を挿入し、こ
の多結晶シリコン層P3に電荷Ｑを蓄積する。多結晶シリ
コン層P1とP3により絶縁膜I1を挟んで容量C1を構成し、
多結晶シリコン層P3とP2により絶縁膜I2を挟んで容量C2
を構成する。すなわち、第２図（ｂ）に示すように、容
量Ｃは、容量C1と容量C2が電荷Ｑを挟んで直列接続され
た構成をしている。
バイアス電圧Ｖに応じて容量Ｃが２つの値をとるよう
にｎ型多結晶シリコン層P1の不純物濃度を低くすると、
第２図（ｃ）のＣ−Ｖ特性に示すように、多結晶シリコ
ン層P3に蓄積された電荷Ｑに応じて、バイアス電圧Ｖに
対する容量Ｃの変化がシフトする。すなわち、電荷Ｑが
正の場合は、ｎ型多結晶シリコン層P1において空乏層が
形成され難くなるので、左側にシフトし、電荷Ｑが負の
場合は、ｎ型多結晶シリコン層P1において空乏層が形成
され易くなるので、右側にシフトする。したがって、容
量Ｃがヒステリシス特性を有するようになる。
にｎ型多結晶シリコン層P1の不純物濃度を低くすると、
第２図（ｃ）のＣ−Ｖ特性に示すように、多結晶シリコ
ン層P3に蓄積された電荷Ｑに応じて、バイアス電圧Ｖに
対する容量Ｃの変化がシフトする。すなわち、電荷Ｑが
正の場合は、ｎ型多結晶シリコン層P1において空乏層が
形成され難くなるので、左側にシフトし、電荷Ｑが負の
場合は、ｎ型多結晶シリコン層P1において空乏層が形成
され易くなるので、右側にシフトする。したがって、容
量Ｃがヒステリシス特性を有するようになる。
基本構成 上述の基本原理に基づいた容量Ｃを用いた半導体記憶
装置のメモリセルの基本構成を第３図に示す。
装置のメモリセルの基本構成を第３図に示す。
本発明によるメモリセルは、転送トランジスタＴと上
述の蓄積容量Ｃにより構成されている。転送トランジス
タＴのソースにはビットラインBLが接続され、ゲートに
はワードラインWLが接続され、ドレインには蓄積容量Ｃ
が接続されている。蓄積容量Ｃにおける多結晶シリコン
層P1は蓄積電極SEとして機能してトランジスタＴのドレ
インに接続され、多結晶シリコン層P2は対向電極CEとし
て機能し、多結晶シリコン層P3はフローティングゲート
FGとして機能して電荷Ｑを蓄積する。したがって、空乏
層が形成される容量C1が転送トランジスタＴ側、高濃度
のn+型多結晶シリコン層P2を有する容量C2が対向電極CE
側となる。
述の蓄積容量Ｃにより構成されている。転送トランジス
タＴのソースにはビットラインBLが接続され、ゲートに
はワードラインWLが接続され、ドレインには蓄積容量Ｃ
が接続されている。蓄積容量Ｃにおける多結晶シリコン
層P1は蓄積電極SEとして機能してトランジスタＴのドレ
インに接続され、多結晶シリコン層P2は対向電極CEとし
て機能し、多結晶シリコン層P3はフローティングゲート
FGとして機能して電荷Ｑを蓄積する。したがって、空乏
層が形成される容量C1が転送トランジスタＴ側、高濃度
のn+型多結晶シリコン層P2を有する容量C2が対向電極CE
側となる。
本発明のメモリセルでは、第２図に示すように、フロ
ーティングゲートFGに蓄積する電荷Ｑにより蓄積容量Ｃ
そのものの容量値を異ならせることができる。すなわ
ち、蓄積容量Ｃの容量値を電荷Ｑにより制御して、蓄積
容量Ｃに蓄積される電荷量を異ならせることができると
いう特徴的特性を有している。
ーティングゲートFGに蓄積する電荷Ｑにより蓄積容量Ｃ
そのものの容量値を異ならせることができる。すなわ
ち、蓄積容量Ｃの容量値を電荷Ｑにより制御して、蓄積
容量Ｃに蓄積される電荷量を異ならせることができると
いう特徴的特性を有している。
本発明によるメモリセルは、この特徴的特性を利用し
て制御方法を工夫することによりRAM（DRAM）としてもR
OMとしても機能する。すなわち、このメモリセルは、蓄
積容量Ｃに任意のRAM情報（揮発性情報）を自由に書込
み、必要に応じて書換えることができるRAMとしても機
能すると共に、フローティングゲートFGに電荷Ｑを注入
して固定したROM情報（不揮発性情報）を書込み、書込
まれたROM情報を読出すROMとしても機能する。
て制御方法を工夫することによりRAM（DRAM）としてもR
OMとしても機能する。すなわち、このメモリセルは、蓄
積容量Ｃに任意のRAM情報（揮発性情報）を自由に書込
み、必要に応じて書換えることができるRAMとしても機
能すると共に、フローティングゲートFGに電荷Ｑを注入
して固定したROM情報（不揮発性情報）を書込み、書込
まれたROM情報を読出すROMとしても機能する。
なお、上述の蓄積容量Ｃでは電荷Ｑを蓄積する電荷蓄
積層ELとしてフローティングゲートFGを用いたが、SiN-
SiO2の２層構造やSiO2‐SiN-SiO2の３層構造のようにト
ラップの多い層を電荷蓄積層ELとして用いてもよい。
積層ELとしてフローティングゲートFGを用いたが、SiN-
SiO2の２層構造やSiO2‐SiN-SiO2の３層構造のようにト
ラップの多い層を電荷蓄積層ELとして用いてもよい。
基本読出動作Ｉ（Ｑ＞0/Q＝０） 第１の基本読出動作例を第４図を用いて説明する。
第１の動作例では、フローティングゲートFGに注入さ
れた電荷Ｑが正であるか（Ｑ＞０）、０であるか（Ｑ＝
０）によりROMとしての「１」又は「０」の情報を記憶
するものとする。対向電極CEの電圧Vcを2.5Vとして、転
送トランジスタＴ側の蓄積容量Ｃの電位Vsが0V（Ｌレベ
ル）又は5V（Ｈレベル）になるように、蓄積容量Ｃに電
荷を蓄積して情報を記憶するようにする。蓄積容量Ｃへ
のバイアス電圧Ｖ（＝Vc−Vs）は−2.5Vと2.5Vの２値を
とる。この場合のＣ−Ｖ特性は第４図（ａ）に示すよう
になる。
れた電荷Ｑが正であるか（Ｑ＞０）、０であるか（Ｑ＝
０）によりROMとしての「１」又は「０」の情報を記憶
するものとする。対向電極CEの電圧Vcを2.5Vとして、転
送トランジスタＴ側の蓄積容量Ｃの電位Vsが0V（Ｌレベ
ル）又は5V（Ｈレベル）になるように、蓄積容量Ｃに電
荷を蓄積して情報を記憶するようにする。蓄積容量Ｃへ
のバイアス電圧Ｖ（＝Vc−Vs）は−2.5Vと2.5Vの２値を
とる。この場合のＣ−Ｖ特性は第４図（ａ）に示すよう
になる。
フローティングゲートFGの電荷Ｑが正の場合（第４図
（ａ）の実線）、バイアス電圧Ｖが−2.5Vから2.5Vの範
囲内において蓄積容量Ｃは常に大きい値である。電荷Ｑ
が０の場合（第４図（ａ）の破線）、蓄積容量Ｃは、バ
イアス電圧Ｖが−2.5Vで小さい値となり、＋2.5Vで大き
い値となる。
（ａ）の実線）、バイアス電圧Ｖが−2.5Vから2.5Vの範
囲内において蓄積容量Ｃは常に大きい値である。電荷Ｑ
が０の場合（第４図（ａ）の破線）、蓄積容量Ｃは、バ
イアス電圧Ｖが−2.5Vで小さい値となり、＋2.5Vで大き
い値となる。
情報の読出動作は、基本的に、プリチャージ手段（図
示せず）によりプリチャージしたビットラインBLをフロ
ーティングとした状態でワードラインWLを5V（WLon）と
して転送トランジスタＴをオンし、このときのビットラ
インBLの電位変化に基づいて情報を読出す。このときビ
ットラインBLの電位Vblを何ボルトにプリチャージする
かにより読出動作制御が異なる。
示せず）によりプリチャージしたビットラインBLをフロ
ーティングとした状態でワードラインWLを5V（WLon）と
して転送トランジスタＴをオンし、このときのビットラ
インBLの電位変化に基づいて情報を読出す。このときビ
ットラインBLの電位Vblを何ボルトにプリチャージする
かにより読出動作制御が異なる。
プリチャージ電位Vbl＝2.5V ビットラインBLの電位Vblが2.5Vのフローティング状
態でワードラインWLを5V（WLon）として転送トランジス
タＴをオンすると、電荷Ｑの値（Ｑ＞０又はＱ＝０）
と、蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0
V）、Ｈレベル（Vs＝5V））に基づいて、電位Vblは第４
図（b1）に示すように変化する。
態でワードラインWLを5V（WLon）として転送トランジス
タＴをオンすると、電荷Ｑの値（Ｑ＞０又はＱ＝０）
と、蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0
V）、Ｈレベル（Vs＝5V））に基づいて、電位Vblは第４
図（b1）に示すように変化する。
電荷Ｑ＞０の場合は、バイアス電圧Ｖが＋2.5Vでも−
2.5Vでも蓄積容量Ｃが大きな値であるから、電位Vblは
曲線BL+H、BL+Lのように共に上下に大きく変化する。し
かし、電荷Ｑ＝０の場合は、バイアス電圧Ｖが＋2.5Vで
は蓄積容量Ｃが大きい値であるから電位Vblは曲線BLOL
のように大きく下がり、バイアス電圧Ｖが−2.5Vでは蓄
積容量Ｃが小さい値であるから電位Vblは曲線BLOHのよ
うにほとんど上がらない。
2.5Vでも蓄積容量Ｃが大きな値であるから、電位Vblは
曲線BL+H、BL+Lのように共に上下に大きく変化する。し
かし、電荷Ｑ＝０の場合は、バイアス電圧Ｖが＋2.5Vで
は蓄積容量Ｃが大きい値であるから電位Vblは曲線BLOL
のように大きく下がり、バイアス電圧Ｖが−2.5Vでは蓄
積容量Ｃが小さい値であるから電位Vblは曲線BLOHのよ
うにほとんど上がらない。
RAM動作 RAM動作においては、蓄積容量Ｃに記憶した揮発性情
報を読出す揮発性情報読出手段（図示せず）により、第
４図（b1）に示すように、ビットラインBLの電位Vblを
基準電位Vre11と比較することにより、曲線BL+H、BLOH
と、BLOL、BL+Lとを識別することができ、電荷Ｑの値に
拘らず蓄積容量Ｃに記憶された揮発性情報を読出すこと
ができる。なお、蓄積容量Ｃに書込まれた情報は徐々に
放電するので、このRAM動作においては一定時間ごとに
蓄積容量Ｃに読出結果を再書込するリフレッシュ動作が
必要である。
報を読出す揮発性情報読出手段（図示せず）により、第
４図（b1）に示すように、ビットラインBLの電位Vblを
基準電位Vre11と比較することにより、曲線BL+H、BLOH
と、BLOL、BL+Lとを識別することができ、電荷Ｑの値に
拘らず蓄積容量Ｃに記憶された揮発性情報を読出すこと
ができる。なお、蓄積容量Ｃに書込まれた情報は徐々に
放電するので、このRAM動作においては一定時間ごとに
蓄積容量Ｃに読出結果を再書込するリフレッシュ動作が
必要である。
ROM動作（その１） フローティングゲートFGに記憶された不揮発性情報を
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＨレベルを書込んだ後
に、ビットラインBLを2.5Vでフローティングした状態で
ワードラインWLを5V（WLon）とする。ビットラインBLの
電位Vblは、第４図（b2）のように変化するので、基準
電位Vre12と比較することにより、曲線BL+HとBLOHとを
識別することができ、電荷Ｑの値、すなわちフローティ
ングゲートFGに記憶された不揮発性のROM情報を読出す
ことができる。
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＨレベルを書込んだ後
に、ビットラインBLを2.5Vでフローティングした状態で
ワードラインWLを5V（WLon）とする。ビットラインBLの
電位Vblは、第４図（b2）のように変化するので、基準
電位Vre12と比較することにより、曲線BL+HとBLOHとを
識別することができ、電荷Ｑの値、すなわちフローティ
ングゲートFGに記憶された不揮発性のROM情報を読出す
ことができる。
なお、蓄積容量Ｃに書込まれた情報は徐々に放電する
ので、このROM動作（その１）では読出時に全ビットの
メモリセルの蓄積容量ＣにＨレベルを書込む書込動作
か、読出結果に基づいて蓄積容量Ｃに情報を再書込みす
るリフレッシュ動作が必要である。
ので、このROM動作（その１）では読出時に全ビットの
メモリセルの蓄積容量ＣにＨレベルを書込む書込動作
か、読出結果に基づいて蓄積容量Ｃに情報を再書込みす
るリフレッシュ動作が必要である。
ROM動作（その２） 上述のROM動作（その１）では曲線BL+HとBLOHの電位
差が小さいので高速読出しが難しい。このROM動作（そ
の２）は高速読出しを可能にしたものである。
差が小さいので高速読出しが難しい。このROM動作（そ
の２）は高速読出しを可能にしたものである。
最初はROM動作（その１）と同様にしてフローティン
グゲートFGに記憶されたROM情報を読出す。その後、読
出結果に基づいた情報を蓄積容量Ｃに書込む。すなわ
ち、Ｑ＞０であると識別された場合は蓄積容量ＣにＨレ
ベル（電位Vs＝5V）を書込み、Ｑ＝０であると識別され
た場合は蓄積容量ＣにＬレベル（電位Vs＝0V）を書込
む。その後、ビットラインBLの電位Vblを2.5Vでフロー
ティングした状態でワードラインWLを5V（WLon）とする
と、第４図（b3）のように変化する。ビットラインBLの
電位Vblを基準電位Vre13と比較することにより、曲線BL
+HとBLOLとを識別することができる。ROM動作（その
１）（第４図（b2））に比べて、曲線BL+HとBLOLの電位
差が大きいので識別が容易であると共に高速読出が可能
である。
グゲートFGに記憶されたROM情報を読出す。その後、読
出結果に基づいた情報を蓄積容量Ｃに書込む。すなわ
ち、Ｑ＞０であると識別された場合は蓄積容量ＣにＨレ
ベル（電位Vs＝5V）を書込み、Ｑ＝０であると識別され
た場合は蓄積容量ＣにＬレベル（電位Vs＝0V）を書込
む。その後、ビットラインBLの電位Vblを2.5Vでフロー
ティングした状態でワードラインWLを5V（WLon）とする
と、第４図（b3）のように変化する。ビットラインBLの
電位Vblを基準電位Vre13と比較することにより、曲線BL
+HとBLOLとを識別することができる。ROM動作（その
１）（第４図（b2））に比べて、曲線BL+HとBLOLの電位
差が大きいので識別が容易であると共に高速読出が可能
である。
なお、蓄積容量Ｃに書込まれた情報は徐々に放電する
ので、このROM動作（その２）でも読出結果に基づいて
一定時間ごとに蓄積容量Ｃに情報を再書込みするリフレ
ッシュ動作が必要である。
ので、このROM動作（その２）でも読出結果に基づいて
一定時間ごとに蓄積容量Ｃに情報を再書込みするリフレ
ッシュ動作が必要である。
プリチャージ電位Vbl＝5V ビットラインBLの電位Vblが5Vのフローティング状態
でワードラインWLを5V（WLon）として転送トランジスタ
Ｔをオンすると、電荷Ｑの値（Ｑ＞０又はＱ＝０）と、
蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0V）、Ｈ
レベル（Vs＝5V））に基づいて、電位Vblは第４図
（ｃ）に示すように変化する。
でワードラインWLを5V（WLon）として転送トランジスタ
Ｔをオンすると、電荷Ｑの値（Ｑ＞０又はＱ＝０）と、
蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0V）、Ｈ
レベル（Vs＝5V））に基づいて、電位Vblは第４図
（ｃ）に示すように変化する。
蓄積容量Ｃに記憶された情報がＨレベル（Vs＝5V）の
場合は、ビットラインBLの電位変化は蓄積容量Ｃの容量
値に依存しないから曲線BL+H、BLOHのように5Vが維持さ
れる。蓄積容量Ｃに記憶された情報がＬレベル（Vs＝0
V）の場合は、蓄積容量Ｃの容量値に応じて変化が異な
る。しかし、第４図（ａ）に示すように、Ｑ＞０の場合
でもＱ＝０の場合でも共に蓄積容量Ｃは大きな値である
から、ビットラインBLの電位Vblは第４図（ｃ）の曲線B
L+L、BLOLのように大きく下がる。
場合は、ビットラインBLの電位変化は蓄積容量Ｃの容量
値に依存しないから曲線BL+H、BLOHのように5Vが維持さ
れる。蓄積容量Ｃに記憶された情報がＬレベル（Vs＝0
V）の場合は、蓄積容量Ｃの容量値に応じて変化が異な
る。しかし、第４図（ａ）に示すように、Ｑ＞０の場合
でもＱ＝０の場合でも共に蓄積容量Ｃは大きな値である
から、ビットラインBLの電位Vblは第４図（ｃ）の曲線B
L+L、BLOLのように大きく下がる。
RAM動作 RAM動作においては、蓄積容量Ｃに記憶した揮発性情
報を読出す揮発性情報読出手段（図示せず）により、第
４図（ｃ）に示すように、ビットラインBLの電位Vblを
基準電位Vre14と比較することにより、曲線BL+H、BLOH
と、BLOL、BL+Lとを識別することができ、電荷Ｑの値に
拘らず蓄積容量Ｃに記憶された情報を読出すことができ
る。なお、蓄積容量Ｃに書込まれた情報は徐々に放電す
るので、このRAM動作においては一定時間ごとに蓄積容
量Ｃに読出結果を再書込するリフレッシュ動作が必要で
ある。
報を読出す揮発性情報読出手段（図示せず）により、第
４図（ｃ）に示すように、ビットラインBLの電位Vblを
基準電位Vre14と比較することにより、曲線BL+H、BLOH
と、BLOL、BL+Lとを識別することができ、電荷Ｑの値に
拘らず蓄積容量Ｃに記憶された情報を読出すことができ
る。なお、蓄積容量Ｃに書込まれた情報は徐々に放電す
るので、このRAM動作においては一定時間ごとに蓄積容
量Ｃに読出結果を再書込するリフレッシュ動作が必要で
ある。
ROM動作 第４図（ｃ）の場合は、曲線BL+Hと曲線BLOHの電位差
も、曲線BLOLと曲線BL+Lの電位差も０であるから、電荷
Ｑ＞０と電荷Ｑ＝０を区別することができず、ROM動作
させることはできない。
も、曲線BLOLと曲線BL+Lの電位差も０であるから、電荷
Ｑ＞０と電荷Ｑ＝０を区別することができず、ROM動作
させることはできない。
プリチャージ電位Vbl＝0V ビットラインBLの電位Vblが0Vのフローティング状態
でワードラインWLを5V（WLon）として転送トランジスタ
Ｔをオンすると、電荷Ｑの値（Ｑ＞０又はＱ＝０）と、
蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0V）、Ｈ
レベル（Vs＝5V））に基づいて、電位Vblは第４図（d
1）に示すように変化する。
でワードラインWLを5V（WLon）として転送トランジスタ
Ｔをオンすると、電荷Ｑの値（Ｑ＞０又はＱ＝０）と、
蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0V）、Ｈ
レベル（Vs＝5V））に基づいて、電位Vblは第４図（d
1）に示すように変化する。
蓄積容量Ｃに記憶された情報がＬレベル（Vs＝0V）の
場合は、ビットラインBLの電位変化は蓄積容量Ｃの容量
値に依存しないから曲線BL+L、BLOLのように0Vが維持さ
れる。蓄積容量Ｃに記憶された情報がＨレベル（Vs＝5
V）の場合は、蓄積容量Ｃの容量値に応じて変化が異な
る。すなわち、第４図（ａ）に示すように、Ｑ＞０の場
合は容量値が大きいからビットラインBLの電位Vblは第
４図（d1）の曲線BL+Hのように大きく上がる。Ｑ＝０の
場合は容量値が小さいから、ビットラインBLの電位Vbl
は第４図（d1）の曲線BLOHのようにほとんど変化しな
い。
場合は、ビットラインBLの電位変化は蓄積容量Ｃの容量
値に依存しないから曲線BL+L、BLOLのように0Vが維持さ
れる。蓄積容量Ｃに記憶された情報がＨレベル（Vs＝5
V）の場合は、蓄積容量Ｃの容量値に応じて変化が異な
る。すなわち、第４図（ａ）に示すように、Ｑ＞０の場
合は容量値が大きいからビットラインBLの電位Vblは第
４図（d1）の曲線BL+Hのように大きく上がる。Ｑ＝０の
場合は容量値が小さいから、ビットラインBLの電位Vbl
は第４図（d1）の曲線BLOHのようにほとんど変化しな
い。
RAM動作 第４図（d1）の場合は、曲線BLOHと曲線BLOLの電位差
がほとんどなく、蓄積容量Ｃに記憶された情報を識別す
ることができず、基本的にRAM動作させることはできな
い。しかし、全ビットのメモリセルのフローティングゲ
ートFGに正の電荷Ｑを注入すればRAM動作可能である。
すなわち、電荷Ｑ＞０の場合、ビットラインBLの電位Vb
lは曲線BL+Hと曲線BL+Lのように変化するから、蓄積容
量Ｃに記憶した揮発性情報を読出す揮発性情報読出手段
（図示せず）により、基準電位Vre15と比較することに
より、曲線BL+Hと曲線BL+Lを識別することができる。な
お、蓄積容量Ｃに書込まれた情報は徐々に放電するの
で、このRAM動作においては一定時間ごとに蓄積容量Ｃ
に読出結果を再書込するリフレッシュ動作が必要であ
る。
がほとんどなく、蓄積容量Ｃに記憶された情報を識別す
ることができず、基本的にRAM動作させることはできな
い。しかし、全ビットのメモリセルのフローティングゲ
ートFGに正の電荷Ｑを注入すればRAM動作可能である。
すなわち、電荷Ｑ＞０の場合、ビットラインBLの電位Vb
lは曲線BL+Hと曲線BL+Lのように変化するから、蓄積容
量Ｃに記憶した揮発性情報を読出す揮発性情報読出手段
（図示せず）により、基準電位Vre15と比較することに
より、曲線BL+Hと曲線BL+Lを識別することができる。な
お、蓄積容量Ｃに書込まれた情報は徐々に放電するの
で、このRAM動作においては一定時間ごとに蓄積容量Ｃ
に読出結果を再書込するリフレッシュ動作が必要であ
る。
ROM動作 フローティングゲートFGに記憶された不揮発性情報を
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＨレベルを書込んだ後
に、ビットラインBLを0Vでフローティングした状態でワ
ードラインWLを5V（WLon）とする。ビットラインBLの電
位Vblは、第４図（d2）に示すように、曲線BL+Hと曲線B
LOHにしたがって変化するので、基準電位Vre15と比較す
ることにより、曲線BL+HとBLOHとを識別することがで
き、電荷Ｑの値、すなわちフローティングゲートFGに記
憶された不揮発性のROM情報を読出すことができる。
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＨレベルを書込んだ後
に、ビットラインBLを0Vでフローティングした状態でワ
ードラインWLを5V（WLon）とする。ビットラインBLの電
位Vblは、第４図（d2）に示すように、曲線BL+Hと曲線B
LOHにしたがって変化するので、基準電位Vre15と比較す
ることにより、曲線BL+HとBLOHとを識別することがで
き、電荷Ｑの値、すなわちフローティングゲートFGに記
憶された不揮発性のROM情報を読出すことができる。
基本読出動作II（Ｑ＞0/Q＜０） 第２の基本読出動作例を第５図を用いて説明する。
第２の動作例では、フローティングゲートFGに注入さ
れた電荷Ｑが正であるか（Ｑ＞０）、負であるか（Ｑ＜
０）によりROMとしての「１」又は「０」の情報を記憶
するものとする。対向電極CEの電圧Vcを2.5Vとして、転
送トランジスタＴ側の蓄積容量Ｃの電位Vsが0V（Ｌレベ
ル）又は5V（Ｈレベル）になるように、蓄積容量Ｃに電
荷を蓄積して情報を記憶するようにする。蓄積容量Ｃへ
のバイアス電圧Ｖ（＝Vc-Vs）は−2.5Vと2.5Vの２値を
とる。この場合のＣ−Ｖ特性は第５図（ａ）に示すよう
になる。
れた電荷Ｑが正であるか（Ｑ＞０）、負であるか（Ｑ＜
０）によりROMとしての「１」又は「０」の情報を記憶
するものとする。対向電極CEの電圧Vcを2.5Vとして、転
送トランジスタＴ側の蓄積容量Ｃの電位Vsが0V（Ｌレベ
ル）又は5V（Ｈレベル）になるように、蓄積容量Ｃに電
荷を蓄積して情報を記憶するようにする。蓄積容量Ｃへ
のバイアス電圧Ｖ（＝Vc-Vs）は−2.5Vと2.5Vの２値を
とる。この場合のＣ−Ｖ特性は第５図（ａ）に示すよう
になる。
フローティングゲートFGの電荷Ｑが正の場合（第５図
（ａ）の実線）、バイアス電圧Ｖが−2.5Vから2.5Vの範
囲内において蓄積容量Ｃは常に大きい値である。電荷Ｑ
が０の場合（第５図（ａ）の破線）、蓄積容量Ｃは、バ
イアス電圧Ｖが−2.5Vから2.5Vの範囲内において蓄積容
量Ｃは常に小さい値である。
（ａ）の実線）、バイアス電圧Ｖが−2.5Vから2.5Vの範
囲内において蓄積容量Ｃは常に大きい値である。電荷Ｑ
が０の場合（第５図（ａ）の破線）、蓄積容量Ｃは、バ
イアス電圧Ｖが−2.5Vから2.5Vの範囲内において蓄積容
量Ｃは常に小さい値である。
情報の読出動作は、基本的に、ビットラインBLをフロ
ーティングとした状態でワードラインWLを5V（WLon）と
して転送トランジスタＴをオンし、このときのビットラ
インBLの電位変化に基づいて情報を読出す。このときビ
ットラインBLの電位Vblを何ボルトにプリチャージする
かにより読出動作制御が異なる。
ーティングとした状態でワードラインWLを5V（WLon）と
して転送トランジスタＴをオンし、このときのビットラ
インBLの電位変化に基づいて情報を読出す。このときビ
ットラインBLの電位Vblを何ボルトにプリチャージする
かにより読出動作制御が異なる。
プリチャージ電位Vbl＝2.5V ビットラインBLの電位Vblが2.5Vのフローティング状
態でワードラインWLを5V（WLon）として転送トランジス
タＴをオンすると、電荷Ｑの値（Ｑ＞０又はＱ＜０）
と、蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0
V）、Ｈレベル（Vs＝5V））に基づいて、電位Vblは第５
図（b1）に示すように変化する。
態でワードラインWLを5V（WLon）として転送トランジス
タＴをオンすると、電荷Ｑの値（Ｑ＞０又はＱ＜０）
と、蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0
V）、Ｈレベル（Vs＝5V））に基づいて、電位Vblは第５
図（b1）に示すように変化する。
電荷Ｑ＞０の場合は、バイアス電圧Ｖが＋2.5Vでも−
2.5Vでも蓄積容量Ｃが大きな値であるから、電位Vblは
曲線BL+H、BL+Lのように共に上下に大きく変化する。し
かし、電荷Ｑ＜０の場合は、バイアス電圧Ｖが＋2.5Vで
も−2.5Vでもは蓄積容量Ｃが小さい値であるから電位Vb
lは曲線BL-H、BL-Lのように共に上下に小さく変化す
る。
2.5Vでも蓄積容量Ｃが大きな値であるから、電位Vblは
曲線BL+H、BL+Lのように共に上下に大きく変化する。し
かし、電荷Ｑ＜０の場合は、バイアス電圧Ｖが＋2.5Vで
も−2.5Vでもは蓄積容量Ｃが小さい値であるから電位Vb
lは曲線BL-H、BL-Lのように共に上下に小さく変化す
る。
RAM動作 RAM動作においては、蓄積容量Ｃに記憶した揮発性情
報を読出す揮発性情報読出手段（図示せず）により、第
５図（b1）に示すように、ビットラインBLの電位Vblを
基準電位Vre21と比較することにより、曲線BL+H、BL-H
と、BL-L、BL+Lとを識別することができ、電荷Ｑの値に
拘らず蓄積容量Ｃに記憶された情報を読出すことができ
る。なお、蓄積容量Ｃに書込まれた情報は徐々に放電す
るので、このRAM動作においては一定時間ごとに蓄積容
量Ｃに読出結果を再書込するリフレッシュ動作が必要で
ある。
報を読出す揮発性情報読出手段（図示せず）により、第
５図（b1）に示すように、ビットラインBLの電位Vblを
基準電位Vre21と比較することにより、曲線BL+H、BL-H
と、BL-L、BL+Lとを識別することができ、電荷Ｑの値に
拘らず蓄積容量Ｃに記憶された情報を読出すことができ
る。なお、蓄積容量Ｃに書込まれた情報は徐々に放電す
るので、このRAM動作においては一定時間ごとに蓄積容
量Ｃに読出結果を再書込するリフレッシュ動作が必要で
ある。
ROM動作（その１） フローティングゲートFGに記憶された不揮発性情報を
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＨレベルを書込んだ後
に、ビットラインBLを2.5Vでフローティングした状態で
ワードラインWLを5V（WLon）とする。ビットラインBLの
電位Vblは、第５図（b2）のように変化するので、基準
電位Vre12と比較することにより、曲線BL+HとBL-Hとを
識別することができ、電荷Ｑの値、すなわちフローティ
ングゲートFGに記憶されたROM情報を読出すことができ
る。
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＨレベルを書込んだ後
に、ビットラインBLを2.5Vでフローティングした状態で
ワードラインWLを5V（WLon）とする。ビットラインBLの
電位Vblは、第５図（b2）のように変化するので、基準
電位Vre12と比較することにより、曲線BL+HとBL-Hとを
識別することができ、電荷Ｑの値、すなわちフローティ
ングゲートFGに記憶されたROM情報を読出すことができ
る。
なお、蓄積容量Ｃに書込まれた情報は徐々に放電する
ので、このROM動作（その１）では読出時に全ビットの
メモリセルの蓄積容量ＣにＨレベルを書込む書込動作
か、読出結果に基づいて蓄積容量Ｃに情報を再書込みす
るリフレッシュ動作が必要である。
ので、このROM動作（その１）では読出時に全ビットの
メモリセルの蓄積容量ＣにＨレベルを書込む書込動作
か、読出結果に基づいて蓄積容量Ｃに情報を再書込みす
るリフレッシュ動作が必要である。
ROM動作（その２） 起動時に全ビットのメモリセルの蓄積容量ＣにＬレベ
ルを書込んだ後に、ビットラインBLを2.5Vでフローティ
ングした状態でワードラインWLを5V（WLon）とする。ビ
ットラインBLの電位Vblは、第５図（b3）のように変化
するので、基準電位Vre23と比較することにより、曲線B
L-LとBL+Lとを識別することができ、電荷Ｑの値、すな
わちフローティングゲートFGに記憶されたROM情報を読
出すことができる。
ルを書込んだ後に、ビットラインBLを2.5Vでフローティ
ングした状態でワードラインWLを5V（WLon）とする。ビ
ットラインBLの電位Vblは、第５図（b3）のように変化
するので、基準電位Vre23と比較することにより、曲線B
L-LとBL+Lとを識別することができ、電荷Ｑの値、すな
わちフローティングゲートFGに記憶されたROM情報を読
出すことができる。
なお、蓄積容量Ｃに書込まれる情報はＬレベルである
ので、情報が消滅することなくリフレッシュ動作は不要
である。
ので、情報が消滅することなくリフレッシュ動作は不要
である。
プリチャージ電位Vbl＝5V ビットラインBLの電位Vblが5Vのフローティング状態
でワードラインWLを5V（WLon）として転送トランジスタ
Ｔをオンすると、電荷Ｑの値（Ｑ＞０又はＱ＜０）と、
蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0V）、Ｈ
レベル（Vs＝5V））に基づいて、電位Vblは第５図（c
1）に示すように変化する。
でワードラインWLを5V（WLon）として転送トランジスタ
Ｔをオンすると、電荷Ｑの値（Ｑ＞０又はＱ＜０）と、
蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0V）、Ｈ
レベル（Vs＝5V））に基づいて、電位Vblは第５図（c
1）に示すように変化する。
蓄積容量Ｃに記憶された情報がＨレベル（Vs＝5V）の
場合は、ビットラインBLの電位変化は蓄積容量Ｃの容量
値に依存しないから曲線BL+H、BL-Hのように5Vが維持さ
れる。蓄積容量Ｃに記憶された情報がＬレベル（Vs＝0
V）の場合は、蓄積容量Ｃの容量値に応じて変化が異な
る。第５図（ａ）に示すように、Ｑ＞０の場合は蓄積容
量Ｃの容量値は大きくＱ＜０の場合は蓄積容量Ｃの容量
値は小さいから、ビットラインBLの電位Vblは第５図（c
1）の曲線BL+Lは大きく下がり、曲線BL-Lはほとんど下
がらない。
場合は、ビットラインBLの電位変化は蓄積容量Ｃの容量
値に依存しないから曲線BL+H、BL-Hのように5Vが維持さ
れる。蓄積容量Ｃに記憶された情報がＬレベル（Vs＝0
V）の場合は、蓄積容量Ｃの容量値に応じて変化が異な
る。第５図（ａ）に示すように、Ｑ＞０の場合は蓄積容
量Ｃの容量値は大きくＱ＜０の場合は蓄積容量Ｃの容量
値は小さいから、ビットラインBLの電位Vblは第５図（c
1）の曲線BL+Lは大きく下がり、曲線BL-Lはほとんど下
がらない。
RAM動作 第５図（c1）の場合は、曲線BL-Hと曲線BL-Lの電位差
が０であり、蓄積容量Ｃに記憶された情報を識別するこ
とができず、基本的にRAM動作させることはできない。
しかし、全ビットのメモリセルのフローティングゲート
FGに正の電荷Ｑを注入すればRAM動作可能である。すな
わち、電荷Ｑ＞０の場合、ビットラインBLの電位Vblは
曲線BL+HとBL+Lのように変化するから、基準電位Vre24
と比較することにより、曲線BL+Hと曲線BL+Lを識別する
ことができる。なお、蓄積容量Ｃに書込まれた情報は徐
々に放電するので、このRAM動作においては一定時間ご
とに蓄積容量Ｃに読出結果を再書込するリフレッシュ動
作が必要である。
が０であり、蓄積容量Ｃに記憶された情報を識別するこ
とができず、基本的にRAM動作させることはできない。
しかし、全ビットのメモリセルのフローティングゲート
FGに正の電荷Ｑを注入すればRAM動作可能である。すな
わち、電荷Ｑ＞０の場合、ビットラインBLの電位Vblは
曲線BL+HとBL+Lのように変化するから、基準電位Vre24
と比較することにより、曲線BL+Hと曲線BL+Lを識別する
ことができる。なお、蓄積容量Ｃに書込まれた情報は徐
々に放電するので、このRAM動作においては一定時間ご
とに蓄積容量Ｃに読出結果を再書込するリフレッシュ動
作が必要である。
ROM動作 フローティングゲートFGに記憶された不揮発性情報を
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＬレベルを書込んだ後
に、ビットラインBLを5Vでフローティングした状態でワ
ードラインWLを5V（WLon）とする。ビットラインBLの電
位Vblは、第５図（c2）に示すように、曲線BL-Lと曲線B
L+Lにしたがって変化するので、基準電位Vre24と比較す
ることにより、曲線BL-Lと曲線BL+Lとを識別することが
でき、電荷Ｑの値、すなわちフローティングゲートFGに
記憶されたROM情報を読出すことができる。
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＬレベルを書込んだ後
に、ビットラインBLを5Vでフローティングした状態でワ
ードラインWLを5V（WLon）とする。ビットラインBLの電
位Vblは、第５図（c2）に示すように、曲線BL-Lと曲線B
L+Lにしたがって変化するので、基準電位Vre24と比較す
ることにより、曲線BL-Lと曲線BL+Lとを識別することが
でき、電荷Ｑの値、すなわちフローティングゲートFGに
記憶されたROM情報を読出すことができる。
プリチャージ電位Vbl＝0V ビットラインBLの電位Vblが0Vのフローティング状態
でワードラインWLを5V（WLon）として転送トランジスタ
Ｔをオンすると、電荷Ｑの値（Ｑ＞０又はＱ＜０）と、
蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0V）、Ｈ
レベル（Vs＝5V））に基づいて、電位Vblは第５図（d
1）に示すように変化する。
でワードラインWLを5V（WLon）として転送トランジスタ
Ｔをオンすると、電荷Ｑの値（Ｑ＞０又はＱ＜０）と、
蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0V）、Ｈ
レベル（Vs＝5V））に基づいて、電位Vblは第５図（d
1）に示すように変化する。
蓄積容量Ｃに記憶された情報がＬレベル（Vs＝0V）の
場合は、ビットラインBLの電位変化は蓄積容量Ｃの容量
値に依存しないから曲線BL+L、BL-Lのように0Vが維持さ
れる。蓄積容量Ｃに記憶された情報がＨレベル（Vs＝5
V）の場合は、蓄積容量Ｃの容量値に応じて変化が異な
る。すなわち、第５図（ａ）に示すように、Ｑ＞０の場
合は容量値が大きいからビットラインBLの電位Vblは第
５図（d1）の曲線BL+Hのように大きく上がる。Ｑ＜０の
場合は容量値が小さいから、ビットラインBLの電位Vbl
は第５図（d1）の曲線BL-Hのようにほとんど変化しな
い。
場合は、ビットラインBLの電位変化は蓄積容量Ｃの容量
値に依存しないから曲線BL+L、BL-Lのように0Vが維持さ
れる。蓄積容量Ｃに記憶された情報がＨレベル（Vs＝5
V）の場合は、蓄積容量Ｃの容量値に応じて変化が異な
る。すなわち、第５図（ａ）に示すように、Ｑ＞０の場
合は容量値が大きいからビットラインBLの電位Vblは第
５図（d1）の曲線BL+Hのように大きく上がる。Ｑ＜０の
場合は容量値が小さいから、ビットラインBLの電位Vbl
は第５図（d1）の曲線BL-Hのようにほとんど変化しな
い。
RAM動作 第５図（d1）の場合は、曲線BL-Hと曲線BL-Lの電位差
がほとんどなく、蓄積容量Ｃに記憶された情報を識別す
ることができず、基本的にRAM動作させることはできな
い。しかし、全ビットのメモリセルのフローティングゲ
ートFGに正の電荷Ｑを注入すればRAM動作可能である。
すなわち、電荷Ｑ＞０の場合、ビットラインBLの電位Vb
lは曲線BL+Hと曲線BL+Lのように変化するから、基準電
位Vre25と比較することにより、曲線BL+Hと曲線BL+Lを
識別することができる。なお、蓄積容量Ｃに書込まれた
情報は徐々に放電するので、このRAM動作においては一
定時間ごとに蓄積容量Ｃに読出結果を再書込するリフレ
ッシュ動作が必要である。
がほとんどなく、蓄積容量Ｃに記憶された情報を識別す
ることができず、基本的にRAM動作させることはできな
い。しかし、全ビットのメモリセルのフローティングゲ
ートFGに正の電荷Ｑを注入すればRAM動作可能である。
すなわち、電荷Ｑ＞０の場合、ビットラインBLの電位Vb
lは曲線BL+Hと曲線BL+Lのように変化するから、基準電
位Vre25と比較することにより、曲線BL+Hと曲線BL+Lを
識別することができる。なお、蓄積容量Ｃに書込まれた
情報は徐々に放電するので、このRAM動作においては一
定時間ごとに蓄積容量Ｃに読出結果を再書込するリフレ
ッシュ動作が必要である。
ROM動作 全ビットのメモリセルの蓄積容量ＣにＨレベルを書込
んだ後に、ビットラインBLを0Vでフローティングした状
態でワードラインWLを5V（WLon）とする。ビットライン
BLの電位Vblは、第５図（d2）に示すように、曲線BL+H
と曲線BL-Hにしたがって変化するので、基準電位Vre25
と比較することにより、曲線BL+HとBL-Hとを識別するこ
とができ、電荷Ｑの値、すなわちフローティングゲート
FGに記憶されたROM情報を読出すことができる。
んだ後に、ビットラインBLを0Vでフローティングした状
態でワードラインWLを5V（WLon）とする。ビットライン
BLの電位Vblは、第５図（d2）に示すように、曲線BL+H
と曲線BL-Hにしたがって変化するので、基準電位Vre25
と比較することにより、曲線BL+HとBL-Hとを識別するこ
とができ、電荷Ｑの値、すなわちフローティングゲート
FGに記憶されたROM情報を読出すことができる。
基本読出動作III（Ｑ＝0/Q＜０） 第３の基本読出動作例を第６図を用いて説明する。
第３の動作例では、フローティングゲートFGに注入さ
れた電荷Ｑが０であるか（Ｑ＝０）、負であるか（Ｑ＜
０）によりROMとしての「１」又は「０」の情報を記憶
するものとする。対向電極CEの電圧Vcを2.5Vとして、転
送トランジスタＴ側の蓄積容量Ｃの電位Vsが0V（Ｌレベ
ル）又は5V（Ｈレベル）になるように、蓄積容量Ｃに電
荷を蓄積して情報を記憶するようにする。蓄積容量Ｃへ
のバイアス電圧Ｖ（＝Vc-Vs）は−2.5Vと2.5Vの２値を
とる。この場合のＣ−Ｖ特性は第６図（ａ）に示すよう
になる。
れた電荷Ｑが０であるか（Ｑ＝０）、負であるか（Ｑ＜
０）によりROMとしての「１」又は「０」の情報を記憶
するものとする。対向電極CEの電圧Vcを2.5Vとして、転
送トランジスタＴ側の蓄積容量Ｃの電位Vsが0V（Ｌレベ
ル）又は5V（Ｈレベル）になるように、蓄積容量Ｃに電
荷を蓄積して情報を記憶するようにする。蓄積容量Ｃへ
のバイアス電圧Ｖ（＝Vc-Vs）は−2.5Vと2.5Vの２値を
とる。この場合のＣ−Ｖ特性は第６図（ａ）に示すよう
になる。
フローティングゲートFGの電荷Ｑが０の場合（第６図
（ａ）の実線）、バイアス電圧Ｖが−2.5Vで小さい値と
なり、＋2.5Vで大きい値となる。電荷Ｑが負の場合（第
６図（ａ）の破線）、蓄積容量Ｃは、バイアス電圧Ｖが
−2.5Vから＋2.5Vの範囲内で常に小さい値となる。
（ａ）の実線）、バイアス電圧Ｖが−2.5Vで小さい値と
なり、＋2.5Vで大きい値となる。電荷Ｑが負の場合（第
６図（ａ）の破線）、蓄積容量Ｃは、バイアス電圧Ｖが
−2.5Vから＋2.5Vの範囲内で常に小さい値となる。
情報の読出動作は、基本的に、ビットラインBLをフロ
ーティングした状態でワードラインWLを5V（WLon）とし
て転送トランジスタＴをオンし、このときのビットライ
ンBLの電位変化に基づいて情報を読出す。このときビッ
トラインBLの電位Vblを何ボルトにプリチャージするか
により読出動作制御が異なる。
ーティングした状態でワードラインWLを5V（WLon）とし
て転送トランジスタＴをオンし、このときのビットライ
ンBLの電位変化に基づいて情報を読出す。このときビッ
トラインBLの電位Vblを何ボルトにプリチャージするか
により読出動作制御が異なる。
プリチャージ電位Vbl＝2.5V ビットラインBLの電位Vblが2.5Vのフローティング状
態でワードラインWLを5V（WLon）として転送トランジス
タＴをオンすると、電荷Ｑの値（Ｑ＝０又はＱ＜０）
と、蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0
V）、Ｈレベル（Vs＝5V））に基づいて、電位Vblは第６
図（b1）に示すように変化する。
態でワードラインWLを5V（WLon）として転送トランジス
タＴをオンすると、電荷Ｑの値（Ｑ＝０又はＱ＜０）
と、蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0
V）、Ｈレベル（Vs＝5V））に基づいて、電位Vblは第６
図（b1）に示すように変化する。
電荷Ｑ＝０の場合は、バイアス電圧Ｖが＋2.5Vでは蓄
積容量Ｃが大きい値であるから電位Vblは曲線BLOLのよ
うに大きく下がり、バイアス電圧Ｖが−2.5Vでは蓄積容
量Ｃが小さい値であるから電位Vblは曲線BLOHのように
ほとんど上がらない。しかし、電荷Ｑ＜０の場合は、バ
イアス電圧Ｖが＋2.5Vでも−2.5Vでも蓄積容量Ｃは小さ
い値であるから、電位Vblは曲線BL-H、BL-Lのように共
に上下に小さく変化する。
積容量Ｃが大きい値であるから電位Vblは曲線BLOLのよ
うに大きく下がり、バイアス電圧Ｖが−2.5Vでは蓄積容
量Ｃが小さい値であるから電位Vblは曲線BLOHのように
ほとんど上がらない。しかし、電荷Ｑ＜０の場合は、バ
イアス電圧Ｖが＋2.5Vでも−2.5Vでも蓄積容量Ｃは小さ
い値であるから、電位Vblは曲線BL-H、BL-Lのように共
に上下に小さく変化する。
RAM動作 RAM動作においては、蓄積容量Ｃに記憶した揮発性情
報を読出す揮発性情報読出手段（図示せず）により、第
６図（b1）に示すように、ビットラインBLの電位Vblを
基準電位Vre31と比較することにより、曲線BLOH、BL-H
と、BL-L、BLOLとを識別することができ、電荷Ｑの値に
拘らず蓄積容量Ｃに記憶された情報を読出すことができ
る。なお、蓄積容量Ｃに書込まれた情報は徐々に放電す
るので、このRAM動作においては一定時間ごとに蓄積容
量Ｃに読出結果を再書込するリフレッシュ動作が必要で
ある。
報を読出す揮発性情報読出手段（図示せず）により、第
６図（b1）に示すように、ビットラインBLの電位Vblを
基準電位Vre31と比較することにより、曲線BLOH、BL-H
と、BL-L、BLOLとを識別することができ、電荷Ｑの値に
拘らず蓄積容量Ｃに記憶された情報を読出すことができ
る。なお、蓄積容量Ｃに書込まれた情報は徐々に放電す
るので、このRAM動作においては一定時間ごとに蓄積容
量Ｃに読出結果を再書込するリフレッシュ動作が必要で
ある。
ROM動作 フローティングゲートFGに記憶された不揮発性情報を
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＬレベルを書込んだ後
に、ビットラインBLを2.5Vでフローティングした状態で
ワードラインWLを5V（WLon）とする。ビットラインBLの
電位Vblは、第６図（b2）のように変化するので、基準
電位Vre32と比較することにより、曲線BL-LとBLOLとを
識別することができ、電荷Ｑの値、すなわちフローティ
ングゲートFGに記憶されたROM情報を読出すことができ
る。
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＬレベルを書込んだ後
に、ビットラインBLを2.5Vでフローティングした状態で
ワードラインWLを5V（WLon）とする。ビットラインBLの
電位Vblは、第６図（b2）のように変化するので、基準
電位Vre32と比較することにより、曲線BL-LとBLOLとを
識別することができ、電荷Ｑの値、すなわちフローティ
ングゲートFGに記憶されたROM情報を読出すことができ
る。
なお、蓄積容量Ｃに書込まれる情報はＬレベルである
ので、情報が消滅することなくリフレッシュ動作は不要
である。
ので、情報が消滅することなくリフレッシュ動作は不要
である。
プリチャージ電位Vbl＝5V ビットラインBLの電位Vblが5Vのフローティング状態
でワードラインWLを5V（WLon）として転送トランジスタ
Ｔをオンすると、電荷Ｑの値（Ｑ＝０又はＱ＜０）と、
蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0V）、Ｈ
レベル（Vs＝5V））に基づいて、電位Vblは第６図（c
1）に示すように変化する。
でワードラインWLを5V（WLon）として転送トランジスタ
Ｔをオンすると、電荷Ｑの値（Ｑ＝０又はＱ＜０）と、
蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0V）、Ｈ
レベル（Vs＝5V））に基づいて、電位Vblは第６図（c
1）に示すように変化する。
蓄積容量Ｃに記憶された情報がＨレベル（Vs＝5V）の
場合は、ビットラインBLの電位変化は蓄積容量Ｃの容量
値に依存しないから曲線BLOH、BL-Hのように5Vが維持さ
れる。蓄積容量Ｃに記憶された情報がＨレベル（Vs＝0
V）の場合は、蓄積容量Ｃの容量値に応じて変化が異な
る。第６図（ａ）に示すように、Ｑ＝０の場合は蓄積容
量Ｃは大きな値であり、Ｑ＜０の場合は蓄積容量Ｃは小
さな値であるから、ビットラインBLの電位Vblは第６図
（c1）に示すように曲線BLOLは大きく下がり、曲線BL-L
はほとんど下がらない。
場合は、ビットラインBLの電位変化は蓄積容量Ｃの容量
値に依存しないから曲線BLOH、BL-Hのように5Vが維持さ
れる。蓄積容量Ｃに記憶された情報がＨレベル（Vs＝0
V）の場合は、蓄積容量Ｃの容量値に応じて変化が異な
る。第６図（ａ）に示すように、Ｑ＝０の場合は蓄積容
量Ｃは大きな値であり、Ｑ＜０の場合は蓄積容量Ｃは小
さな値であるから、ビットラインBLの電位Vblは第６図
（c1）に示すように曲線BLOLは大きく下がり、曲線BL-L
はほとんど下がらない。
RAM動作 第６図（c1）の場合は、曲線BL-Hと曲線BL-Lの電位差
がほとんどなく、蓄積容量Ｃに記憶された情報を識別す
ることができず、基本的にRAM動作させることはできな
い。しかし、全ビットのメモリセルのフローティングゲ
ートFGの電荷Ｑを０にすればRAM動作可能である。すな
わち、電荷Ｑ＝０の場合、ビットラインBLの電位Vblは
曲線BLOHと曲線BLOLのように変化するから、基準電位Vr
e33と比較することにより、曲線BLOHと曲線BLOLを識別
することができる。なお、蓄積容量Ｃに書込まれた情報
は徐々に放電するので、このRAM動作においては一定時
間ごとに蓄積容量Ｃに読出結果を再書込するリフレッシ
ュ動作が必要である。
がほとんどなく、蓄積容量Ｃに記憶された情報を識別す
ることができず、基本的にRAM動作させることはできな
い。しかし、全ビットのメモリセルのフローティングゲ
ートFGの電荷Ｑを０にすればRAM動作可能である。すな
わち、電荷Ｑ＝０の場合、ビットラインBLの電位Vblは
曲線BLOHと曲線BLOLのように変化するから、基準電位Vr
e33と比較することにより、曲線BLOHと曲線BLOLを識別
することができる。なお、蓄積容量Ｃに書込まれた情報
は徐々に放電するので、このRAM動作においては一定時
間ごとに蓄積容量Ｃに読出結果を再書込するリフレッシ
ュ動作が必要である。
ROM動作 フローティングゲートFGに記憶された不揮発性情報を
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＬレベルを書込んだ後
に、ビットラインBLを5Vでフローティングした状態でワ
ードラインWLを5V（WLon）とする。ビットラインBLの電
位Vblは、第６図（c2）のように変化するので、基準電
位Vre32と比較することにより、曲線BL-LとBLOLとを識
別することができ、電荷Ｑの値、すなわちフローティン
グゲートFGに記憶されたROM情報を読出すことができ
る。
読出す不揮発性情報読出手段（図示せず）により、全ビ
ットのメモリセルの蓄積容量ＣにＬレベルを書込んだ後
に、ビットラインBLを5Vでフローティングした状態でワ
ードラインWLを5V（WLon）とする。ビットラインBLの電
位Vblは、第６図（c2）のように変化するので、基準電
位Vre32と比較することにより、曲線BL-LとBLOLとを識
別することができ、電荷Ｑの値、すなわちフローティン
グゲートFGに記憶されたROM情報を読出すことができ
る。
なお、蓄積容量Ｃに書込まれる情報はＬレベルである
ので、情報が消滅することなくリフレッシュ動作は不要
である。
ので、情報が消滅することなくリフレッシュ動作は不要
である。
プリチャージ電位Vbl＝0V ビットラインBLの電位Vblが0Vのフローティング状態
でワードラインWLを5V（WLon）として転送トランジスタ
Ｔをオンすると、電荷Ｑの値（Ｑ＝０又はＱ＜０）と、
蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0V）、Ｈ
レベル（Vs＝5V））に基づいて、電位Vblは第６図
（ｄ）に示すように変化する。
でワードラインWLを5V（WLon）として転送トランジスタ
Ｔをオンすると、電荷Ｑの値（Ｑ＝０又はＱ＜０）と、
蓄積容量Ｃに記憶された情報（Ｌレベル（Vs＝0V）、Ｈ
レベル（Vs＝5V））に基づいて、電位Vblは第６図
（ｄ）に示すように変化する。
蓄積容量Ｃに記憶された情報がＬレベル（Vs＝0V）の
場合は、ビットラインBLの電位変化は蓄積容量Ｃの容量
値に依存しないから曲線BLOL、BL-Lのように0Vが維持さ
れる。蓄積容量Ｃに記憶された情報がＨレベル（Vs＝5
V）の場合は、蓄積容量Ｃの容量値に応じて変化が異な
る。しかし、Ｑ＝０の場合もＱ＜０の場合も容量値が小
さいから、ビットラインBLの電位Vblは第６図（ｄ）の
曲線BL-H、BL-Lのようにほとんど変化しない。
場合は、ビットラインBLの電位変化は蓄積容量Ｃの容量
値に依存しないから曲線BLOL、BL-Lのように0Vが維持さ
れる。蓄積容量Ｃに記憶された情報がＨレベル（Vs＝5
V）の場合は、蓄積容量Ｃの容量値に応じて変化が異な
る。しかし、Ｑ＝０の場合もＱ＜０の場合も容量値が小
さいから、ビットラインBLの電位Vblは第６図（ｄ）の
曲線BL-H、BL-Lのようにほとんど変化しない。
RAM動作 第６図（ｄ）の場合は、曲線BLOH、BL-H、BL-L、BLOL
の電位差がほとんどなく、蓄積容量Ｃに記憶された情報
を識別することができず、RAM動作させることはできな
い。
の電位差がほとんどなく、蓄積容量Ｃに記憶された情報
を識別することができず、RAM動作させることはできな
い。
ROM動作 第６図（ｄ）の場合は、曲線BLOH、BL-H、BL-L、BLOL
の電位差がほとんどなく、電荷Ｑ＝０であるか電荷Ｑ＜
０であるかを識別することができず、ROM動作させるこ
とはできない。
の電位差がほとんどなく、電荷Ｑ＝０であるか電荷Ｑ＜
０であるかを識別することができず、ROM動作させるこ
とはできない。
読出動作の変形 上述の基本読出動作Ｉ〜IIIでは対向電極CEの電圧Vc
を2.5Vとしたが、対向電圧CEの電圧Vcを変えることによ
り、Ｈレベル及びＬレベル時に蓄積容量Ｃに印加される
バイアス電圧Ｖを変えることができる。これにより蓄積
容量Ｃの容量値を自由に設定することができ、設定され
た容量値に応じて所定の読出動作が可能である。
を2.5Vとしたが、対向電圧CEの電圧Vcを変えることによ
り、Ｈレベル及びＬレベル時に蓄積容量Ｃに印加される
バイアス電圧Ｖを変えることができる。これにより蓄積
容量Ｃの容量値を自由に設定することができ、設定され
た容量値に応じて所定の読出動作が可能である。
基本書込動作Ｉ 第１の基本書込動作例を第７図を用いて説明する。
第１の動作例における蓄積容量Ｃの構成を第７図
（ａ）に、その等価回路を第７図（ｂ）に示す。この蓄
積容量Ｃでは、対向電極CE（多結晶シリコン層P2）とフ
ローティングゲートFG（多結晶シリコン層P3）の間の絶
縁膜I2の一部を薄くしてトンネル絶縁膜I2′とし、トン
ネル電流を流れやすくしている。そして、対向電極CEと
フローティングゲートFG間に印加される電圧が高くなる
ように、対向電極CEとフローティングゲートFGにより絶
縁膜I2を挟んで構成した容量C2の方を、蓄積電極SEとフ
ローティングゲートFGにより絶縁膜I1を挟んで構成した
容量C1より小さくする。すなわち、容量C1には ｛C2/（C1＋C2）｝（Vc-Vs） なる電圧が印加され、容量C2には ｛C1/（C1＋C2）｝（Vc-Vs） なる電圧が印加されるので、容量C2を容量C1より小さく
して対向電極CEとフローティングゲートFG間に高い電圧
を印加するようにする。この動作例の説明では例えば容
量C1を容量C2の２倍にする。
（ａ）に、その等価回路を第７図（ｂ）に示す。この蓄
積容量Ｃでは、対向電極CE（多結晶シリコン層P2）とフ
ローティングゲートFG（多結晶シリコン層P3）の間の絶
縁膜I2の一部を薄くしてトンネル絶縁膜I2′とし、トン
ネル電流を流れやすくしている。そして、対向電極CEと
フローティングゲートFG間に印加される電圧が高くなる
ように、対向電極CEとフローティングゲートFGにより絶
縁膜I2を挟んで構成した容量C2の方を、蓄積電極SEとフ
ローティングゲートFGにより絶縁膜I1を挟んで構成した
容量C1より小さくする。すなわち、容量C1には ｛C2/（C1＋C2）｝（Vc-Vs） なる電圧が印加され、容量C2には ｛C1/（C1＋C2）｝（Vc-Vs） なる電圧が印加されるので、容量C2を容量C1より小さく
して対向電極CEとフローティングゲートFG間に高い電圧
を印加するようにする。この動作例の説明では例えば容
量C1を容量C2の２倍にする。
正の電荷Ｑの書込（負の電荷Ｑの消去） 第３図の蓄積容量Ｃを第７図（ａ）に示す構成にし
て、ビットラインBLを0V、対向電極CEを15Vにして、ワ
ードラインWLに例えば15Vを印加して転送トランジスタ
Ｔをオンさせる。すると、対向電極CEとフローティング
ゲートFG間には、蓄積容量Ｃに印加された15Vの2/3、す
なわち10Vの電圧が印加され、トンネル絶縁膜I2′を介
して対向電極CEからフローティングゲートFGに電流が流
れて正の電荷Ｑが書込まれる。フローティングゲートFG
にすでに負の電荷Ｑが注入されている場合はこの負の電
荷Ｑが消去される。
て、ビットラインBLを0V、対向電極CEを15Vにして、ワ
ードラインWLに例えば15Vを印加して転送トランジスタ
Ｔをオンさせる。すると、対向電極CEとフローティング
ゲートFG間には、蓄積容量Ｃに印加された15Vの2/3、す
なわち10Vの電圧が印加され、トンネル絶縁膜I2′を介
して対向電極CEからフローティングゲートFGに電流が流
れて正の電荷Ｑが書込まれる。フローティングゲートFG
にすでに負の電荷Ｑが注入されている場合はこの負の電
荷Ｑが消去される。
負の電荷Ｑの書込（正の電荷Ｑの消去） ビットラインBLを15V、対向電極CEを0Vにして、ワー
ドラインWLを例えば15Vにして転送トランジスタＴをオ
ンさせる。すると、対向電極CEとフローティングゲート
FG間には、蓄積容量Ｃに印加された15Vの2/3、すなわち
10Vの電圧が印加され、トンネル絶縁膜I2′を介してフ
ローティングゲートFGから対向電極CEに電流が流れて負
の電荷Ｑが書込まれる。フローティングゲートFGにすで
に正の電荷Ｑが注入されている場合はこの正の電荷Ｑが
消去される。
ドラインWLを例えば15Vにして転送トランジスタＴをオ
ンさせる。すると、対向電極CEとフローティングゲート
FG間には、蓄積容量Ｃに印加された15Vの2/3、すなわち
10Vの電圧が印加され、トンネル絶縁膜I2′を介してフ
ローティングゲートFGから対向電極CEに電流が流れて負
の電荷Ｑが書込まれる。フローティングゲートFGにすで
に正の電荷Ｑが注入されている場合はこの正の電荷Ｑが
消去される。
基本書込動作II 第２の基本書込動作例を第８図を用いて説明する。
第２の動作例における蓄積容量Ｃの構成を第８図に示
す。この蓄積容量Ｃでは、転送トランジスタＴ側の蓄積
電極SEとフローティングゲートFGの間の絶縁膜I1の一部
を薄くしてトンネル絶縁膜I1′とし、トンネル電流を流
れやすくしている。そして、蓄積電極SEとフローティン
グゲートFG間に印加される電圧が高くなるように、蓄積
電極SEとフローティングゲートFGにより絶縁膜I1を挟ん
で構成した容量C1の方を、対向電極CEとフローティング
ゲートFGにより絶縁膜I2を挟んで構成した容量C2より小
さくして対向電極CEとフローティングゲートFG間に高い
電圧を印加するようにする。この動作例の説明では例え
ば容量C1を容量C2の２倍にする。
す。この蓄積容量Ｃでは、転送トランジスタＴ側の蓄積
電極SEとフローティングゲートFGの間の絶縁膜I1の一部
を薄くしてトンネル絶縁膜I1′とし、トンネル電流を流
れやすくしている。そして、蓄積電極SEとフローティン
グゲートFG間に印加される電圧が高くなるように、蓄積
電極SEとフローティングゲートFGにより絶縁膜I1を挟ん
で構成した容量C1の方を、対向電極CEとフローティング
ゲートFGにより絶縁膜I2を挟んで構成した容量C2より小
さくして対向電極CEとフローティングゲートFG間に高い
電圧を印加するようにする。この動作例の説明では例え
ば容量C1を容量C2の２倍にする。
正の電荷Ｑの書込（負の電荷Ｑの消去） 第３図の蓄積容量Ｃを第８図に示す構成にして、ビッ
トラインBLを15V、対向電極CEを0Vにして、ワードライ
ンWLに例えば15Vを印加して転送トランジスタＴをオン
させる。すると、蓄積電極SEとフローティングゲートFG
間には、蓄積容量Ｃに印加された15Vの2/3、すなわち10
Vの電圧が印加され、トンネル絶縁膜I1′を介して蓄積
電極SEからフローティングゲートFGに電流が流れて正の
電荷Ｑが書込まれる。フローティングゲートFGにすでに
負の電荷Ｑが注入されている場合はこの負の電荷Ｑが消
去される。
トラインBLを15V、対向電極CEを0Vにして、ワードライ
ンWLに例えば15Vを印加して転送トランジスタＴをオン
させる。すると、蓄積電極SEとフローティングゲートFG
間には、蓄積容量Ｃに印加された15Vの2/3、すなわち10
Vの電圧が印加され、トンネル絶縁膜I1′を介して蓄積
電極SEからフローティングゲートFGに電流が流れて正の
電荷Ｑが書込まれる。フローティングゲートFGにすでに
負の電荷Ｑが注入されている場合はこの負の電荷Ｑが消
去される。
負の電荷Ｑの書込（正の電荷Ｑの消去） ビットラインBLを0V、対向電極CEを15Vにして、ワー
ドラインWLを例えば15Vにして転送トランジスタＴをオ
ンさせる。すると、蓄積電極SEとフローティングゲート
FG間には、蓄積容量Ｃに印加された15Vの2/3、すなわち
10Vの電圧が印加され、トンネル絶縁膜I1′を介してフ
ローティングゲートFGから蓄積電極SEに電流が流れて負
の電荷Ｑが書込まれる。フローティングゲートFGにすで
に正の電荷Ｑが注入されている場合はこの正の電荷Ｑが
消去される。
ドラインWLを例えば15Vにして転送トランジスタＴをオ
ンさせる。すると、蓄積電極SEとフローティングゲート
FG間には、蓄積容量Ｃに印加された15Vの2/3、すなわち
10Vの電圧が印加され、トンネル絶縁膜I1′を介してフ
ローティングゲートFGから蓄積電極SEに電流が流れて負
の電荷Ｑが書込まれる。フローティングゲートFGにすで
に正の電荷Ｑが注入されている場合はこの正の電荷Ｑが
消去される。
［作用］ 本発明によれば、特別な材料を用いることなくヒステ
リシス特性を実現してROMとしての機能と共にRAMとして
の機能をも実現することができる。
リシス特性を実現してROMとしての機能と共にRAMとして
の機能をも実現することができる。
［実施例］ 第１の実施例 本発明の第１の実施例による半導体記憶装置を第９図
乃至第12図を用いて説明する。
乃至第12図を用いて説明する。
構造 本実施例の半導体記憶装置のメモリセルMC11、MC12、
…は、第９図に示すようにレイアウトされている。ワー
ドラインWL1、WL2、…が縦方向に、ビットラインBL1、B
L2、…と対向電極CE1、CE2、…が横方向に配されてい
る。対向電極CE1、CE2、…はビットラインBL1、BL2、…
ごとに分離されている。ワードラインWL1、WL2、…とビ
ットラインBL1、BL2、…の各交差位置にメモリセルMC1
1、MC12、…が配されている。ビットラインBL、BL2、…
にはセンスアンプ（図示せず）が接続されている。
…は、第９図に示すようにレイアウトされている。ワー
ドラインWL1、WL2、…が縦方向に、ビットラインBL1、B
L2、…と対向電極CE1、CE2、…が横方向に配されてい
る。対向電極CE1、CE2、…はビットラインBL1、BL2、…
ごとに分離されている。ワードラインWL1、WL2、…とビ
ットラインBL1、BL2、…の各交差位置にメモリセルMC1
1、MC12、…が配されている。ビットラインBL、BL2、…
にはセンスアンプ（図示せず）が接続されている。
各メモリセルMC11、MC12、…は、情報を記憶する蓄積
容量Ｃと情報の読み書きのための転送トランジスタＴと
で構成され、転送トランジスタＴのゲートがワードライ
ンWLに接続され、ソースがビットラインBLに接続され、
ドレインが蓄積容量Ｃの蓄積電極SEに接続されている。
容量Ｃと情報の読み書きのための転送トランジスタＴと
で構成され、転送トランジスタＴのゲートがワードライ
ンWLに接続され、ソースがビットラインBLに接続され、
ドレインが蓄積容量Ｃの蓄積電極SEに接続されている。
本実施例の半導体記憶装置の詳細を第10図及び第11図
を用いて説明する。第10図は平面図、第11図（ａ）はXI
a-XIa線断面図、第11図（ｂ）はXIb-XIb線断面図であ
る。
を用いて説明する。第10図は平面図、第11図（ａ）はXI
a-XIa線断面図、第11図（ｂ）はXIb-XIb線断面図であ
る。
半導体基板10表面のフィールド酸化膜12で分離された
活性領域13に転送トランジスタＴのソース領域14及びド
レイン領域16が形成されている。ソース領域14とドレイ
ン領域16間にゲート酸化膜18を介してワードラインWL
1、WL2が設けられている。ワードラインWL3はフィール
ド酸化膜12上に設けられている。ワードラインWL1、WL
2、WL3上には酸化膜20が形成され、ビットラインBL1、B
L2は酸化膜20に形成されたコンタクトホールを介してソ
ース領域14にコンタクト（ビットラインコンタクトCB
L）している。
活性領域13に転送トランジスタＴのソース領域14及びド
レイン領域16が形成されている。ソース領域14とドレイ
ン領域16間にゲート酸化膜18を介してワードラインWL
1、WL2が設けられている。ワードラインWL3はフィール
ド酸化膜12上に設けられている。ワードラインWL1、WL
2、WL3上には酸化膜20が形成され、ビットラインBL1、B
L2は酸化膜20に形成されたコンタクトホールを介してソ
ース領域14にコンタクト（ビットラインコンタクトCB
L）している。
蓄積容量Ｃは酸化膜22上に形成されており、蓄積電極
SE上に絶縁膜I1を介してフローティングゲートFGが形成
され、フローティングゲートFG上に絶縁膜I2を介して対
向電極CEが形成されている。蓄積電極SEは、酸化膜20、
22に形成されたコンタクトホールを介してドレイン領域
16にコンタクト（蓄積コンタクトCSE）している。
SE上に絶縁膜I1を介してフローティングゲートFGが形成
され、フローティングゲートFG上に絶縁膜I2を介して対
向電極CEが形成されている。蓄積電極SEは、酸化膜20、
22に形成されたコンタクトホールを介してドレイン領域
16にコンタクト（蓄積コンタクトCSE）している。
対向電極CEとフローティングゲートFG間の絶縁膜I2の
うち、蓄積コンタクトCSE上の部分を薄くしてトンネル
絶縁膜I2′とし、トンネル電流を流れやすくしている。
このトンネル絶縁膜I2′を介してフローティングゲート
FGへ電荷Ｑを注入する。
うち、蓄積コンタクトCSE上の部分を薄くしてトンネル
絶縁膜I2′とし、トンネル電流を流れやすくしている。
このトンネル絶縁膜I2′を介してフローティングゲート
FGへ電荷Ｑを注入する。
なお、蓄積容量Ｃ及び全体の保護のために対向電極CE
上にPSG膜24を形成している。
上にPSG膜24を形成している。
製造方法 次に、本実施例の半導体記憶装置の製造方法を第12図
を用いて説明する。第12図の各工程において右側はXIa-
XIa線断面図であり、左側はXIb-XIb線断面図である。
を用いて説明する。第12図の各工程において右側はXIa-
XIa線断面図であり、左側はXIb-XIb線断面図である。
まず、半導体基板10表面を選択酸化してフィールド酸
化膜12を形成し、活性領域13を画定する（第12図
（ａ））。
化膜12を形成し、活性領域13を画定する（第12図
（ａ））。
次に、この活性領域13表面を熱酸化してゲート酸化膜
18を形成する。続いて、多結晶シリコン層を堆積した後
パターニングしてワードラインWL1、WL2、WL3を形成す
る。活性領域13内においてはゲート酸化膜18を介してゲ
ート電極として形成され、他の領域ではフィールド酸化
膜12上に形成される。続いて、ゲート電極であるワード
ラインWL1、WL2をマスクとしてイオン注入してソース領
域14及びドレイン領域16を形成する（第12図（ｂ））。
18を形成する。続いて、多結晶シリコン層を堆積した後
パターニングしてワードラインWL1、WL2、WL3を形成す
る。活性領域13内においてはゲート酸化膜18を介してゲ
ート電極として形成され、他の領域ではフィールド酸化
膜12上に形成される。続いて、ゲート電極であるワード
ラインWL1、WL2をマスクとしてイオン注入してソース領
域14及びドレイン領域16を形成する（第12図（ｂ））。
次に、CVD酸化膜20を堆積した後、ソース領域14とコ
ンタクトするビットラインコンタクトCBLの形成予定領
域にコンタクトホールを形成する。続いて、多結晶シリ
コン層を堆積した後パターニングしてビットラインBL
1、BL2、BL3を形成する（第12図（ｃ））。
ンタクトするビットラインコンタクトCBLの形成予定領
域にコンタクトホールを形成する。続いて、多結晶シリ
コン層を堆積した後パターニングしてビットラインBL
1、BL2、BL3を形成する（第12図（ｃ））。
次に、CVD酸化膜22を堆積した後、CVD酸化膜20、22に
おけるドレイン領域16とコンタクトする蓄積コンタクト
CSEの形成予定領域にコンタクトホールを形成する。続
いて、蓄積電極SEとなる多結晶シリコン層を例えば1000
Å形成し、この多結晶シリコン層には例えばAsを１×10
13cm-2のドーズ量でイオン注入し、n-型多結晶シリコン
層にする。続いて、絶縁膜I1となる酸化膜を形成した
後、フローティングゲートFGとなる多結晶シリコン層を
形成する。この多結晶シリコン層に対してPOCl2をソー
スとした熱拡散法により不純物を添加し、例えば1021cm
-2以上の不純物濃度のn+型多結晶シリコン層にする。
おけるドレイン領域16とコンタクトする蓄積コンタクト
CSEの形成予定領域にコンタクトホールを形成する。続
いて、蓄積電極SEとなる多結晶シリコン層を例えば1000
Å形成し、この多結晶シリコン層には例えばAsを１×10
13cm-2のドーズ量でイオン注入し、n-型多結晶シリコン
層にする。続いて、絶縁膜I1となる酸化膜を形成した
後、フローティングゲートFGとなる多結晶シリコン層を
形成する。この多結晶シリコン層に対してPOCl2をソー
スとした熱拡散法により不純物を添加し、例えば1021cm
-2以上の不純物濃度のn+型多結晶シリコン層にする。
続いて、これらn-型多結晶シリコン層、酸化膜、n+型
多結晶シリコン層を同一のマスクによりエッチングし
て、蓄積電極SE、絶縁膜I1、フローティングゲートFGの
第10図の平面図における縦方向の成形を同時に行う（第
12図（ｄ））。
多結晶シリコン層を同一のマスクによりエッチングし
て、蓄積電極SE、絶縁膜I1、フローティングゲートFGの
第10図の平面図における縦方向の成形を同時に行う（第
12図（ｄ））。
次に、酸化膜の稼働耐圧を保証するために全面を酸化
する。続いて、CVD酸化膜を堆積した後に、RIE等の垂直
異方性エッチングを行って、蓄積電極SE、絶縁膜I1、フ
ローティングゲートFGの側壁に酸化膜26を形成する（第
12図（ｅ））。酸化膜26を形成するのは、蓄積電極CEの
側面と後ほど形成する対向電極CEとの間で十分な絶縁耐
圧を確保すると共に、蓄積電極CEと対向電極CE間の結合
容量を小さくするためである。
する。続いて、CVD酸化膜を堆積した後に、RIE等の垂直
異方性エッチングを行って、蓄積電極SE、絶縁膜I1、フ
ローティングゲートFGの側壁に酸化膜26を形成する（第
12図（ｅ））。酸化膜26を形成するのは、蓄積電極CEの
側面と後ほど形成する対向電極CEとの間で十分な絶縁耐
圧を確保すると共に、蓄積電極CEと対向電極CE間の結合
容量を小さくするためである。
次に、全面に絶縁膜I2となる酸化膜を形成した後、ト
ンネル絶縁膜I2′の形成予定領域をエッチングして除去
する（第12図（ｆ））。
ンネル絶縁膜I2′の形成予定領域をエッチングして除去
する（第12図（ｆ））。
次に、熱酸化してトンネル絶縁膜I2′を形成する。続
いて、全面に対向電極CEとなる多結晶シリコン層を堆積
する。この多結晶シリコン層に対してもPOCl2をソース
とした熱拡散法により不純物を添加し、例えば1021cm-2
以上の不純物濃度のn+型多結晶シリコン層にする。
いて、全面に対向電極CEとなる多結晶シリコン層を堆積
する。この多結晶シリコン層に対してもPOCl2をソース
とした熱拡散法により不純物を添加し、例えば1021cm-2
以上の不純物濃度のn+型多結晶シリコン層にする。
その後、蓄積電極SE、絶縁膜I1、フローティングゲー
トFG、絶縁膜I2及びn+型多結晶シリコン層を同一のマス
クによりエッチングして、蓄積電極SE、絶縁膜I1、フロ
ーティングゲートFG、絶縁膜I2及び対向電極CEの第10図
の平面図における横方向の成形を同時に行う（第12図
（ｇ））。
トFG、絶縁膜I2及びn+型多結晶シリコン層を同一のマス
クによりエッチングして、蓄積電極SE、絶縁膜I1、フロ
ーティングゲートFG、絶縁膜I2及び対向電極CEの第10図
の平面図における横方向の成形を同時に行う（第12図
（ｇ））。
次に、全面にPSG膜24を形成して、半導体記憶装置の
製造を終了する。
製造を終了する。
第２の実施例 本発明の第２の実施例による半導体記憶装置を第13図
乃至第17図を用いて説明する。
乃至第17図を用いて説明する。
基本構造 本実施例の半導体記憶装置の基本構造の概念を第13図
に示す。
に示す。
ワードラインWL1、WL2、…が縦方向に、ビットライン
BL1、BL2、…が横方向に配置され、こらら交差位置にメ
モリセルMC11、MC12、…が配されている。ビットライン
BL、BL2、…には、その電位を検出するためにセンスア
ンプ（図示せず）が接続されている。
BL1、BL2、…が横方向に配置され、こらら交差位置にメ
モリセルMC11、MC12、…が配されている。ビットライン
BL、BL2、…には、その電位を検出するためにセンスア
ンプ（図示せず）が接続されている。
対向電極CE1、CE2、…は、ビットラインBL1、BL2、…
ごとに分離されて、ビットラインBL1、BL2、…と同様に
横方向に配されている。
ごとに分離されて、ビットラインBL1、BL2、…と同様に
横方向に配されている。
各メモリセルMC11、MC12、…は、情報を記憶する蓄積
容量Ｃ（第１図と表記方法が相違している）と情報の読
み書きのための転送トランジスタＴとで構成され、転送
トランジスタＴのゲートがワードラインWLに接続され、
ソースがビットラインBLに接続され、ドレインが蓄積容
量Ｃの蓄積電極SEに接続されている。
容量Ｃ（第１図と表記方法が相違している）と情報の読
み書きのための転送トランジスタＴとで構成され、転送
トランジスタＴのゲートがワードラインWLに接続され、
ソースがビットラインBLに接続され、ドレインが蓄積容
量Ｃの蓄積電極SEに接続されている。
蓄積容量Ｃでは、蓄積電極SEと対向電極CEの間に電荷
蓄積層ELが挿入されており、蓄積容量ＣによりRAM情報
を記憶すると共に、電荷蓄積層ELに電荷Ｑを注入してRO
M情報を記憶する。
蓄積層ELが挿入されており、蓄積容量ＣによりRAM情報
を記憶すると共に、電荷蓄積層ELに電荷Ｑを注入してRO
M情報を記憶する。
次に、本実施例の半導体記憶装置において、不揮発性
情報の書込又は消去を行う不揮発性情報書込消去手段
（図示せず）によるROM情報の消去方法及び書込方法の
詳細について説明する。
情報の書込又は消去を行う不揮発性情報書込消去手段
（図示せず）によるROM情報の消去方法及び書込方法の
詳細について説明する。
消去方法 メモリセルMC11のROM情報を消去する場合には、対向
電極CE1を正の高電圧（例えば15V）に、ビットラインBL
1と基板を接地（0V）して、ワードラインWL1を所定の電
位にして転送トランジスタＴをオンする。メモリセルMC
11の蓄積容量Ｃの蓄積電極SEが0V、対向電極CEが15Vと
なり、蓄積電極SEから電荷蓄積層ELに電荷Ｑが注入され
て記憶されていたROM情報が消去される。
電極CE1を正の高電圧（例えば15V）に、ビットラインBL
1と基板を接地（0V）して、ワードラインWL1を所定の電
位にして転送トランジスタＴをオンする。メモリセルMC
11の蓄積容量Ｃの蓄積電極SEが0V、対向電極CEが15Vと
なり、蓄積電極SEから電荷蓄積層ELに電荷Ｑが注入され
て記憶されていたROM情報が消去される。
このときワードラインWL2と共に対向電極CE2を接地し
ておく。ワードラインWL2を接地することにより、メモ
リセルMC21の誤消去を防止し、対向電極CE2を接地する
ことにより、メモリセルMC12、MC22の誤消去を防止して
いる。
ておく。ワードラインWL2を接地することにより、メモ
リセルMC21の誤消去を防止し、対向電極CE2を接地する
ことにより、メモリセルMC12、MC22の誤消去を防止して
いる。
このように、半導体記憶装置のROM情報を１ビット毎
に選択的に消去することができる。
に選択的に消去することができる。
なお、ワードラインWL1、WL2及び対向電極CE1、CE2を
選択的に高電位にするか、対向電極CEが複数のビットラ
インBLに共通もしくは、全ビットに共通の場合には、こ
とにより、複数ビットを一括消去することも可能であ
る。
選択的に高電位にするか、対向電極CEが複数のビットラ
インBLに共通もしくは、全ビットに共通の場合には、こ
とにより、複数ビットを一括消去することも可能であ
る。
書込方法（その１） メモリセルMC11にROM情報を書込む場合には、対向電
極CE1、CE2を接地し、ビットラインBL1を正の高電圧
（例えば15V）にして、ワードラインWL1を正の高電圧に
して転送トランジスタＴをオンする。メモリセルMC11の
蓄積容量Ｃの蓄積電極SEが15V、対向電極CEが0Vとな
り、電荷蓄積層ELから蓄積電極SEに電荷Ｑが放出されRO
M情報が書込まれる。
極CE1、CE2を接地し、ビットラインBL1を正の高電圧
（例えば15V）にして、ワードラインWL1を正の高電圧に
して転送トランジスタＴをオンする。メモリセルMC11の
蓄積容量Ｃの蓄積電極SEが15V、対向電極CEが0Vとな
り、電荷蓄積層ELから蓄積電極SEに電荷Ｑが放出されRO
M情報が書込まれる。
ここで、ワードラインWLを正の高電圧にするのは転送
トランジスタＴの電圧降下分を補償するためである。
トランジスタＴの電圧降下分を補償するためである。
このときビットラインBL2と共にワードラインWL2を接
地しておく。ビットラインBL2を接地することによりメ
モリセルMC21は書込動作前の情報を保持する。ワードラ
インWL2を接地することにより、メモリセルMC21、MC22
は書込動作前の情報を保持する。
地しておく。ビットラインBL2を接地することによりメ
モリセルMC21は書込動作前の情報を保持する。ワードラ
インWL2を接地することにより、メモリセルMC21、MC22
は書込動作前の情報を保持する。
このように半導体記憶装置のROM情報を１ビット毎に
選択的に書込むことができる。
選択的に書込むことができる。
なお、ワードラインWL1、WL2及び対向電極CE1、CE2を
選択的に高電位にすることにより、複数ビット同時にRO
M情報を書込むことも可能である。
選択的に高電位にすることにより、複数ビット同時にRO
M情報を書込むことも可能である。
書込方法（その２） メモリセルMC11にROM情報を書込する場合には、対向
電極CE1と基板に負の高電圧（例えば−15V）にして、ビ
ットラインBL1、BL2を接地して、ワードラインWL1を所
定の電位にして転送トランジスタＴをオンする。メモリ
セルMC11の蓄積容量Ｃの蓄積電極SEが0V、対向電極CE1
が−15Vとなり、電荷蓄積層ELから蓄積電極SEに電荷Ｑ
が放出されROM情報が書込まれる。
電極CE1と基板に負の高電圧（例えば−15V）にして、ビ
ットラインBL1、BL2を接地して、ワードラインWL1を所
定の電位にして転送トランジスタＴをオンする。メモリ
セルMC11の蓄積容量Ｃの蓄積電極SEが0V、対向電極CE1
が−15Vとなり、電荷蓄積層ELから蓄積電極SEに電荷Ｑ
が放出されROM情報が書込まれる。
このとき対向電極CE2を接地すると共に、ワードライ
ンWL2を接地しておく。対向電極CE2を接地することによ
りメモリセルMC12、MC22は書込動作前の情報を保持す
る。ワードラインWL2を接地することにより、メモリセ
ルMC21は書込動作前の情報を保持する。
ンWL2を接地しておく。対向電極CE2を接地することによ
りメモリセルMC12、MC22は書込動作前の情報を保持す
る。ワードラインWL2を接地することにより、メモリセ
ルMC21は書込動作前の情報を保持する。
このように半導体記憶装置のROM情報を１ビット毎に
選択的に書込むことができる。
選択的に書込むことができる。
対向電極CE1、CE2、…を選択的に負の高電位にするこ
とにより、複数ビットに同じROM情報を同時に書込むこ
とも可能である。
とにより、複数ビットに同じROM情報を同時に書込むこ
とも可能である。
なお、基板を接地した場合には、メモリセルMC21の蓄
積電極SEはフローティング状態のため対向電極CE1の電
位の影響により負の電位となり、基板から蓄積電極SEに
電流が流れて接地される。このため、メモリセルMC21の
蓄積電極SEと対向電極CEの間に高電圧が印加されて、電
荷蓄積層ELから蓄積電極SEに電荷が放出されて誤書込が
行われる。
積電極SEはフローティング状態のため対向電極CE1の電
位の影響により負の電位となり、基板から蓄積電極SEに
電流が流れて接地される。このため、メモリセルMC21の
蓄積電極SEと対向電極CEの間に高電圧が印加されて、電
荷蓄積層ELから蓄積電極SEに電荷が放出されて誤書込が
行われる。
これら消去方法及び書込方法では、蓄積電極SEと電荷
蓄積層ELとの間で電荷Ｑの注入及び放出が行われるもの
として説明したが、対向電極CEと電荷蓄積層ELとの間で
電荷Ｑの注入及び放出が行われる場合も同様である。
蓄積層ELとの間で電荷Ｑの注入及び放出が行われるもの
として説明したが、対向電極CEと電荷蓄積層ELとの間で
電荷Ｑの注入及び放出が行われる場合も同様である。
詳細構造 本実施例の半導体記憶装置の詳細を第14図及び第15図
を用いて説明する。第14図は平面図、第15図（ａ）はXV
a-XVa線断面図、第11図（ｂ）はXVb-XVb線断面図であ
る。
を用いて説明する。第14図は平面図、第15図（ａ）はXV
a-XVa線断面図、第11図（ｂ）はXVb-XVb線断面図であ
る。
本実施例では蓄積容量Ｃの蓄積電極SEが半導体基板表
面に形成されたプレーナ型であると共に、電荷蓄積層EL
がトラップの多い膜である点に特徴がある。
面に形成されたプレーナ型であると共に、電荷蓄積層EL
がトラップの多い膜である点に特徴がある。
第14図の半導体記憶装置は基本的には第13図の基本構
造を実現するものであるが、第14図に示すレイアウトで
は２本のビットラインBL毎に対向電極CEを分離するよう
にしている。
造を実現するものであるが、第14図に示すレイアウトで
は２本のビットラインBL毎に対向電極CEを分離するよう
にしている。
半導体基板30表面のフィールド酸化膜31で分離された
活性領域32には、蓄積電極SEとして機能するｎ型不純物
領域33と共に、転送トランジスタＴのソース領域34及び
ドレイン領域36が形成されている。蓄積電極SEであるｎ
型不純物領域33は、例えばAsを１×1013cm-2のドーズ量
でイオン注入して形成したものであり、転送トランジス
タＴのドレイン領域36に接続されている。
活性領域32には、蓄積電極SEとして機能するｎ型不純物
領域33と共に、転送トランジスタＴのソース領域34及び
ドレイン領域36が形成されている。蓄積電極SEであるｎ
型不純物領域33は、例えばAsを１×1013cm-2のドーズ量
でイオン注入して形成したものであり、転送トランジス
タＴのドレイン領域36に接続されている。
蓄積電極SEであるｎ型不純物領域33上には電荷蓄積層
ELを介して対向電極CEが形成されている。対向電極CEは
多結晶シリコン層により形成され、POCl2をソースとし
た熱拡散法により、例えば1021cm-2以上の不純物が添加
されている。
ELを介して対向電極CEが形成されている。対向電極CEは
多結晶シリコン層により形成され、POCl2をソースとし
た熱拡散法により、例えば1021cm-2以上の不純物が添加
されている。
本実施例の電荷蓄積層ELはトラップの多い膜、例え
ば、SiN-Sio2の２層構造、又はSiO2‐SiN-SiO2の３層構
造により構成される。ｎ型不純物領域33、電荷蓄積層E
L、対向電極CEにより蓄積電極Ｃを構成している。な
お、トラップの多い膜を電荷蓄積層ELに用いる場合には
トンネル酸化膜を形成する必要がない。
ば、SiN-Sio2の２層構造、又はSiO2‐SiN-SiO2の３層構
造により構成される。ｎ型不純物領域33、電荷蓄積層E
L、対向電極CEにより蓄積電極Ｃを構成している。な
お、トラップの多い膜を電荷蓄積層ELに用いる場合には
トンネル酸化膜を形成する必要がない。
断面部分のメモリセルを選択するワードラインWLは、
転送トランジスタＴのソース領域34とドレイン領域36間
にゲート酸化膜38を介して形成されている。他のメモリ
セルを選択するワードラインWLは、対向電極CE上に酸化
膜39を介して形成されている。
転送トランジスタＴのソース領域34とドレイン領域36間
にゲート酸化膜38を介して形成されている。他のメモリ
セルを選択するワードラインWLは、対向電極CE上に酸化
膜39を介して形成されている。
ワードラインWL上には全体を覆うPSG膜40を介してビ
ットラインBLが形成される。ビットラインBLはPSG膜40
に形成されたコンタクトホールを介してソース領域34に
コンタクト（ビットラインコンタクトCBL）している。
ットラインBLが形成される。ビットラインBLはPSG膜40
に形成されたコンタクトホールを介してソース領域34に
コンタクト（ビットラインコンタクトCBL）している。
製造方法 次に、本実施例の半導体記憶装置の製造方法を第16図
を用いて説明する。第16図の各工程において右側はXVa-
XVa線断面図であり、左側はXVb-XVb線断面図である。
を用いて説明する。第16図の各工程において右側はXVa-
XVa線断面図であり、左側はXVb-XVb線断面図である。
まず、半導体基板30表面を選択酸化してフィールド酸
化膜31を形成し、活性領域32を画定する（第16図
（ａ））。
化膜31を形成し、活性領域32を画定する（第16図
（ａ））。
次に、この活性領域32表面の蓄積電極SE形成予定領域
に、例えばAsを１×1013cm-2のドーズ量でイオン注入し
ｎ型不純物領域33（蓄積電極SE）を形成する。なお、As
をイオン注入しなくともよい。続いて、SiO2膜、SiN
膜、SiO2膜を順次形成して、電荷蓄積層ELを形成する
（第16図（ｂ））。
に、例えばAsを１×1013cm-2のドーズ量でイオン注入し
ｎ型不純物領域33（蓄積電極SE）を形成する。なお、As
をイオン注入しなくともよい。続いて、SiO2膜、SiN
膜、SiO2膜を順次形成して、電荷蓄積層ELを形成する
（第16図（ｂ））。
次に、多結晶シリコン層を堆積した後パターニングし
て対向電極CEを形成し、POCl2をソースとした熱拡散法
により、例えば1021cm-2以上の不純物を添加してn+型多
結晶シリコン層とする。続いて、熱酸化により活性領域
32表面にゲート酸化膜38を形成する（第16図（ｃ））。
て対向電極CEを形成し、POCl2をソースとした熱拡散法
により、例えば1021cm-2以上の不純物を添加してn+型多
結晶シリコン層とする。続いて、熱酸化により活性領域
32表面にゲート酸化膜38を形成する（第16図（ｃ））。
次に、多結晶シリコン層を堆積した後パターニングし
てワードラインWLを形成する。活性領域32内においては
ゲート酸化膜38を介してゲート電極として形成され、他
の領域では酸化膜39上に形成される。続いて、ゲート電
極であるワードラインWLをマスクとしてイオン注入して
ソース領域34及びドレイン領域36を形成する（第16図
（ｄ））。
てワードラインWLを形成する。活性領域32内においては
ゲート酸化膜38を介してゲート電極として形成され、他
の領域では酸化膜39上に形成される。続いて、ゲート電
極であるワードラインWLをマスクとしてイオン注入して
ソース領域34及びドレイン領域36を形成する（第16図
（ｄ））。
次に、PSG膜40を堆積した後、ソース領域14とコンタ
クトするビットラインコンタクトCBLの形成予定領域に
コンタクトホールを形成する。続いて、多結晶シリコン
層を堆積した後パターニングしてビットラインBLを形成
して、半導体記憶装置の製造を終了する（第16図
（ｅ））。
クトするビットラインコンタクトCBLの形成予定領域に
コンタクトホールを形成する。続いて、多結晶シリコン
層を堆積した後パターニングしてビットラインBLを形成
して、半導体記憶装置の製造を終了する（第16図
（ｅ））。
変形構造 第17図は、電荷蓄積層ELにフローティングゲートFGを
用いたプレーナ型の蓄積容量Ｃを用いた半導体記憶装置
のXVa-XVa線断面図である。第15図と同一の構成要素に
は同一の符号を付して説明を省略する。
用いたプレーナ型の蓄積容量Ｃを用いた半導体記憶装置
のXVa-XVa線断面図である。第15図と同一の構成要素に
は同一の符号を付して説明を省略する。
この半導体記憶装置においては、蓄積電極SEであるｎ
型不純物領域33と対向電極CEの間に、n+型多結晶シリコ
ン層であるフローティングゲートFGが形成されている。
フローティングゲートFGは、対向電極CEと同様に、例え
ばPOCl2をソースとした熱拡散法により1021cm-2以上の
不純物を添加して形成したn+型多結晶シリコン層であ
る。
型不純物領域33と対向電極CEの間に、n+型多結晶シリコ
ン層であるフローティングゲートFGが形成されている。
フローティングゲートFGは、対向電極CEと同様に、例え
ばPOCl2をソースとした熱拡散法により1021cm-2以上の
不純物を添加して形成したn+型多結晶シリコン層であ
る。
蓄積電極SEとフローティングゲートFG間には絶縁膜I1
が形成されており、フローティングゲートFGと対向電極
CE間には絶縁膜I2が形成されている。絶縁膜I2の一部を
薄くしてトンネル絶縁膜I2′とし、トンネル電流を流れ
やすくしている。
が形成されており、フローティングゲートFGと対向電極
CE間には絶縁膜I2が形成されている。絶縁膜I2の一部を
薄くしてトンネル絶縁膜I2′とし、トンネル電流を流れ
やすくしている。
第３の実施例 本発明の第３の実施例による半導体記憶装置を第18図
及び第19図を用いて説明する。第18図は平面図、第19図
はXIX-XIX線断面図である。第２の実施例と同一の構成
要素には同一の符号を付して説明を省略する。
及び第19図を用いて説明する。第18図は平面図、第19図
はXIX-XIX線断面図である。第２の実施例と同一の構成
要素には同一の符号を付して説明を省略する。
本実施例の基本構造は第２の実施例と同様にビットラ
インBLごとに対向電極CEが分離されているが、蓄積容量
Ｃの蓄積電極SEが半導体基板30上に形成されたスタック
型である点が異なる。
インBLごとに対向電極CEが分離されているが、蓄積容量
Ｃの蓄積電極SEが半導体基板30上に形成されたスタック
型である点が異なる。
第19図にスタック型蓄積容量Ｃの種々の具体例を示
す。
す。
第19図（ａ）の具体例では、蓄積電極SEであるｎ型多
結晶シリコン層が半導体基板30上に形成され、ドレイン
領域36にコンタクト（蓄積コンタクトCSE）している。
蓄積電極SE表面にはトラップの多い膜である電荷蓄積層
ELが形成され、この電荷蓄積層EL上に対向電極CEが形成
されている。対向電極CE上にはPSG膜40が形成され、こ
のPSG膜40上にビットラインBLが形成されている。
結晶シリコン層が半導体基板30上に形成され、ドレイン
領域36にコンタクト（蓄積コンタクトCSE）している。
蓄積電極SE表面にはトラップの多い膜である電荷蓄積層
ELが形成され、この電荷蓄積層EL上に対向電極CEが形成
されている。対向電極CE上にはPSG膜40が形成され、こ
のPSG膜40上にビットラインBLが形成されている。
第19図（ｂ）の具体例は、電荷蓄積層ELと対向電極CE
が蓄積電極SEと同じ大きさになるように、電荷蓄積層EL
と対向電極CEを同じマスクで形成したものである。
が蓄積電極SEと同じ大きさになるように、電荷蓄積層EL
と対向電極CEを同じマスクで形成したものである。
第19図（ｃ）の具体例は、第２の実施例と同様に、２
本のビットラインBLごとに対向電極CEを分離したもので
ある。
本のビットラインBLごとに対向電極CEを分離したもので
ある。
第４の実施例 本発明の第４の実施例による半導体記憶装置を第20図
及び第21図を用いて説明する。第20図は平面図、第21図
はXXI-XXI線断面図である。第２及び第３の実施例と同
一の構成要素には同一の符号を付して説明を省略する。
及び第21図を用いて説明する。第20図は平面図、第21図
はXXI-XXI線断面図である。第２及び第３の実施例と同
一の構成要素には同一の符号を付して説明を省略する。
本実施例は、蓄積容量Ｃがスタック型である半導体記
憶装置の他の実施例である。本実施例では２本のビット
ラインBLごとに対向電極CEを分離している。
憶装置の他の実施例である。本実施例では２本のビット
ラインBLごとに対向電極CEを分離している。
第20図（ａ）の具体例では、蓄積電極SEはｎ型多結晶
シリコン層であり、ワードラインWLを覆う酸化膜42上に
形成されている。酸化膜42及びゲート酸化膜38に形成さ
れたコンタクトホールを介してドレイン領域36にコンタ
クト（蓄積コンタクトCSE）している。蓄積電極SE表面
にはトラップの多い膜である電荷蓄積層ELが形成され、
この電荷蓄積層EL上に対向電極CEが形成されている。対
向電極CE上にはPSG膜40が形成され、このPSG膜40上にビ
ットラインBLが形成されている。ビットラインBLはソー
ス領域34にコンタクト（ビットコンタクトCBL）してい
る。
シリコン層であり、ワードラインWLを覆う酸化膜42上に
形成されている。酸化膜42及びゲート酸化膜38に形成さ
れたコンタクトホールを介してドレイン領域36にコンタ
クト（蓄積コンタクトCSE）している。蓄積電極SE表面
にはトラップの多い膜である電荷蓄積層ELが形成され、
この電荷蓄積層EL上に対向電極CEが形成されている。対
向電極CE上にはPSG膜40が形成され、このPSG膜40上にビ
ットラインBLが形成されている。ビットラインBLはソー
ス領域34にコンタクト（ビットコンタクトCBL）してい
る。
第20図（ｂ）の具体例は、蓄積電極層ELにフローティ
ングゲートFGを用いたものである。フローティングゲー
トFGは、対向電極CEと同様に、例えばPOCl2をソースと
した熱拡散法により1021cm-2以上の不純物を添加して形
成したn+型多結晶シリコン層である。
ングゲートFGを用いたものである。フローティングゲー
トFGは、対向電極CEと同様に、例えばPOCl2をソースと
した熱拡散法により1021cm-2以上の不純物を添加して形
成したn+型多結晶シリコン層である。
蓄積電極SEとフローティングゲートFG間には絶縁膜I1
が形成されており、フローティングゲートFGと対向電極
CE間には絶縁膜I2が形成されている。絶縁膜I2の一部を
薄くしてトンネル絶縁膜I2′とし、トンネル電流を流れ
やすくしている。
が形成されており、フローティングゲートFGと対向電極
CE間には絶縁膜I2が形成されている。絶縁膜I2の一部を
薄くしてトンネル絶縁膜I2′とし、トンネル電流を流れ
やすくしている。
第５の実施例 本発明の第５の実施例による半導体記憶装置を第22図
及び第23図を用いて説明する。第22図は平面図、第23図
（ａ）はXXIIIa-XXIIIa線断面図、第23図（ｂ）はXXIII
b-XXIIIb線断面図である。第２乃至第４の実施例と同一
の構成要素には同一の符号を付して説明を省略する。
及び第23図を用いて説明する。第22図は平面図、第23図
（ａ）はXXIIIa-XXIIIa線断面図、第23図（ｂ）はXXIII
b-XXIIIb線断面図である。第２乃至第４の実施例と同一
の構成要素には同一の符号を付して説明を省略する。
本実施例の基本構造は第２の実施例と同様にビットラ
インBLごとに対向電極CEが分離されているが、蓄積容量
Ｃの蓄積電極SEが半導体基板30の溝内に形成されたトレ
ンチ型である点が異なる。
インBLごとに対向電極CEが分離されているが、蓄積容量
Ｃの蓄積電極SEが半導体基板30の溝内に形成されたトレ
ンチ型である点が異なる。
半導体基板30表面のフィールド酸化膜31で分離された
活性領域32には溝が形成され、その溝内面に蓄積電極SE
として機能するｎ型不純物領域44が形成されている。活
性領域32には同時に転送トランジスタＴのソース領域34
及びドレイン領域36が形成されている。蓄積電極SEであ
るｎ型不純物領域44は転送トランジスタＴのドレイン領
域36に接続されている。
活性領域32には溝が形成され、その溝内面に蓄積電極SE
として機能するｎ型不純物領域44が形成されている。活
性領域32には同時に転送トランジスタＴのソース領域34
及びドレイン領域36が形成されている。蓄積電極SEであ
るｎ型不純物領域44は転送トランジスタＴのドレイン領
域36に接続されている。
蓄積電極SEのｎ型不純物領域44上には溝内面に沿って
電荷蓄積層ELが形成されている。対向電極CEは溝を埋め
ると共に溝周囲にまで及んでいる。
電荷蓄積層ELが形成されている。対向電極CEは溝を埋め
ると共に溝周囲にまで及んでいる。
本実施例はトレンチ構造であるため小さな面積で大き
な蓄積容量Ｃを実現できる。
な蓄積容量Ｃを実現できる。
第６の実施例 本発明の第６の実施例による半導体記憶装置を第24図
及び第25図を用いて説明する。
及び第25図を用いて説明する。
基本構造 本実施例の半導体記憶装置の基本構造の概念を第24図
に示す。
に示す。
ワードラインWL1、WL2、…が縦方向に、ビットライン
BL1、BL2、…が横方向に配置され、こらら交差位置にメ
モリセルMC11、MC12、…が配されている。ビットライン
BL、BL2、…には、その電位を検出するためにセンスア
ンプ（図示せず）が接続されている。
BL1、BL2、…が横方向に配置され、こらら交差位置にメ
モリセルMC11、MC12、…が配されている。ビットライン
BL、BL2、…には、その電位を検出するためにセンスア
ンプ（図示せず）が接続されている。
対向電極CEは全てのビットラインBL1、BL2、…に共通
であり、分離されていない点が第13図の基本構造を異な
る。
であり、分離されていない点が第13図の基本構造を異な
る。
各メモリセルMC11、MC12、…は、情報を記憶する蓄積
容量Ｃと情報の読み書きのための転送トランジスタＴと
で構成され、転送トランジスタＴのゲートがワードライ
ンWLに接続され、ソースがビットラインBLに接続され、
ドレインが蓄積容量Ｃの蓄積電極SEに接続されている。
容量Ｃと情報の読み書きのための転送トランジスタＴと
で構成され、転送トランジスタＴのゲートがワードライ
ンWLに接続され、ソースがビットラインBLに接続され、
ドレインが蓄積容量Ｃの蓄積電極SEに接続されている。
蓄積容量Ｃでは、蓄積電極SEと対向電極CEの間に電荷
蓄積層ELが挿入されており、蓄積容量ＣによりRAM情報
を記憶すると共に、電荷蓄積層ELに電荷Ｑを注入してRO
M情報を記憶する。
蓄積層ELが挿入されており、蓄積容量ＣによりRAM情報
を記憶すると共に、電荷蓄積層ELに電荷Ｑを注入してRO
M情報を記憶する。
次に、本実施例の半導体記憶装置において、不揮発性
情報の書込又は消去を行う不揮発性情報書込消去手段
（図示せず）によるROM情報の消去方法及び書込方法の
詳細について説明する。
情報の書込又は消去を行う不揮発性情報書込消去手段
（図示せず）によるROM情報の消去方法及び書込方法の
詳細について説明する。
消去方法 ROM情報を消去する場合には、対向電極CEを正の高電
圧（例えば15V）に、ビットラインBL1、BL2と基板を接
地（OV）して、ワードラインWL1を所定の電位にして転
送トランジスタＴをオンする。メモリセルMC11、12の蓄
積容量Ｃの蓄積電極SEがOV、対向電極CEが15Vとなり、
蓄積電極SEから電荷蓄積層ELに電荷Ｑが注入されて記憶
されていたROM情報が消去される。
圧（例えば15V）に、ビットラインBL1、BL2と基板を接
地（OV）して、ワードラインWL1を所定の電位にして転
送トランジスタＴをオンする。メモリセルMC11、12の蓄
積容量Ｃの蓄積電極SEがOV、対向電極CEが15Vとなり、
蓄積電極SEから電荷蓄積層ELに電荷Ｑが注入されて記憶
されていたROM情報が消去される。
このときワードラインWL2を接地しておく。ワードラ
インWL2を接地することにより、転送トランジスタＴが
オフとなりメモリセルMC21、MC22の誤消去を防止してい
る。
インWL2を接地することにより、転送トランジスタＴが
オフとなりメモリセルMC21、MC22の誤消去を防止してい
る。
このように半導体記憶装置のROM情報をワードラインW
Lごとに選択的に消去することができる。
Lごとに選択的に消去することができる。
なお、全てのワードラインWL1、WL2を高電位にするこ
により、全ビットを一括消去することも可能である。
により、全ビットを一括消去することも可能である。
書込方法 メモリセルMC11にROM情報を書込む場合には、対向電
極CEと基板を接地し、ビットラインBL1を正の高電圧
（例えば15V）にして、ワードラインWL1を正の高電圧に
して転送トランジスタＴをオンする。メモリセルMC11の
蓄積容量Ｃの蓄積電極SEが15V、対向電極CEが0Vとな
り、電荷蓄積層ELから蓄積電極SEに電荷Ｑが放出されRO
M情報が書込まれる。
極CEと基板を接地し、ビットラインBL1を正の高電圧
（例えば15V）にして、ワードラインWL1を正の高電圧に
して転送トランジスタＴをオンする。メモリセルMC11の
蓄積容量Ｃの蓄積電極SEが15V、対向電極CEが0Vとな
り、電荷蓄積層ELから蓄積電極SEに電荷Ｑが放出されRO
M情報が書込まれる。
ここで、ワードラインWLを正の高電圧にするのは転送
トランジスタＴの電圧降下分を補償するためである。
トランジスタＴの電圧降下分を補償するためである。
このときビットラインBL2と共にワードラインWL2を接
地しておく。ビットラインBL2を接地することによりメ
モリセルMC21は書込動作前の情報を保持する。ワードラ
インWL2を接地することにより、メモリセルMC21、MC22
は書込動作前の情報を保持する。
地しておく。ビットラインBL2を接地することによりメ
モリセルMC21は書込動作前の情報を保持する。ワードラ
インWL2を接地することにより、メモリセルMC21、MC22
は書込動作前の情報を保持する。
このように半導体記憶装置のROM情報を１ビット毎に
選択的に書込むことができる。
選択的に書込むことができる。
これら消去方法及び書込方法では、蓄積電極SEと電荷
蓄積層ELとの間で電荷Ｑの注入及び放出が行われるもの
として説明したが、対向電極CEと電荷蓄積層ELとの間で
電荷Ｑの注入及び放出が行われる場合も同様である。
蓄積層ELとの間で電荷Ｑの注入及び放出が行われるもの
として説明したが、対向電極CEと電荷蓄積層ELとの間で
電荷Ｑの注入及び放出が行われる場合も同様である。
詳細構造 本実施例の半導体記憶装置の詳細を第25図を用いて説
明する。第２の実施例と同一の構成要素には同一の符号
を付して説明を省略する。
明する。第２の実施例と同一の構成要素には同一の符号
を付して説明を省略する。
本実施例の半導体記憶装置の平面構造は、第25図に示
すように対向電極CEが全ビットラインBLで共通である点
を除いて第14図と同様である。なお、本実施例のXVa-XV
a線断面、XVb-XVb線断面は、第15図と同様である。
すように対向電極CEが全ビットラインBLで共通である点
を除いて第14図と同様である。なお、本実施例のXVa-XV
a線断面、XVb-XVb線断面は、第15図と同様である。
第７の実施例 本発明の第７の実施例による半導体記憶装置を第26図
を用いて説明する。
を用いて説明する。
本実施例の半導体記憶装置は２本のビットラインが折
り曲げられたフォールデッドビットライン方式である。
り曲げられたフォールデッドビットライン方式である。
メモリセルMC11、MC12、…は、第26図に示すようにレ
イアウトされている。ワードラインWL1、WL2、…が縦方
向に、ビットラインBL1a、BL1b、BL2a、…と対向電極CE
1、CE2、…が横方向に配されている。対向電極CE1、CE
2、…は一対のビットラインBL1a、BL1b、BL2a、BL2b、
…ごとに分離されている。ワードラインWL1、WL2、…と
ビットラインBL1a、BL1b、BL2a、…の各交差位置にメモ
リセルMC11、MC12、…が配されている。ビットラインBL
1a、BL1b、BL2a、BL2b、…は一対ごとにセンスアンプ
（図示せず）に接続されている。
イアウトされている。ワードラインWL1、WL2、…が縦方
向に、ビットラインBL1a、BL1b、BL2a、…と対向電極CE
1、CE2、…が横方向に配されている。対向電極CE1、CE
2、…は一対のビットラインBL1a、BL1b、BL2a、BL2b、
…ごとに分離されている。ワードラインWL1、WL2、…と
ビットラインBL1a、BL1b、BL2a、…の各交差位置にメモ
リセルMC11、MC12、…が配されている。ビットラインBL
1a、BL1b、BL2a、BL2b、…は一対ごとにセンスアンプ
（図示せず）に接続されている。
各メモリセルMC11、MC12、…は、情報を記憶する蓄積
容量Ｃと情報の読み書きのための転送トランジスタＴと
で構成され、転送トランジスタＴのゲートがワードライ
ンWLに接続され、ソースがビットラインBLに接続され、
ドレインが蓄積容量Ｃの蓄積電極SEに接続されている。
容量Ｃと情報の読み書きのための転送トランジスタＴと
で構成され、転送トランジスタＴのゲートがワードライ
ンWLに接続され、ソースがビットラインBLに接続され、
ドレインが蓄積容量Ｃの蓄積電極SEに接続されている。
［発明の効果］ 本発明によれば、特別な材料を用いることなくヒステ
リシス特性を実現してROMとしての機能と共にRAMとして
の機能をも有する新規な半導体記憶装置を実現すること
ができる。
リシス特性を実現してROMとしての機能と共にRAMとして
の機能をも有する新規な半導体記憶装置を実現すること
ができる。
第１図は本発明の基本原理の説明図、 第２図は本発明の基本原理の説明図、 第３図は本発明による半導体記憶装置のメモリセルの基
本構成を示す図、 第４図は同半導体記憶装置の第１の基本読出動作例の説
明図、 第５図は同半導体記憶装置の第２の基本読出動作例の説
明図、 第６図は同半導体記憶装置の第３の基本読出動作例の説
明図、 第７図は同半導体記憶装置の第１の基本書込動作例の説
明図、 第８図は同半導体記憶装置の第２の基本書込動作例の説
明図、 第９図は本発明の第１の実施例による半導体記憶装置の
レイアウト図、 第10図は同半導体記憶装置の平面図、 第11図は同半導体記憶装置の断面図、 第12図は同半導体記憶装置の製造方法の工程断面図、 第13図は本発明の第２の実施例による半導体記憶装置の
レイアウト図、 第14図は同半導体記憶装置の平面図、 第15図は同半導体記憶装置の断面図、 第16図は同半導体記憶装置の製造方法の工程断面図、 第17図は同半導体記憶装置の変形例の断面図、 第18図は本発明の第３の実施例による半導体記憶装置の
平面図、 第19図は同半導体記憶装置の断面図、 第20図は本発明の第４の実施例による半導体記憶装置の
平面図、 第21図は同半導体記憶装置の断面図、 第22図は本発明の第５の実施例による半導体記憶装置の
平面図、 第23図は同半導体記憶装置の断面図、 第24図は本発明の第６の実施例による半導体記憶装置の
レイアウト図、 第25図は同半導体記憶装置の平面図、 第26図は本発明の第７の実施例による半導体記憶装置の
レイアウト図である。 図において、 P1……ｎ型多結晶シリコン層 P2……n+型多結晶シリコン層 P3……n+型多結晶シリコン層 Ｉ、I1、I2……絶縁膜 I1′、I2′……トンネル絶縁膜 BL……ビットライン WL……ワードライン Ｔ……転送トランジスタ Ｃ……蓄積容量 SE……蓄積電極 FG……フローティングゲート CE……対向電極 MC……メモリセル CSE……蓄積コンタクト CBL……ビットラインコンタクト 10……半導体基板 12……フィールド酸化膜 13……活性領域 14……ソース領域 16……ドレイン領域 18……ゲート酸化膜 20……酸化膜 22……酸化膜 24……PSG膜 26……酸化膜 30……半導体基板 31……フィールド酸化膜 32……活性領域 33……ｎ型不純物領域 34……ソース領域 36……ドレイン領域 38……ゲート酸化膜 39……酸化膜 40……PSG膜 42……酸化膜 44……ｎ型不純物領域
本構成を示す図、 第４図は同半導体記憶装置の第１の基本読出動作例の説
明図、 第５図は同半導体記憶装置の第２の基本読出動作例の説
明図、 第６図は同半導体記憶装置の第３の基本読出動作例の説
明図、 第７図は同半導体記憶装置の第１の基本書込動作例の説
明図、 第８図は同半導体記憶装置の第２の基本書込動作例の説
明図、 第９図は本発明の第１の実施例による半導体記憶装置の
レイアウト図、 第10図は同半導体記憶装置の平面図、 第11図は同半導体記憶装置の断面図、 第12図は同半導体記憶装置の製造方法の工程断面図、 第13図は本発明の第２の実施例による半導体記憶装置の
レイアウト図、 第14図は同半導体記憶装置の平面図、 第15図は同半導体記憶装置の断面図、 第16図は同半導体記憶装置の製造方法の工程断面図、 第17図は同半導体記憶装置の変形例の断面図、 第18図は本発明の第３の実施例による半導体記憶装置の
平面図、 第19図は同半導体記憶装置の断面図、 第20図は本発明の第４の実施例による半導体記憶装置の
平面図、 第21図は同半導体記憶装置の断面図、 第22図は本発明の第５の実施例による半導体記憶装置の
平面図、 第23図は同半導体記憶装置の断面図、 第24図は本発明の第６の実施例による半導体記憶装置の
レイアウト図、 第25図は同半導体記憶装置の平面図、 第26図は本発明の第７の実施例による半導体記憶装置の
レイアウト図である。 図において、 P1……ｎ型多結晶シリコン層 P2……n+型多結晶シリコン層 P3……n+型多結晶シリコン層 Ｉ、I1、I2……絶縁膜 I1′、I2′……トンネル絶縁膜 BL……ビットライン WL……ワードライン Ｔ……転送トランジスタ Ｃ……蓄積容量 SE……蓄積電極 FG……フローティングゲート CE……対向電極 MC……メモリセル CSE……蓄積コンタクト CBL……ビットラインコンタクト 10……半導体基板 12……フィールド酸化膜 13……活性領域 14……ソース領域 16……ドレイン領域 18……ゲート酸化膜 20……酸化膜 22……酸化膜 24……PSG膜 26……酸化膜 30……半導体基板 31……フィールド酸化膜 32……活性領域 33……ｎ型不純物領域 34……ソース領域 36……ドレイン領域 38……ゲート酸化膜 39……酸化膜 40……PSG膜 42……酸化膜 44……ｎ型不純物領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 - 29/792 H01L 21/8247 H01L 27/10 681 G11C 11/34 352
Claims (28)
- 【請求項１】情報を記憶する蓄積容量と情報を読み書き
する転送トランジスタとを有するメモリセルを縦横に配
置し、前記転送トランジスタのゲートにワードラインが
接続され、前記転送トランジスタの一方の電極にビット
ラインが接続された半導体記憶装置において、 前記蓄積容量が、 前記転送トランジスタの他方の電極に接続された蓄積電
極と、 電荷を蓄積する電荷蓄積層と、 前記電荷蓄積層を挟んで前記蓄積電極に相対する対向電
極とを有し、 前記蓄積容量の容量値がバイアス電圧に応じて変化する
ことを特徴とする半導体記憶装置。 - 【請求項２】請求項１記載の半導体記憶装置において、 前記蓄積電極を構成する半導体中の不純物濃度が前記対
向電極を構成する半導体中の不純物濃度より低いことを
特徴とする半導体記憶装置。 - 【請求項３】請求項１又は２記載の半導体記憶装置にお
いて、 前記蓄積容量の電荷蓄積層に蓄積する電荷を変化させる
ことにより、前記蓄積容量の容量値を変化させることを
特徴とする半導体記憶装置。 - 【請求項４】請求項１乃至３のいずれかに記載の半導体
記憶装置において、 前記電荷蓄積層は、前記蓄積電極と第１の絶縁膜を介し
て相対し、前記対向電極と第２の絶縁膜を介して相対
し、電気的に浮遊状態にあるフローティングゲートを有
し、 前記第１の絶縁膜又は前記第２の絶縁膜の一部を薄くし
て前記フローティングゲートに電荷を注入するトンネル
絶縁膜を形成したことを特徴とする半導体記憶装置。 - 【請求項５】請求項１乃至３のいずれかに記載の半導体
記憶装置において、 前記電荷蓄積層は、電荷を捕獲するトラップの多い層で
あることを特徴とする半導体記憶装置。 - 【請求項６】請求項５記載の半導体記憶装置において、 前記電荷蓄積層は、SiN膜と、前記SiN膜上に形成された
SiO2膜とを有することを特徴とする半導体記憶装置。 - 【請求項７】請求項１乃至６のいずれかに記載の半導体
記憶装置において、 前記蓄積容量の蓄積電極は、半導体基板の表面に形成さ
れた不純物領域であることを特徴とする半導体記憶装
置。 - 【請求項８】請求項１乃至６のいずれかに記載の半導体
記憶装置において、 前記蓄積容量の蓄積電極は、半導体基板上に絶縁膜を介
して形成された半導体層であることを特徴とする半導体
記憶装置。 - 【請求項９】請求項８記載の半導体記憶装置において、 前記半導体層は多結晶シリコン層であることを特徴とす
る半導体記憶装置。 - 【請求項１０】請求項１乃至６のいずれかに記載の半導
体記憶装置において、 前記蓄積容量の蓄積電極は、半導体基板に形成された溝
内面に形成された不純物領域であることを特徴とする半
導体記憶装置。 - 【請求項１１】請求項１乃至10のいずれかに記載の半導
体記憶装置において、 前記対向電極は、前記ビットラインを共通とするメモリ
セル群の１以上の群ごとに分離されていることを特徴と
する半導体記憶装置。 - 【請求項１２】請求項11記載の半導体記憶装置におい
て、 前記蓄積電極と前記対向電極の平面形状が、少なくとも
相対する端部でほぼ一致していることを特徴とする半導
体記憶装置。 - 【請求項１３】請求項12記載の半導体記憶装置におい
て、 前記電荷蓄積層の平面形状が、少なくとも相対する端部
で、前記蓄積電極と前記対向電極の平面形状とほぼ一致
していることを特徴とする半導体記憶装置。 - 【請求項１４】請求項13記載の半導体記憶装置におい
て、 前記電荷蓄積層は、前記蓄積電極と第１の絶縁膜を介し
て、前記対向電極と第２の絶縁膜を介して形成され、電
気的に浮遊状態にあるフローティングゲートを有し、 前記蓄積電極と前記対向電極の平面形状とほぼ一致して
いる前記電荷蓄積層の端部側壁に、少なくとも前記第１
の絶縁膜及び前記第２の絶縁膜より厚い第３の絶縁膜が
形成されていることを特徴とする半導体記憶装置。 - 【請求項１５】請求項１乃至10のいずれかに記載の半導
体記憶装置において、 前記対向電極は、全てのメモリセルに共通であることを
特徴とする半導体記憶装置。 - 【請求項１６】請求項１乃至15のいずれかに記載の半導
体記憶装置において、 前記電荷蓄積層に所定の電荷を蓄積し、前記蓄積容量に
蓄積する電荷により揮発性情報を記憶することを特徴と
する半導体記憶装置。 - 【請求項１７】請求項16記載の半導体記憶装置におい
て、 前記ビットラインを所定の電位にプリチャージするプリ
チャージ手段と、 前記メモリセルの転送トランジスタをオンしたときの前
記ビットラインの電位を第１の基準電位と比較して、前
記蓄積容量に記憶した揮発性情報を読出す揮発性情報読
出手段と を有することを特徴とする半導体記憶装置。 - 【請求項１８】請求項１乃至16のいずれかに記載の半導
体記憶装置において、 前記電荷蓄積層に蓄積する電荷により不揮発性情報を記
憶することを特徴とする半導体記憶装置。 - 【請求項１９】請求項18記載の半導体記憶装置におい
て、 前記ビットラインを所定の電位にプリチャージするプリ
チャージ手段と、 前記メモリセルの蓄積容量に所定の電荷を蓄積し、前記
転送トランジスタをオンしたときの前記ビットラインの
電位を第２の基準電位と比較して、前記電荷蓄積層に記
憶した不揮発性情報を読出す不揮発性情報読出手段と を有することを特徴とする半導体記憶装置。 - 【請求項２０】請求項１乃至16のいずれかに記載の半導
体記憶装置において、 前記電荷蓄積層に蓄積する電荷により不揮発性情報を記
憶し、 前記蓄積容量に蓄積する電荷により揮発性情報を記憶す
ることを特徴とする半導体記憶装置。 - 【請求項２１】請求項20記載の半導体記憶装置におい
て、 前記ビットラインを所定の電位にプリチャージするプリ
チャージ手段と、 前記メモリセルの転送トランジスタをオンしたときの前
記ビットラインの電位を第３の基準電位と比較して、前
記電荷蓄積層に記憶した不揮発性情報を読出す不揮発性
情報読出手段と、 前記メモリセルの転送トランジスタをオンしたときの前
記ビットラインの電位を第４の基準電位と比較して、前
記蓄積容量に記憶した揮発性情報を読出す揮発性情報読
出手段と を有することを特徴とする半導体記憶装置。 - 【請求項２２】請求項１乃至21のいずれかに記載の半導
体記憶装置において、 前記対向電極に高電圧を印加し、前記ビットラインを接
地し、前記転送トランジスタをオンさせることにより、
前記メモリセルに選択的に不揮発性情報を書込又は消去
を行う不揮発性情報書込消去手段を有することを特徴と
する半導体記憶装置。 - 【請求項２３】請求項１乃至21のいずれかに記載の半導
体記憶装置において、 前記対向電極を接地し、前記ビットラインに高電圧を印
加し、前記転送トランジスタをオンさせることにより、
前記メモリセルに選択的に不揮発性情報を書込又は消去
を行う不揮発性情報書込消去手段を有することを特徴と
する半導体記憶装置。 - 【請求項２４】請求項１乃至16のいずれかに記載の半導
体記憶装置において、 前記ビットラインを所定の電位にプリチャージし、 前記メモリセルの転送トランジスタをオンしたときの前
記ビットラインの電位を第１の基準電位と比較して、前
記蓄積容量に記憶した揮発性情報を読出すことを特徴と
する半導体記憶装置の揮発性情報読出方法。 - 【請求項２５】請求項１乃至16のいずれかに記載の半導
体記憶装置において、 前記ビットラインを所定の電位にプリチャージし、 前記メモリセルの蓄積容量に所定の電荷を蓄積し、前記
転送トランジスタをオンしたときの前記ビットラインの
電位を第２の基準電位と比較して、前記電荷蓄積層に記
憶した不揮発性情報を読出すことを特徴とする半導体記
憶装置の不揮発性情報読出方法。 - 【請求項２６】請求項１乃至17のいずれかに記載の半導
体記憶装置において、 前記ビットラインを所定の電位にプリチャージし、 前記メモリセルの転送トランジスタをオンしたときの前
記ビットラインの電位を第３の基準電位と比較して、前
記電荷蓄積層に記憶した不揮発性情報を読出し、 前記メモリセルの転送トランジスタをオンしたときの前
記ビットラインの電位を第４の基準電位と比較して、前
記蓄積容量に記憶した揮発性情報を読出す ことを特徴とする半導体記憶装置の情報読出方法。 - 【請求項２７】請求項１乃至21のいずれかに記載の半導
体記憶装置において、 前記対向電極に高電圧を印加し、前記ビットラインを接
地し、前記転送トランジスタをオンさせることにより、
前記メモリセルに選択的に不揮発性情報を書込又は消去
を行うことを特徴とする半導体記憶装置の不揮発性情報
書込消去方法。 - 【請求項２８】請求項１乃至21のいずれかに記載の半導
体記憶装置において、 前記対向電極を接地し、前記ビットラインに高電圧を印
加し、前記転送トランジスタをオンさせることにより、
前記メモリセルに選択的に不揮発性情報を書込又は消去
を行うことを特徴とする半導体記憶装置の不揮発性情報
書込消去方法。
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