JPS6180853A - 不揮発性ダイナミツク・メモリ・セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は不揮発性のダイナミック・ランダム・アクセス
嗜メモリ・セルに関する。

Ｂ、　　開示の概要 開示される不揮発性のダイナミック・メモリ・セルは電
子注入のだめの２つの別々の領域を有し、消去サイクル
を介在させることなく、前に記憶した不揮発性データに
対して直接重ね書きをすることができる。フローティン
グ・ゲート電極はその上に配置された２つの制御ゲート
を有する。各制御ゲートは２重電子注入構造（ＤＥｒＳ
）の層とポリシリコン・ゲートとを含む。揮発性の記憶
キャパシタからフローティング・ゲートへ０″を書込む
ときは、一方の制御ゲートがフローティング・ゲートか
ら電荷を除去する。”　１　”を書込むときは、他方の
制御ゲートがフローティング・ゲートへ電荷を注入する
。

上記の電荷の転送は、前に記憶されていた論理状態と書
込まれるべき論理状態とが同じ場合は生じない。

Ｃ０従来の技術 不揮発性のフローティング・ゲー）　Ｍ　ＯＳメモリは
周知である。このようなメモリにおいて、ＦＥＴの導電
状態はフローティング・ゲートの電圧によって決められ
る。

フローティング・ゲート電圧の消去および再設定を容易
にするいくつかの設計が提案されている。

例えば、米国特許第４１１９９９５号はフローティング
・ゲートの上に別々のプログラミング・ゲートと消去ゲ
ートを配置してフローティング・ゲートを制御するよう
にした構成を示している。フローティング・ゲートの電
圧はプログラミング・ゲートの制御によって設定され、
フローティング・ゲートの電荷はフローティング・ゲー
トから消去ゲートへ電子を流すことによって消去される
ラフローティング・ゲートの消去およびプログラミング
の両方を行なうのに７０−ティング・ゲートと１つ以上
の制御ゲートとの間の電荷転送を利用した他の設計も提
案されている。この方式は基板領域以外の構造体からの
電子注入によって７０−ティング・ゲートの電圧を設定
する。例えば、アプライド・フイジクス・レターズ（Ａ
ｐｐｌｉｅｓＰｈｙｓｉｃｓ　Ｌｅｔｔｅｒｓ　）、Ｖ
ｏｌ、３１、Ｎｏ　、　７．１９７７年１０号、第４７
５〜４７６頁、リー（Ｌｅｅ）による°゛フローテイン
グゲートＭＯ８不揮発性メモリへの新しい方策（Ａ　Ｎ
ｅｗ　Ａｐｐｒｏａｃｈｆｏｒ　　ｔｈｅ　Ｆｌｏａｔ
ｉｎｇ−Ｇａｔｅ　ＭＯ８Ｎｏｎｖｏｌａｔｉｌｅ　Ｍ
ｅｍｏｒｙ　）”と題する論文は、酸化物層によってフ
ローティング・ゲートから分離した１つの制御ゲートを
用いる構造を示している。書込み時に制御ゲートを正に
バイアスすると、フローティング・ゲートから制御ゲー
トへ電子が流れる。この電子の流れは基板からフローテ
ィ／グ・ゲートへの電子の流れよりも大きいから、フロ
ーティング・ゲートは正電荷を蓄積する。消去時に制御
ゲートを負にバイアスすると、フローティング・ゲート
は負電荷を蓄積するっまた、米国博許第４０９９１９６
号、同第４２７４０１２号、同第４３００２１２号、お
よび同第４３１４２６５号１叶、　フローティング・ゲ
ートの下にプログラミング・ゲートを醒着しフローティ
ング・ゲートの上に消去ゲートを配置した消去可能なＰ
　ＰＯＭを開示している。

電荷の注入を高めるのに甲いられている１つの方法は、
いわのる２重電子圧入構造（ＤＥＩＳ）であり、これは
上下表面に過剰のシリコン結晶を有する８１０２層を用
いるものであり、この構ｊ告は特分昭５５−４４４６８
号公報に示さねている。

ＤＥＩＳ層は一般に、通常の５ｉ０２層の形成の前後に
過剰の７リコン結晶の成長を誘起するように化学気相付
着プロセスを行なうことによって形成される。特開昭５
７−１２４８８号公報は１つの朋１仰ゲートを用いてＤ
Ｂ　Ｉ　８＠を介してフローティング・ゲートへ電子を
注入する構造を示している。

このＤＥＩＳ層はまた、不揮発性ダイナミックＲ・ＡＭ
の不揮発性素子のだめの′ｄＬ子注入構造を与えるのに
も用いられている。例えば、特開昭５８−１１８０９２
号公報は、ＤＥＩＳ層をダイナミックＲ，ＡＭ　（Ｄ　
Ｒ，Ａ　Ｍ　）セルと関連する不揮発注素子のｍ−制御
ゲートに用いたメモリを開示している。このような不揮
発性ＤＲ，ＡＭは特開昭５８−１４２５６５号公報、同
５７−１０５８８８号公報、同５８−１１９６７３号公
邦、同５７−１１３４８５号公報に４示されている。こ
れらの公報の場合、新しいデータを記憶できるようにす
るためには、フローティング・ゲートに記憶されたデー
タを消去する必要がある。この余分の動作ステップはメ
モリ速度を遅く干る。

Ｄ、　　発明が解決しようとする問題点本発明の目的は
、改良された不揮発性ダイナミック・ランダム尋アクセ
ス・メモリ・セルを提供することである。

他の目的は、現存する記憶データを最初に消去すること
なくデータを書込むことができるような不揮発注ダイナ
ミック・メモリ・セルを提供することである。

他の目的は、周辺支持回路を簡狛にできる不揮発性ダイ
ナミック・Ｒ，Ａ　Ｍセルを提供することである。

Ｅ１問題点を解決するための手段 本発明によれば、ＤＥＩＳ物質の層を介して記憶キャパ
シタのプレートを関連するフローティング・ゲート雷、
極へ結合するような構造を有する不揮発性ダイナミック
Ｒ，Ａ　Ｍセルが提供される。フローティング・ゲート
は別のＤＥＩＳ物質箸を介して制御ゲート電極にも結合
される。

動作において、記憶キャパシタから７０−ティング・ゲ
ートへ第１の２進論理状態を書込むとき、ＤＥＩＳ層は
フローティング・ゲートから制御ゲートへ電子の流れを
引起す。フローティング・ゲートへ第２の２進論理状態
を書込むとき、ＤＥＩＳ層はキャパ／りのプレートから
フローティング・ゲートへ電荷の注入を引起す。ＤＥＩ
Ｓ層の特性のため、この電荷の転送は、書込まれるべき
論理状態がフローティング・ゲートに厩に記憶されてい
る論理状態と反対の場合に生じる。これらの論理状態が
同じならば、電荷転送は生じ外い。したがって本発明で
は、不揮発性ダイナミックＲ，ＡＭの不揮発性部分へ所
定の論理状態を書込む前知消去ステップを行なう必要が
ない。

Ｆ、実施例 第１図は本発明のメモリ・セルの構造を示している。Ｐ
型シリコン基板１０け例えばイオン注入技術により形成
されたＮ型拡散領域１２を有する。

これらの導電型は例示であって、逆の間係にされてもよ
い。拡散領域１２は拡散されたピット線を構成し、接続
線１２Ａを介してビット線電圧源に接続される。基板１
０は好ましくはＳｉＯ□の酸化物１！１４によって覆わ
れる。分離領域１４Ａもα化ステップ期間に成長形成さ
れる。絶縁層１４は次に第１のポリシリコン層によって
覆われ、そしてフローティング・ゲート＆［１６を形成
するようにエッチされる。次にフローティング・ゲート
１６の上に、上述した技術を用いてＤＥＩＳ物質の層が
形成される。ＤＥＩＳ層はフローティング・ゲート１６
の上面のみに形成され、フローティング・ゲートの側面
部は酸化されて酸化物層１８Ａ、１８Ｂで覆われている
。

なお、第１図はフローティング・ゲート１６の上面に付
着形成したＤＬ、：Ｉｓ層を、次に述べるようにエツチ
ングし、第１のＤＥＩＳ層領域２０Ａと第２のＤＥＩ８
層領域２０Ｂを形成した段階を示している。

次に構造体上に第２のポリシリコン層が付着される。こ
の第２のポリシリコン層およびＤＥＩＳ層は普通の技術
によりエッチされ、ワード線電極２２と、制御ゲート電
極２４および第１のＤＥＩＳ領域２０Ａを含む第１の制
御ゲートと、キャパシタ・プレート２６および第２のＤ
ＥＩＳ領域２０Ｂを含む第２の制御ゲートとが形成され
る。キャパシタ・プレート２６の一部のみがＤＥＩＳ領
域２０　Ｂに乗っており、残りは絶縁層１４の上にちっ
て通常のダイナミックＲＡＭ記憶キャパシタを形成して
いる。ワード線電極２２は制御電圧ＶｗＬを受取り、ビ
ット線雷圧をメモリ・セルへ転送するためのスイッチと
して働く。制御ゲート電極２４けフローティング・ゲー
ト１６の雷、王状態を制御するための電圧ＶｃＧを受取
るっキャパシタ・プレート２６ｔｄ記憶キーヤバ／りＣ
ｓの電圧およびフローティング・ゲート１６の電圧状態
の両方を制御するのに骨する割面１　’、ｌｊ圧Ｖ　Ｉ
）を受取る。

第１図において、フローティング・ゲートＩ６の上にあ
る部分の記憶プレート２６０寸法は側倒ゲート電極２４
の寸法と大差ないように見えるが、実際には制御ゲート
電極２４はフローティング・ゲートの上に乗っている記
憶プレート２６の部分よりもずっと大きい。この寸法差
は、後述するように、それぞれの制御ゲートに異なるキ
ャパ／り：／スを与える。

メモリ・セルの動作を説明する前に、Ｄ　Ｅ　ｒ　Ｓ層
の特性についてレビューする。Ｄ　Ｂ　Ｉ　Ｓ　”Ｍに
おいては、内側の５Ｉ０２よりも外側のＩ）　ＥＩ　Ｓ
　１４表面の方が電子の流れを促進する特性があるため
、］）ｇＩｓ層の各表面は固有のダイオード４．１Ｆ註
を有する。ＤＥ　Ｉ　Ｓ＠のそれぞれの表面は異なる向
きに電子の流れを促進するから、ＤＥ　Ｉ　Ｓ＠全全体
第２Ａ図に示すように、２個のダイオードを背中合わせ
に接続した形に対応する電気的特性を有する。第２Ｂ図
に示すように、ＤＥ　Ｉ　８１９は略±１０Ｖでこれら
のダイオードが道通するようにつくられるのが好ましい
。本発明では、ＤＥｒＳ物質の使用が望ましいが、上記
の特性を示すものであれば、任意の種類の電荷注入材を
使用しうる。

次に第３図を参照して本発明の詳細な説明する。

第３図は第１図のメモリ・セルの等価回路である。

スイッチＳ１はワード＠ＦＥＴを表わし、ワード線電圧
ｖｗＬが＋５ＶＫ々つたときピット線電圧ＶＢＬを基板
に結合する。ＣＤ１は側脚ゲート電極２　’ｌとフロー
ティング・ゲート１６の間のＤＥＩＳ領域２０Ａによっ
て形成されるキャパシタンスである。ＣＤ２　はポリノ
リコン・キャパシタ・プレート２６とフローティング・
ゲート１６との間のＩ）　Ｅ　Ｉ　Ｓ領域２０Ｂによっ
て形成されるキャパ／り７スである。ＣＦＧＮはフロー
ティング・ゲート１６と基板１０の間の絶縁層１４によ
って形成されるキャパシタンスである。ＣＩはフローテ
ィング・ゲート】６の下側に電位井戸領域が発生された
ときにのみキャパシタＣＦＧＮと基板１０の間に形成さ
れる付加的な反転キャパシタンスである。

Ｃ８は記憶キャパシタである。簡明化のため、メモリ・
セル（て固有の種々の寄生キャパシタンスは第３図の等
価回路から省略しである。しかしこの等価回路はメモリ
・セルの基本性能を十分正確に近似することが判明した
。

本発明のメモリ・セルの動作の不揮発性部分の特徴につ
いて説明する前に、ダイナミック・メモリとしての機能
について簡学に説明する。メモリ・セルに揮発性データ
を書込む場合、■Ｐは＋５■にセットされる。制御ゲー
ト電圧■。Ｇけ＋８ＶＫセツトされる。このときフロー
ティング・ゲー“電圧ＶＦＧけ°後に詳細に述゛６”°
パそ　　　　　１れぞれのキャパシタンス値ＣＤＩ、Ｃ
Ｄ２およびＣＦＧＮにより）略＋５Ｖに上昇する。フロ
ーティング・ゲートの電圧が安定化した後、ワード線電
圧ＶｗＬが＋５ｖに上げられ、これより、ピット線電圧
がワード線ＦＥＴ装置を介して記憶キャパシタＣ８へ転
送される。もしＶＢＬ＝Ｏｖならば、記臆キャパンタは
アースされて、＋ｔ　Ｏｎ論理状態を記憶し、もし■Ｂ
Ｌ−＋５■ならばキャパシタＣ８Ｉ″ｉ（＋５Ｖ−ＶＴ
）（ＶＴ　はワード線Ｆ’　Ｅ　Ｔ装置のスレ／ヨルド
電圧）に充電し　ｃｌ　１１＋論理状態を記憶する。メ
モリ・セルを読出す場合、ビット線は＋５Ｖにプリチャ
ージされ、■ｗＬは再び＋５ＶＫ、ｈげられ、そしてビ
ット線電流が感知される。もし記憶キャバ／りが０″を
記憶しているならば、記憶キャパシタが充電され、した
がってビット線電流が降下する。もし記憶キャパシタが
ＩＩ　ＩＩ＋を記憶しているならば、ピント線に変化は
生じない。したがって、フローティング・ゲート１６お
よびキャパ７り・プレート２６の下の基板表面領域はダ
イナミック記憶ノードとして働く。

第３図に示されているキャパ／りのキャパシタンス値の
関係は次のとおりである。

ＣＤ１ユｌ／２ＣＦＧＮ Ｃ≧１７３　　ＣＤ１ ｃ　　＝ｏ・Ｉ　　ＣＦＧＮ ■ Ｃ＞　ＣＦＧＮ メモリ・セルの動作はこれらの一般的な関係にしたがっ
て制御される。キャパシタンスＣＤＩ　およびＣＤ２　
の差は上記した寸法の差に基つく。

次にメモリ・セルの動作の不揮発注の部分について説明
する。この動作はパ保存″とパ取出し″を含む。“保存
パとは、メモリ・アレイの各フローティング・ゲートに
、その関連する記憶キャパシタの論理状態を記憶するも
のである。′°取出し″とは、すべてのフローティング
・ゲートに記憶された論理状態をその関連する記憶ギャ
パ／りに転送するものである。これらの動作はフローテ
ィング・ゲートではなく記憶キャパ／りに関して行なわ
れるから、通常のダイナミック記憶セルと同様に、記憶
アレイの書込みおよび読取りを行なうことができる。両
方の動作は非破壊であり、例えば゛′保存″動作の後記
憶キャバ７夕はいぜんとしてその記憶論理状態を推持す
ることに留意されたい。

゛′保存″動作を行なう場合、ワード＠電圧ＶｗＬはア
ース電位にされ、ビット線電圧ＶＢしけ＋５Ｖにセント
され、制御ゲート電極の電圧■ｃＧは＋８ｖから＋２０
■に上げラレル。■ＣＧ＝２０ｖになった後、キャパシ
タ・プレート２６の電圧Ｖｐけ＋５Ｖからアース電位に
下げられる。結果として、フローティング・ゲート１６
の下の電位井戸が深くなり、キャパシタ・プレート２６
の下の電位井戸が浅くなる。キャパシタが°゛０″０″
状態していれば（すなわち、記憶電荷がなければ）、キ
ャパシタ・プレートの下側の反転層は正規の数の電子を
有する。したがってキャパシタの下側の電位井戸が浅く
なると、反転層を介してキャパシタ・プレートの下側か
らフローティング・ゲートの下側の深い電位井戸の方へ
電子が流されることになる。これにより、フローティン
グ・ゲートの下側の基板表面がより負に充電され、フロ
ーティング・ゲート電圧■ＦＧをアース電位に向けて容
量結合するっもし記憶キャパシタがＩｔ　ＩＩ＋Ｉｔを
記１：ζ１しているならば（すなわち、＋５Ｖの電荷を
記、ｌ、ＱＸシているならば）、プレートの下の反転層
は自由電子空乏状態にある。したがって、フローティン
グ・ゲートの下の電位井戸への電荷の転送は起らず、フ
ローティング・ゲートの電圧は制御ゲート電圧（これは
高レベルにある）に応１〕で変わる。

一般に、フローティング・ゲートの％：圧は次式によっ
て表わされる。

ｖ＝ＸｖｃＧ（１） ＦＧ ここで、Ｘはキャパシタ結合比であり、Ｉｔ　Ｏｌｌが
記憶される場合は、■ＣＧ＝＋２０■、■Ｐ＝Ｏｖ、ｖ
ｓＵＢ（基板電圧）＝Ｏｖであり、次の関係が成立する
。

ここで、 ＣＦＧＴ　”Ｏ””ＣＤｉ＋ＣＤ２十ＣＦＧＮ　　　　
（３）電 Ｘ　、、ｏ、、　：０．３　とすると、ＶＦＧ＝　（０
，３）　Ｘ　（２０）＝＋６．ＯＶとなる。第２Ｂ図に
関して述べたように、この例のＤＥＩＳ層は”ＣＧ　　
と７２００間の電位差またはＶ、とＶＦＧの間の電位差
がＩＯＶよりも大きいとへに導通する。この場合■ｃＧ
−■ＦＧ＝２０−６＝１４Ｖであり、したがって、制御
ゲート電極２４と関連するＤＥＩＳ領域２０Ａが導通し
、７０−ティング・ゲート１６から電荷を除去してその
電荷を制御ゲート電極２４へ注入する。

この電荷の転送は７０−ティング・ゲートの電圧が＋６
．　ＯＶからｔｏＶに上昇するまで続く。フローティン
グ・ゲートの正味の電荷利得は次式によって表わされる
。

Ｑ　　　＝−・・＝（Ｖ’　　−Ｖ　　、）Ｃ・・−（
４）ＦＧ　ＯＦＧｆ　　　ＦＧ＋　　　ＦＧＴ　　Ｏコ
コテ、Ｖ＋＋、ａ　；＝＋　６　Ｖ、　Ｖｐａｒ　＝　
＋　１０　Ｖ　である。

ＣＩ、”ＧＴ　＝ＣＩ”ＧＴ　”Ｏ”であるから、フロ
ーティング・ゲートの電荷による電位はＱＦＧ”。”／
ＣＦＧＴ＝＋・１■となる。

もし”　１　”が記憶されるのであれば、このときけ、
上記したように記憶キャパシタの反転層から電子の流れ
がないから、フローティング・ゲートの下の反転層はフ
ローティング状態にある。このため、フローティング・
ゲートのキャパシタＣＦＧＮと基板との間に空乏キャパ
／タンスＣＩがつくられる。このときは次式が成立する Ｘ　、、１．＝　＝０．７　トｔルト、ＶＦＧ＝０．７
　Ｘ　２０　＝＋　１４Ｖである。したがって−４Ｖの
電荷がＤ　Ｅ　丁Ｓ領域２０Ｂ’を介してキャパシタ・
プレート２６から７０−ティング・ゲートへ注入される
。フローティング・ゲートの正味の電荷利得は次のよう
になる。

ＱＦＧ　”１”　＝　（ＶＦＧ（”ＦＧｉ　）ＣＦＧＴ
　”１”ここで、 この電荷によるフローティング・ゲートの最終上位はＱ
ＦＧ・”１”　／ＣＦＧＴ＝　　’”と々るっしたがっ
て２、フローティング・ゲートは記憶キャパシタが′Ｏ
″を記憶しているときは＋４■の電１″−′ｊを記憶し
°゛１″′の記憶の際は一４ｖの電荷を記憶する。

ここで開示するメモリ・セルの１つの特徴は、負に充電
されるフローティング・ゲートがチャネルの形成を妨げ
るという問題を心配することなく、ダイナミックに記憶
されたデータを（データ信号を記憶キャパシタに結合す
ることによって）読取ることができるということである
。上述したように　ＩＩ　ＩＩ？状態の記憶時にフロー
ティング・ゲートの電位は一４Ｖである。この大きな負
電荷は、チャネルの形成を禁止して、ビット線電圧を記
憶キャパシタから少なくとも部分的にデカップリングす
るのに十分である。しかしながら、キャパシタに記憶さ
れた論理状態を読取ろうとするときは、フローティング
・ゲートの下の反転鳴けもはやフローティング状態にな
く、反転層はワード線ＦＥＴ装置から電子を受取るから
、空乏キャパンタンスＣＩが除去される。結果として、
記憶電荷による電圧は一４■（”ＱＦＧ／　ＣＦＧＴ”
１”）から−１８Ｖ（”Ｑｌ”Ｇ／ＣＩ！’ＧＴ　”Ｏ
”　）に減少し、したがって、フローティング・ゲート
は適正な読取りサイクルを行なうことができなくなるほ
どにチャネルの形成を妨げることはない。

メモリ・セルの不揮発性動作に関する以上の説明は、書
込み動作の開始時にフローティング・ゲートに電荷がな
いものとして説明した。本発明の重要な特徴は、フロー
ティング・ゲートに記憶された占いデータを消去するス
テップを介在させることなく、古いデータの上に新しい
データを重ね書きできることである。次にこれについて
詳しく説明する。この説明、では、次の関係を用いる。

ＶＦＧＮ　””　ＦＧＯ＋　ＶＦＧＷ ここで、 ｖＦＧＮ＝現在の書込みステップの終了時におけるフロ
ーティング・ゲートの新しい電 圧 ＦＦＧｏ＝直前の書込みステップの結果として得られる
、前の電荷記憶による７０−テ インク・ゲートの電圧 ｖＦＧｗ＝７・−ティング・ゲートに前の記憶電　　　
　　　１荷がないとしたときに、現在の書込み ステップの終了時に得られるフローテ ィング・ゲートの電圧 （ａ）　　”　Ｏ”状態のセルへの°゛０″０″書込場
合、フローティング・ゲートの電圧はＶＦＧＮ＝　（＋
６Ｖ）＋（＋４Ｖ）＝＋１０Ｖｆある。

すなわち、前の電荷記憶がないとすると、７０−ティン
グ・ゲートはＩＩ　ＯＴｌ記憶の際には＋６ｖの電位を
有し、更に、前の゛０″記憶の際の電荷転送により、フ
ローティング・ゲートは既に＋４０Ｖの電荷を記憶して
いる。したがって、フローティング・ゲートは＋ＩＯＶ
にあるから、電荷の注入は起らず、フローティング・ゲ
ートの電圧は＋４Ｖのままである。

（＋、）　　ＩＩ　ｌ＃ｌ状態のセルへの゛′０″書込
みコノ場合はＶｐＧＮ＝（４Ｖ）＋（＋６Ｖ）＝＋２Ｖ
となる。−４ｖは前の“１″記憶の際にフローティング
・ゲートに注入された電荷によるものであり、＋６Ｖは
現在の°゛１″１″書込る電圧である。したがって、フ
ローティング・ゲートから制（財）ゲートτ１１極２４
へ＋８Ｖ分の電荷が除去され、フローティング・ゲート
の最終電圧はＶＦＧ＝（−４Ｖ）＋（＋８Ｖ）、＝＋４
Ｖとナル。

（ｃ）　　ＩＩ　Ｏ＋ｙ状態のセルへのＩｔ　、　ＩＩ
書込み最初、ＶＦＧＮ＝（＋４Ｖ）＋（＋１４Ｖ）＝＋
１８Ｖである。したがって、−４ｖ分の電荷がフローテ
ィング・ゲートに注入され、ｖＦＧ＝（−１−４ｖ）＋
（−８Ｖ）＝−４Ｖとなる。

（ｄ）　　”　１　”状態のセルへの”１″書込みＶＦ
ＧＮ＝（４Ｖ）＋（＋１４Ｖ）＝＋１０Ｖｆあり、電荷
の注入は生じない。したがって、ＶＦＧは一４ｖのまま
である。

上述した°゛保存゛′動作が終ると、フローティング・
ゲートの電荷は記憶キャパシタの論理状態を表わす。記
憶キャパシタに記憶された電荷はもはや重要でないから
、メモリ・アレイは周期的にリフレッシュされる必要は
ない。通常のＩ）　（−１，Ａ　Ｍ技術によってメモリ
・セルを読取る場合は、フローティング・ゲートに記憶
された電荷を記憶キャパシタに転送し戻す必要がある。

この°゛取出″動作テハ、ｖｃＧ；８ｖ、ＶＰ＝＋５Ｖ
　を保ったｔ−＝、ビット＠電圧ＶＢＬ　を＋５Ｖに上
げワード線電圧ｖｗＬ　を＋５Ｖに上げることにより、
アレイの全メモリ・セルに最初ＩＩ　ＩＩＴを書込む。

結果として、記憶キャパ／りは＋５■−ＶＴ（ｖＴはワ
ード線ＦＥＴ装置のスレショルド電圧）に充電される。

このステップは、ビットａを＋５■にすることにより通
常のＤＲ，ＡＭＩＪフレッシュ・サイクルと同時に行な
うことができる。

次に、制御ゲート２４がアースされ（ｖｃＧ：ＯＶ）、
ヒツト線が７　−”Ｇｔ”Ｉ−（ＶＢＬ＝ｏｖ）、そし
てワード線２２が＋５■に上げられる。フローティング
・ゲートの電位はフローティング・ゲートに記憶された
電荷分のみによる。もしフローティング・ゲートが正に
充電されていれば（すなわち“θ″状態記憶していれば
）、フローティング・ゲートの下側にチャネルがつくら
れ、キャパシタの下の反転層の電圧はビット＠電圧（す
なわちＯＶ）になる。したがってフローティング・ゲー
トにＩＩ　ＯＩ＋が記憶されている場合、キャパシタの
：Ｆコ圧は゛取出し″動作の後ＯＶになる。これに対し
、　ＩＩ　Ｉｌｌが記憶されている場合はフローティン
グ・ゲートのｆＪ重電荷ためチャネルが形成されす、し
たがって、キャパ／りの反転層はパ取出し″動作後も＋
５Ｖのままである。このステップも、ビット線をＯＶに
することにより通常のＤ　Ｒ。

Ａ、Ｍリフレッシュ・サイクルと同時に行なうことがで
きる。

本発明の不揮発性ダイナミック・メモリは最小限の周辺
支持回路しか必要としない。ＶＤＤ＝＋５■よりも高く
されるのは制御電圧（ＶｃＧ）１つだけである。更に本
発明のメモリ・セルは比較的簡単な構造を有シフ、少な
い数の処理ステップで製浩できる。

本発明のメモリ・セルの不揮発性部分は重ね書き能力を
有する。すなわち、前に記憶した論理状態を最初に消去
することなく、新しいデータをフローティング・ゲート
に書込むことができる。介在消去′ｆ７７°０除”ｉ″
′す・パ１°ゞ／Ｌ＝　ｔｖ　ｆ　　　　　　　１体の
記憶サイクル時間を短縮できる。

Ｇ１発明の効果 本発明によれば、前に記憶した論理状態を消去すること
なく、新しいデータをフローティング・ゲートに書込む
ことができる不揮発性ダイナεツク・メモリ・セルを実
現できる。

【図面の簡単な説明】

第１図は本発明のメモリ・セルの断面図、第２Ａ図およ
び第２Ｂ図はそれぞれＤＥＩＳ層の導電特性を示す図、
および第３図は本発明のメモリ・セルの等価回路図であ
る。

Claims (1)

1. 【特許請求の範囲】 （イ）第１導電型の半導体基板であつて、第２導電型の
   第１領域およびダイナミック・メモリ・セルの記憶ノー
   ドとして働く第２領域を含むものと、 （ロ）上記第１領域から上記第２領域へ第１の制御信号
   を結合するための転送装置と、 （ハ）上記第２領域の所定部分の上にこれから絶縁して
   設けられたフローティング・ゲート電極と、 （ニ）上記フローティング・ゲート電極上に設けられ、
   上記フローティング・ゲートへ電荷を注入しそこから電
   荷を除去するための第１および第２の電荷注入手段と、 （ホ）上記第１および第２の電荷注入手段上に設けられ
   、それぞれ第２および第３の制御信号に応答して上記第
   ２領域の電圧の関数として上記フローティング・ゲート
   電極に対する電荷の転送を制御する第１および第２の制
   御電極とを有する不揮発性ダイナミック・メモリ・セル
   。