JPS6112396B2 - - Google Patents

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JPS6112396B2
JPS6112396B2 JP51161007A JP16100776A JPS6112396B2 JP S6112396 B2 JPS6112396 B2 JP S6112396B2 JP 51161007 A JP51161007 A JP 51161007A JP 16100776 A JP16100776 A JP 16100776A JP S6112396 B2 JPS6112396 B2 JP S6112396B2
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gate
semiconductor memory
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Description

【発明の詳細な説明】 本発明は２重のインジエクターで、浮遊ゲート
の不揮発性MOS記憶装置（DIFMOS）およびそ
の製作方法に関係し、詳しくは蓄積した電荷をホ
ール注入によりゲートから取り除くか消去するこ
とができる改善した装置を備えたDIFMOS装置
に関する。
米国特許第3881180号にはDIFMOS装置は４つ
の基本的な部品から構成されていると開示されて
いる。すなわち１浮遊ゲート電極、２浮遊ゲート
上の電荷の存否を感知するためのMOSトランジ
スター、３浮遊ゲートを負に充電するための電子
インジエクタ（電子注入装置）および４浮遊ゲー
トを放電するためのホールインジエクタ（ホール
注入装置）である。しかし、浮遊ゲート下の絶縁
層にチヤージが残り、注入効率を低下させる問題
があつた。たとえば、100回程度の書込／消去以
後消去不能になることである。
本発明は、完全な消去が可能な半導体記憶装置
を提供することを目的とする。
本発明の装置には前記同様の４つの基本的な部
品があり、さらに、注入装置の注入効率を改善す
るため注入動作の間浮遊ゲート電極に電圧バイア
スを結合させるプートストラツプ（bootstrap）
キヤパシタ（ブーツストラツプコンデンサ）を含
む。このキヤパシタは基板中の逆導電型領域の上
にありゲート酸化物層等の絶縁層によりそこから
電気的に分離れた浮遊ゲートの延長により形成さ
れた金属―酸化物―半導体構造を含む。本発明の
半導体記憶装置は、ブートストラツプ・キヤパス
タを備えることにより、蓄積キヤリアの完全消去
を可能とし、メモリ性能を悪化させることなく何
回でもくりかえし消去することができる効果を有
する。
本発明のDIFMOS装置は配列して作動するよ
うに設計されている。そのような場合、各ビツト
はその配列内にアドレス装置を備えなければなら
ない。したがつて配列を利用した特定な実施例に
はアドレストランジスターと適当な行および列ア
ドレス結合ラインがある。
DIFMOS装置はプログラムが可能な不揮発性
半導体記憶装置が必要とされる分野に応用され
る。たとえば、DIFMOS装置は電子TVチユナー
装置のバラクタを制御するのに用いられるプログ
ラミング電圧を記憶するための半導体記憶回路に
おいて使用することができる。もう１つの応用例
は携帯計算機のプログラムメモリあるいはマイク
ロプロセツサーと結合したプログラムメモリであ
る。
第１図を参照すると、DIFMOS不揮発性半導
体記憶装置は電子インジエクター接合Ｅ、ホール
インジエクター接合Ｈ、ホール注入を促進するブ
ーツストラツプコンデンサーＢ、感知トランジス
ターＳおよびこれら個々の部品の上にひろかる金
属浮遊ゲート電極Ｇから構成されている。尚これ
ら部品の詳細は第３〜５図に示されている第２図
に示されたアドレストランジスターＡ１〜Ａ４と
行および列アドレスラインは配列内にDIFMOS
装置を結合するのに必要である。
特定の実施例で、隣接する行アドレスすなわち
ｊ±１に対応する第２のDIFMOS装置とアドレ
ストランジスター組は列アドレスラインの左側に
配置されている。図面を簡単化するため、この装
置は省略されている。
一般に本発明の装置はOMOSタイプの方法を
使つてｎ―型シリコン基板上に製作される。アド
レストランジスターと感知トランジスターがＰ―
チヤンネルMOSトランジスターで形成される。
CMOS方法によつて基本的なPMOS P+拡散に加
えてn+とP-拡散が２つとも可能である。P-拡散
はホールインジエクター接合を形成するように
n+拡散と関連して用いられる。n+拡散はホール
および電子インジエクター接合の両方で拡散ガー
ドリングとして用いられる。したがつてn+ガー
ドリングを備えたCMOS P-チヤンネル装置はP+
からn+にかけて0.0127mm（0.5mil）の間隔を設け
て−70V以上の電源電圧で作動する。ブーツスト
ラツプコンデンサーが消去動作の間ホールの充分
な注入を行なつて感知トランジスターを完全にタ
ーン・オフするのに−35ボルトを必要とするの
で、この−70Vとい電圧かデイコード配列で必要
となる。デコードおよびアドレスストランジスタ
ーはソースフオロワ動作モードで−35ボルトを供
給しなければならないので、アドレス回路はプロ
グラミングのために−50ボルトを必要とすること
になる。したがつてボテイ効果は最小にしなけれ
ばならず、基板抵抗は、３Ω−cm以上でなければ
ならない。８Ω−cmの上限は詳細な検討によつて
与えられる。
感知トランジスターＳはCMOS方法を用いて製
作されたPMOSトランジスターである。代表的な
Vtxは−1.5V〜2.5VでBVdssは−60V以上であ
る。軽くドープされた基板なので電界のしきい値
は−8V〜−10Vにすぎず、したがつてガードリン
グは電界しきい値を増加させるように用いるのが
望ましい。第１図でn+拡散はP+領域P-領域、チ
ヤンネル領域を除いてしかもP+の0.0127mm
（0.5mil）内にあるすべての面積を覆つている。
基板材料はn+とP+領域の間およびチヤンネルに
現われる。
感知トランジスターのゲートは記憶セルの浮遊
ゲートの拡がつたものである。それによりソー
ス・ドレイン間の伝導率は浮遊ゲート上の電荷の
状態を決めるためにＳ列からＷ／Ｓ列ラインにか
けて測定される。アドレストランジスターＡ１〜
Ａ４はそれらのゲートが行アドレスライン拡散に
接続される他は感知トランジスターと同様に構成
される。
電子インジエクターＥはP+からn+までの間隔
（ギヤツプ）が適当な距離たとえば0.0038mm
（0.15mil）に減少しており、浮遊ゲート電極の下
にある酸化物がパシベートされたP+／n-基板／
n+接合である。第３図で電子インジエクターの
P+からn-までの0.0038mm（0.15mil）の間隔はＤ
１で示されており0.0127mm（0.5mil）のP+からn+
までの間隔はＤ２で示されている。横方向拡散で
この間隔がさらに減少しギヤツプ領域の降伏電圧
が約−15V〜−20Vとなる。この構造において、
電子なだれ降伏電圧はP+／n+間隔に依存する。
したがつてイオンインプランテーシヨンをギヤツ
プ内の濃度を増加するように用いて降伏電圧を決
定するので、ギヤツプの間隔はたいして重要なも
のでなくなる。イオンインプランテーシヨンイン
ジエクターの詳細は本特許と同じ日附でウオルタ
ー、テイ・マツツエン（Walter T.Matzen）に
より出願された特許出願に網らされている。アラ
インメント感度の消失を除けば、イオンインプラ
ンテーシヨンインジエクターまたはギヤツプ型電
子インジエクターのどちらでも動作は同じであ
る。
２つの型のインジエクターは第１図に示された
型の構造は盛り込まれている。電子インジエクタ
ー接合に電子なだれを起させるとエネルギーをも
つた電子はインジエクター領域を越えてゲート酸
化物の中に注入され、そこでそれら電子は浮遊ゲ
ートにより捕えられる。こうして浮遊ゲートは捕
えられた電子によつて負に充電される。注入は電
子なだれが停止するか、前に捕えられている電子
による阻止電界でそれ以上の注入が行なわれない
ようになるまで起きる。
電子注入は通常浮遊ゲート電圧が電子なだれ電
圧の値の約半分まで充電されている時はいつでも
阻止される。
ホールインジエクターＨは浮遊ゲート電極の下
にあり酸化物でパシベートされたn+／P-接合さ
ら成る。電子なだれ降伏電圧はP-濃度により決
定され、代表的には−15V〜−25Vで約−20Vが
望ましい。P-拡散はｎ―チヤンネルMOSトラン
ジスターがCMOS構造に形成される領域に通常用
いられるＰ―型タンク拡散である。表面ドーパン
ト濃度は1017／cm3以下であり１×1013／cm3〜５×
1016／cm3の範囲が望ましい。接合部のn+側少なく
とも1018／cm3の表面濃度までドープされる。浮遊
ゲート電極上に充分な負の電界があるとすれば、
この接合部に電子なだれを起させるパツシベーシ
ヨン酸化物の中へホールが注入される。充電され
た浮遊ゲートにはいくらかの負の電界があるが、
浮遊ゲートから負の電荷を完全に除去することが
可能な充分な電界は通常ない。浮遊ゲート電極か
ら負の電荷を完全に除去するためにホール注入な
だれの間に負の電界を増加させることがブーツス
トラツプコンデンサーＢの目的である。第６図は
ブーツストラツプ電圧の影響の下での浮遊ゲート
電圧の様子を示している。充分なブーツストラツ
プ電圧により浮遊ゲートはゼロボルトまで放電す
ることができる。実験上、浮遊ゲート上に蓄積さ
れた電荷を消去するのに−35ボルトの電圧がブー
ツストラツプコンデンサーに通常必要とされるこ
とがわかつているが、装置によつては小さなブー
ツストラツプ電圧でもよい。構造上、ブーツスト
ラツプコンデンサーはP+拡散の上に乗りゲート
酸化物によりP+拡散から分離された浮遊ゲート
電極の大きな広がりからなる。P+拡散に加えら
れたブーツストラツプ電圧の約90％が実際には浮
遊ゲートに結合される。
ホールインジエクターとブーツストラツプコン
デンサー対の作動は第６図に図示された最小放電
レベルモデルと一致する。すなわち、ホール注入
はある最小負電圧レベルまで浮遊ゲートを放電す
るにすぎない。ブーツストラツプコンデンサーは
ゼロからこの最小値（約−30ボルト）までゲート
電圧を負に増加させるのに用いられる。したがつ
て任意の初期負ゲート電圧はこの最小レベルより
も負に大きくされ、第６図に図示されたように最
小レベルまで放電するようにホール注入を起す。
第２図に示された特定の実施例において、ブーツ
ストラツプおよびなだれ電圧は電圧の供給により
消去Ｅ列ラインに同時に印加されるが、一方行選
択ラインはすでにオンにある。ホールインジエク
ターに供給される電流はＶE―BVホールインジエ
ターのドレイン・ソース電圧を持つアドレストラ
ンジスターＡ２により供給しうるものに制限さ
れ、代表的にはそれは数百マイクロアンペアの大
きさである。トランジスターＡ１は容量性負荷だ
けを有しておりそれゆえその出力電圧は小さいと
きはいつでも迅速にＶEまたはVrowVtxにまで行
く。したがつてただ１つの電圧を２つのアドレス
トランジスタと関連して用いて、ゼロ電流での−
35Vのブーツストラツプ電圧および−20Vのなだ
れ電圧、電流を供給する。
配列において、第２図のようなセルは行と列を
選択することにより作動される。アドレス電圧は
行に加えられる。ブーツストラツプコンデンサを
作動させるためには電圧は−35にＶXを加えたも
のより大きくなければならず、典型的には約−
45V〜−50Vである。プログラミングが必要とさ
れず読み取りだけが意図されている場合は、−
17Vのようなより低い電圧が適切であるが、プロ
グラミングのためには高い電圧がなければいけな
い。
ここで電子注入は「書き込み」と定義する。こ
れはゼロＶから−10Vのようなある負電圧まで浮
遊ゲートを充電することに対応する。それに対応
して、ホール注入は「消去」として定義され、
0Vまで浮遊ゲート電圧を消去または放電する。
また電子およびホール注入はそれぞれ「I′s」お
よび「O′s」を書き込むものと定義することもで
きる。
１つの行が選択されると、そのときその行のす
べてのビツト、単一ビツトの任意の組み合せのい
ずれかが作動され「バイビツト」（bybit）または
「バイロウ」（byraw）能力を与える。ともかくビ
ツトが感知、書き込みまたは消去されるかどうか
はどの列が用いられているかに依存する。本発明
における特定の実施例で、感知はＳとＷ／Ｓライ
ンの間の伝導率を測定することによりなされる。
書込みは−45VでＷ／Ｓラインになだれを起すこ
とによつてなされる。電子インジエクターに供給
される電流はソース・ドレイン電圧がＶW―BV電
子インジエクターにより決定されるアドレストラ
ンジスターＡ４により制限される。消去は−45V
の電圧をＥ列ラインに印加することによりなされ
る。
本発明の範囲は感知が大地に対するＷ／Ｓライ
ンの低い電圧伝導率を測定することによりなされ
る実施例も含む。この技術は感知トランジスター
のソースかビツト内で接地されることを必要とす
るか、分離したＳ列感知ラインとアドレストラン
ジスターＡ３を消去しより小さなセルサイズを得
ることが可能である。さらに感知機能と書き込み
機能を完全に分離して本発明の範囲を離れること
なしに所望の用途に応じて３つか４つの列ライン
を備えることが可能である。ブーツストラツプコ
ンデンサーの大きさは本発明の範囲を離れずに変
更できる。またブーツストラツプコンデンサーは
それ自身に分離したアドレストランジスターを備
える代りにアドレストランジスター４Ａ２を介し
てホールインジエクター接合に並列に接続しても
よい。このためにはホールインジエクターに対す
る浮遊ゲートの重さなりを大きくしてＶAの寄与
をゆつくりと増加させることが必要である。
本発明の付加的な方法上の利点がある。第１に
現存する設計規則とプロセス仕様書とともに全酸
化物単一レベルの金属ゲート製作方法を用いてい
ることである。第２にブーツストラツプコンデン
サーが単一レベル金属のプレーナ技術を用いて製
作されることである。これは浮遊ゲートをおおつ
ている第２レベル金属を備えたポリシリコン浮遊
ゲートを必要とする他の不揮発性記憶装置と逆で
ある。
一般に約−45V〜−50Vの電源電圧が必要であ
る。書き込み、消去モードの作動では浮遊ゲート
上の電圧範囲は約０〜−10Vである。記憶時間は
室温で100年以上であるかその時点でも90％以上
の電荷が残つている。代表的Ｗ／Ｅ時間は100ミ
リ秒であるが、より時間が長いとより大きなＷ／
Ｅ窓が与えられる。
第７図は本発明のDIFMOS装置の断面図であ
り、感知トランジスターＳのソースとドレイン、
電子インジエクターＥ、ホールインジエクター
Ｈ、およびブーツストラツプコンデンサーＢに対
する接続は示されていない。さらに第７図は電子
インジエクターとノードを共有する感知トランジ
スターを示している。本発明の範囲内でこれらの
ノードは共通であつても分離していてもよい。
第８図に示されているように、ホールインジエ
クターのP-領域はたとえば1017／cm3以下表面P-ド
ーパント濃度および約10000Åの電界酸化物を与
えるように既知の方法を用いて３〜８Ω・cmのｎ
型基板に拡散されるかまたはインプラントされ
る。
第９図に示されているように、それから感知ト
ランジスターのP+領域、P-領域に対する接触増
強ゾーン、およびブートストラツプコンデンサー
が少くとも1018／cm3の表面ドーパント温度を与え
るように既知の方法を用いて拡散されるかインプ
ラントされる。
第１０図に示したように、その後にホールイン
ジエクター接合のn+領域が少くとも1018／cm3のド
ーパント濃度をまた与えるように拡散されるかイ
ンプラントされる。
第１１図に示されているように、新しい電界酸
化物層がゲート酸化物が成長する窓を与えるよう
に型取りされる。感知トランジスターのゲート酸
化物のための窓はMOSトランジスターの場合の
ように通常ソースおよびドレイン領域に関し中心
におかれる。電子インジエクター接合上にわたつ
てゲート酸化物を置くための窓はさらにその接合
のn-側の大部分上にわたりひろがつている必要
があり、そこで電子なだれの間ピークの電子発生
が起る。同様に、ホールインジエクター接合上に
ゲート酸化物を置くための窓も接合のP-側の部
分上にひろがつてなければならず、そこで電子な
だれの間最大のホール発生が起る。
それからゲート酸化物が約800〜1000Åの厚さ
まで第１１図の窓に成長され、つついて浮遊ゲー
ト導体（たとえばアルミニウム）が被着されゲー
トが型取りされさらにその上に石英が被着され
て、第７図の構造が与えられる。
【図面の簡単な説明】
第１図は特定の実施例におけるDIFMOS装置
の１つのビツトの概略上面図で、DIFMOS装置
の１つのビツトの概略上面図で、DIFMOSセル
の物理的構造および浮遊ゲートが感知トランジス
ター、２重の電子インジエクター、ホールインジ
エクター接合さらに「ブーツストラツプ」
（bootstrap）コンデンサー上にどのように乗るか
を示している。第２図は行と列アドレスラインと
アドレストランジスターを示すことにより配列中
へのセルの組み込み方法を示している。第３図は
第１図のDIFMOS装置を３―３によつて切断し
た断面図である。第４図は第１図のDIFMOS装
置を４―４によつて切断した断面図である。第５
図は第１図のDIFMOS装置を５―５によつて切
断した断面図である。第６図はホール注入の間の
浮遊ゲート電圧レベルを示している。第７図は本
発明の装置の断面図である。第８図〜第１１図は
半導体スライスの断面図で、第７図に示された本
発明の構造を完成するための適切な工程図の例を
示している。 参照番号の説明 Ｅ…電子インジエクター、Ｂ
…ブートストラツプコンデンサー、Ｇ…浮遊ゲー
ト、Ｈ…ホールインジエクター、Ｓ…感知トラン
ジスター。

Claims (1)

  1. 【特許請求の範囲】 １ １導電型の単結晶半導体基板、その基板の上
    に乗つている電気絶縁された浮遊ゲート、少なく
    とも一部前記ゲートの下にあり前記基板中に形成
    された電子注入装置およびホール注入装置、およ
    びゲート上の電荷の存否を感知するための装置を
    備えた半導体記憶装置であつて、 さらに、前記半導体基板内に形成され、１方の
    キヤパシタプレートとなる逆導電型領域と該領域
    と電気的に分離されてその上に配置され、他方の
    キヤパシタプレートとなる導電層とを含むブート
    ストラツプ・キヤパシタを備え、前記ブートスト
    ラツプ・キヤパシタの他方のキヤパシタプレート
    は延在して浮遊ゲートにつながり、該半導体記憶
    装置を電子的に消去し得るように浮遊ゲートへの
    キヤリア注入の動作を補助することを特徴とする
    半導体記憶装置。
JP16100776A 1975-12-29 1976-12-27 Semiconductor memory Granted JPS5283074A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/644,982 US4037242A (en) 1975-12-29 1975-12-29 Dual injector, floating gate MOS electrically alterable, non-volatile semiconductor memory device

Publications (2)

Publication Number Publication Date
JPS5283074A JPS5283074A (en) 1977-07-11
JPS6112396B2 true JPS6112396B2 (ja) 1986-04-08

Family

ID=24587168

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16100776A Granted JPS5283074A (en) 1975-12-29 1976-12-27 Semiconductor memory

Country Status (7)

Country Link
US (1) US4037242A (ja)
JP (1) JPS5283074A (ja)
CA (1) CA1095171A (ja)
DE (1) DE2659296A1 (ja)
FR (1) FR2337403A1 (ja)
GB (1) GB1530717A (ja)
NL (1) NL7614537A (ja)

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