JPS5931990B2 - 不揮発性メモリ素子 - Google Patents
不揮発性メモリ素子Info
- Publication number
- JPS5931990B2 JPS5931990B2 JP52049087A JP4908777A JPS5931990B2 JP S5931990 B2 JPS5931990 B2 JP S5931990B2 JP 52049087 A JP52049087 A JP 52049087A JP 4908777 A JP4908777 A JP 4908777A JP S5931990 B2 JPS5931990 B2 JP S5931990B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- substrate
- conductive electrode
- nonvolatile memory
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/686—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection using hot carriers produced by avalanche breakdown of PN junctions, e.g. floating gate avalanche injection MOS [FAMOS]
Landscapes
- Non-Volatile Memory (AREA)
- Electrodes Of Semiconductors (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
この発明は不揮発性メモリ素子、特に電気的に書換え可
能なる不揮発性のメモリ素子に関する。
能なる不揮発性のメモリ素子に関する。
従来、電気的に書換え可能な不揮発性半導体メモリ素子
は種々開発されている。この中には、ＭＮＯＳ構造やＭ
ＡＯＳ構造のメモリと、フローティング・ゲート形メモ
リ等種々あるが、単極性の電圧で選択書換えが可能で、
保持特性が良好でかつ、電気的書換えに必要な電圧力壮
ヒ較的小さくて済むという条件および優れた信頼性を兼
ね備えた不揮発性半導体メモリを構成する事はこれまで
困難であつた。この発明の目的は以上の点を考慮してな
されたもので、単極性の電圧で電気的に書換えが可能な
不揮発性半導体メモリ素子を提供するもので半導体基板
表面上に、絶縁膜を介して設けられたフローテイングゲ
ートヘ電子を注入する手段と、正孔を注入する手段を有
し、前記フローティングゲート中の電荷量によつて不揮
発性の情報を蓄積する不揮発性のメモリ素子に於て、前
記電子を注入する手段への電圧印加と、前記正孔を注入
する手段への電圧印加とが共通の電圧印加端子により行
なわれ、前記フローテイングゲートヘ静電容量結合によ
つてバイアス電位を供給する手段を有し、前記フローテ
ィングゲート中の電荷量を検出する手段を備えたことを
特徴としている。
は種々開発されている。この中には、ＭＮＯＳ構造やＭ
ＡＯＳ構造のメモリと、フローティング・ゲート形メモ
リ等種々あるが、単極性の電圧で選択書換えが可能で、
保持特性が良好でかつ、電気的書換えに必要な電圧力壮
ヒ較的小さくて済むという条件および優れた信頼性を兼
ね備えた不揮発性半導体メモリを構成する事はこれまで
困難であつた。この発明の目的は以上の点を考慮してな
されたもので、単極性の電圧で電気的に書換えが可能な
不揮発性半導体メモリ素子を提供するもので半導体基板
表面上に、絶縁膜を介して設けられたフローテイングゲ
ートヘ電子を注入する手段と、正孔を注入する手段を有
し、前記フローティングゲート中の電荷量によつて不揮
発性の情報を蓄積する不揮発性のメモリ素子に於て、前
記電子を注入する手段への電圧印加と、前記正孔を注入
する手段への電圧印加とが共通の電圧印加端子により行
なわれ、前記フローテイングゲートヘ静電容量結合によ
つてバイアス電位を供給する手段を有し、前記フローテ
ィングゲート中の電荷量を検出する手段を備えたことを
特徴としている。
以上の様に本発明のメモリは、フローテイングゲートヘ
の電子注入手段と正孔注入手段を有す。
の電子注入手段と正孔注入手段を有す。
これらは、共にアバランシエプレークダウンを用いてお
り、電子注入手段として、ｎ＋＋ｐ＋接合を用いる場合
、比較的低電圧での電子注人又は正孔注入が可能である
。電子注入手段への電圧印加と正孔注入手段への電圧印
加とは共通の電圧印加端子により行なわれ、゛ｌ”書込
み（電子注入）と“０゜゛書込み（正孔注入）は、フロ
ーテイングゲートと静電容量結合によりバイアスを供給
するバイアス電圧印加手段によりコントロールする事が
できる。従つて、本発明の不揮発性メモリ素子は、アレ
イ配置した時のメモリ選択書換えが簡単にできるという
特徴を有する。本発明のメモリは、フローテイングゲー
トへの電子注入や正孔注入に、アバランシエブレークダ
ウンを用いており、そのフローテイングゲート下の絶縁
膜を比較的厚くする事も可能となり、良好な保持特性を
実現する事が可能である。以下、本発明を一実施例によ
り図面を用いて説明する。
り、電子注入手段として、ｎ＋＋ｐ＋接合を用いる場合
、比較的低電圧での電子注人又は正孔注入が可能である
。電子注入手段への電圧印加と正孔注入手段への電圧印
加とは共通の電圧印加端子により行なわれ、゛ｌ”書込
み（電子注入）と“０゜゛書込み（正孔注入）は、フロ
ーテイングゲートと静電容量結合によりバイアスを供給
するバイアス電圧印加手段によりコントロールする事が
できる。従つて、本発明の不揮発性メモリ素子は、アレ
イ配置した時のメモリ選択書換えが簡単にできるという
特徴を有する。本発明のメモリは、フローテイングゲー
トへの電子注入や正孔注入に、アバランシエブレークダ
ウンを用いており、そのフローテイングゲート下の絶縁
膜を比較的厚くする事も可能となり、良好な保持特性を
実現する事が可能である。以下、本発明を一実施例によ
り図面を用いて説明する。
第１図は本発明による不揮発性メモリ素子の一実施例を
回路図で示したものである。
回路図で示したものである。
第１図に於て、１はフローテイングゲート、２は電荷注
入電圧印加端子、３は電子注入手段、４は正孔注入手段
、５は静電容量素子を介してフローテイングゲート１へ
バイアス電圧を加えるバイアス電圧印加端子である。６
，７は、１のフローテイングゲート中の電荷量を検出す
る為、１のフローテイングゲート電極の一部をゲートと
する絶縁ゲート形電界効果トランジスタのそれぞれソー
スとドレインである。
入電圧印加端子、３は電子注入手段、４は正孔注入手段
、５は静電容量素子を介してフローテイングゲート１へ
バイアス電圧を加えるバイアス電圧印加端子である。６
，７は、１のフローテイングゲート中の電荷量を検出す
る為、１のフローテイングゲート電極の一部をゲートと
する絶縁ゲート形電界効果トランジスタのそれぞれソー
スとドレインである。
第２図は、本発明の不揮発性メモリ素子の構造の一例を
示すための断面図である。
示すための断面図である。
図に於て、１は半導体基板１００表面上に酸化シリコン
膜１１〜１５を介して設けられた不純物ドープされた多
結晶シリコンよりなるフローテイングゲート電極である
。
膜１１〜１５を介して設けられた不純物ドープされた多
結晶シリコンよりなるフローテイングゲート電極である
。
ここで酸化シリコン膜の代りに他の絶縁膜又は多層の絶
縁膜が用いられてもよい。フローテイングゲート電極と
しては多結晶シリコンの代りにモリブデンその他の導電
性の電極を用いてもよい。基板シリコンとしてはｎ形の
シリコン基板１００が用いられる。この基板濃度は例え
ば１０１５／ｄのものを用いる事ができる。２は、ｐ＋
＋領域である。
縁膜が用いられてもよい。フローテイングゲート電極と
しては多結晶シリコンの代りにモリブデンその他の導電
性の電極を用いてもよい。基板シリコンとしてはｎ形の
シリコン基板１００が用いられる。この基板濃度は例え
ば１０１５／ｄのものを用いる事ができる。２は、ｐ＋
＋領域である。
このｐ＋＋領域２は電荷注入電圧印加端子になつている
。８はｎ＋領域である。
。８はｎ＋領域である。
この２と８のｐ＋＋ｎ＋接合部３で逆方向バイアス電圧
を加えてアバランシエブレークダウンを起す事により、
フローテイングゲート１中に電子を注入する事ができる
。９は、ｐ＋領域である。
を加えてアバランシエブレークダウンを起す事により、
フローテイングゲート１中に電子を注入する事ができる
。９は、ｐ＋領域である。
ｎ＋＋領域１０とのｐ＋ｎ＋８接合部４にて逆方向バイ
アス電圧を加えて、アバランシエブレークダウンを起す
事により、フローテイングゲート〜１中に正孔を注入す
る事がでぎる。ｐ＋３領域２の不純物濃度Ｎ（ｐ＋＋）
とｎ＋領域８の不純物濃度Ｎ（ｎ＋）の間には、Ｎ（ｐ
＋＋）〉〉Ｎ（ｎ＋）の関係が成立する。例えばＮ（ｐ
＋＋）−１０２０ｃＴｎ−３Ｎ（ｎ＋）＝５×１０１６
ｃｍ−３を用いる事ができる。又、ｐ＋領域９の不純物
濃度Ｎ（ｐ＋）とｎ＋８領域１０の不純物濃度Ｎ（ｎ＋
＋）の間には、Ｎ（ｎ＋＋）〉〉Ｎ（ｐ＋）の関係が成
立する。例えばＮ（ｎ＋＋）＝１０２０（７Ｌ−３，Ｎ
（ｐ＋）−５×１０１６ｃｗＬ−３を用いる事ができる
。電子注入手段３および正孔注入手段４上のシリコン酸
化膜１１，１２の厚みは例えば１０００λである。バイ
アス電圧印加手段は例えば図の様にして、フローテイン
グゲート電極１と対向して酸化シリコン膜１４を介して
、ｐ＋＋形拡散領域５を対向電極として設ける事により
設けた静電容量結合により可能である。絶縁膜１４は必
ずしも酸化シリコン膜である必要はなく、窒化シリコン
膜やその他の絶縁膜でもよい。１４としては例えば厚さ
１０００λの酸化シリコン膜を用いる事ができる。
アス電圧を加えて、アバランシエブレークダウンを起す
事により、フローテイングゲート〜１中に正孔を注入す
る事がでぎる。ｐ＋３領域２の不純物濃度Ｎ（ｐ＋＋）
とｎ＋領域８の不純物濃度Ｎ（ｎ＋）の間には、Ｎ（ｐ
＋＋）〉〉Ｎ（ｎ＋）の関係が成立する。例えばＮ（ｐ
＋＋）−１０２０ｃＴｎ−３Ｎ（ｎ＋）＝５×１０１６
ｃｍ−３を用いる事ができる。又、ｐ＋領域９の不純物
濃度Ｎ（ｐ＋）とｎ＋８領域１０の不純物濃度Ｎ（ｎ＋
＋）の間には、Ｎ（ｎ＋＋）〉〉Ｎ（ｐ＋）の関係が成
立する。例えばＮ（ｎ＋＋）＝１０２０（７Ｌ−３，Ｎ
（ｐ＋）−５×１０１６ｃｗＬ−３を用いる事ができる
。電子注入手段３および正孔注入手段４上のシリコン酸
化膜１１，１２の厚みは例えば１０００λである。バイ
アス電圧印加手段は例えば図の様にして、フローテイン
グゲート電極１と対向して酸化シリコン膜１４を介して
、ｐ＋＋形拡散領域５を対向電極として設ける事により
設けた静電容量結合により可能である。絶縁膜１４は必
ずしも酸化シリコン膜である必要はなく、窒化シリコン
膜やその他の絶縁膜でもよい。１４としては例えば厚さ
１０００λの酸化シリコン膜を用いる事ができる。
この静電容量結合は必ずしも、フローテイングゲート電
極と、拡散領域により、それぞれの対向電極が形成され
る構造である必要はなく、例えばフローテイングゲート
電極と絶縁膜を介して設けた金属又は不純物ドープした
多結晶シリコンをそれぞれ対向電極として構成したキヤ
パシタにより構成してもよい。６および７はｐ＋８領域
により構成した、ソース、ドレインである。
極と、拡散領域により、それぞれの対向電極が形成され
る構造である必要はなく、例えばフローテイングゲート
電極と絶縁膜を介して設けた金属又は不純物ドープした
多結晶シリコンをそれぞれ対向電極として構成したキヤ
パシタにより構成してもよい。６および７はｐ＋８領域
により構成した、ソース、ドレインである。
電子又は正孔がフローテイングゲート電極に注入される
事によつて、フローテイングゲート中の電荷量が異なる
電荷量はこのフローテイングゲート電極１の一部をゲー
ト電極として有し、ソース６、ドレイン７を有する絶縁
ゲート形電界効果トランジスタにより読みとる事が可能
である。ゲート酸化シリコン膜１３（他の絶縁膜でもよ
い）の厚みは例えば１０００八である。バイアス電圧印
加手段５の電位を”１゛状態（電子が注入された状態）
でソース、ドレイン間に導通があり、”０”状態（正孔
が注入された状態）でソース、ドレイン間に導通がない
様な電位に設定しておけば、この電界効果トランジスタ
により″１”“０゛を読み出す事ができる。次にこの発
明による一実施例の第２図の不揮発性メモリ素子の４１
１書込みと“０゜″書込みについて説明する。
事によつて、フローテイングゲート中の電荷量が異なる
電荷量はこのフローテイングゲート電極１の一部をゲー
ト電極として有し、ソース６、ドレイン７を有する絶縁
ゲート形電界効果トランジスタにより読みとる事が可能
である。ゲート酸化シリコン膜１３（他の絶縁膜でもよ
い）の厚みは例えば１０００八である。バイアス電圧印
加手段５の電位を”１゛状態（電子が注入された状態）
でソース、ドレイン間に導通があり、”０”状態（正孔
が注入された状態）でソース、ドレイン間に導通がない
様な電位に設定しておけば、この電界効果トランジスタ
により″１”“０゛を読み出す事ができる。次にこの発
明による一実施例の第２図の不揮発性メモリ素子の４１
１書込みと“０゜″書込みについて説明する。
“１゜゛書込み（電子注入）には、バイアス電圧印加手
段のｐ＋＋領域５をＯ（基板電位を基準）にして、２の
電荷注入電圧印加端子の電圧を−３０Ｖとする。この時
、３のｐ＋＋ｎ＋接合部にアバランシエブレイクダウン
耐圧以上の逆バイアスが加わるので、ここでアバランシ
エブレイクダウンを起し、この時発生する高エネルギー
（ホツトな）電子が、１１の酸化シリコン膜のポテンシ
ヤル障壁を越えてフローテイングゲート電極１中に注入
される。
段のｐ＋＋領域５をＯ（基板電位を基準）にして、２の
電荷注入電圧印加端子の電圧を−３０Ｖとする。この時
、３のｐ＋＋ｎ＋接合部にアバランシエブレイクダウン
耐圧以上の逆バイアスが加わるので、ここでアバランシ
エブレイクダウンを起し、この時発生する高エネルギー
（ホツトな）電子が、１１の酸化シリコン膜のポテンシ
ヤル障壁を越えてフローテイングゲート電極１中に注入
される。
この時，＋十領域は−３０Ｖとなつており、ｐ＋＋ｎ＋
接合には濃度の関係でｐ＋４近傍に最も大きな電界が加
わる事になり、さらに酸化シリコン膜を介してフローテ
ィングゲート電極１からの電界成分が加わるのでｐ＋＋
ｎ＋接合のｐ＋＋近傍の半導体表面域でブレークダウン
がより起りやすい状態となる。さらにブレークダウンし
て発生したアバランシエ・プラズマ中の電子は、フロー
テイングゲート電極１からの電界により電子に対する酸
化シリコン膜のポテンシヤル障壁が低くなり、よりフロ
ーテイングゲー口中に注入され易い状態になる。他方、
４のｐ＋ｎ＋１接合にも大きな逆バイアス電圧が加わる
が、この時は、フローテイングゲート電極へのバイアス
電圧が０Ｖであり、ｐ＋ｎ＋８接合には濃度の関係でｎ
＋８領域近傍に最も大きな電界が加わるがｎ＋１領域の
電位は０Ｖであり、フローテイングゲートとこの領域間
には大きな電位差がなく、表面域でのアバランシエブレ
ークダウンがエンハンスされない状態であり、又、アバ
ランシエブレイクダウンで発生した正孔も入りにくい状
態になつている。以上により、電子の注入が起り、正孔
の注入は抑えられるので、゛１”書込み（電子注入）が
可能である。
接合には濃度の関係でｐ＋４近傍に最も大きな電界が加
わる事になり、さらに酸化シリコン膜を介してフローテ
ィングゲート電極１からの電界成分が加わるのでｐ＋＋
ｎ＋接合のｐ＋＋近傍の半導体表面域でブレークダウン
がより起りやすい状態となる。さらにブレークダウンし
て発生したアバランシエ・プラズマ中の電子は、フロー
テイングゲート電極１からの電界により電子に対する酸
化シリコン膜のポテンシヤル障壁が低くなり、よりフロ
ーテイングゲー口中に注入され易い状態になる。他方、
４のｐ＋ｎ＋１接合にも大きな逆バイアス電圧が加わる
が、この時は、フローテイングゲート電極へのバイアス
電圧が０Ｖであり、ｐ＋ｎ＋８接合には濃度の関係でｎ
＋８領域近傍に最も大きな電界が加わるがｎ＋１領域の
電位は０Ｖであり、フローテイングゲートとこの領域間
には大きな電位差がなく、表面域でのアバランシエブレ
ークダウンがエンハンスされない状態であり、又、アバ
ランシエブレイクダウンで発生した正孔も入りにくい状
態になつている。以上により、電子の注入が起り、正孔
の注入は抑えられるので、゛１”書込み（電子注入）が
可能である。
次に゛０゛書込み（正孔注入）には、バイアス電圧印加
手段のｐ＋８領域５を−３０Ｖにして２の電荷注入電圧
印加端子の電圧を−３０Ｖとする。
手段のｐ＋８領域５を−３０Ｖにして２の電荷注入電圧
印加端子の電圧を−３０Ｖとする。
今、バイアス電圧印加手段のキヤパシタンスの大きさは
、基板との間の浮遊容量をまとめた部分に比して十分大
きいとする。例えばバイアス電圧印加手段のｐ＋８領域
５に−３０Ｖを印加すると、静電容量分割により、−２
５Ｖの電圧変化がフローテイングゲート電圧に起るもの
とする。この時、ｐ＋＋ｎ＋接合３では、大きな逆バイ
アス電圧は加わるがフローテイングゲート電圧がｐ＋＋
２電圧とほぼ同じになつてゲート電極からの電界による
半導体表面付近でのアバランシエ・ブレイクダウンのエ
ンハンスはない。
、基板との間の浮遊容量をまとめた部分に比して十分大
きいとする。例えばバイアス電圧印加手段のｐ＋８領域
５に−３０Ｖを印加すると、静電容量分割により、−２
５Ｖの電圧変化がフローテイングゲート電圧に起るもの
とする。この時、ｐ＋＋ｎ＋接合３では、大きな逆バイ
アス電圧は加わるがフローテイングゲート電圧がｐ＋＋
２電圧とほぼ同じになつてゲート電極からの電界による
半導体表面付近でのアバランシエ・ブレイクダウンのエ
ンハンスはない。
他方、ｎ＋＋。十接合４では、大きな逆バイアス電圧が
加わり、さらにｎ＋＋領域と、フローテイングゲート電
極１の間の電位差に伴う、ｎ＋＋ｐ＋接合部４の半導体
表面域付近での電界によるアバランシエブレイクダウン
のエンハンスがあり、さらにこの電界により正孔に対す
る酸化シリコン膜のポテンシヤル障壁が低くなるので正
孔の注入が起り易くなる。こうして、正孔の注入が起り
、電子の注入が抑えられるので゛０゛書込み（正孔注入
）が可能である。以上の様に本発明を用いればバイアス
電圧印加手段５と電荷注入電圧印加端子２の２つをコン
トロールするだけで不揮発性メモリの１１゛′ ６０”
の書換えが可能になる。
加わり、さらにｎ＋＋領域と、フローテイングゲート電
極１の間の電位差に伴う、ｎ＋＋ｐ＋接合部４の半導体
表面域付近での電界によるアバランシエブレイクダウン
のエンハンスがあり、さらにこの電界により正孔に対す
る酸化シリコン膜のポテンシヤル障壁が低くなるので正
孔の注入が起り易くなる。こうして、正孔の注入が起り
、電子の注入が抑えられるので゛０゛書込み（正孔注入
）が可能である。以上の様に本発明を用いればバイアス
電圧印加手段５と電荷注入電圧印加端子２の２つをコン
トロールするだけで不揮発性メモリの１１゛′ ６０”
の書換えが可能になる。
以上の通り、本発明によれば電子注入手段への電圧印加
と、正孔注入手段への電圧印加とは共通の電圧印加端子
により、行われ、”１゜゛書込み（電子注入）と、“０
゛書込み（正孔注入）は、バイアス印加手段と、電荷注
入電圧印加端子への電圧の印加のみでコントロールでき
る。
と、正孔注入手段への電圧印加とは共通の電圧印加端子
により、行われ、”１゜゛書込み（電子注入）と、“０
゛書込み（正孔注入）は、バイアス印加手段と、電荷注
入電圧印加端子への電圧の印加のみでコントロールでき
る。
従つて、本発明の不揮発性メモリ素子は、アレイ配置し
た時のメモリ選択書換えが簡単にできるという特徴を有
する。本発明のメモリ素子は、フローテイングゲートへ
の電子注入や正孔注入にアバランシエ・ブレークダウン
を用いており、そのフローテイングゲート電極下の絶縁
膜厚を比較的厚くする事も可能となり、良好な書込特性
と、保持特性を実現する事ができる。上記実施例におい
てはｐチヤネル構造の場合を説明したが、これはｎチヤ
ネル構造を用いても同様に実施できる。
た時のメモリ選択書換えが簡単にできるという特徴を有
する。本発明のメモリ素子は、フローテイングゲートへ
の電子注入や正孔注入にアバランシエ・ブレークダウン
を用いており、そのフローテイングゲート電極下の絶縁
膜厚を比較的厚くする事も可能となり、良好な書込特性
と、保持特性を実現する事ができる。上記実施例におい
てはｐチヤネル構造の場合を説明したが、これはｎチヤ
ネル構造を用いても同様に実施できる。
即ちｐ形を全てｎ形とおき換え、電子と正孔を置き換え
、電圧の極性をおきかえ、“１゛と“０”を置き換えれ
ばｎチヤネル構造を用いても本発明は全く同様に構成で
きる。さらに、上記実施例では、フローテイングゲ一ト
中の電荷量を検出する手段として、フローテイングゲー
ト電極の一部をゲート電極とする絶縁ゲート形電界効果
トランジスタを用いた場合を述べたが、必ずしも、絶縁
ゲート形の電界効果トランジスタを用いる必要はない。
、電圧の極性をおきかえ、“１゛と“０”を置き換えれ
ばｎチヤネル構造を用いても本発明は全く同様に構成で
きる。さらに、上記実施例では、フローテイングゲ一ト
中の電荷量を検出する手段として、フローテイングゲー
ト電極の一部をゲート電極とする絶縁ゲート形電界効果
トランジスタを用いた場合を述べたが、必ずしも、絶縁
ゲート形の電界効果トランジスタを用いる必要はない。
例えば、フローテイングゲート電極を一方の電極として
、半導体表面を対向電極として用いた、静電容量素子を
電荷量検出手段としてもよく、又、電荷転送素子を電荷
量検出手段として用いてもよい。
、半導体表面を対向電極として用いた、静電容量素子を
電荷量検出手段としてもよく、又、電荷転送素子を電荷
量検出手段として用いてもよい。
第１図は、本発明の一実施例を説明するための回路図、
第２図は本発明による不揮発性メモリ素子の一実施例を
説明するための断面図である。
第２図は本発明による不揮発性メモリ素子の一実施例を
説明するための断面図である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面部の１導電型の第１領域と、この
第１領域に隣接して前記基板の表面部に形成され前記第
１領域より不純物濃度が高くかつ反対導電型の第２領域
と、前記基板の表面部に形成される反対導電型の第３領
域と、この第３領域に隣接して前記基板の表面部に形成
され前記第３領域より不純物濃度が高くかつ１導電型の
第４領域と、前記基板の表面部上に形成される絶縁膜と
、この絶縁膜上に形成される導電性電極と、前記第２及
び第３領域に共通の電圧を印加する手段と、前記導電性
電極に容量を介して異なる値の電圧を印加し、前記導電
性電極に前記基板の表面部より電子及び正孔を選択的に
注入せしめる手段と、前記導電性電極中の電荷量を検出
する手段とを具備した不揮発性メモリ素子。 ２ 前記導電性電極中の電荷量を検出する手段は、前記
導電性電極をゲートとし、前記導電性電極下に絶縁膜介
して存在する前記基板の表面領域を狭む前記基板と反対
導電型の一対の領域を各々ソース及びドレインとする絶
縁ゲート型電界効果トランジスタであることを特徴とす
る特許請求の範囲第１項記載した不揮発性メモリ素子。 ３ 前記容量は、前記導電性電極とこの電極から絶縁膜
を介して、前記基板の表面領域に形成されかつ前記基板
とは反対導電型の領域との間の静電容量であることを特
徴とする特許請求の範囲第１項に記載した不揮発性メモ
リ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52049087A JPS5931990B2 (ja) | 1977-04-30 | 1977-04-30 | 不揮発性メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52049087A JPS5931990B2 (ja) | 1977-04-30 | 1977-04-30 | 不揮発性メモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53135286A JPS53135286A (en) | 1978-11-25 |
| JPS5931990B2 true JPS5931990B2 (ja) | 1984-08-06 |
Family
ID=12821304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52049087A Expired JPS5931990B2 (ja) | 1977-04-30 | 1977-04-30 | 不揮発性メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931990B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057185A (ja) * | 1973-09-17 | 1975-05-19 | ||
| JPS51120679A (en) * | 1975-04-16 | 1976-10-22 | Agency Of Ind Science & Technol | Semiconductive non-volatile memory element |
| US4037242A (en) * | 1975-12-29 | 1977-07-19 | Texas Instruments Incorporated | Dual injector, floating gate MOS electrically alterable, non-volatile semiconductor memory device |
-
1977
- 1977-04-30 JP JP52049087A patent/JPS5931990B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53135286A (en) | 1978-11-25 |
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