JP4159741B2 - 電気的に消去可能なメモリデバイス - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体メモリに関し、特にEEPROMに関する。
【0002】
【従来の技術】
非揮発性メモリは、電源が切られた後もその内容を保持するために、様々な製品で用いられている。EEPROMは内容を消去し、別のデータを記憶できる非揮発性のメモリである。一般的なEEPROMはメモリセルのアレイを有し、各メモリセルはフローティングゲートとその上に形成された制御ゲートとを有する。このフローティングゲートは、半導体基板上に離間して形成されたソース領域とドレイン領域との間に規定されたチャネルの上に配置されている。絶縁層がチャネルとフローティングゲートの上に、そしてフローティングゲートと制御ゲートの上に配置されている。ある種のメモリセルの構造は、積層型のゲート配列であり、制御ゲートはフローティングゲートの上に直接形成されている。別の種類のメモリセルの構造は分離型のゲート配列であり、制御ゲートはフローティングゲートの上に伸び、且つ、トランジスタのチャネルの一部の上にフローティングゲートに隣接して横方向に伸びている。
【0003】
この積層型と分離型のゲート配列の不利な点は、それらは標準のCMOSプロセスを用いて製造することが出来ない点である。これは1回のポリシリコン堆積ステップを用いて標準のCMOSプロセスでよいが、積層型と分離型のゲート配列は、フローティングゲートと制御ゲート用には2回のポリシリコン堆積ステップを必要とするからである。
【0004】
制御ゲートと単一のポリシリコン層で形成されたフローティングゲートを具備したCMOS EEPROMは、米国特許第5,886,376号と文献(A Single Poly EEPROM Cell Structure For Use In Standard CMOS Process;著者Ohsaki et al.,IEEE Journal of Solid-State Circuits,Vol.29,NO.3,March 1994)に開示されている。ここに開示された単一のポリ層のメモリセルは、隣接して配置されたNMOSトランジスタとPMOSトランジスタを有する。NMOSトランジスタとPMOSトランジスタにおいて共通のポリシリコンゲートは、フローティングゲートとして機能し、PMOSトランジスタの上の領域は、メモリセルの制御ゲートとして機能する。
【0005】
しかし、前掲の特許と文献に開示された単一ポリ層のメモリセルを消去する際には2つの問題がある。フローティングゲートの電荷を消去する1つのアプローチは、高い消去用の電圧を離間したソース領域とドレイン領域にかけること、及び、NMOSトランジスタを接地しながらPMOSトランジスタのn型ウェルにかけることが必要である。ゲートのキャパシタンス比率、即ちPMOSトランジスタのゲートのキャパシタンス対NMOSトランジスタのゲートのキャパシタンスの比率は、1よりも遙かに大きく、高い消去用の電圧はn型ウェルとp型ウェルの接合部破壊電圧に近づく。例えば、これは0.25ミクロン技術に対しては、13−15ボルトである。ウェル即ちタブの破壊電圧は、デバイスの信頼性及びデータの保持能力を低下させる。
【0006】
フローティングゲートの電荷を消去する別なアプローチは、PMOSトランジスタを接地しながらNMOSトランジスタの離間したソース領域とドレイン領域に高い消去用電圧をかけることが必要である。ゲートのキャパシタンス比率によっては、この高い消去用電圧は、PMOSトランジスタの接合部破壊電圧に近づき、通常これは、0.25ミクロン技術に対しては7−9ボルトである。消去中にドレイン電圧が接合部破壊電圧に近づくとホールがフローティングゲートに注入され、その結果デバイスの信頼性とデータの保持能力が下がる。
【0007】
【発明が解決しようとする課題】
本発明の目的は、消去可能なメモリデバイスとデバイスの信頼性及びデータの保持能力を低下させることなくデバイス内のメモリセルを消去する方法を提供することである。
【0008】
【課題を解決するための手段】
本発明によれば、基板と基板内に形成されたメモリセルを有する電気的に消去可能なメモリデバイスが提供できる。本発明のメモリセルは、請求項1に記載した特徴を有する。即ち、基板と基板内に形成された複数のメモリセルとを有し、メモリセルは、基板内に第1導電型の第1領域と、第1領域内で離間して配置されたソース領域とソース領域とドレイン領域と、ソース領域とドレイン領域の間に形成されたチャネル上の上に形成されたゲートとを有する第1MOSトランジスタと、基板内で第1領域に横方向で隣接して形成された第2導電型の第2領域と、第2領域の上に形成された第1電極と、それらの間に形成された絶縁層と、第2領域内に形成され第2電極を形成する第1導電型の第3領域とを有するキャパシタと、第1MOSトランジスタのゲートと、キャパシタの第1電極とが接続されてフローティングゲートを構成し、第2領域が制御ゲートとして機能し、第1MOSトランジスタのソース領域とドレイン領域に第1極性の第1基準電圧をかけ、第2極性の第2基準電圧を第1領域にかけ、第2極性の第3基準電圧を第3領域に印加して、メモリセルの少なくとも1つを選択的に消去する消去回路とを有し、第1MOSトランジスタの接合部破壊電圧以上の電圧がかからない。言い換えると、メモリセルのフローティングゲートと制御ゲートは、CMOSプロセスの間の単一ポリ層堆積ステップで形成される。
【0009】
第1と第2の基準電圧が第1MOSトランジスタにバイアスをかけ、その結果、選択されたメモリセルを消去する第3基準電圧が第1MOSトランジスタの接合部破壊を引き起こすことはない。言い換えると、第1MOSトランジスタにかけられるバイアス電圧により、フローティングゲートの電荷を消去するためにメモリセルにかけられる消去用電圧を低下させる。更にまた、バイアス電圧が第1MOSトランジスタに印加された場合には、データを消去するのに必要な時間が大幅に短くなる。この本発明の特徴は、ゲートのキャパシタンス比率、即ち、キャパシタのキャパシタンス対第1MOSトランジスタのゲートのキャパシタンスの比率が1以上の時に特に利点がある。
【0010】
さらに本発明は、請求項2に記載した特徴を有する。即ち、第1基準電圧の絶対値は、7ボルト以下である。さらに請求項3に記載した特徴を有する。即ち、第2基準電圧の絶対値は、0−2ボルトの範囲内である。 請求項4に記載した特徴を有する。即ち、第3基準電圧の絶対値は、3−7ボルトの範囲内である。電気的に消去可能なメモリデバイスの技術サイズに応じて、第3基準電圧は、第1MOSトランジスタの接合部破壊が第1基準電圧と第2基準電圧により引き起こされないようなものとなる。本発明は、請求項8に記載された特徴を有する。即ち、第1導電型は、P型で、第2導電型は、N型である。
【0011】
本発明の他の態様は、電気的に消去可能なメモリデバイス内の単一ポリ層メモリセルを消去する方法を提供する。本発明は、請求項22記載した特徴を有する。即ち、電気的に消去可能なメモリデバイス内の単一ポリ層メモリセルを消去する方法において、第1極性の第1基準電圧を、単一ポリ層のメモリセルの第1導電型の第1領域内の第1MOSトランジスタの離間したソース領域とドレイン領域に印加するステップと、第2極性の第2基準電圧を第1領域に印加するステップと、第2極性の第3基準電圧を第1領域に横方向で隣接する第2領域内のキャパシタの電極に印加するステップとを有する。
【0012】
本発明は、請求項23に記載した特徴を有する。即ち、第1基準電圧と第2基準電圧が第1MOSトランジスタにバイアスをかけ、その結果単一ポリ層のメモリセルを消去するための第3基準電圧は、第1MOSトランジスタの接合部破壊を引き起こさない。
【0013】
【発明の実施の形態】
図1に本発明の電気的に消去可能なメモリデバイス10を示す。電気的に消去可能なメモリデバイス10は基板12と基板12内に形成された複数のメモリセルを有するが、1つのメモリセル14のみを同図では示している。メモリセル14は基板12内に第1導電型の第1領域16を有する。この実施例においては、第1領域16はN型である。第1MOSトランジスタ18が第1領域16内に形成され、ソース領域20とドレイン領域22を有し、その間にチャネル24が形成され、且つ、チャネル24の上に第1領域16を有する。絶縁層即ちゲート酸化物層28がゲート26とチャネル24を分離している。ゲート酸化物層28の厚さは、5−12nmである。
【0014】
電気的に消去可能なメモリデバイス10はさらに基板12内に第1領域16に横方向に隣接して、第2導電型の第2領域30を有する。この実施例においては、第2領域30はP型である。第1電極34を有するキャパシタ32が第2領域30の上に形成され、そして絶縁層即ち酸化物層36がそれらの間に形成される。キャパシタ32の第2電極は、第1導電型の少なくとも1つの第3領域38により第2領域30内に形成される。第1MOSトランジスタ18のゲート26とキャパシタ32の第1電極34は、接続されてフローティングゲート40を形成し、第2領域30は制御ゲートとして機能する。
【0015】
本発明のメモリデバイスは、特定の電圧を供給することによりメモリセルの少なくとも1つを選択的に消去する消去回路を有する。この消去回路は3種類の電圧ソースとスイッチ42a−42cで示されている。これらの電圧ソースは、オンチップあるいは外部回路、あるいはそれらの組み合わせで得られる。外部入力ピンが集積回路パッケージ内に具備され、外部電圧を取り入れるために集積回路のそれぞれのパッドに接続されている。
【0016】
ここに示された実施例においては、スイッチ42a−42cが消去状態として示されている。従って、負の第1基準電圧が第1MOSトランジスタ18のソース領域20,ドレイン領域22に第1電圧ソースとスイッチ42aにより与えられる。この第1基準電圧が7ボルト以下の絶対値を有する。
【0017】
第2基準電圧が第1領域16に第2電圧ソースとスイッチ42bにより与えられる。この第2基準電圧の絶対値は、0−2ボルトの範囲である。第1領域16内に第1領域に対し第2基準電圧を与えるN+領域44が形成されている。さらに正の第3基準電圧が第2領域30内の第3領域38に、第3電圧ソースとスイッチ42cにより与えられる。第3基準電圧の絶対値は、3−7ボルトの範囲である。当業者は、様々な半導体領域を逆にしたり、或いは電圧ソースの極性を逆にすることも可能である。
【0018】
電気的に消去可能なメモリデバイス10は、それぞれの電圧ソースとスイッチ42a−42cからプログラム電圧P1−P3と読みとり電圧R1−R3を供給することが出来る。従ってこれらの電圧と関連する回路部分の説明は割愛する。
【0019】
本発明の重要な特徴によれば、第1と第2の基準電圧が第1MOSトランジスタ18にバイアスをかけて、その結果メモリセル14を消去する第3の基準電圧は、第1MOSトランジスタの接合部破壊を引き起こすことはない。言い換えると、第1MOSトランジスタ18に加えられたバイアス電圧により、フローティングゲート40の電荷を取り除くためにメモリセル14に加えられる消去電圧を低下させることが出来る。更にまた、バイアス電圧が第1MOSトランジスタ18に加えられるとデータを消去するのに必要な時間は、図2に示すように大幅に低下する。
【0020】
図2のグラフを参照するに、メモリセル14に対する必要な消去電圧と消去時間との関係を第1MOSトランジスタ18のソース領域20,ドレイン領域22にかかる様々なバイアス電圧レベルについて次に議論する。例えば、−2ボルトが図2の点50で示されるようにソース領域20,ドレイン領域22にかけられたときには、5.6ボルトの消去電圧が消去時間が10秒にする場合に必要である。−3ボルトが点52に示すようにソース領域20,ドレイン領域22にかけられたときには、5.5ボルトの消去電圧が消去時間を7秒とするために必要である。同様に、−5ボルトが54に示すようにソース領域20,ドレイン領域22にかけられたときには、5.5ボルトの消去電圧が消去時間を1秒とするために必要である。
【0021】
第1MOSトランジスタ18のソース領域20,ドレイン領域22にかけられる負のバイアス電圧がさらに絶対値が大きな負の値になる場合には、第1MOSトランジスタ18を導通するのに必要な電圧、そしてそれ故にフローティングゲート40の電荷を消去する電圧は低下する。斯くして第1MOSトランジスタ18の接合部破壊を引き起こすことなくメモリセル14を消去できるが、その理由は、第1MOSトランジスタ18にバイアスをかけた結果必要とされる電圧が低下するからである。この本発明の特徴は、特にキャパシタンス比率、即ちキャパシタ32のキャパシタス対第1MOSトランジスタ18のゲート26のキャパシタンスの比率が1以上の時に重要である。第1MOSトランジスタ18にバイアスをかけることなくメモリセル14を消去するのに必要な高い消去電圧が第1MOSトランジスタ18の接合部破壊電圧(0.25ミクロン技術に対しては7−9ボルト)に近づく。消去中に接合部破壊電圧に近づいたドレイン電圧は、ホールをフローティングゲートに注入し、斯くして、デバイスの信頼性とデータの保持能力を低下させる。
【0022】
本発明の別の特徴は、電気的に消去可能なメモリデバイス10内の単一ポリ層のメモリセル14を消去する方法である。本発明の方法は、(A)単一ポリ層のメモリセル14の第1導電型の第1領域16内の第1MOSトランジスタ18のソース領域20,ドレイン領域22に第1極性の第1基準電圧を供給するステップと、(B)第1領域に第2極性の第2基準電圧を供給するステップと、(C)第1領域に横方向で隣接する第2領域内のキャパシタ32の第1MOSトランジスタ18に第2極性の第3基準電圧を供給するステップを含む。
【0023】
第1基準電圧と第2基準電圧が第1MOSトランジスタ18にバイアスをかけ、その結果単一ポリ層のメモリセル14を消去する第3基準電圧は、第1MOSトランジスタ18の接合部破壊を引き起こすことはない。
【図面の簡単な説明】
【図1】本発明によるEEPROMの単一ポリメモリセルと消去回路の断面図。
【図2】様々なバイアス電圧に対する図1の単一ポリメモリセルの消去電圧と消去時間との関係を表すグラフ。
【符号の説明】
10 電気的に消去可能なメモリデバイス
12 基板
14 メモリセル
16 第1領域
18 第1MOSトランジスタ
20 ソース領域
22 ドレイン領域
24 チャネル
26 ゲート
28 ゲート酸化物層
30 第2領域
32 キャパシタ
34 第1電極
36 酸化物層
38 第3領域
40 フローティングゲート
42 スイッチ
44 N+領域
Claims (8)
- (1)基板、
(2)前記基板内に形成された複数のメモリセルとを有し、
前記メモリセルの各々は、
(A)前記基板内に形成された第1導電型の第1領域と、
(B)前記第1領域内で離間して配置されたソース領域とドレイン領域と、前記ソース領域とドレイン領域の間のチャネル上に形成されたゲートとを有する第1MOSトランジスタと、
(C)前記基板内で前記第1領域に横方向で隣接して形成された第2導電型の第2領域と、
(D)前記第2領域の上に形成された第1電極と、それらの間に形成された絶縁層と、前記第2領域内に形成され第2電極を構成する第1導電型の第3領域とを有するキャパシタであって、
前記第1MOSトランジスタのゲートと、前記キャパシタの第1電極とが接続されてフローティングゲートを構成し、
(3)前記第1MOSトランジスタのソース領域とドレイン領域に第1極性の第1基準電圧をかけ、前記第1極性と逆の第2極性の第2基準電圧を前記第1領域にかけ、前記第2極性の第3基準電圧を前記第3領域にかけ、前記メモリセルの少なくとも1つを選択的に消去するように適合された消去回路であって、前記第1MOSトランジスタの接合部破壊電圧以上の電圧がかからないようになっている消去回路とを有し、
ここで、前記第1導電型がN型の場合は、前記第2導電型がP型、前記第1極性が負、および前記第2極性が正であり、ならびに
前記第1の導電型がP型の場合は、前記第2導電型がN型、前記第1極性が正、および前記第2極性が負である、ようになっていることを特徴とする電気的に消去可能なメモリデバイス。 - (1)基板、
(2)前記基板内に形成された複数の単一ポリ層メモリセルとを有する電気的に消去可能なメモリデバイスにおいて、
(A)前記基板内の第1導電型を有する第1領域内に形成され、離間して配置されたソース領域とドレイン領域を有する第1MOSトランジスタと、
(D)前記基板内の第2導電型を有する第2領域の上に形成された第1電極と、それらの間に形成された絶縁層と、前記第2領域内に規定され第2電極を形成する第1導電型を有する第3領域とを有するキャパシタと、
(3)前記第1MOSトランジスタのソース領域とドレイン領域に第1極性の第1基準電圧をかけ、前記第1極性と逆の第2極性の第2基準電圧を前記第1領域にかけ、第2極性の第3基準電圧を前記第3領域に印加して、前記単一ポリ層のメモリセルの少なくとも1つを選択的に消去するように適合された消去回路からなり、
ここで、前記第1導電型がN型の場合は、前記第2導電型がP型、前記第1極性が負、および前記第2極性が正であり、
前記第1の導電型がP型の場合は、前記第2導電型がN型、前記第1極性が正、および前記第2極性が負であり、
前記第1MOSトランジスタのソース領域とドレイン領域がそれらの間にチャネルを規定し、
前記第1MOSトランジスタは、前記チャネル上にゲートを有し、ならびに
前記第1MOSトランジスタのゲートと前記キャパシタの第1電極とは接合されてフローティングゲートを形成する、ことを特徴とする電気的に消去可能なメモリデバイス。 - 前記第1基準電圧と第2基準電圧が前記第1MOSトランジスタにバイアスをかけ、その結果単一ポリ層のメモリセルを消去するための第3基準電圧は、前記第1MOSトランジスタの接合部破壊を引き起こさないことを特徴とする請求項2記載のデバイス。
- 前記第2領域は、前記第1領域と横方向で接していることを特徴とする請求項2記載のデバイス。
- 前記第1基準電圧の絶対値は、7ボルト以下であり、
前記第2基準電圧の絶対値は、0−2ボルトの範囲内であり、
前記第3基準電圧の絶対値は、3−7ボルトの範囲内であり、
前記メモリデバイスは、EEPROMデバイスであり、
前記消去回路は、一時にメモリセルグループを消去するためにメモリセルのグループに接続され、
前記第1導電型は、P型で、第2導電型は、N型であり、
前記消去回路は、外部ソースから電圧を受領する少なくとも1つの入力を有することを特徴とする請求項2記載のデバイス。 - 請求項1−5に記載されたデバイスの消去方法において、
(A)第1極性の第1基準電圧を、前記単一ポリ層のメモリセルの第1導電型の第1領域内の第1MOSトランジスタの離間したソース領域とドレイン領域に印加するステップと、
(B)前記第1極性と逆の第2極性の第2基準電圧を、第1領域に印加するステップと、
(C)第2極性の第3基準電圧を、第1領域に横方向で隣接する第2導電型を有する第2領域内のキャパシタの前記第1導電型を有する電極に印加するステップと
ここで、前記第1導電型がN型の場合は、前記第2導電型がP型、前記第1極性が負、および前記第2極性が正であり、ならびに
前記第1の導電型がP型の場合は、前記第2導電型がN型、前記第1極性が正、および前記第2極性が負である、ことを特徴とするデバイスの消去方法。 - 前記第1基準電圧と第2基準電圧が前記第1MOSトランジスタにバイアスをかけ、その結果単一ポリ層のメモリセルを消去するための第3基準電圧は、前記第1MOSトランジスタの接合部破壊を引き起こさない
ことを特徴とする請求項6記載のデバイスの消去方法。 - 前記第1基準電圧の絶対値は、7ボルト以下であり、
前記第2基準電圧の絶対値は、0−2ボルトの範囲内であり、
前記第3基準電圧の絶対値は、3−7ボルトの範囲内であり、
前記メモリデバイスは、EEPROMデバイスであり、
単一ポリ層メモリセルのグループが、一時に消去され、
前記第1導電型はP型で、第2導電型はN型であることを特徴とする請求項6に記載のデバイスの消去方法。
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