JPH0343792B2 - - Google Patents
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Description
本発明は、不揮発性半導体メモリ装置に関し、
更に詳細には、基板に１つの電極が形成されてい
るコンパクトなセル内にゲートと電極の４層を利
用した不揮発性MOSフローテイング・ゲート・
メモリ装置に関する。 データ処理システムでは、情報を蓄積するメモ
リ装置及びメモリ方法は非常に重要である。半導
体技術に関して実用的な面で長い間問題になつて
いる事は、最も一般的な半導体メモリ素子が揮発
性である、即ち、電力が取り除かれるとメモリ内
容が失なわれるということである。そして、半導
体メモリ回路に電気的変更性と共に不揮発性を与
えるための多くの構成が提案されそして実証され
てきた。しかし、実用上の困難性、例えば、素子
の寿命中有効な消去／書き込みサイクルの回数が
制限されること、メモリによる記憶時間及び動作
上の制約が、容易に使用し、又は記憶されたデー
タの電気的変更を行うことを制限することによ
り、フローテイング・ゲート構造を有する不揮発
性半導体の利用が制限される傾向にあつた。この
点からMOSフローテイング・ゲート構造に基づ
くデバイスが不揮発性のプログラム可能なメモリ
構造に従来採用されていた。そのようなデバイス
は導電材料から成るフローテイング・ゲート・ア
イランド（島）を使用し、その島はサブストレー
ト（基板）から電気的に絶縁されるが、基板と容
量的に結合してフローテイング・ゲートの電荷の
状態をセンス（感知）するMOSトランジスター
のゲートを形成する。そのフローテイング・ゲー
トに電荷が有るか、無いかによつて、このMOS
トランジスタが２進数の「１」又は「０」の記憶
に対する導通状態（「オン」）又は不導通状態
（「オフ」）に置かれる。フローテイング・ゲート
からの電荷の除去及び導入の各種手段が上述の如
きメモリに使用されてきた。電荷はホツト・エレ
クトロン注入及び／又はいわゆる「トンネル」機
構を使用してフローテイング・ゲートに導入され
得る。ここで「トンネル」の用語は、導体の表面
から近接の絶縁物にエネルギ障壁をこえて電子が
放出することも含む広い意味で使用している。電
荷がいつたん絶縁されたフローテイング・ゲート
に入ると、フローテイング・ゲートはそこからの
放電の障壁として作用する絶縁物によつて完全に
取り囲まれているので、その電荷はゲートに永久
的にトラツプされる。しかし、その電荷も、放射
線（紫外線、Ｘ線）への露出、アバランシエ注
入、又はトンネル効果によつてフローテイング・
ゲートから除去することができる。 フローテイング・ゲート及び基板から、そして
それらへの電荷の移動のために各種のデバイス構
成が従来利用された。その例として、フローマン
−ベントチコースキー（Frohmann−
Bentchkow−sky）の「完全デコード化2048ビツ
ト・プログラマブルMOS−ROM」（Ａ Fully−
Decodcd2048−Bit Electrically Programmable
MOS−ROM）（IEEE International Solid
State Circuits Conference、ダイジエスト1971、
ページ80〜81）、米国特許第3660819号及び米国特
許第3996657号がある。しかし、これらのデバイ
スでは、プログラム電流のほんの一部だけが比較
的厚い酸化膜（例えば1000オングストローム）を
通してフローテイング・ゲートに移動して有効と
なるために、フローテイング・ゲートへの電子の
書き込み（プログラミング）中には多くの電流を
流す必要がある。別の技術によれば、正確に決め
られた厚さ（約50〜200オングストローム）の非
常に薄い酸化膜を使用してフローテイング・ゲー
トを基板のプログラミング端子から分離してい
る。この例には、イー・ハーリ（E.Harari）の
「256ビツト不揮発性スタテイツクRAM」（A256
−Bit Nonvolatile Static RAM）（IEEE
International Solid State Circuits
Conference、ダイジエスト1978、ページ109）、
米国特許第3500142号、及びW.S.ジヨンソン
（Johnson）等の「消去可能16Kb不揮発性メモ
リ」（Ａ 16Kb Electrically Erasable
Nonvolatile Memory）（International Solid
State Circuits Conference、ダイジエスト1980、
ページ152〜153）がある。電荷は比較的薄い（50
〜200オングストローム）酸化膜を通して双方向
とも同じにフローテイング・ゲート素子から、そ
してそこへと「トンネル」し、その方向は電界ベ
クトルによつて決められる。トンネル酸化膜の双
方向対称という特性から、不揮発性セルがそのメ
モリ内容を失う可能性があるという「妨害」
（disturb）の問題を有する。特に、妨害の問題の
例として、読み出しサイクルが制限され、そして
セル・メモリ内容が近接セル動作によつて影響を
受けるということがある。更に、非常に薄い酸化
物層を正確な厚さにコントロールして信頼性をも
つて製造することは難しく、また、大規模生産に
おいて電気的特性を維持することは困難である。 多結晶シリコン（polysilicon）の多層間のト
ンネル強化は、不揮発性素子の基本であり、その
ようなトンネル強化を利用した各種半導体デバイ
スが提案されている。例えば、デイマリア及びケ
ル（Dimaria and Kerr）の「多結晶シリコンか
ら成長した酸化物の接触効果及び高導電性」
（Interface Effects and High Conductivity in
Oxides Grown from Polycrystalline Silicon）
（Applied Physics Letters、1975年11月、ページ
505〜507）、アンダーセン及びケル（Andersen
and Kerr）の「多結晶シリコン内の酸化物にお
ける導電性の表面の凹凸メカニズムの証明）
（Evidence for Surface Asperity Mechanism
of Conductivity in Oxides Grown in
Polycrystalline Silicon）（J.Applied Physics、
1977年11月、Vol.48、No.11、ページ4834〜4836）、
米国特許第4099196号、ベレンガ（Berenga）等
の「E2PROMテレビ・シンセサイザー
（E2PROM TV Synthesizer）（IEEE
International Solid State Circuits
Conference、1978年、ページ196〜197）がある。
これらの強化トンネルによれば、従来のプログラ
ム電圧を使用して比較的厚い酸化膜でもトンネル
素子を分離することができる。しかし、このよう
な不揮発性半導体メモリでもまだ種々の欠点を有
し、改良したフローテイング・ゲート半導体デバ
イスが求められている。その点に関して、従来の
フローテイング・ゲート・メモリはフローテイン
グ・ゲートを充電しそして放電させるために比較
的高い電圧及び電流を使用する。そのような電圧
及び電流によつて絶縁や設計が難しく、メモリ・
デバイスと結合する集積回路素子が制限され、ま
た、セル・アレイ内で近接するメモリ・セルにつ
いて妨害の問題が生じる。更に、現在では集積回
路の製造の歩留りは実際のデバイス・レイアウト
範囲のほぼ負指数関数となる。従つて、同じ集積
回路最低線幅設計法に対しても、不揮発性メモ
リ・セル領域を削減することにより非常に歩留り
が増大し、歩留りが増大すれば製造コストも低く
なる。 従つて、本発明の目的は、改良された、高密度
の電気的書き換え可能不揮発性メモリ素子（セ
ル）を提供することである。 更に本発明の目的は、４電極層から成り（１層
は半導体基板中に形成される）、３つのポリシリ
コン層が本発明によるメモリ素子を形成する高密
度の電気的書き換え可能不揮発性半導体メモリ素
子を提供することである。 本発明の他の目的は、フローテイング・ゲート
導体とそれに関連するプログラミング、ワード選
択／消去、及びバイアス電極との間の重ね合せ領
域を増加して、高密度セル配置を保ちながら不揮
発性メモリ・サイクル数を著しく増加させること
である。 本発明の更に他の目的は、アレイ内の他の素子
を妨害することなく容易にアクセスすることが可
能な複数の高密度素子から成る電気的書き換え可
能不揮発性メモリを提供することである。 本発明は、概述すれば、半導体基板上に配置さ
れる、例えば多結晶シリコンのような導電材料か
ら成る３層から構成されるフローテイング・ゲー
ト形のコンパクトな不揮発性の電気的書き換え可
能な半導体メモリ素子に関する。本発明は、ま
た、そのメモリのフローテイング・ゲートの充電
及び放電の方法に関する。 本発明によれば、メモリ・デバイスは、ほぼ単
結晶の半導体基板と、基板の上側に電気的絶縁さ
れたフローテイング・ゲート導体と、フローテイ
ング・ゲートに電子を導入してフローテイング・
ゲートを負電位にする手段と、フローテイング・
ゲートから電子を除去しフローテイング・ゲート
を前記負電位よりも正の電位にする手段と、から
構成される。更にこのデバイスは、前記基板と反
対の導電形でフローテイング・ゲートに容量的に
結合され、前記基板中に形成されるバイアス電極
と前記フローテイング・ゲートの電位状態を検出
する手段とを含む。 フローテイング・ゲートに電子を導入する手段
及びそのフローテイング・ゲートから電子を除去
する手段を形成する各種素子が、フローテイン
グ・ゲート自体と共に、ポリシリコンの３層構造
と下部に配置される単結晶半導体基板とから形成
される。 前述の如く、デバイスは１つの導電形のほぼ単
結晶半導体基板から構成され、ｐ形単結晶シリコ
ン・ウエハが好適な基板であるが、ｎ形シリコン
基板ウエハ、サフアイア等の単結晶絶縁基板上に
形成されたエピタキシヤル単結晶ｎ形又はｐ形
層、又は他の半導体材料も本発明の別の実施例と
して考慮されている。 これも前述した如く、本発明のデバイスは基板
上に配置される絶縁された導体の少なくとも１つ
のフローテイング・ゲートを有する。フローテイ
ング・ゲートの一部は半導体基板中のMOS感知
トランジスタのゲートを形成し、フローテイン
グ・ゲートの荷電状態を感知してデバイスのメモ
リ内容を読み取る。フローテイング・ゲート導体
は熱成長酸化シリコン等の絶縁材によつて完全に
取り囲まれた導電ポリシリコン・ゲートである。
フローテイング・ゲートは従来の（熱的に）成長
した酸化シリコン層、その厚さは容易に製造可能
な厚さ、例えば約500乃至1500オングストローム
の層によつてMOS感知トランジスタの領域内の
基板から分離され、また、フローテイング・ゲー
トの他の領域ではより厚い酸化層で基板から分離
される。 後述するように、フローテイング・ゲートから
電荷を除去する手段は、上部のワード選択／消去
電極と容量的結合されるフローテイング・ゲート
の一部から成る。フローテイング・ゲートの上側
表面は半導体基板から離れており消去電極に向い
ているのであるが、フローテイング・ゲートを取
り囲む絶縁層を越える電子のトンネルを強化する
単方向性の手段が設けられる。１つの取り得る方
法はフローテイング・ゲートの表面に凹凸（でこ
ぼこ）を形成することである。エレクトロン放出
はその荒れた表面から上部消去電極（多結晶シリ
コンから成る）に約40ボルト以下という比較的低
い電圧で行なわれる。このように強化された電子
移動は、フアウラー・ノルドハイム（Fowler−
Nordheim）トンネル放出及び他のメカニズムに
よる。 フローテイング・ゲートへの電荷注入手段は、
ポリシリコンからつくられフローテイング・ゲー
トの下部に横たわるプログラム電極を備える。プ
ログラム電極も同様に凹凸を有する上側表面又は
プログラム制御電極からフローテイング・ゲート
へ絶縁層を通つて電子のトンネルを強化する他の
単方向性手段が設けられる。プログラム電極から
フローテイング・ゲートへの電子放出は、プログ
ラム制御電極とフローテイング・ゲート間の電位
差が40ボルト以下という比較的低い電圧で行なわ
れる。 前述の如く、フローテイング・ゲートに蓄積さ
れた電荷を感知する手段が設けられるわけである
が、フローテイング・ゲートの一部が基板中に形
成された感知トランジスタのゲートを構成する。
フローテイング・ゲートの電荷レベルに従つて、
感知トランジスタが導通（オン）となつたり、不
導通（オフ）となつたりする。例えば、ｎチヤン
ネルMOS感知トランジスタでは、フローテイン
グ・ゲートに充分な電子が存在するとき感知トラ
ンジスタは不導通となる。一方、フローテイン
グ・ゲートから電子が充分に除去されると基板に
対して正電位となり、ｎチヤンネル感知トランジ
スタは導通となる。フローテイング・ゲート感知
トランジスタの導通又は不導通状態はフローテイ
ング・ゲート上の電荷の存在又は不存在を検出す
る機構を構成しセルに記憶された情報をフローテ
イング・ゲート上の荷電レベルとして読み取る。 本発明のデバイスの重要な構成要素は、基板中
のフローテイング・ゲートの下側に一部分位置す
るバイアス電極である。バイアス電極は、フロー
テイング・ゲートから酸化シリコン層によつて絶
縁される。バイアス電極の第１の機能は、フロー
テイング・ゲートへの電子の注入中（書き込みサ
イクル）容量性動作によつてフローテイング・ゲ
ートを適切にバイアスすることである。バイアス
電極は、また、フローテイング・ゲートからの電
子の除去中（消去サイクル）にも容量性動作によ
つてフローテイング・ゲートを適切にバイアスす
る。このバイアス電極は基板と反対の導電形の層
として基板中に形成され、プログラム電極、フロ
ーテイング・ゲート、及びワード選択／消去電極
の下側に配置される。 もしバイアス電極がプログラム電極（フローテ
イング・ゲートの下側）に対し充分正にされる
と、電子はプログラム電極からフローテイング・
ゲートへトンネルする。これらの電子は、次にフ
ローテイング・ゲートの電位を変化させる。前述
の如く、この比較的負の電荷は感知トランジスタ
等の適当な手段によつて検出されることができ
る。同様に、少なくとも一部がフローテイング・
ゲートと重なつてはいるが絶縁されているワード
選択／消去電極は、バイアス電極が所定の低電位
に保たれているとき所定の高電位にされ、これに
よつて電子がフローテイング・ゲートからワード
選択／消去電極にトンネルする。このようにフロ
ーテイング・ゲートにはその下の基板よりも比較
的高い正電圧が与えられ、それが感知トランジス
タ（そのソース及びドレーン電極が基板中に形成
される方が望ましい）等の適切な手段によつて感
知されることができる。 不揮発性書き換え可能フローテイング・ゲート
半導体メモリ素子は、４層電極及びゲート構造
で、その層のうちの３層はポリシリコンのような
材料から形成される。第１層の一部は、第２層と
重なり、その第２層及び他の２層のそれぞれと絶
縁される。第３層は、第２層の一部と重なり、第
２層及び他の２層の夫々と絶縁される。第４層は
基板中に形成され、第２層及び他のすべての層と
絶縁される。第２層はフローテイング・ゲートを
形成し、他の層に加えられる電圧によつて電子が
そのゲートに、そしてそのゲートから移動あるい
はトンネルすることができる。電子の存否はフロ
ーテイング・ゲートから離れた部分により検出さ
れることができ、該離れた部分は感知トランジス
タをゲートし、それによりメモリ素子として機能
する。ポリシリコン層のすべては基板から絶縁さ
れる。その基板は、好適には単結晶シリコン基板
であるが、他の半導体材料でも良い。第４層は、
この層を構成する材料と反対の導電形の逆接合特
性によつて基板の残りの部分と絶縁される。その
結果、良好な電気的特性を有する高密度不揮発性
電気的書き換え可能MOS素子が提供される。 本発明を以下実施例に従つて詳細に説明する。 図面には一実施例としてｎチヤンネルの不揮発
性電気的書き換え可能半導体デバイス１０が示さ
れる。デバイス１０はｎチヤンネルMOSである
けれども、他のデバイス例えばｐ−チヤンネル構
造をとることも可能である。 第１図は、本発明による不揮発性フローテイン
グ・ゲート・メモリ・セル（セル１０及び１２を
含む）の１アレイの実施例の平面図である。不揮
発生メモリ・セル１０は第１図に点線で示した領
域である。第２図に示すように、セル１０は、ほ
ぼ単結晶のｐ形シリコン半導体基板１１と、順次
被着（deposit）、パターン化及びエツチングさ
れ、そして絶縁された３つの導電層２０，２２及
び２４とから構成される。基板１１と反対の導電
形の第４層２６が基板中に設けられ、逆接合作用
によつて基板から絶縁される。絶縁層は層２６を
ポリシリコン層から絶縁される。ポリシリコン層
は、プログラム電極１０１、上部のフローテイン
グ・ゲート１０２、その上部のワード選択／消去
電極１０３を夫々形成する。第４導電層は基板１
１中に形成されるバイアス電極であつて、ワード
選択／消去電極の一部、プログラム電極、及びフ
ローテイング・ゲートの下側に位置する。フロー
テイング・ゲート１０２の一部１０６は感知トラ
ンジスタ・チヤンネル１１０中に作られるMOS
感知トランジスタ１０８のゲートを形成し、フロ
ーテイング・ゲート１０２の荷電状態を感知す
る。 鏡像対称セル１２は第１図にセル１０と関連し
て示される。これらのセル１０，１２はＸ方向
（上下）とＹ方向（左右）に延びるメモリ・アレ
イを形成するために反復するセル対を成す。その
アレイにおいて、ワード選択／消去電極１０３は
隣接のセルに迄延び、アレイのＸ（列）ワード選
択ラインを形成する。プログラム電極１０１はＹ
方向に反復してアレイの行プログラム・ラインを
形成する。２つのセル１０，１２のMOS感知ト
ランジスタ１０８はＰ基板１１のｎ形拡散又は打
ち込み領域である共通ドレーン１６を共有する。
ドレーン１６はその上の金属線１７に接続されメ
モリ・アレイの一部としてセルのＹ−選択感知を
行う。Ｐ基板１１のＮ形拡散又は打ち込み領域18
はＹ方向にトランジスタ１０８の共通ソース・ラ
インを形成する。各ソース１８及びドレーン１６
間の領域はMOS感知トランジスタのチヤンネル
領域を画定する。メモリ・アレイ内の各ビツトに
対し別々のアクセスも１つの選択であるけれど
も、第１図に示す実施例では、セルは縦方向に延
びるセルの例えば８セル即ち８ビツトから成るバ
イトの組を構成する。後に詳述する如く、バイ
ト・アレイの基板バイアス電極１０４は、第１図
に示すように隣接セル迄縦方向及び水平方向に延
びる。セル１０の動作については、基板が約０〜
−4Vにバイアスされ、ｎ形チヤンネルが約0Vに
バイアスされ、プログラム及び消去電圧25〜40V
が多結晶とｎ形基板電極に選択的に加えられる。
Ｘ−Ｙデコード回路が周知の方向で設けられる。 多結晶シリコン層２０，２２、及び２４が従来
の方法で被着、パターン化され、エツチング、酸
化され、基板層２６は拡散及び打ち込みされる。
第２図に示すように、酸化シリコン絶縁層１１２
は、従来の熱酸化技術によつてシリコン基板又は
ポリシリコン素子から1000オングストロームの厚
さの素子に成長し、基板及びポリシリコン層を相
互に絶縁する。フローテイング・ゲート１０２、
プログラム電極１０１及びワード選択／消去電極
１０３は、順次的に被着され、エツチングされ、
そして酸化され又は従来の写真石版技術による他
のパターン化そして組立に適するポリシリコン層
から形成され、第１図乃至第３図に示すデバイス
構造を形成する。第１図において、各素子は絶縁
層１１２があたかも透明のように示されて、その
下の電極構造を明らかにしている。更に、デバイ
ス構造を第２及び第３図の断面図で示している。 第２図で示すように、電極１０１，１０２，１
０３及び１０４を形成する多結晶シリコン及び基
板層は、フローテイング・ゲート電子注入手段40
及びフローテイング・ゲート電子放出誘導手段50
を含む。電子をフローテイング・ゲート１０２に
注入する手段40は、プログラム電極１０１、フロ
ーテイング・ゲート１０２ポリシリコン層２２に
近接の第１ポリシリコン層２０の表面に凹凸を形
成して成る。このような凹凸表面を形成するため
に、このポリシリコン層２０は約1000℃で酸化処
理される。本発明の実施例においては、層２０が
エツチングされ酸化されてプログラム電極１０１
を形成し、酸化層１１２が被着された後で、フロ
ーテイング・ゲート１０２が層２０の上に形成さ
れる。フローテイング・ゲート１０２から電子放
出を誘導する手段５０も、同様に凹凸の形成を含
み、この場合フローテイング・ゲート１０２自体
の表面に形成して、電子放出が酸化シリコン層１
１４を通つてワード選択／消去電極１０３に行な
われるのを助長する。凹凸３４は、前述のプログ
ラム電極１０１と同様にフローテイング・ゲート
１０２の上側表面に形成されることが望ましい。 凹凸は、導体表面上の非常に多数の（１cm2当り
５×109個）小さな突出部である。凹凸の大部分
は基底幅よりも大きい平均高さを有する（例え
ば、約450オングストロームの基底幅で、約750オ
ングストロームの高さを有する）。凹凸は、比較
的低い平均電界に高い局部的電界を発生すること
ができると考えられており、凹凸を有する電極か
ら近接の電極へ電子を移動又はトンネルするに必
要な内部電極電界の強さが、それらの間の適当な
電界の影響により減少させられる。本発明を特別
の理論上の説明に制限することなく、比較的低い
平均電圧が酸化膜に加えられる場合であつても、
高い局部的電界が電子を比較的厚い酸化膜に電子
を注入する（トンネルの目的で）のに充分である
ことは理論付けられる。しかし、凹凸３４によつ
て与えられる電子移動強化は双方向性ではない。
このような凹凸のない滑らかな電極表面が凹凸の
ある他の電極に対して逆バイアスされるときは、
別の場合の同じ条件ならば凹凸のある表面から電
子の移動を生じさせるような比較的低い電圧でも
厚い酸化膜に電子は注入されない。 従つて、プログラム電極１０１及びそれに関連
の凹凸３４がフローテイング・ゲート１０２の近
接する滑らかな下表面とダイオードに似た構造を
形成することは理解される。この構造は、フロー
テイング・ゲートがプログラム電極１０１に対し
正に40V以下の電圧でバイアスされているとき、
電子をプログラム電極１０１から約1000オングス
トロームの厚さの酸化膜１１２を通して移動させ
る。しかし、プログラム電極１０１がフローテイ
ング・ゲート１０２に対し約30V以下の電圧で正
にバイアスされているときは、電子はフローテイ
ング・ゲートからプログラム電極に移動されな
い。凹凸３４は、消去電極がフローテイング・ゲ
ート１０２に対し正にバイアスされているとき、
フローテイング・ゲート１０２からワード選択／
消去電極１０３に生じる移動が強化されて、フロ
ーテイング・ゲートとワード選択／消去電極１０
３にダイオードと類似した特性を与える。基板１
１内に形成されるバイアス電極２６は、酸化膜１
１２を介して３つのポリシリコン層２０，２２及
び２４に重なり具合いに応じた比率で容量的に結
合される。バイアス電極２６には凹凸がないので
バイアス電極２６と他のすべてのポリシリコン層
との間に形成されるコンデンサはトンネル電流が
流れることなく双方向的に加えられる高電圧に耐
えることができる。この基板電極の特性は、メモ
リ・デバイスをバイアスするために有用である。
特に高電圧のときに有効である。上述のダイオー
ドに類似の特性を生じる適当な凹凸３４は条件の
範囲及び大きさの範囲を越えて生じさせることが
でき、前述した例だけに限定されることはない。 第３ポリシリコン層２４は、（第２のフローテ
イング・ゲート層のエツチング及び酸化の後に）
フローテイング・ゲートを覆つて被着され、ワー
ド選択／消去電極１０３を形成する。フローテイ
ング・ゲート１０２の上表面の凹凸については、
バイアス電極１０４から得られるバイアスがフロ
ーテイング・ゲートからの電子の除去する手段50
を前述の如く形成する。 第４電極のバイアス電極１０４は基板１１に拡
散又は打ち込みされる。第１図はポリシリコンの
３層の下側に配置されるようにバイアス電極１０
４を示しているけれども、フローテイング・ゲー
ト１０２の下にあれば充分である。バイアス電極
１０４は、書き込み、消去及び読み出し動作中、
フローテイング・ゲート１０２を適切にバイアス
するように作用する。高ドーピング・レベルがこ
の基板電極１０４にあるべきで、高導電性を保証
する。第１図から明らかなように、バイアス電極
１０４はMOS感知トランジスタ１０８のソー
ス・ライン１８と共通で、好適実施例では、ソー
ス・ライン１８は電極１０４に電圧をバイアスす
る。ドレーン１６もまたこの目的のために使用可
能である。 フローテイング・ゲート１０２とプログラム電
極１０１との間の重なり部分は、プログラム電極
から分離酸化膜１１２を通つてフローテイング・
ゲートに電子がトンネルする領域である。フロー
テイング・ゲート１０２をプログラム電極１０１
に対して正に適当にバイアスすることによつて、
電子はプログラム電極１０１からフローテイン
グ・ゲート１０２にトンネルする。電子電荷はプ
ログラム電極の表面の凹凸からトンネル強化によ
つて絶縁酸化膜１１２に注入される。この電荷は
正バイアスの影響を受けてフローテイング・ゲー
トに移動し、そこで集められる。バイアス後、電
圧はフローテイング・ゲート１０２から除去さ
れ、電子はフローテイング・ゲートに閉じ込めら
れる。それは酸化膜１１２のエネルギ障壁を越え
るエネルギがないからである。電子は取り除かれ
なければほぼ永久的に保持されており、フローテ
イング・ゲートMOS感知トランジスタ１０８を
ターン・オフするに充分な負電荷をフローテイン
グ・ゲートに与える。 電子は、ワード選択／消去電極１０３によつて
フローテイング・ゲートから除去される。消去電
極１０３は酸化シリコン絶縁層１１４によつて分
離され、凹凸３４を含むフローテイング・ゲート
１０２の表面の一部と重なり合うように配置され
る。消去電極１０３をフローテイング・ゲートに
対し充分に高い正電位で適切にバイアスすること
により、電子はフローテイング・ゲートの上側表
面の凹凸から消去電極にトンネルされる。このよ
うに、フローテイング・ゲート１０２は比較的正
の電荷を与えられ、それはｎチヤンネルMOSト
ランジスタ１０８をターン・オフするに充分の正
電荷である。 図示実施例において、酸化層１１２，１１４は
電子トンネルが生じる領域に約1000オングストロ
ームの厚さを有し、これは信頼性をもつて容易に
製造可能である。これに関し、1000オングストロ
ームの厚さの酸化シリコン絶縁膜は図示実施例で
最適厚さとして使用しており、この最適厚さは製
造技術が改良されれば減少させることが可能であ
る。 前述の如く、フローテイング・ゲート１０２の
電位を感知する手段が設けられ、第１図乃至第３
図に示すように、チヤンネル１１０内のフローテ
イング・ゲート１０２の一部１０６が第３図に示
すソース及びドレーン領域１２０，１２２を構成
するMOS感知トランジスタ１０８のゲート電極
を形成する。これらの領域１２０，１２２は共通
ソース・ライン１８及びドレーン・ライン１６の
一部であり、N+導電形より成る。第３図に示す
ように、これらの領域１２０，１２２はＰ形基板
１１の中間領域８０，８２によつて分離される。
領域８２はワード選択／消去ゲート１０３の電圧
によつて調節され、領域８０はフローテイング・
ゲート１０２の領域１０６の電圧によつて調節さ
れる。ソースとドレーン間の領域の導電性は、こ
のようにワード選択／消去ゲート１０３とフロー
テイング・ゲートの直列ゲート部分１０６によつ
て調節される。図示実施例において、領域８２は
エンハンスメント・トランジスタを形成し、フロ
ーテイング・ゲートがオンのとき、ソースからド
レーンへの電流導通を可能にするため、領域８２
内に基板に対し適切に正にバイアスされるバイア
ス・ゲート１０３を必要とする。領域８２はデプ
レシヨン・デバイス（通常オン）でもよく、フロ
ーテイング・ゲート電極部１０６は感知トランジ
スタ１０８のソースからドレーンへの電流を直接
的に調節する。これに対し、エンハンスメント・
モードはセルがアレイの中にあるとき都合よく使
用することができる。 デバイス１０の動作において、フローテイン
グ・ゲート１０２は多量の電荷で充電され、その
電圧を低く（負）して離れた感知トランジスタ１
０８をターン・オフするように機能するか、また
は、フローテイング・ゲートが電子を取り除いて
比較的に充電され、その電圧を高くして感知トラ
ンジスタ１０８をターン・オンするかである。感
知トランジスタ１０８のオン又はオフ動作は、デ
バイス１０のフローテイング・ゲート１０２のメ
モリ状態を検出する基本である。フローテイン
グ・ゲート１０２のこのメモリ状態は、電子をゲ
ートに導入（プログラム）したり、このゲートか
ら電子を除去（消去）したりすることによつて変
化する。 図示実施例の４層セル電極構造は、高速性、低
パワー、高速書き換え及び長期間データ保持のメ
モリ・セルであつて、製造容易で高密度（従つて
低コスト）、そして、いわゆる妨害に対して良好
な強さを持つている。トンネルに必要な電界平均
値が比較的低いので（例えば、2.5〜4.0×106V／
cm）、適当な酸化膜厚さ（1000オングストローム）
がポリシリコン層間に使用することができる。こ
れらの特徴は、標準的製造技術と妥当な回路設計
技術に非常に適している。フローテイング・ゲー
ト１０２を充電及び放電する電子源及び電子沈下
（sink）構造が基板１１から絶縁的に分離された
ポリシリコン層から成るので、すべての動作が３
つのポリシリコン層２０，２２及び２４から形成
される電極構造内の基板上で行なわれる。 ここで、第４図を参照すると、デバイス１０の
動作がセル１０の回路図に従つて更に述べられ
る。プログラム電極１０１はフローテイング・ゲ
ート１０２の近接表面に対しキヤパシタンスCP
を有するコンデンサ４２を形成し、充分な電圧が
コンデンサ４２に与えられたとき、フローテイン
グ・ゲートに電荷（エレクトロン）を与える。フ
ローテイング・ゲートが負に充電されるとき、電
界効果トランジスタ１０８はオフとなる。フロー
テイング・ゲート１０２は、また、ワード選択／
消去電極１０３に対しキヤパシタンスCWを有す
るコンデンサ４３を形成する。フローテイング・
ゲート１０２から電子が消去コンデンサ４３を介
してトンネルして、フローテイング・ゲート１０
２が正に帯電したとき、電界効果トランジスタ１
０８はオンとなる。消去電極１０３は、コンデン
サ４３間の電圧が充分大きく電子をフローテイン
グ・ゲート１０２からトンネルするときには、ゲ
ート１０２から電荷を除去する電子沈下作用を行
う。フローテイング・ゲート１０２への電子の導
入は「プログラム」といい、フローテイング・ゲ
ートからの電子の除去は「消去」という。 基板中に形成され、層２６から成るバイアス電
極１０４は、フローテイング・ゲートとキヤパシ
タンスCSを有する比較的大きなコンデンサ４４
を形成する。プログラム中、バイアス電極の電位
は、ソース・ライン１８の電圧を好適に引き上げ
ることによつて「高く」（26V）される。消去
中はバイアス電極１０４の電位は「低く」（−
0V）される。 フローテイング・ゲート１０２は、感知トラン
ジスタ１０８のFETチヤンネルにゲート・コン
デンサ４５を形成する。基板に対し寄生キヤパシ
タンスCFを有するフイールド・コンデンサ４６
はフイールド酸化物の下に形成される。この後者
のキヤパシタンスはプログラムの機能を低下させ
るので最小とすべきである。 バイアス・コンデンサ４４のキヤパシタンス
CSは、第４図に示す各コンデンサのどれよりも
数倍大きくすべきである。コンデンサ４４のキヤ
パシタンスCSはフローテイング・ゲート１０２
に電位を結合してプログラム及び消去をするから
である。 セル１０を機能的にし、性能及びレイアウトを
最適にするために、適切な容量の関係は、コンデ
ンサ４２，４３，４４及び４５に生じる電界が充
分強く、フローテイング・ゲートのプログラム、
読み出し及び消去が行なえる程に維持されるべき
である。例えば、以下の表はセル１０の動作に利
用できる典型的条件のリストである。これらの条
件はセルの動作を表わすもので、動作の一般的記
載を制限するものではない。 プログラム比は次のように定義される。 プログラム比＝Cs＋Cw＋Cc／Cp２〜４ 消去比は次のように定義される。 消去比＝Cs＋Cp＋Cc／Cw２〜４ 有用なデバイスは、前記比率が以下のアレイの
特定の関係に合致したとき得られる。
更に詳細には、基板に１つの電極が形成されてい
るコンパクトなセル内にゲートと電極の４層を利
用した不揮発性MOSフローテイング・ゲート・
メモリ装置に関する。 データ処理システムでは、情報を蓄積するメモ
リ装置及びメモリ方法は非常に重要である。半導
体技術に関して実用的な面で長い間問題になつて
いる事は、最も一般的な半導体メモリ素子が揮発
性である、即ち、電力が取り除かれるとメモリ内
容が失なわれるということである。そして、半導
体メモリ回路に電気的変更性と共に不揮発性を与
えるための多くの構成が提案されそして実証され
てきた。しかし、実用上の困難性、例えば、素子
の寿命中有効な消去／書き込みサイクルの回数が
制限されること、メモリによる記憶時間及び動作
上の制約が、容易に使用し、又は記憶されたデー
タの電気的変更を行うことを制限することによ
り、フローテイング・ゲート構造を有する不揮発
性半導体の利用が制限される傾向にあつた。この
点からMOSフローテイング・ゲート構造に基づ
くデバイスが不揮発性のプログラム可能なメモリ
構造に従来採用されていた。そのようなデバイス
は導電材料から成るフローテイング・ゲート・ア
イランド（島）を使用し、その島はサブストレー
ト（基板）から電気的に絶縁されるが、基板と容
量的に結合してフローテイング・ゲートの電荷の
状態をセンス（感知）するMOSトランジスター
のゲートを形成する。そのフローテイング・ゲー
トに電荷が有るか、無いかによつて、このMOS
トランジスタが２進数の「１」又は「０」の記憶
に対する導通状態（「オン」）又は不導通状態
（「オフ」）に置かれる。フローテイング・ゲート
からの電荷の除去及び導入の各種手段が上述の如
きメモリに使用されてきた。電荷はホツト・エレ
クトロン注入及び／又はいわゆる「トンネル」機
構を使用してフローテイング・ゲートに導入され
得る。ここで「トンネル」の用語は、導体の表面
から近接の絶縁物にエネルギ障壁をこえて電子が
放出することも含む広い意味で使用している。電
荷がいつたん絶縁されたフローテイング・ゲート
に入ると、フローテイング・ゲートはそこからの
放電の障壁として作用する絶縁物によつて完全に
取り囲まれているので、その電荷はゲートに永久
的にトラツプされる。しかし、その電荷も、放射
線（紫外線、Ｘ線）への露出、アバランシエ注
入、又はトンネル効果によつてフローテイング・
ゲートから除去することができる。 フローテイング・ゲート及び基板から、そして
それらへの電荷の移動のために各種のデバイス構
成が従来利用された。その例として、フローマン
−ベントチコースキー（Frohmann−
Bentchkow−sky）の「完全デコード化2048ビツ
ト・プログラマブルMOS−ROM」（Ａ Fully−
Decodcd2048−Bit Electrically Programmable
MOS−ROM）（IEEE International Solid
State Circuits Conference、ダイジエスト1971、
ページ80〜81）、米国特許第3660819号及び米国特
許第3996657号がある。しかし、これらのデバイ
スでは、プログラム電流のほんの一部だけが比較
的厚い酸化膜（例えば1000オングストローム）を
通してフローテイング・ゲートに移動して有効と
なるために、フローテイング・ゲートへの電子の
書き込み（プログラミング）中には多くの電流を
流す必要がある。別の技術によれば、正確に決め
られた厚さ（約50〜200オングストローム）の非
常に薄い酸化膜を使用してフローテイング・ゲー
トを基板のプログラミング端子から分離してい
る。この例には、イー・ハーリ（E.Harari）の
「256ビツト不揮発性スタテイツクRAM」（A256
−Bit Nonvolatile Static RAM）（IEEE
International Solid State Circuits
Conference、ダイジエスト1978、ページ109）、
米国特許第3500142号、及びW.S.ジヨンソン
（Johnson）等の「消去可能16Kb不揮発性メモ
リ」（Ａ 16Kb Electrically Erasable
Nonvolatile Memory）（International Solid
State Circuits Conference、ダイジエスト1980、
ページ152〜153）がある。電荷は比較的薄い（50
〜200オングストローム）酸化膜を通して双方向
とも同じにフローテイング・ゲート素子から、そ
してそこへと「トンネル」し、その方向は電界ベ
クトルによつて決められる。トンネル酸化膜の双
方向対称という特性から、不揮発性セルがそのメ
モリ内容を失う可能性があるという「妨害」
（disturb）の問題を有する。特に、妨害の問題の
例として、読み出しサイクルが制限され、そして
セル・メモリ内容が近接セル動作によつて影響を
受けるということがある。更に、非常に薄い酸化
物層を正確な厚さにコントロールして信頼性をも
つて製造することは難しく、また、大規模生産に
おいて電気的特性を維持することは困難である。 多結晶シリコン（polysilicon）の多層間のト
ンネル強化は、不揮発性素子の基本であり、その
ようなトンネル強化を利用した各種半導体デバイ
スが提案されている。例えば、デイマリア及びケ
ル（Dimaria and Kerr）の「多結晶シリコンか
ら成長した酸化物の接触効果及び高導電性」
（Interface Effects and High Conductivity in
Oxides Grown from Polycrystalline Silicon）
（Applied Physics Letters、1975年11月、ページ
505〜507）、アンダーセン及びケル（Andersen
and Kerr）の「多結晶シリコン内の酸化物にお
ける導電性の表面の凹凸メカニズムの証明）
（Evidence for Surface Asperity Mechanism
of Conductivity in Oxides Grown in
Polycrystalline Silicon）（J.Applied Physics、
1977年11月、Vol.48、No.11、ページ4834〜4836）、
米国特許第4099196号、ベレンガ（Berenga）等
の「E2PROMテレビ・シンセサイザー
（E2PROM TV Synthesizer）（IEEE
International Solid State Circuits
Conference、1978年、ページ196〜197）がある。
これらの強化トンネルによれば、従来のプログラ
ム電圧を使用して比較的厚い酸化膜でもトンネル
素子を分離することができる。しかし、このよう
な不揮発性半導体メモリでもまだ種々の欠点を有
し、改良したフローテイング・ゲート半導体デバ
イスが求められている。その点に関して、従来の
フローテイング・ゲート・メモリはフローテイン
グ・ゲートを充電しそして放電させるために比較
的高い電圧及び電流を使用する。そのような電圧
及び電流によつて絶縁や設計が難しく、メモリ・
デバイスと結合する集積回路素子が制限され、ま
た、セル・アレイ内で近接するメモリ・セルにつ
いて妨害の問題が生じる。更に、現在では集積回
路の製造の歩留りは実際のデバイス・レイアウト
範囲のほぼ負指数関数となる。従つて、同じ集積
回路最低線幅設計法に対しても、不揮発性メモ
リ・セル領域を削減することにより非常に歩留り
が増大し、歩留りが増大すれば製造コストも低く
なる。 従つて、本発明の目的は、改良された、高密度
の電気的書き換え可能不揮発性メモリ素子（セ
ル）を提供することである。 更に本発明の目的は、４電極層から成り（１層
は半導体基板中に形成される）、３つのポリシリ
コン層が本発明によるメモリ素子を形成する高密
度の電気的書き換え可能不揮発性半導体メモリ素
子を提供することである。 本発明の他の目的は、フローテイング・ゲート
導体とそれに関連するプログラミング、ワード選
択／消去、及びバイアス電極との間の重ね合せ領
域を増加して、高密度セル配置を保ちながら不揮
発性メモリ・サイクル数を著しく増加させること
である。 本発明の更に他の目的は、アレイ内の他の素子
を妨害することなく容易にアクセスすることが可
能な複数の高密度素子から成る電気的書き換え可
能不揮発性メモリを提供することである。 本発明は、概述すれば、半導体基板上に配置さ
れる、例えば多結晶シリコンのような導電材料か
ら成る３層から構成されるフローテイング・ゲー
ト形のコンパクトな不揮発性の電気的書き換え可
能な半導体メモリ素子に関する。本発明は、ま
た、そのメモリのフローテイング・ゲートの充電
及び放電の方法に関する。 本発明によれば、メモリ・デバイスは、ほぼ単
結晶の半導体基板と、基板の上側に電気的絶縁さ
れたフローテイング・ゲート導体と、フローテイ
ング・ゲートに電子を導入してフローテイング・
ゲートを負電位にする手段と、フローテイング・
ゲートから電子を除去しフローテイング・ゲート
を前記負電位よりも正の電位にする手段と、から
構成される。更にこのデバイスは、前記基板と反
対の導電形でフローテイング・ゲートに容量的に
結合され、前記基板中に形成されるバイアス電極
と前記フローテイング・ゲートの電位状態を検出
する手段とを含む。 フローテイング・ゲートに電子を導入する手段
及びそのフローテイング・ゲートから電子を除去
する手段を形成する各種素子が、フローテイン
グ・ゲート自体と共に、ポリシリコンの３層構造
と下部に配置される単結晶半導体基板とから形成
される。 前述の如く、デバイスは１つの導電形のほぼ単
結晶半導体基板から構成され、ｐ形単結晶シリコ
ン・ウエハが好適な基板であるが、ｎ形シリコン
基板ウエハ、サフアイア等の単結晶絶縁基板上に
形成されたエピタキシヤル単結晶ｎ形又はｐ形
層、又は他の半導体材料も本発明の別の実施例と
して考慮されている。 これも前述した如く、本発明のデバイスは基板
上に配置される絶縁された導体の少なくとも１つ
のフローテイング・ゲートを有する。フローテイ
ング・ゲートの一部は半導体基板中のMOS感知
トランジスタのゲートを形成し、フローテイン
グ・ゲートの荷電状態を感知してデバイスのメモ
リ内容を読み取る。フローテイング・ゲート導体
は熱成長酸化シリコン等の絶縁材によつて完全に
取り囲まれた導電ポリシリコン・ゲートである。
フローテイング・ゲートは従来の（熱的に）成長
した酸化シリコン層、その厚さは容易に製造可能
な厚さ、例えば約500乃至1500オングストローム
の層によつてMOS感知トランジスタの領域内の
基板から分離され、また、フローテイング・ゲー
トの他の領域ではより厚い酸化層で基板から分離
される。 後述するように、フローテイング・ゲートから
電荷を除去する手段は、上部のワード選択／消去
電極と容量的結合されるフローテイング・ゲート
の一部から成る。フローテイング・ゲートの上側
表面は半導体基板から離れており消去電極に向い
ているのであるが、フローテイング・ゲートを取
り囲む絶縁層を越える電子のトンネルを強化する
単方向性の手段が設けられる。１つの取り得る方
法はフローテイング・ゲートの表面に凹凸（でこ
ぼこ）を形成することである。エレクトロン放出
はその荒れた表面から上部消去電極（多結晶シリ
コンから成る）に約40ボルト以下という比較的低
い電圧で行なわれる。このように強化された電子
移動は、フアウラー・ノルドハイム（Fowler−
Nordheim）トンネル放出及び他のメカニズムに
よる。 フローテイング・ゲートへの電荷注入手段は、
ポリシリコンからつくられフローテイング・ゲー
トの下部に横たわるプログラム電極を備える。プ
ログラム電極も同様に凹凸を有する上側表面又は
プログラム制御電極からフローテイング・ゲート
へ絶縁層を通つて電子のトンネルを強化する他の
単方向性手段が設けられる。プログラム電極から
フローテイング・ゲートへの電子放出は、プログ
ラム制御電極とフローテイング・ゲート間の電位
差が40ボルト以下という比較的低い電圧で行なわ
れる。 前述の如く、フローテイング・ゲートに蓄積さ
れた電荷を感知する手段が設けられるわけである
が、フローテイング・ゲートの一部が基板中に形
成された感知トランジスタのゲートを構成する。
フローテイング・ゲートの電荷レベルに従つて、
感知トランジスタが導通（オン）となつたり、不
導通（オフ）となつたりする。例えば、ｎチヤン
ネルMOS感知トランジスタでは、フローテイン
グ・ゲートに充分な電子が存在するとき感知トラ
ンジスタは不導通となる。一方、フローテイン
グ・ゲートから電子が充分に除去されると基板に
対して正電位となり、ｎチヤンネル感知トランジ
スタは導通となる。フローテイング・ゲート感知
トランジスタの導通又は不導通状態はフローテイ
ング・ゲート上の電荷の存在又は不存在を検出す
る機構を構成しセルに記憶された情報をフローテ
イング・ゲート上の荷電レベルとして読み取る。 本発明のデバイスの重要な構成要素は、基板中
のフローテイング・ゲートの下側に一部分位置す
るバイアス電極である。バイアス電極は、フロー
テイング・ゲートから酸化シリコン層によつて絶
縁される。バイアス電極の第１の機能は、フロー
テイング・ゲートへの電子の注入中（書き込みサ
イクル）容量性動作によつてフローテイング・ゲ
ートを適切にバイアスすることである。バイアス
電極は、また、フローテイング・ゲートからの電
子の除去中（消去サイクル）にも容量性動作によ
つてフローテイング・ゲートを適切にバイアスす
る。このバイアス電極は基板と反対の導電形の層
として基板中に形成され、プログラム電極、フロ
ーテイング・ゲート、及びワード選択／消去電極
の下側に配置される。 もしバイアス電極がプログラム電極（フローテ
イング・ゲートの下側）に対し充分正にされる
と、電子はプログラム電極からフローテイング・
ゲートへトンネルする。これらの電子は、次にフ
ローテイング・ゲートの電位を変化させる。前述
の如く、この比較的負の電荷は感知トランジスタ
等の適当な手段によつて検出されることができ
る。同様に、少なくとも一部がフローテイング・
ゲートと重なつてはいるが絶縁されているワード
選択／消去電極は、バイアス電極が所定の低電位
に保たれているとき所定の高電位にされ、これに
よつて電子がフローテイング・ゲートからワード
選択／消去電極にトンネルする。このようにフロ
ーテイング・ゲートにはその下の基板よりも比較
的高い正電圧が与えられ、それが感知トランジス
タ（そのソース及びドレーン電極が基板中に形成
される方が望ましい）等の適切な手段によつて感
知されることができる。 不揮発性書き換え可能フローテイング・ゲート
半導体メモリ素子は、４層電極及びゲート構造
で、その層のうちの３層はポリシリコンのような
材料から形成される。第１層の一部は、第２層と
重なり、その第２層及び他の２層のそれぞれと絶
縁される。第３層は、第２層の一部と重なり、第
２層及び他の２層の夫々と絶縁される。第４層は
基板中に形成され、第２層及び他のすべての層と
絶縁される。第２層はフローテイング・ゲートを
形成し、他の層に加えられる電圧によつて電子が
そのゲートに、そしてそのゲートから移動あるい
はトンネルすることができる。電子の存否はフロ
ーテイング・ゲートから離れた部分により検出さ
れることができ、該離れた部分は感知トランジス
タをゲートし、それによりメモリ素子として機能
する。ポリシリコン層のすべては基板から絶縁さ
れる。その基板は、好適には単結晶シリコン基板
であるが、他の半導体材料でも良い。第４層は、
この層を構成する材料と反対の導電形の逆接合特
性によつて基板の残りの部分と絶縁される。その
結果、良好な電気的特性を有する高密度不揮発性
電気的書き換え可能MOS素子が提供される。 本発明を以下実施例に従つて詳細に説明する。 図面には一実施例としてｎチヤンネルの不揮発
性電気的書き換え可能半導体デバイス１０が示さ
れる。デバイス１０はｎチヤンネルMOSである
けれども、他のデバイス例えばｐ−チヤンネル構
造をとることも可能である。 第１図は、本発明による不揮発性フローテイン
グ・ゲート・メモリ・セル（セル１０及び１２を
含む）の１アレイの実施例の平面図である。不揮
発生メモリ・セル１０は第１図に点線で示した領
域である。第２図に示すように、セル１０は、ほ
ぼ単結晶のｐ形シリコン半導体基板１１と、順次
被着（deposit）、パターン化及びエツチングさ
れ、そして絶縁された３つの導電層２０，２２及
び２４とから構成される。基板１１と反対の導電
形の第４層２６が基板中に設けられ、逆接合作用
によつて基板から絶縁される。絶縁層は層２６を
ポリシリコン層から絶縁される。ポリシリコン層
は、プログラム電極１０１、上部のフローテイン
グ・ゲート１０２、その上部のワード選択／消去
電極１０３を夫々形成する。第４導電層は基板１
１中に形成されるバイアス電極であつて、ワード
選択／消去電極の一部、プログラム電極、及びフ
ローテイング・ゲートの下側に位置する。フロー
テイング・ゲート１０２の一部１０６は感知トラ
ンジスタ・チヤンネル１１０中に作られるMOS
感知トランジスタ１０８のゲートを形成し、フロ
ーテイング・ゲート１０２の荷電状態を感知す
る。 鏡像対称セル１２は第１図にセル１０と関連し
て示される。これらのセル１０，１２はＸ方向
（上下）とＹ方向（左右）に延びるメモリ・アレ
イを形成するために反復するセル対を成す。その
アレイにおいて、ワード選択／消去電極１０３は
隣接のセルに迄延び、アレイのＸ（列）ワード選
択ラインを形成する。プログラム電極１０１はＹ
方向に反復してアレイの行プログラム・ラインを
形成する。２つのセル１０，１２のMOS感知ト
ランジスタ１０８はＰ基板１１のｎ形拡散又は打
ち込み領域である共通ドレーン１６を共有する。
ドレーン１６はその上の金属線１７に接続されメ
モリ・アレイの一部としてセルのＹ−選択感知を
行う。Ｐ基板１１のＮ形拡散又は打ち込み領域18
はＹ方向にトランジスタ１０８の共通ソース・ラ
インを形成する。各ソース１８及びドレーン１６
間の領域はMOS感知トランジスタのチヤンネル
領域を画定する。メモリ・アレイ内の各ビツトに
対し別々のアクセスも１つの選択であるけれど
も、第１図に示す実施例では、セルは縦方向に延
びるセルの例えば８セル即ち８ビツトから成るバ
イトの組を構成する。後に詳述する如く、バイ
ト・アレイの基板バイアス電極１０４は、第１図
に示すように隣接セル迄縦方向及び水平方向に延
びる。セル１０の動作については、基板が約０〜
−4Vにバイアスされ、ｎ形チヤンネルが約0Vに
バイアスされ、プログラム及び消去電圧25〜40V
が多結晶とｎ形基板電極に選択的に加えられる。
Ｘ−Ｙデコード回路が周知の方向で設けられる。 多結晶シリコン層２０，２２、及び２４が従来
の方法で被着、パターン化され、エツチング、酸
化され、基板層２６は拡散及び打ち込みされる。
第２図に示すように、酸化シリコン絶縁層１１２
は、従来の熱酸化技術によつてシリコン基板又は
ポリシリコン素子から1000オングストロームの厚
さの素子に成長し、基板及びポリシリコン層を相
互に絶縁する。フローテイング・ゲート１０２、
プログラム電極１０１及びワード選択／消去電極
１０３は、順次的に被着され、エツチングされ、
そして酸化され又は従来の写真石版技術による他
のパターン化そして組立に適するポリシリコン層
から形成され、第１図乃至第３図に示すデバイス
構造を形成する。第１図において、各素子は絶縁
層１１２があたかも透明のように示されて、その
下の電極構造を明らかにしている。更に、デバイ
ス構造を第２及び第３図の断面図で示している。 第２図で示すように、電極１０１，１０２，１
０３及び１０４を形成する多結晶シリコン及び基
板層は、フローテイング・ゲート電子注入手段40
及びフローテイング・ゲート電子放出誘導手段50
を含む。電子をフローテイング・ゲート１０２に
注入する手段40は、プログラム電極１０１、フロ
ーテイング・ゲート１０２ポリシリコン層２２に
近接の第１ポリシリコン層２０の表面に凹凸を形
成して成る。このような凹凸表面を形成するため
に、このポリシリコン層２０は約1000℃で酸化処
理される。本発明の実施例においては、層２０が
エツチングされ酸化されてプログラム電極１０１
を形成し、酸化層１１２が被着された後で、フロ
ーテイング・ゲート１０２が層２０の上に形成さ
れる。フローテイング・ゲート１０２から電子放
出を誘導する手段５０も、同様に凹凸の形成を含
み、この場合フローテイング・ゲート１０２自体
の表面に形成して、電子放出が酸化シリコン層１
１４を通つてワード選択／消去電極１０３に行な
われるのを助長する。凹凸３４は、前述のプログ
ラム電極１０１と同様にフローテイング・ゲート
１０２の上側表面に形成されることが望ましい。 凹凸は、導体表面上の非常に多数の（１cm2当り
５×109個）小さな突出部である。凹凸の大部分
は基底幅よりも大きい平均高さを有する（例え
ば、約450オングストロームの基底幅で、約750オ
ングストロームの高さを有する）。凹凸は、比較
的低い平均電界に高い局部的電界を発生すること
ができると考えられており、凹凸を有する電極か
ら近接の電極へ電子を移動又はトンネルするに必
要な内部電極電界の強さが、それらの間の適当な
電界の影響により減少させられる。本発明を特別
の理論上の説明に制限することなく、比較的低い
平均電圧が酸化膜に加えられる場合であつても、
高い局部的電界が電子を比較的厚い酸化膜に電子
を注入する（トンネルの目的で）のに充分である
ことは理論付けられる。しかし、凹凸３４によつ
て与えられる電子移動強化は双方向性ではない。
このような凹凸のない滑らかな電極表面が凹凸の
ある他の電極に対して逆バイアスされるときは、
別の場合の同じ条件ならば凹凸のある表面から電
子の移動を生じさせるような比較的低い電圧でも
厚い酸化膜に電子は注入されない。 従つて、プログラム電極１０１及びそれに関連
の凹凸３４がフローテイング・ゲート１０２の近
接する滑らかな下表面とダイオードに似た構造を
形成することは理解される。この構造は、フロー
テイング・ゲートがプログラム電極１０１に対し
正に40V以下の電圧でバイアスされているとき、
電子をプログラム電極１０１から約1000オングス
トロームの厚さの酸化膜１１２を通して移動させ
る。しかし、プログラム電極１０１がフローテイ
ング・ゲート１０２に対し約30V以下の電圧で正
にバイアスされているときは、電子はフローテイ
ング・ゲートからプログラム電極に移動されな
い。凹凸３４は、消去電極がフローテイング・ゲ
ート１０２に対し正にバイアスされているとき、
フローテイング・ゲート１０２からワード選択／
消去電極１０３に生じる移動が強化されて、フロ
ーテイング・ゲートとワード選択／消去電極１０
３にダイオードと類似した特性を与える。基板１
１内に形成されるバイアス電極２６は、酸化膜１
１２を介して３つのポリシリコン層２０，２２及
び２４に重なり具合いに応じた比率で容量的に結
合される。バイアス電極２６には凹凸がないので
バイアス電極２６と他のすべてのポリシリコン層
との間に形成されるコンデンサはトンネル電流が
流れることなく双方向的に加えられる高電圧に耐
えることができる。この基板電極の特性は、メモ
リ・デバイスをバイアスするために有用である。
特に高電圧のときに有効である。上述のダイオー
ドに類似の特性を生じる適当な凹凸３４は条件の
範囲及び大きさの範囲を越えて生じさせることが
でき、前述した例だけに限定されることはない。 第３ポリシリコン層２４は、（第２のフローテ
イング・ゲート層のエツチング及び酸化の後に）
フローテイング・ゲートを覆つて被着され、ワー
ド選択／消去電極１０３を形成する。フローテイ
ング・ゲート１０２の上表面の凹凸については、
バイアス電極１０４から得られるバイアスがフロ
ーテイング・ゲートからの電子の除去する手段50
を前述の如く形成する。 第４電極のバイアス電極１０４は基板１１に拡
散又は打ち込みされる。第１図はポリシリコンの
３層の下側に配置されるようにバイアス電極１０
４を示しているけれども、フローテイング・ゲー
ト１０２の下にあれば充分である。バイアス電極
１０４は、書き込み、消去及び読み出し動作中、
フローテイング・ゲート１０２を適切にバイアス
するように作用する。高ドーピング・レベルがこ
の基板電極１０４にあるべきで、高導電性を保証
する。第１図から明らかなように、バイアス電極
１０４はMOS感知トランジスタ１０８のソー
ス・ライン１８と共通で、好適実施例では、ソー
ス・ライン１８は電極１０４に電圧をバイアスす
る。ドレーン１６もまたこの目的のために使用可
能である。 フローテイング・ゲート１０２とプログラム電
極１０１との間の重なり部分は、プログラム電極
から分離酸化膜１１２を通つてフローテイング・
ゲートに電子がトンネルする領域である。フロー
テイング・ゲート１０２をプログラム電極１０１
に対して正に適当にバイアスすることによつて、
電子はプログラム電極１０１からフローテイン
グ・ゲート１０２にトンネルする。電子電荷はプ
ログラム電極の表面の凹凸からトンネル強化によ
つて絶縁酸化膜１１２に注入される。この電荷は
正バイアスの影響を受けてフローテイング・ゲー
トに移動し、そこで集められる。バイアス後、電
圧はフローテイング・ゲート１０２から除去さ
れ、電子はフローテイング・ゲートに閉じ込めら
れる。それは酸化膜１１２のエネルギ障壁を越え
るエネルギがないからである。電子は取り除かれ
なければほぼ永久的に保持されており、フローテ
イング・ゲートMOS感知トランジスタ１０８を
ターン・オフするに充分な負電荷をフローテイン
グ・ゲートに与える。 電子は、ワード選択／消去電極１０３によつて
フローテイング・ゲートから除去される。消去電
極１０３は酸化シリコン絶縁層１１４によつて分
離され、凹凸３４を含むフローテイング・ゲート
１０２の表面の一部と重なり合うように配置され
る。消去電極１０３をフローテイング・ゲートに
対し充分に高い正電位で適切にバイアスすること
により、電子はフローテイング・ゲートの上側表
面の凹凸から消去電極にトンネルされる。このよ
うに、フローテイング・ゲート１０２は比較的正
の電荷を与えられ、それはｎチヤンネルMOSト
ランジスタ１０８をターン・オフするに充分の正
電荷である。 図示実施例において、酸化層１１２，１１４は
電子トンネルが生じる領域に約1000オングストロ
ームの厚さを有し、これは信頼性をもつて容易に
製造可能である。これに関し、1000オングストロ
ームの厚さの酸化シリコン絶縁膜は図示実施例で
最適厚さとして使用しており、この最適厚さは製
造技術が改良されれば減少させることが可能であ
る。 前述の如く、フローテイング・ゲート１０２の
電位を感知する手段が設けられ、第１図乃至第３
図に示すように、チヤンネル１１０内のフローテ
イング・ゲート１０２の一部１０６が第３図に示
すソース及びドレーン領域１２０，１２２を構成
するMOS感知トランジスタ１０８のゲート電極
を形成する。これらの領域１２０，１２２は共通
ソース・ライン１８及びドレーン・ライン１６の
一部であり、N+導電形より成る。第３図に示す
ように、これらの領域１２０，１２２はＰ形基板
１１の中間領域８０，８２によつて分離される。
領域８２はワード選択／消去ゲート１０３の電圧
によつて調節され、領域８０はフローテイング・
ゲート１０２の領域１０６の電圧によつて調節さ
れる。ソースとドレーン間の領域の導電性は、こ
のようにワード選択／消去ゲート１０３とフロー
テイング・ゲートの直列ゲート部分１０６によつ
て調節される。図示実施例において、領域８２は
エンハンスメント・トランジスタを形成し、フロ
ーテイング・ゲートがオンのとき、ソースからド
レーンへの電流導通を可能にするため、領域８２
内に基板に対し適切に正にバイアスされるバイア
ス・ゲート１０３を必要とする。領域８２はデプ
レシヨン・デバイス（通常オン）でもよく、フロ
ーテイング・ゲート電極部１０６は感知トランジ
スタ１０８のソースからドレーンへの電流を直接
的に調節する。これに対し、エンハンスメント・
モードはセルがアレイの中にあるとき都合よく使
用することができる。 デバイス１０の動作において、フローテイン
グ・ゲート１０２は多量の電荷で充電され、その
電圧を低く（負）して離れた感知トランジスタ１
０８をターン・オフするように機能するか、また
は、フローテイング・ゲートが電子を取り除いて
比較的に充電され、その電圧を高くして感知トラ
ンジスタ１０８をターン・オンするかである。感
知トランジスタ１０８のオン又はオフ動作は、デ
バイス１０のフローテイング・ゲート１０２のメ
モリ状態を検出する基本である。フローテイン
グ・ゲート１０２のこのメモリ状態は、電子をゲ
ートに導入（プログラム）したり、このゲートか
ら電子を除去（消去）したりすることによつて変
化する。 図示実施例の４層セル電極構造は、高速性、低
パワー、高速書き換え及び長期間データ保持のメ
モリ・セルであつて、製造容易で高密度（従つて
低コスト）、そして、いわゆる妨害に対して良好
な強さを持つている。トンネルに必要な電界平均
値が比較的低いので（例えば、2.5〜4.0×106V／
cm）、適当な酸化膜厚さ（1000オングストローム）
がポリシリコン層間に使用することができる。こ
れらの特徴は、標準的製造技術と妥当な回路設計
技術に非常に適している。フローテイング・ゲー
ト１０２を充電及び放電する電子源及び電子沈下
（sink）構造が基板１１から絶縁的に分離された
ポリシリコン層から成るので、すべての動作が３
つのポリシリコン層２０，２２及び２４から形成
される電極構造内の基板上で行なわれる。 ここで、第４図を参照すると、デバイス１０の
動作がセル１０の回路図に従つて更に述べられ
る。プログラム電極１０１はフローテイング・ゲ
ート１０２の近接表面に対しキヤパシタンスCP
を有するコンデンサ４２を形成し、充分な電圧が
コンデンサ４２に与えられたとき、フローテイン
グ・ゲートに電荷（エレクトロン）を与える。フ
ローテイング・ゲートが負に充電されるとき、電
界効果トランジスタ１０８はオフとなる。フロー
テイング・ゲート１０２は、また、ワード選択／
消去電極１０３に対しキヤパシタンスCWを有す
るコンデンサ４３を形成する。フローテイング・
ゲート１０２から電子が消去コンデンサ４３を介
してトンネルして、フローテイング・ゲート１０
２が正に帯電したとき、電界効果トランジスタ１
０８はオンとなる。消去電極１０３は、コンデン
サ４３間の電圧が充分大きく電子をフローテイン
グ・ゲート１０２からトンネルするときには、ゲ
ート１０２から電荷を除去する電子沈下作用を行
う。フローテイング・ゲート１０２への電子の導
入は「プログラム」といい、フローテイング・ゲ
ートからの電子の除去は「消去」という。 基板中に形成され、層２６から成るバイアス電
極１０４は、フローテイング・ゲートとキヤパシ
タンスCSを有する比較的大きなコンデンサ４４
を形成する。プログラム中、バイアス電極の電位
は、ソース・ライン１８の電圧を好適に引き上げ
ることによつて「高く」（26V）される。消去
中はバイアス電極１０４の電位は「低く」（−
0V）される。 フローテイング・ゲート１０２は、感知トラン
ジスタ１０８のFETチヤンネルにゲート・コン
デンサ４５を形成する。基板に対し寄生キヤパシ
タンスCFを有するフイールド・コンデンサ４６
はフイールド酸化物の下に形成される。この後者
のキヤパシタンスはプログラムの機能を低下させ
るので最小とすべきである。 バイアス・コンデンサ４４のキヤパシタンス
CSは、第４図に示す各コンデンサのどれよりも
数倍大きくすべきである。コンデンサ４４のキヤ
パシタンスCSはフローテイング・ゲート１０２
に電位を結合してプログラム及び消去をするから
である。 セル１０を機能的にし、性能及びレイアウトを
最適にするために、適切な容量の関係は、コンデ
ンサ４２，４３，４４及び４５に生じる電界が充
分強く、フローテイング・ゲートのプログラム、
読み出し及び消去が行なえる程に維持されるべき
である。例えば、以下の表はセル１０の動作に利
用できる典型的条件のリストである。これらの条
件はセルの動作を表わすもので、動作の一般的記
載を制限するものではない。 プログラム比は次のように定義される。 プログラム比＝Cs＋Cw＋Cc／Cp２〜４ 消去比は次のように定義される。 消去比＝Cs＋Cp＋Cc／Cw２〜４ 有用なデバイスは、前記比率が以下のアレイの
特定の関係に合致したとき得られる。
【表】
表に示す電圧は好適であるけれど、セルがア
レイの中にあるときは、図示実施例のこれら電極
の電圧は近接セルのデータの妨害を防止するため
調整しなければならない。この点に関しては表
について更に述べる。 コンパクト・セル１０の重要な特徴は、コンパ
クト・セルの高密度アレイ中で使用することがで
きるということである。第１図は、共通の感知ト
ランジスタ・ドレーン接点を共有する２つのセル
を示すが、繰り返して配置してメモリ・セルの大
きな集積回路アレイを形成することも可能であ
る。第１図のセル対１０，１２の単位セルの寸法
は、４ミクロン設計法に対して、約20ミクロン
（Ｙ方向）と30ミクロン（Ｘ方向）である。その
ようなアレイでは単一セルが書き込み、消去又は
読出しが行なわれても近接セルのデータを妨害し
あるいは変更することはない。セル・アレイのこ
のような動作を述べるにあたつて、各メモリ単一
セルが第５図に示される。これらのセルの各々は
第１図、第２図及び第３図に示すセル１０と等価
である。ポリシリコン・ワード選択／消去電極１
０３はセル選択のためアレイを越えてセルからセ
ルへと連続することができ、従つて以後ワード選
択ゲートと指称してアレイ内の機能を明確にす
る。第５図において、セル・アレイの夫々はデバ
イス１０と実質的に同じで、Ｘ及びＹ方向に拡張
して大きなメモリ・デバイス２００を形成して有
用なメモリ・アレイとして示している。ソース及
びドレーン・ラインは鏡像セルに亘つて共用して
いるので、この好適アレイ組成では実装密度は増
大する。図示するアレイでは、セル２０１とそれ
に隣接するセル２０２及び２０４、そして対角線
上の近接するセル２０３が示される。セル２０
５，２０６，２０７、及び２０８はセル２０１及
至２０４の夫々について鏡像位置に接続される。
セル２０１は、直ぐ近接の、そして対角線上で近
接のセル２０２，２０３、及び２０４、又は鏡像
位置のセル２０５を妨害することなく、書き込
み、消去及び読み出しが可能である。 第５図のアレイの各種メモリ機能を行うための
各素子に対する動作電圧は次の様である。
レイの中にあるときは、図示実施例のこれら電極
の電圧は近接セルのデータの妨害を防止するため
調整しなければならない。この点に関しては表
について更に述べる。 コンパクト・セル１０の重要な特徴は、コンパ
クト・セルの高密度アレイ中で使用することがで
きるということである。第１図は、共通の感知ト
ランジスタ・ドレーン接点を共有する２つのセル
を示すが、繰り返して配置してメモリ・セルの大
きな集積回路アレイを形成することも可能であ
る。第１図のセル対１０，１２の単位セルの寸法
は、４ミクロン設計法に対して、約20ミクロン
（Ｙ方向）と30ミクロン（Ｘ方向）である。その
ようなアレイでは単一セルが書き込み、消去又は
読出しが行なわれても近接セルのデータを妨害し
あるいは変更することはない。セル・アレイのこ
のような動作を述べるにあたつて、各メモリ単一
セルが第５図に示される。これらのセルの各々は
第１図、第２図及び第３図に示すセル１０と等価
である。ポリシリコン・ワード選択／消去電極１
０３はセル選択のためアレイを越えてセルからセ
ルへと連続することができ、従つて以後ワード選
択ゲートと指称してアレイ内の機能を明確にす
る。第５図において、セル・アレイの夫々はデバ
イス１０と実質的に同じで、Ｘ及びＹ方向に拡張
して大きなメモリ・デバイス２００を形成して有
用なメモリ・アレイとして示している。ソース及
びドレーン・ラインは鏡像セルに亘つて共用して
いるので、この好適アレイ組成では実装密度は増
大する。図示するアレイでは、セル２０１とそれ
に隣接するセル２０２及び２０４、そして対角線
上の近接するセル２０３が示される。セル２０
５，２０６，２０７、及び２０８はセル２０１及
至２０４の夫々について鏡像位置に接続される。
セル２０１は、直ぐ近接の、そして対角線上で近
接のセル２０２，２０３、及び２０４、又は鏡像
位置のセル２０５を妨害することなく、書き込
み、消去及び読み出しが可能である。 第５図のアレイの各種メモリ機能を行うための
各素子に対する動作電圧は次の様である。
【表】
表において、幾つかの状態を詳述するのに有効
である。セル２０１のプログラム又は書き込み
中、ワード選択／消去ゲート・ラインＷ１には
36Vの電圧パルスが供給される。バイアス電極１
０４を付加的にバイアスするためソース・ライン
Ｓ１は26Vで、それによつてフローテイング・ゲ
ートをコンデンサCsを介して正にバイアスし、
プログラム・ラインＰ１からセル２０１のフロー
テイング・ゲートへの電子の流れを促進する。ワ
ード選択／消去ラインは＋36Vにバイアスされフ
ローテイング・ゲートを更に近付ける。そうでな
ければ、コンデンサCwが負荷として作用して、
フローテイング・ゲートが充分なレベルに上昇し
てプログラムを可能にすることを阻止してしま
う。Ｓ１が26Vであるので、領域８２，８０，８
２を介して電流が流れるのを停止させるにはドレ
ーン・ラインＤ１が26Vでなければならず、そう
でなければこの状態を維持するのは難かしく、不
所望な電力消費が生じてしまう。セル２０４での
プログラムを回避するためには、Ｗ２とＰ１が
0VでＳ１が＋26Vの場合、フローテイング・ゲ
ートの電位が、Ｐ１からフローテイング・ゲート
への電子のトンネルを生じさせる程大きくないよ
うに、Cw、Cp及びCs間の容量比が選ばれる。近
接のセル２０２をプログラムさせないため、プロ
グラム・ラインＰ２は同時に約＋26Vに維持さ
れ、電子が選択されないセル２０２のフローテイ
ング・ゲートに入ることを防止する。ソース・ラ
インＳ２が＋26Vであるので、Ｓ１がハイのとき
Ｄ１をハイにバイアスするためには前述と同じ理
由でＤ２は＋26Vでなければならない。ラインＰ
２は便宜上＋26Vに選ばれたが、セル動作を最適
にするため別の電圧とすることも可能である。プ
ログラム・ラインＰ２は、また、＋26Vをセル２
０３に結合して、電子がセル２０３上のフローテ
イング・ゲートからプログラム選択ラインＰ２に
流れるだろうと考えられるかもしれない。しか
し、前述した凹凸３４によつて生じるフローテイ
ング・ゲート充放電構造のダイオード類似特性に
よつて、この事は生せず、この妨害の例の状態と
反対の単一方向に流れる傾向にある。故に、セル
２０３のメモリ荷電内容は妨害されない。ここで
「妨害」とは、アドレス指定されないセルのメモ
リ内容が、読み出しによつてときとしてそのセル
のフローテイング・ゲートをプログラム又は消去
して変つてしまうことを意味する。正しい容量比
はアレイ内の妨害なしにセル動作を適切に行なわ
せるのに使用される。 同様に、セル２０１は近接のセル２０２，２０
３又は２０４に妨害の問題を生じることなく消去
されることができる。この場合、ワード選択／消
去ゲートＷ１は＋36VでＰ２，Ｓ２，Ｄ２以外の
他のすべての電極は0Vである。Ｐ２とＷ１との
電位をトンネルが生じないように低く保つことに
よつてセル２０２の妨害を阻止するため、ライン
Ｐ２が＋26Vにバイアスされる。セル２０３にお
いて、Ｐ２がハイ（約＋26V）でＳ２がハイ（約
＋26V）であるので、フローテイング・ゲートは
Ｐ２に対し負にバイアスされる。しかし、凹凸の
ダイオード作用がフローテイング・ゲートからＰ
２に電子が行くのを阻止する。それと同時に、ワ
ード選択ラインＷ２からフローテイング・ゲート
に電子が流れないことを保証するように容量比が
選ばれる。これは容量比を使用してフローテイン
グ・ゲートの電圧を制御することにより達成され
る。妨害問題はセル２０４には存在しない。 故に、フローテイング・ゲートの絶対電圧をセ
ル内の容量比を制御することによつて、また、凹
凸のダイオード特性及びバイアス電極のバイアス
制御を使用することによつて、妨害がなく動作す
る高密度のセル・アレイを製造することが可能と
なる。 読み出し動作においては、＋5Vと0Vのみが存
在する。故に、発生する電界が非常に低いので、
顕著な妨害問題は生じない。簡単な対称関係状態
により、メモリ・セルの大アレイは妨害問題なし
に構成することができ、本発明のデバイスは大き
なアレイの中に組み込むのに適している。 本発明を図示実施例に関して説明したけれど
も、各種変更、修正及び応用が開示内容に基い
て、また、特許請求の範囲内で成し得る。 この点に関し、前記デバイスのアレイは各種集
積回路技術、例えばCMOS（CMOS／SOSを含
む）、バイポーラ集積回路とコンパチブルであり、
また、CMOSを組み入れた集積回路及びバイポ
ーラ集積回路素子に使用することができる。更
に、図示実施例はデバイスのトンネル領域に重な
りを設けているけれども、トンネル領域が重なら
ない狭いギヤツプ・デバイスで、電極及びフロー
テイング・ゲートの表面に横方向に近接して凹凸
を有し、そして充分横方向に近接してトンネル電
流が流れるものでも良い。更に、不揮発性書き換
え可能デバイスは、RAMセルのような揮発性メ
モリ素子と共に集積回路アレイの中で電気的に接
続され、不揮発性RAMのような不揮発性メモリ
を供給することも可能である。 デバイスは、大規模集積回路メモリ・アレイ内
の欠陥のあるメモリ素子や余分のメモリ素子を分
離したり接続して、メモリ・アレイが故障に耐え
るように使用することも可能である。フローテイ
ング・ゲートによつて適当に接続や分離（切断）
が可能なメモリ・デバイスやループを有する集積
回路における欠陥のあるメモリ素子やメモリ・ル
ープは試験中容易に分離され、続く製造で歩留り
を高めることができる。故障したメモリ素子やル
ープを分離し、及び／又は余分の又はスペアのメ
モリ素子やループを加えることは、メモリ・デバ
イスの動作を長持ちさせ、あるいは回復させるた
めデバイスの制御の下で行なわれる。同様に、本
発明によるデバイスは、集積回路マイクロコンピ
ユータ・チツプに使用することができ、論理素子
（レジスタ、メモリ等）やバスを変更してダイナ
ミツクな部品変更可能なマイクロコンピユータ・
デバイスを提供する。 このような故障許容及びダイナミツク部品変更
システムを与えることについて、不揮発性デバイ
スのフローテイング・ゲートがMOSスイツチ・
トランジスタのゲートを形成し、その導通・不導
通が集積回路の所望素子の接続・分離に利用され
る。 本発明は、以上説明したように構成されている
ので、以下に記載されるような効果を奏する。 重畳している第２電極手段即ちワード選択／消
去電極が、読出し動作中に不揮発性メモリ・セル
の内容を読出すため不揮発性メモリ・セルを選択
する作用をすることを特徴とし、本発明による改
良された電気的に書き換え可能な不揮発性半導体
メモリ・セルは、従来技術に比較して著しく高密
度なものにすることができる。 本発明のメモリ・セルは４層電極を有し、且つ
１つの層は半導体基板に形成され、セルのフロー
テイング・ゲート上の電荷の感知された値を出力
するために用いられることにより、フローテイン
グ・ゲート導体とこれに対応する第１電極手段即
ちプログラム電極、ワード選択／消去電極及びバ
イアス電極との間に重畳した領域の大きさを増大
させることを可能にする。このような構成によ
り、不揮発性メモリサイクルの回数は増大させる
ことができ、一方高密度のセルの形状を維持する
こともできる。 更に、本発明は、デユアル・ゲート感知トラン
ジスタを用いることにより、読出し動作中に所与
のセルへのアクセスを効果的に制御することがで
きるため、本発明による電気的に書き換え可能な
不揮発性メモリ・デバイスのアレイは、各デバイ
スがアレイ内の他のメモリ素子に妨害を与えるこ
となく適切にアクセスできると共に、コンパクト
なレイアウトが可能である。 また、感知トランジスタのソースまたはドレー
ン端子の１つがアレイのビツト・ラインに直接に
結合する一方、該ソースまたはドレーン端子のい
ずれかとバイアス電極とを基板における連続的な
拡散領域から形成することにより、本発明がなさ
れた時点での当該技術において公知であるものよ
り一層コンパクトなセルを得ることが可能であ
る。
である。セル２０１のプログラム又は書き込み
中、ワード選択／消去ゲート・ラインＷ１には
36Vの電圧パルスが供給される。バイアス電極１
０４を付加的にバイアスするためソース・ライン
Ｓ１は26Vで、それによつてフローテイング・ゲ
ートをコンデンサCsを介して正にバイアスし、
プログラム・ラインＰ１からセル２０１のフロー
テイング・ゲートへの電子の流れを促進する。ワ
ード選択／消去ラインは＋36Vにバイアスされフ
ローテイング・ゲートを更に近付ける。そうでな
ければ、コンデンサCwが負荷として作用して、
フローテイング・ゲートが充分なレベルに上昇し
てプログラムを可能にすることを阻止してしま
う。Ｓ１が26Vであるので、領域８２，８０，８
２を介して電流が流れるのを停止させるにはドレ
ーン・ラインＤ１が26Vでなければならず、そう
でなければこの状態を維持するのは難かしく、不
所望な電力消費が生じてしまう。セル２０４での
プログラムを回避するためには、Ｗ２とＰ１が
0VでＳ１が＋26Vの場合、フローテイング・ゲ
ートの電位が、Ｐ１からフローテイング・ゲート
への電子のトンネルを生じさせる程大きくないよ
うに、Cw、Cp及びCs間の容量比が選ばれる。近
接のセル２０２をプログラムさせないため、プロ
グラム・ラインＰ２は同時に約＋26Vに維持さ
れ、電子が選択されないセル２０２のフローテイ
ング・ゲートに入ることを防止する。ソース・ラ
インＳ２が＋26Vであるので、Ｓ１がハイのとき
Ｄ１をハイにバイアスするためには前述と同じ理
由でＤ２は＋26Vでなければならない。ラインＰ
２は便宜上＋26Vに選ばれたが、セル動作を最適
にするため別の電圧とすることも可能である。プ
ログラム・ラインＰ２は、また、＋26Vをセル２
０３に結合して、電子がセル２０３上のフローテ
イング・ゲートからプログラム選択ラインＰ２に
流れるだろうと考えられるかもしれない。しか
し、前述した凹凸３４によつて生じるフローテイ
ング・ゲート充放電構造のダイオード類似特性に
よつて、この事は生せず、この妨害の例の状態と
反対の単一方向に流れる傾向にある。故に、セル
２０３のメモリ荷電内容は妨害されない。ここで
「妨害」とは、アドレス指定されないセルのメモ
リ内容が、読み出しによつてときとしてそのセル
のフローテイング・ゲートをプログラム又は消去
して変つてしまうことを意味する。正しい容量比
はアレイ内の妨害なしにセル動作を適切に行なわ
せるのに使用される。 同様に、セル２０１は近接のセル２０２，２０
３又は２０４に妨害の問題を生じることなく消去
されることができる。この場合、ワード選択／消
去ゲートＷ１は＋36VでＰ２，Ｓ２，Ｄ２以外の
他のすべての電極は0Vである。Ｐ２とＷ１との
電位をトンネルが生じないように低く保つことに
よつてセル２０２の妨害を阻止するため、ライン
Ｐ２が＋26Vにバイアスされる。セル２０３にお
いて、Ｐ２がハイ（約＋26V）でＳ２がハイ（約
＋26V）であるので、フローテイング・ゲートは
Ｐ２に対し負にバイアスされる。しかし、凹凸の
ダイオード作用がフローテイング・ゲートからＰ
２に電子が行くのを阻止する。それと同時に、ワ
ード選択ラインＷ２からフローテイング・ゲート
に電子が流れないことを保証するように容量比が
選ばれる。これは容量比を使用してフローテイン
グ・ゲートの電圧を制御することにより達成され
る。妨害問題はセル２０４には存在しない。 故に、フローテイング・ゲートの絶対電圧をセ
ル内の容量比を制御することによつて、また、凹
凸のダイオード特性及びバイアス電極のバイアス
制御を使用することによつて、妨害がなく動作す
る高密度のセル・アレイを製造することが可能と
なる。 読み出し動作においては、＋5Vと0Vのみが存
在する。故に、発生する電界が非常に低いので、
顕著な妨害問題は生じない。簡単な対称関係状態
により、メモリ・セルの大アレイは妨害問題なし
に構成することができ、本発明のデバイスは大き
なアレイの中に組み込むのに適している。 本発明を図示実施例に関して説明したけれど
も、各種変更、修正及び応用が開示内容に基い
て、また、特許請求の範囲内で成し得る。 この点に関し、前記デバイスのアレイは各種集
積回路技術、例えばCMOS（CMOS／SOSを含
む）、バイポーラ集積回路とコンパチブルであり、
また、CMOSを組み入れた集積回路及びバイポ
ーラ集積回路素子に使用することができる。更
に、図示実施例はデバイスのトンネル領域に重な
りを設けているけれども、トンネル領域が重なら
ない狭いギヤツプ・デバイスで、電極及びフロー
テイング・ゲートの表面に横方向に近接して凹凸
を有し、そして充分横方向に近接してトンネル電
流が流れるものでも良い。更に、不揮発性書き換
え可能デバイスは、RAMセルのような揮発性メ
モリ素子と共に集積回路アレイの中で電気的に接
続され、不揮発性RAMのような不揮発性メモリ
を供給することも可能である。 デバイスは、大規模集積回路メモリ・アレイ内
の欠陥のあるメモリ素子や余分のメモリ素子を分
離したり接続して、メモリ・アレイが故障に耐え
るように使用することも可能である。フローテイ
ング・ゲートによつて適当に接続や分離（切断）
が可能なメモリ・デバイスやループを有する集積
回路における欠陥のあるメモリ素子やメモリ・ル
ープは試験中容易に分離され、続く製造で歩留り
を高めることができる。故障したメモリ素子やル
ープを分離し、及び／又は余分の又はスペアのメ
モリ素子やループを加えることは、メモリ・デバ
イスの動作を長持ちさせ、あるいは回復させるた
めデバイスの制御の下で行なわれる。同様に、本
発明によるデバイスは、集積回路マイクロコンピ
ユータ・チツプに使用することができ、論理素子
（レジスタ、メモリ等）やバスを変更してダイナ
ミツクな部品変更可能なマイクロコンピユータ・
デバイスを提供する。 このような故障許容及びダイナミツク部品変更
システムを与えることについて、不揮発性デバイ
スのフローテイング・ゲートがMOSスイツチ・
トランジスタのゲートを形成し、その導通・不導
通が集積回路の所望素子の接続・分離に利用され
る。 本発明は、以上説明したように構成されている
ので、以下に記載されるような効果を奏する。 重畳している第２電極手段即ちワード選択／消
去電極が、読出し動作中に不揮発性メモリ・セル
の内容を読出すため不揮発性メモリ・セルを選択
する作用をすることを特徴とし、本発明による改
良された電気的に書き換え可能な不揮発性半導体
メモリ・セルは、従来技術に比較して著しく高密
度なものにすることができる。 本発明のメモリ・セルは４層電極を有し、且つ
１つの層は半導体基板に形成され、セルのフロー
テイング・ゲート上の電荷の感知された値を出力
するために用いられることにより、フローテイン
グ・ゲート導体とこれに対応する第１電極手段即
ちプログラム電極、ワード選択／消去電極及びバ
イアス電極との間に重畳した領域の大きさを増大
させることを可能にする。このような構成によ
り、不揮発性メモリサイクルの回数は増大させる
ことができ、一方高密度のセルの形状を維持する
こともできる。 更に、本発明は、デユアル・ゲート感知トラン
ジスタを用いることにより、読出し動作中に所与
のセルへのアクセスを効果的に制御することがで
きるため、本発明による電気的に書き換え可能な
不揮発性メモリ・デバイスのアレイは、各デバイ
スがアレイ内の他のメモリ素子に妨害を与えるこ
となく適切にアクセスできると共に、コンパクト
なレイアウトが可能である。 また、感知トランジスタのソースまたはドレー
ン端子の１つがアレイのビツト・ラインに直接に
結合する一方、該ソースまたはドレーン端子のい
ずれかとバイアス電極とを基板における連続的な
拡散領域から形成することにより、本発明がなさ
れた時点での当該技術において公知であるものよ
り一層コンパクトなセルを得ることが可能であ
る。
第１図は、本発明による不揮発性の電気的に書
き換え可能フローテイング・ゲート・セルから成
るアレイの平面図である。第２図は、第１図の線
２−２からの不揮発性電気的書き換え可能メモ
リ・セルの１つの断面図である。第３図は、第１
図の線３−３からの不揮発性電気的書き換え可能
メモリ・セルの１つの断面図である。第４図は、
第１図の不揮発性電気的書き換え可能・ゲート・
セルの回路図である。第５図は、第１図全体の回
路図である。 （符号説明）、１０，１２：メモリセル、１
１：基板、２０，１０１：プログラム電極、２
２，１０２：フローテイング・ゲート、２４，１
０３：ワード選択／消去電極、２６，１０４：バ
イアス電極、３４：凹凸。
き換え可能フローテイング・ゲート・セルから成
るアレイの平面図である。第２図は、第１図の線
２−２からの不揮発性電気的書き換え可能メモ
リ・セルの１つの断面図である。第３図は、第１
図の線３−３からの不揮発性電気的書き換え可能
メモリ・セルの１つの断面図である。第４図は、
第１図の不揮発性電気的書き換え可能・ゲート・
セルの回路図である。第５図は、第１図全体の回
路図である。 （符号説明）、１０，１２：メモリセル、１
１：基板、２０，１０１：プログラム電極、２
２，１０２：フローテイング・ゲート、２４，１
０３：ワード選択／消去電極、２６，１０４：バ
イアス電極、３４：凹凸。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、 フローテイング・ゲート導体と、 前記フローテイング・ゲート導体を絶縁する絶
縁手段と、 前記フローテイング・ゲート導体の電荷を検出
する検出手段と、 前記基板と前記フローテイング・ゲート導体と
の間にあつて電子を前記フローテイング・ゲート
導体に導入する第１電極手段であつて、自身から
前記フローテイング・ゲート導体に前記絶縁手段
をこえて電荷がトンネルするのを強化する強化手
段を含む第１電極手段と、 前記フローテイング・ゲート導体が前記基板と
自身との間に位置して電子を前記フローテイン
グ・ゲート導体から取り去るように、前記フロー
テイング・ゲート導体の上に配置される第２電極
手段であつて、前記フローテイング・ゲート導体
から自身に前記絶縁手段をこえて電荷がトンネル
するのを強化する強化手段を含む第２電極手段
と、 前記基板に形成されるバイアス電極を備え前記
フローテイング・ゲート導体の少なくとも一部の
下にあつて前記フローテイング・ゲート導体を容
量を介してバイアスする手段と、 前記第１電極手段及び前記第２電極手段を前記
基板から、そして相互に絶縁する別の絶縁手段
と、 前記基板に形成されるソース、ドレーン及び該
ソースとドレーン間にあるチヤンネルを有する感
知トランジスタであつて、前記ソース又はドレー
ン端子の一つはフローテイング・ゲート・メモ
リ・デバイスのアレイのビツト・ラインを構成
し、前記バイアス電極は前記基板における連続的
な拡散領域から前記ソース又は前記ドレーンと共
に電気的に形成され、前記チヤンネルが前記フロ
ーテイング・ゲート導体の電荷によつてその導電
率が変更される第１領域と、該第１領域と前記ソ
ースと前記ドレーンとに直列関係に配置される前
記チヤンネル内の少なくとも一つの付加領域であ
つてその導電率が前記第２電極手段のそのときの
電位によつて変更される付加領域とを含む感知ト
ランジスタとを備える不揮発性電気的書き換え可
能フローテイング・ゲート・メモリ・デバイス。 ２ 前記フローテイング・ゲート導体と前記第２
電極手段とが、前記の領域が形成される基板のそ
の点において前記基板に対する他の点におけるよ
りも前記基板に対して近くに配置されることを特
徴とする特許請求の範囲第１項記載のメモリ・デ
バイス。 ３ 前記バイアス電極は、前記第１電極手段と前
記第２電極手段との少なくとも一部の下に配置さ
れることを特徴とする特許請求の範囲第１項記載
のメモリ・デバイス。 ４ 集積回路メモリ構成要素を形成する複数の実
質的に同じデバイスを有し半導体基板に形成され
る集積回路メモリ・アレイにおいて、 各々の該デバイスが、 フローテイング・ゲート導体と、 前記フローテイング・ゲート導体を絶縁する絶
縁手段と、 前記基板と前記フローテイング・ゲート導体と
の間にあつて電子を前記フローテイング・ゲート
導体に導入する第１電極手段であつて、自身から
前記フローテイング・ゲート導体に前記の絶縁体
をこえて電荷がトンネルするのを強化する強化手
段を含む第１電極手段と、 前記フローテイング・ゲート導体が前記基板と
自身との間に位置して電子を前記フローテイン
グ・ゲート導体から取り去るように、前記フロー
テイング・ゲート導体の上に配置される第２電極
手段であつて、前記フローテイング・ゲート導体
から自身に前記絶縁手段をこえて電荷がトンネル
するのを強化する強化手段を含む第２電極手段
と、 前記基板に形成されるバイアス電極を備え前記
フローテイング・ゲート導体の少なくとも一部の
下にあつて前記フローテイング・ゲート導体を容
量を介してバイアスする手段と、 前記第１電極手段及び前記第２電極手段を前記
基板から、そして相互に絶縁する別の絶縁手段と
を備え、 前記第２電極手段が、前記のアレイの所与のＸ
軸の行方向の近接するメモリ・デバイスに延びて
前記のアレイ内にＸ軸ワード選択／消去ラインを
形成し、 金属導体により接続されて、選択されたメモ
リ・デバイス内の前記フローテイング・ゲート導
体のそのときの状態を感知するためのＹ軸感知ラ
インを形成する前記のアレイ内の近接する検出手
段を備え、 前記第１電極手段が、前記のアレイ内の近接す
るメモリ・デバイスに延びて前記のアレイ内のＹ
軸プログラム・ビツト・ラインを形成し、 前記バイアス電極が、前記のアレイの所与のＹ
軸列の近接するメモリ・デバイスを共通にバイア
スする手段とを備え、 前記近接する検出手段は感知トランジスタを含
み、該感知トランジスタは前記基板に形成される
ソース、ドレーン及び該ソース及びドレーンの間
にあるチヤンネルを有し、該チヤンネルは前記フ
ローテイング・ゲート導体の電荷によつてその導
電率が変更される第１領域を含み、前記ソース又
はドレーンの一つは前記基板に形成された導電領
域を有し且つ前記Ｙ軸感知ラインに結合し、所与
のＹ軸列の各前記ソースと各前記デバイスの対応
するバイアス電極とが前記基板における連続的な
拡散領域から電気的に形成されることを特徴とす
る集積回路メモリ・アレイ。 ５ 前記感知トランジスタの第２チヤンネル領域
が前記第２電極手段により制御されることを特徴
とする特許請求の範囲第４項記載の集積回路メモ
リ・アレイ。 ６ 半導体基板に形成される集積回路メモリ・ア
レイにおいて、 複数の実質的に同じ集積回路メモリ・デバイス
を備え、 各々の該デバイスが、 フローテイング・ゲート導体と、 前記フローテイング・ゲート導体の電荷を検出
する検出手段と、 前記基板と前記フローテイング・ゲート導体と
の間にあつて、前記フローテイング・ゲート導体
と容量性関係にあり且つ前記基板から絶縁されて
いる第１電極と、 前記フローテイング・ゲート導体が前記基板と
自身との間に位置するように、前記フローテイン
グ・ゲート導体の上に配置される第２電極であつ
て、前記フローテイング・ゲート導体と容量性関
係にあり且つ前記第１電極及び前記基板の各々か
ら絶縁されている第２電極と、 前記基板に配設され前記フローテイング・ゲー
ト導体と容量性関係にあるバイアス電極とを備
え、 前記バイアス電極が、前記フローテイング・ゲ
ート導体に対して第１の電位及び第２の電位の容
量性結合をするために動作して、それにより前記
第１の電位が前記バイアス電極に与えられたとき
電子が前記第１電極から前記フローテイング・ゲ
ート導体にトンネルし、また前記第２の電位が前
記バイアス電極に与えられたとき電子が前記フロ
ーテイング・ゲート導体から前記第２電極にトン
ネルするように前記容量性関係の各々が選択さ
れ、 前記第２電極が、前記のアレイの所与のＸ軸の
行方向の近接するメモリ・デバイスに延びて前記
のアレイ内にＸ軸ワード選択／消去ラインを形成
し、 金属導体により接続されて、選択されたメモ
リ・デバイス内の前記フローテイング・ゲート導
体のそのときの状態を感知するためのＹ軸感知ラ
インを形成する前記のアレイ内の近接する検出手
段を備え、 前記第１電極が、前記のアレイ内の近接するメ
モリ・デバイスに延びて前記のアレイ内のＹ軸プ
ログラム・ビツト・ラインを形成し、 前記バイアス電極が、前記のアレイの所与のＹ
軸列の近接するメモリ・デバイスを共通にバイア
スする手段を含み、 前記近接する検出手段は感知トランジスタを含
み、該感知トランジスタは前記基板に形成される
ソース、ドレーン及び該ソース及びドレーンの間
にあるチヤンネルを有し、該チヤンネルは前記フ
ローテイング・ゲート導体の電荷によつてその導
電率が変更される第１領域を含み、前記ソース又
はドレーンの一つは前記基板に形成された導電領
域を有し且つ前記Ｙ軸感知ラインに結合し、所与
のＹ軸列の各前記ソースと各前記デバイスの対応
するバイアス電極とが前記基板における連続的な
拡散領域から電気的に形成されることを特徴とす
る集積回路メモリ・アレイ。 ７ 前記感知トランジスタの第２チヤンネル領域
が前記第２電極により制御されることを特徴とす
る特許請求の範囲第６項記載の集積回路メモリ・
アレイ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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