JPS61274368A - 電気的に消去可能なプログラム可能な固定メモリ・セル - Google Patents
電気的に消去可能なプログラム可能な固定メモリ・セルInfo
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- JPS61274368A JPS61274368A JP4279586A JP4279586A JPS61274368A JP S61274368 A JPS61274368 A JP S61274368A JP 4279586 A JP4279586 A JP 4279586A JP 4279586 A JP4279586 A JP 4279586A JP S61274368 A JPS61274368 A JP S61274368A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
プログラム可能な固定メモリ（ＥＥＰＲＯＭ）セルの設
計に関する。
計に関する。
従来の技術及び問題点
ＥＥＰＲＯＭはデータを記憶する為に浮動ゲート金属酸
化物半導体技術を用いるメモリ装置である。各々のＥＥ
ＰＲＯＭセルが浮動ゲートＭＯＳトランジスタを持って
いる。浮動ゲートＭＯＳトランジスタのソース、ゲート
及びドレインの間に所要の電圧を加えて、電子がトンネ
ル作用により、基板から浮動ゲートの絶縁体を介して浮
動ゲートに通る様にすることにより、ＥＥＰＲＯＭセル
に一方の論理状態が書込まれる。この電荷は何年にもわ
たって、浮動ゲートに記憶することが出来る。
化物半導体技術を用いるメモリ装置である。各々のＥＥ
ＰＲＯＭセルが浮動ゲートＭＯＳトランジスタを持って
いる。浮動ゲートＭＯＳトランジスタのソース、ゲート
及びドレインの間に所要の電圧を加えて、電子がトンネ
ル作用により、基板から浮動ゲートの絶縁体を介して浮
動ゲートに通る様にすることにより、ＥＥＰＲＯＭセル
に一方の論理状態が書込まれる。この電荷は何年にもわ
たって、浮動ゲートに記憶することが出来る。
トンネル作用により、電子を浮動ゲートの絶縁層を介し
て浮動ゲートから基板に通すことにより、ＥＥＰＲＯＭ
セルの浮動ゲートから電子を放出させる特定の電圧をソ
ース、ゲート及びドイレンの間に加えることにより、他
方゛の論理状態が書込まれる。
て浮動ゲートから基板に通すことにより、ＥＥＰＲＯＭ
セルの浮動ゲートから電子を放出させる特定の電圧をソ
ース、ゲート及びドイレンの間に加えることにより、他
方゛の論理状態が書込まれる。
第１図は典型的なＥＥＰＲＯＭセルの略図である。読取
の為にメモリ会セル１０がアドレスされる時、正の電圧
がワード線５に印加され、これによってトランジスタ４
及び１１がターンオンする。
の為にメモリ会セル１０がアドレスされる時、正の電圧
がワード線５に印加され、これによってトランジスタ４
及び１１がターンオンする。
浮動ゲート・トランジスタ１２の浮動ゲートに電子が記
憶されている場合、記憶されている電子がトランジスタ
１２の閾値電圧を行１ｉ１３に加えられた電圧よりも高
く上昇させる。従って、メモリ・セル１０は列ｗＡ７及
び列ｌＱ８の間が高インピーダンスになる。従って、メ
モリ・セル１０を含むメモリの列デコーダ（図に示して
いない）が、列線７及び８０間の高インピーダンスを検
出して、適当なデータ出力信号を発生する。
憶されている場合、記憶されている電子がトランジスタ
１２の閾値電圧を行１ｉ１３に加えられた電圧よりも高
く上昇させる。従って、メモリ・セル１０は列ｗＡ７及
び列ｌＱ８の間が高インピーダンスになる。従って、メ
モリ・セル１０を含むメモリの列デコーダ（図に示して
いない）が、列線７及び８０間の高インピーダンスを検
出して、適当なデータ出力信号を発生する。
浮動ゲート・トランジスタ１２の浮動ゲートに電子が記
憶されていない場合、行線３に高電圧信号を加えること
により、浮動ゲート・トランジスタ１２がターンオンす
る。従って、列デコーダ（図に示してない）が列線７及
び８の間の低インピーダンスを検出し、適当なデータ出
力信号を発生する。トランジスタ１３及びトンネル類１
１！１４が、基板電圧と無関係な特定のトンネル電圧を
浮動ゲートφトランジスタ１２の浮動ゲートの下に加え
ることが出来る様にする。
憶されていない場合、行線３に高電圧信号を加えること
により、浮動ゲート・トランジスタ１２がターンオンす
る。従って、列デコーダ（図に示してない）が列線７及
び８の間の低インピーダンスを検出し、適当なデータ出
力信号を発生する。トランジスタ１３及びトンネル類１
１！１４が、基板電圧と無関係な特定のトンネル電圧を
浮動ゲートφトランジスタ１２の浮動ゲートの下に加え
ることが出来る様にする。
第２図はメモリ・セル１０の平面図である。モード領域
２２が、浮動ゲート・トランジスタ１２、通過トランジ
スタ１３及び通過トランジスタ１１に対するソース及び
ドレインとなる。トンネル領域１４のトンネル酸化物を
介して浮動ゲート２５を充電することにより、浮動ゲー
ト・トランジス ゛り１２がプログラムされる。最
後に、列線７及び８が夫々接点２１及び２６に接続され
る。（図面の平面に対して）垂直方向に隣接するセルに
対し、モード領域２２の延長部によって導線９が構成さ
れる。
２２が、浮動ゲート・トランジスタ１２、通過トランジ
スタ１３及び通過トランジスタ１１に対するソース及び
ドレインとなる。トンネル領域１４のトンネル酸化物を
介して浮動ゲート２５を充電することにより、浮動ゲー
ト・トランジス ゛り１２がプログラムされる。最
後に、列線７及び８が夫々接点２１及び２６に接続され
る。（図面の平面に対して）垂直方向に隣接するセルに
対し、モード領域２２の延長部によって導線９が構成さ
れる。
第３図は第２図の切Ｉｌｉ線Ａ−Ａから見た簡略側面図
である。ワード線１ゲート２４がゲート酸化物領域３４
によって基板３５から絶縁され、こうしてモードｌ！ｉ
ｔｇ２２（第２図）の間にチャンネル領域を形成する。
である。ワード線１ゲート２４がゲート酸化物領域３４
によって基板３５から絶縁され、こうしてモードｌ！ｉ
ｔｇ２２（第２図）の間にチャンネル領域を形成する。
第４図は浮動ゲート電界効果トランジスタ１２及びトン
ネル領域１４を第２図の切断線Ｂ−Ｂで切った簡略側面
図である。第２図及び第３図について説明した構成要素
の他に、第４図はレベル間酸化物層３６及びトンネル酸
化物１１３７を示している。トンネル酸化物１３７の厚
さは約１００人であり、Ｎ影領域５２から浮動ゲート２
５への電子のトンネル作用を容易にする様に設計されて
いる。
ネル領域１４を第２図の切断線Ｂ−Ｂで切った簡略側面
図である。第２図及び第３図について説明した構成要素
の他に、第４図はレベル間酸化物層３６及びトンネル酸
化物１１３７を示している。トンネル酸化物１３７の厚
さは約１００人であり、Ｎ影領域５２から浮動ゲート２
５への電子のトンネル作用を容易にする様に設計されて
いる。
第５図及び第６図は第２図の切断線Ｃ−Ｃ及びＤ−Ｄで
切った簡略側面図である。
切った簡略側面図である。
浮動ゲート２５にトンネル作用によって通る電荷の量は
、トンネル酸化物３７の前後に発生する電圧に関係する
。トンネル酸化物３７の前後の電圧は、次の方程式で表
わされる容量結合の法則を用いて決定することが出来る
。
、トンネル酸化物３７の前後に発生する電圧に関係する
。トンネル酸化物３７の前後の電圧は、次の方程式で表
わされる容量結合の法則を用いて決定することが出来る
。
Ｃ０ＶＯ−Ｃ１０Ｖ１＋Ｃ２０Ｖ２＋Ｃ３０Ｖ３＋ Ｃ
４０Ｖ ４ ＋ Ｑ Ｏ（１１ こ）でＣＯはＣ１０＋Ｃ２０＋Ｃ３０＋Ｃ４０であり、
■０は浮動ゲート２５の電圧であり、Ｃ１０はゲート酸
化物３４を挟んだ浮動ゲート２５と基板３５の間の静電
容量であり、■１は基板３５の電圧であり、Ｃ２０はト
ンネル酸化物３７を挟んだ浮動ゲート２５とＮ影領域５
２の間の静電容量であり、■２はＮ形拡散部５２の電位
であり、０３０は制御ゲート２３と浮動ゲート２５の間
の容量結合であり、Ｖ３は制御ゲート２３の電位であり
、Ｃ４０はフィールド酸化物領域３１゜３２．３３を挟
んだ浮動ゲート２５と基板の間の静電容量であり、ｖ４
は基板３５の電位であり、ＱＯは浮動ゲートの正味の電
荷である。
４０Ｖ ４ ＋ Ｑ Ｏ（１１ こ）でＣＯはＣ１０＋Ｃ２０＋Ｃ３０＋Ｃ４０であり、
■０は浮動ゲート２５の電圧であり、Ｃ１０はゲート酸
化物３４を挟んだ浮動ゲート２５と基板３５の間の静電
容量であり、■１は基板３５の電圧であり、Ｃ２０はト
ンネル酸化物３７を挟んだ浮動ゲート２５とＮ影領域５
２の間の静電容量であり、■２はＮ形拡散部５２の電位
であり、０３０は制御ゲート２３と浮動ゲート２５の間
の容量結合であり、Ｖ３は制御ゲート２３の電位であり
、Ｃ４０はフィールド酸化物領域３１゜３２．３３を挟
んだ浮動ゲート２５と基板の間の静電容量であり、ｖ４
は基板３５の電位であり、ＱＯは浮動ゲートの正味の電
荷である。
典型的な動作状態では、ｖｌ及び■４は大体ゼロ・ボル
トであり、従って式（１）は次の様になる。
トであり、従って式（１）は次の様になる。
ＣＯＶ Ｏ＝ Ｑ Ｏ＋ Ｃ２０Ｖ ２ ＋ Ｃ３０Ｖ
３ （２１充電動作（即ち、浮動ゲート２５に正味
の負の電荷を作る）の間、ｖ３は典型的に１５Ｖであり
、■２は典型的に０■であり、従って式（２）は次の様
になる。
３ （２１充電動作（即ち、浮動ゲート２５に正味
の負の電荷を作る）の間、ｖ３は典型的に１５Ｖであり
、■２は典型的に０■であり、従って式（２）は次の様
になる。
ＶＯ＝（ＱＯ＋Ｃ３０Ｖ３）／ＣＯ（３）Ｃ１０及びＣ
４０がＣ２０及び０３０に較べて小さいから、トンネル
酸化物３７の両端の電圧降下（ＶＯ−Ｖ２、■２は０に
等しい）はＣ３０／（Ｃ２０＋Ｃ３０）にＱＯの相加係
数を加えたものに比例する。
４０がＣ２０及び０３０に較べて小さいから、トンネル
酸化物３７の両端の電圧降下（ＶＯ−Ｖ２、■２は０に
等しい）はＣ３０／（Ｃ２０＋Ｃ３０）にＱＯの相加係
数を加えたものに比例する。
放電動作（即ち正味の正又は正味のゼロの電荷を作る）
の間、ｖ２は典型的に１５Ｖであり、Ｖ３は典型的にＯ
■であり、式（２）は次の様になる。
の間、ｖ２は典型的に１５Ｖであり、Ｖ３は典型的にＯ
■であり、式（２）は次の様になる。
ＶＯ＝（ＱＯ＋Ｃ２０Ｖ２）／ＣＯ（４）放電電圧Ｖ２
−ＶＯは Ｖ２−ＶＯ＝（（ＧＯ−Ｃ２０）Ｖ２−Ｑ）／Ｇ。
−ＶＯは Ｖ２−ＶＯ＝（（ＧＯ−Ｃ２０）Ｖ２−Ｑ）／Ｇ。
−（（Ｃ１０＋Ｃ３０＋Ｃ４０）Ｖ２
− Ｑ ） ／ ＣＯ（５）
Ｃ１０及びＣ４０がＣ２０及びＣ３０に較べて小さイか
ら、Ｖ２−ｖｏはｃ３ｏ、／ （Ｃ２０＋Ｃ３０）にＱ
Ｏの相加係数を加えた値に比例する。
ら、Ｖ２−ｖｏはｃ３ｏ、／ （Ｃ２０＋Ｃ３０）にＱ
Ｏの相加係数を加えた値に比例する。
式（３）及び（５）から判る様に、Ｃ３０が増加するに
つれて、トンネル電圧が増加する。この静電容量は、従
来、ワード線２３と浮動ゲート２５の間の重なり面積に
よって制限されている。従って、この発明の目的は、Ｅ
ＰＲＯＭセルの表面積を増加せずに、ワード線とＥＥＰ
ＲＯＭメモリ・セルの浮動ゲートの間の容量結合を増大
することが出来る様にする構造を提供することである。
つれて、トンネル電圧が増加する。この静電容量は、従
来、ワード線２３と浮動ゲート２５の間の重なり面積に
よって制限されている。従って、この発明の目的は、Ｅ
ＰＲＯＭセルの表面積を増加せずに、ワード線とＥＥＰ
ＲＯＭメモリ・セルの浮動ゲートの間の容量結合を増大
することが出来る様にする構造を提供することである。
問題点を解決する為の手 及び作用
本発明の１実施例は、隣接するフィールド酸化物領域内
に形成されたトレンチ・キャパシタを含むＥＥＰＲＯＭ
用の構造を提供する。トレンチ構造が、ＥＥＰＲＯＭセ
ルのワード線とＥＥＰＲＯＭセルの浮動ゲートの間の容
量結合を強める。この為、この発明に従って構成された
ＥＥＰＲＯＭセルは、集積回路の一層小さい表面積を用
いて構成することが出来、或いは浮動ゲートの充電及び
放電に一層小さいプログラミング電圧を用いることが出
来る。
に形成されたトレンチ・キャパシタを含むＥＥＰＲＯＭ
用の構造を提供する。トレンチ構造が、ＥＥＰＲＯＭセ
ルのワード線とＥＥＰＲＯＭセルの浮動ゲートの間の容
量結合を強める。この為、この発明に従って構成された
ＥＥＰＲＯＭセルは、集積回路の一層小さい表面積を用
いて構成することが出来、或いは浮動ゲートの充電及び
放電に一層小さいプログラミング電圧を用いることが出
来る。
実施例
第７図は本発明の１実施例の簡略側面図である。
第７図は、この発明の改良を含むが、第４図のＥＥＰＲ
ＯＭＥＰＲＯＭセル１０ＰＲＯＭセルを切断線Ｂ−８で
切った図である。第７図でも、第４図と同じ参照符号を
付した構成部分は、第４図の対応する構成部分と同じ作
用をする。第７図の構造は、トレンチが通抜けるフィー
ルド酸化物領域４１を持ち、これは、ワード線４３と浮
動ゲート４５の間の界面の面積を増加することにより、
第４図のワード線２３及び浮動ゲート２５の間の容量結
合よりも、ワード線４３及び浮動ゲート４５の間の容量
結合を一層強くする。第７図の構造は、第４図の構造に
使われる表面積以上に、表面積の増加を必要としないが
、容量結合を強め、こうして浮動ゲート４５の充電及び
放電に、一層低いプログラミング電圧を使うことが出来
る様にする。
ＯＭＥＰＲＯＭセル１０ＰＲＯＭセルを切断線Ｂ−８で
切った図である。第７図でも、第４図と同じ参照符号を
付した構成部分は、第４図の対応する構成部分と同じ作
用をする。第７図の構造は、トレンチが通抜けるフィー
ルド酸化物領域４１を持ち、これは、ワード線４３と浮
動ゲート４５の間の界面の面積を増加することにより、
第４図のワード線２３及び浮動ゲート２５の間の容量結
合よりも、ワード線４３及び浮動ゲート４５の間の容量
結合を一層強くする。第７図の構造は、第４図の構造に
使われる表面積以上に、表面積の増加を必要としないが
、容量結合を強め、こうして浮動ゲート４５の充電及び
放電に、一層低いプログラミング電圧を使うことが出来
る様にする。
或いはこの代りに、第７図の構造は第４図の構造よりも
一層小さく作っても、ワードＩｉ！４３と浮動ゲート４
５の間に適切な容量結合を持たせて、第５図のセルの充
電に使われるのと同じ電圧レベルを用いて、トンネル酸
化物層３７の前後に十分なトンネル電圧を発生すること
が出来る。
一層小さく作っても、ワードＩｉ！４３と浮動ゲート４
５の間に適切な容量結合を持たせて、第５図のセルの充
電に使われるのと同じ電圧レベルを用いて、トンネル酸
化物層３７の前後に十分なトンネル電圧を発生すること
が出来る。
本発明の別の実施例が第８図の簡略側面図に示されてい
る。第８図の構造は、第７図に示した幅の広いトレンチ
領域４７の代りに、幅の狭いトレンチ領域４８．４９を
持っている。幅の狭いトレンチ領域４８．４９は、ワー
ド線４３を第８図の構造の表面の上にデポジットする時
、デポジットされた多結晶シリコンが一緒になって、第
８図の構造の表面を平面化するという点で、別の利点が
ある。こうして静電容量が増加し、表面が平面化すると
いう利点が得られる。
る。第８図の構造は、第７図に示した幅の広いトレンチ
領域４７の代りに、幅の狭いトレンチ領域４８．４９を
持っている。幅の狭いトレンチ領域４８．４９は、ワー
ド線４３を第８図の構造の表面の上にデポジットする時
、デポジットされた多結晶シリコンが一緒になって、第
８図の構造の表面を平面化するという点で、別の利点が
ある。こうして静電容量が増加し、表面が平面化すると
いう利点が得られる。
第９Ａ図は本発明の１実施例を作るのに必要な処理工程
の１つの段階を示す簡略側面図である。
の１つの段階を示す簡略側面図である。
フィールド酸化物領域３２．３３．４１．ゲート酸化物
層３４、Ｎ形領［５２及びトンネル酸化物３７が、周知
の方法を用いて、基板３５内に形成される。フィールド
酸化物領域４１のパターンを定め、異方性エッチにより
、第９Ｂ図に示すトレンチ４７を作る。トレンチ４７を
エッチする為にこの他のエツチング方法を用いることが
出来る。
層３４、Ｎ形領［５２及びトンネル酸化物３７が、周知
の方法を用いて、基板３５内に形成される。フィールド
酸化物領域４１のパターンを定め、異方性エッチにより
、第９Ｂ図に示すトレンチ４７を作る。トレンチ４７を
エッチする為にこの他のエツチング方法を用いることが
出来る。
然し、異方性エツチングはトレンチ４７に垂直の側壁を
作り、これが平面図の単位面積あたりの静電容量を最大
にする。
作り、これが平面図の単位面積あたりの静電容量を最大
にする。
別の方法として、トレンチ４７は、フィールド酸化物領
域４１を完全に通扱けない様に形成することが出来る。
域４１を完全に通扱けない様に形成することが出来る。
然し、この実施例では、この発明に従って構成されたＥ
ＥＰＲＯＭのどの酸化物領域も、エツチングによって完
全に通抜けることがない様に保証するのが困難である。
ＥＰＲＯＭのどの酸化物領域も、エツチングによって完
全に通抜けることがない様に保証するのが困難である。
そういう場合、トレンチ４７に浮動ゲート４５をデポジ
ットした時、浮動ゲート４５が基板３５に短絡し、ＥＥ
ＰＲＯＭセルは働かなくなる。この問題を避ける為、ト
レンチ４７はフィールド酸化物領域４１を通抜ける様に
エッチし、トレンチ４７内に酸化物を再び形成する。二
酸化シリコン層（図面に示してない）を低圧化学反応気
相成長によって第９Ｂ図の構造の表面の上に形成し、こ
の二酸化シリコン層の異方性エッチにより、第９Ｃ図の
二酸化シリコン・フィラメント５１を残す。その後、ゲ
ート酸化物層３４を形成する為に使われる酸化工程の間
、周知の方法を用いて、二酸化シリコン層４７を形成す
る。この結果が第９Ｄ図に示されている。
ットした時、浮動ゲート４５が基板３５に短絡し、ＥＥ
ＰＲＯＭセルは働かなくなる。この問題を避ける為、ト
レンチ４７はフィールド酸化物領域４１を通抜ける様に
エッチし、トレンチ４７内に酸化物を再び形成する。二
酸化シリコン層（図面に示してない）を低圧化学反応気
相成長によって第９Ｂ図の構造の表面の上に形成し、こ
の二酸化シリコン層の異方性エッチにより、第９Ｃ図の
二酸化シリコン・フィラメント５１を残す。その後、ゲ
ート酸化物層３４を形成する為に使われる酸化工程の間
、周知の方法を用いて、二酸化シリコン層４７を形成す
る。この結果が第９Ｄ図に示されている。
次に多結晶シリコン層を低圧化学反応気相成長によって
、約３，０ＯＯＡの厚さになるまでデポジットする。次
に、低圧化学反応気相成長を用いて、多結晶シリコン層
の上に約２５０人の厚さに酸化物層を形成する。次にこ
の二酸化シリコン層の表面の上に、低圧化学反応気相成
長を用いて、約２５０人の厚さに窒化シリコン層をデポ
ジットする。この後、窒化物層、二酸化シリコン層及び
多結晶シリコン層をエッチして、第７図の浮動ゲート４
５及びレベル間絶縁体層４６を形成する。
、約３，０ＯＯＡの厚さになるまでデポジットする。次
に、低圧化学反応気相成長を用いて、多結晶シリコン層
の上に約２５０人の厚さに酸化物層を形成する。次にこ
の二酸化シリコン層の表面の上に、低圧化学反応気相成
長を用いて、約２５０人の厚さに窒化シリコン層をデポ
ジットする。この後、窒化物層、二酸化シリコン層及び
多結晶シリコン層をエッチして、第７図の浮動ゲート４
５及びレベル間絶縁体層４６を形成する。
次に、低圧化学反応気相成長により、厚さ約４゜５００
人の第２の多結晶シリコン層をデポジットする。周知の
方法を用いて、この第２の多結晶シリコン層を第１の多
結晶シリコン層から完全に絶縁する。周知の方法を用い
て、これらの多結晶シリコン層のパターンを定めてエッ
チし、ワード線４３及びワード線２４（第４図）を作る
。これらの処理工程の結果が第７図に示されている。
人の第２の多結晶シリコン層をデポジットする。周知の
方法を用いて、この第２の多結晶シリコン層を第１の多
結晶シリコン層から完全に絶縁する。周知の方法を用い
て、これらの多結晶シリコン層のパターンを定めてエッ
チし、ワード線４３及びワード線２４（第４図）を作る
。これらの処理工程の結果が第７図に示されている。
以上本発明の特定の実施例を説明したが、これは本発明
の範囲を制約するものと介してはならない。当業者には
、以上の説明から、本発明のその他の実施例が考えられ
よう。
の範囲を制約するものと介してはならない。当業者には
、以上の説明から、本発明のその他の実施例が考えられ
よう。
本発明に従って構成されたＥＥＰＲＯＭセルは、ＥＥＰ
ＲＯＭセルの表面積を増加せずに、ＥＥＰＲＯＭセルの
制御ゲートと浮動ゲートの間の静電容量を増加する。こ
の為、ＥＥＰＲＯＭセルをプログラムする為に一層小さ
いプログラミング電圧を使うことが出来、或いはその代
りに同じプログラミング電圧を使って、一層小形のＥＥ
ＰＲＯＭセルを設計することが出来る。
ＲＯＭセルの表面積を増加せずに、ＥＥＰＲＯＭセルの
制御ゲートと浮動ゲートの間の静電容量を増加する。こ
の為、ＥＥＰＲＯＭセルをプログラムする為に一層小さ
いプログラミング電圧を使うことが出来、或いはその代
りに同じプログラミング電圧を使って、一層小形のＥＥ
ＰＲＯＭセルを設計することが出来る。
以上の説明に関連して、更に下記の項を開示する。
（１） 低下した電圧レベルを用いてプログラムする
ことが出来る電気的に消去可能なプログラム可能な固定
メモリ・セルに於て、 基板内に形成されたモード領域と、 前記基板内に形成されていて前記モード領域の間に配置
され、その１つがトレンチを含んでいるフィールド酸化
物領域と、 前記モード領域の上方で前記基板の表面の上並びに前記
トレンチの表面に配置されていて、前記基板から絶縁さ
れている浮動ゲートと、該浮動ゲートの上方に配置され
ていて、それがら絶縁されている制御ゲートとを有する
電気的に消去可能なプログラム可能な固定メモリ・セル
。
ことが出来る電気的に消去可能なプログラム可能な固定
メモリ・セルに於て、 基板内に形成されたモード領域と、 前記基板内に形成されていて前記モード領域の間に配置
され、その１つがトレンチを含んでいるフィールド酸化
物領域と、 前記モード領域の上方で前記基板の表面の上並びに前記
トレンチの表面に配置されていて、前記基板から絶縁さ
れている浮動ゲートと、該浮動ゲートの上方に配置され
ていて、それがら絶縁されている制御ゲートとを有する
電気的に消去可能なプログラム可能な固定メモリ・セル
。
（り 第（１）項に記載した電気的に消去可能なプログ
ラム可能な固定メモリ・セルに於て、前記浮動ゲート及
び前記モード領域の間に配置されたトンネル酸化物を有
する電気的に消去可能なプログラム可能な固定メモリ・
セル。
ラム可能な固定メモリ・セルに於て、前記浮動ゲート及
び前記モード領域の間に配置されたトンネル酸化物を有
する電気的に消去可能なプログラム可能な固定メモリ・
セル。
（３） 第（１）項に記載した電気的に消去可能なプ
ログラム可能な固定メモリ・セルに於て、異方性エツチ
ング方法を用いて前記フィールド酸化物領域をエツチン
グすることにより、前記トレンチが形成される電気的に
消去可能なプログラム可能な固定メモリ・セル。
ログラム可能な固定メモリ・セルに於て、異方性エツチ
ング方法を用いて前記フィールド酸化物領域をエツチン
グすることにより、前記トレンチが形成される電気的に
消去可能なプログラム可能な固定メモリ・セル。
（４１当該メモリの各セルが、基板内に形成されたモー
ド領域と、前記基板内に形成されたモード領域の間に配
置されていて、その１つがトレンチを持っているフィー
ルド酸化物領域と、前記モード領域の上方の基板の表面
並びに前記トレンチの表面に配置されていて、前記基板
から絶縁されている浮動ゲートと、該浮動ゲートの上方
に配置されていて、それから絶縁され、前記メモリのワ
ード線として作用する制御ゲートと、各々のメモリ・セ
ルの選ばれたモード領域に接続されたビット線とを有す
る電気的に消去可能なプログラム可能な固定メモリ。
ド領域と、前記基板内に形成されたモード領域の間に配
置されていて、その１つがトレンチを持っているフィー
ルド酸化物領域と、前記モード領域の上方の基板の表面
並びに前記トレンチの表面に配置されていて、前記基板
から絶縁されている浮動ゲートと、該浮動ゲートの上方
に配置されていて、それから絶縁され、前記メモリのワ
ード線として作用する制御ゲートと、各々のメモリ・セ
ルの選ばれたモード領域に接続されたビット線とを有す
る電気的に消去可能なプログラム可能な固定メモリ。
（５） 第（４）項に記載した電気的に消去可能なプ
ログラム可能な固定メモリに於て、前記浮動ゲート及び
前記モード領域の間に配置されたトンネル酸（６）第（
４）項に記載した電気的に消去可能なプログラム可能な
固定メモリ・セルに於て、異方性エツチング方法を用い
て前記フィールド酸化物領域をエツチングすることによ
り、前記トレンチが形成される電気的に消去可能なブし
１グラム可能な固定メモリ。
ログラム可能な固定メモリに於て、前記浮動ゲート及び
前記モード領域の間に配置されたトンネル酸（６）第（
４）項に記載した電気的に消去可能なプログラム可能な
固定メモリ・セルに於て、異方性エツチング方法を用い
て前記フィールド酸化物領域をエツチングすることによ
り、前記トレンチが形成される電気的に消去可能なブし
１グラム可能な固定メモリ。
第１図はＥＥＰＲＯＭメモリ・セルの略図、第２図はＥ
ＥＰＲＯＭセルの平面図、第３図は第２図のＥＥＰＲＯ
Ｍセルを切断線Ａ−Ａで切断した断面図、第４図は第２
図のＥＥＰＲＯＭセルを切断線Ｂ−８で切った断面図、
第５図は第２図のＥＥＰＲＯＭセルを切断線Ｃ−Ｃで切
った断面図、第６図は第２図のＥＥＰＲＯＭセルを切断
線り一りで切った断面図、第７図は本発明の１実施例の
簡略側面図、第８図は本発明の第２の実施例の簡略側面
図、第９Ａ図乃至第９Ｄ図は第７図に示す本発明の実施
例を作るのに必要な処理工程を示す簡略側面図である。 主な符号の説明 ３２．３３．４１ ：フィールド酸化物領域３４：ゲー
ト酸化物層 ３５：基板 ４３：ワード線／制御ゲート ４５：浮動ゲート ４７：トレンチ
ＥＰＲＯＭセルの平面図、第３図は第２図のＥＥＰＲＯ
Ｍセルを切断線Ａ−Ａで切断した断面図、第４図は第２
図のＥＥＰＲＯＭセルを切断線Ｂ−８で切った断面図、
第５図は第２図のＥＥＰＲＯＭセルを切断線Ｃ−Ｃで切
った断面図、第６図は第２図のＥＥＰＲＯＭセルを切断
線り一りで切った断面図、第７図は本発明の１実施例の
簡略側面図、第８図は本発明の第２の実施例の簡略側面
図、第９Ａ図乃至第９Ｄ図は第７図に示す本発明の実施
例を作るのに必要な処理工程を示す簡略側面図である。 主な符号の説明 ３２．３３．４１ ：フィールド酸化物領域３４：ゲー
ト酸化物層 ３５：基板 ４３：ワード線／制御ゲート ４５：浮動ゲート ４７：トレンチ
Claims (1)
- 【特許請求の範囲】 低下した電圧レベルを用いてプログラムすることが出来
る電気的に消去可能なプログラム可能な固定メモリ・セ
ルに於て、 基板内に形成されたモード領域と、 前記基板内に形成されていて前記モード領域の間に配置
され、その１つがトレンチを含んでいるフィールド酸化
物領域と、 前記モード領域の上方で前記基板の表面の上並びに前記
トレンチの表面に配置されていて、前記基板から絶縁さ
れている浮動ゲートと、 該浮動ゲートの上方に配置されていて、それから絶縁さ
れている制御ゲートとを有する電気的に消去可能なプロ
グラム可能な固定メモリ・セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US70700885A | 1985-02-28 | 1985-02-28 | |
| US707008 | 1985-02-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61274368A true JPS61274368A (ja) | 1986-12-04 |
Family
ID=24839991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4279586A Pending JPS61274368A (ja) | 1985-02-28 | 1986-02-27 | 電気的に消去可能なプログラム可能な固定メモリ・セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61274368A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457972A (en) * | 1977-09-27 | 1979-05-10 | Siemens Ag | Erasable nonnvolatile memory and method of driving same |
| JPS57147282A (en) * | 1981-02-02 | 1982-09-11 | Zaikoru Inc | Nonvolatile rewritable floating gate memory |
| JPS5961188A (ja) * | 1982-09-30 | 1984-04-07 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPS60167376A (ja) * | 1984-02-09 | 1985-08-30 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-02-27 JP JP4279586A patent/JPS61274368A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457972A (en) * | 1977-09-27 | 1979-05-10 | Siemens Ag | Erasable nonnvolatile memory and method of driving same |
| JPS57147282A (en) * | 1981-02-02 | 1982-09-11 | Zaikoru Inc | Nonvolatile rewritable floating gate memory |
| JPS5961188A (ja) * | 1982-09-30 | 1984-04-07 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPS60167376A (ja) * | 1984-02-09 | 1985-08-30 | Toshiba Corp | 半導体装置 |
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