JP2680239B2 - ３次元直接書込みｅｅｐｒｏｍアレイとその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、電気的に消去
可能なプログラム可能読取り専用メモリ（ＥＥＰＲＯ
Ｍ）に適した半導体メモリ・デバイスに関し、具体的に
は、高い集積密度を有する不揮発性３次元直接書込みＥ
ＥＰＲＯＭアレイとその製造方法に関する。

【０００２】

【従来の技術】不揮発性フローティング・ゲートＭＯＳ
メモリは、当業界で周知である。このようなデバイスで
は、トランジスタ・メモリ・セルの導通状態が、関連す
るフローティング・ゲートの電圧によって決定される。
通常、負に帯電したフローティング・ゲートは、２進１
の状態を表し、非帯電のフローティング・ゲートは、２
進０の状態を表す。

【０００３】具体的に言うと、通常の電気的にプログラ
ム可能な読取り専用メモリ（ＥＰＲＯＭ）では、半導体
基板内のソース領域とドレイン領域の間に配置されたチ
ャネル領域の上に置かれ、これから絶縁された、電界効
果トランジスタ構造内のフローティング（非接続の）導
通ゲートを利用している。制御ゲート（またはプログラ
ム・ゲート）が、フローティング・ゲート（ＦＧ）の上
に設けられるが、やはりこれから絶縁される。このトラ
ンジスタの閾値電圧（Ｖ_T）特性は、フローティング・
ゲート上に保持される電荷の量によって制御される。す
なわち、トランジスタを「オン」にしてそのソース（リ
コール・ゲート）領域とドレイン（拡散）領域の間の導
通を可能にする前に、制御ゲートに印加しなければなら
ない電圧の最小量（閾値）が、フローティング・ゲート
（ＦＧ）上の電荷のレベルによって制御される。トラン
ジスタは通常、基板のチャネル領域から薄いゲート誘電
体を介してフローティング・ゲートに向かう電子を加速
することによって、２つの状態のうちの一方にプログラ
ミングされている。

【０００４】メモリ・セル・トランジスタの状態は、そ
のソースとドレインの両端間およびその制御ゲート上に
動作電圧をかけ、次いで、選択された制御ゲート電圧で
そのデバイスが「オン」と「オフ」のどちらにプログラ
ミングされるかに関して、ソースとドレインの間の電流
のレベルを検出することによって読み取られる。ＥＰＲ
ＯＭセルの２次元アレイ内の特定の単一のセルは、読取
りの際、アドレスしようとするセルを含む列のソース線
とドレイン線にソース−ドレイン電圧を印加し、アドレ
スしようとするセルを含む行の制御ゲートに制御ゲート
電圧を印加することによってアドレスされる。

【０００５】フローティング・ゲートと制御ゲートに加
えて、通常は消去ゲートが含まれる。消去ゲートは、フ
ローティング・ゲートの表面のすぐ近くで各メモリ・セ
ルを通るが、薄いトンネル誘電体によってそれから絶縁
される。この場合、すべてのトランジスタ要素に適切な
電圧が印加された時、電荷が、そのセルのフローティン
グ・ゲートから取り除かれて消去ゲートに運ばれる。Ｅ
ＥＰＲＯＭとは、記憶されたデータを消去してその代わ
りに新データを書き込むことのできる読取り専用メモリ
・デバイスである。広く使用されるタイプのＥＥＰＲＯ
Ｍは、フローティング・ゲート電界効果トランジスタ・
タイプのものである（米国特許第５０１７９７７号明細
書を参照されたい）。ＥＥＰＲＯＭセルのアレイ全体ま
たはそのセルの重要なグループが同時に（すわなち一括
して）消去可能である場合、一般にそのセルのアレイを
「フラッシュ」ＥＥＰＲＯＭアレイと称する。

【０００６】通常、メモリ・セルにデータを書き込むた
めには、まずそのセルを消去してから書き込まなければ
ならない。これらの動作はそれぞれ１マシン・サイクル
すなわち１０ミリ秒を要し、それぞれ１５〜２０Ｖなど
のかなりの外部電圧の供給を必要とする。デコーダ回路
を使用して、必要な高電圧を適切なセルで維持する。リ
ソグラフィ技術の不断の改良に伴って現在達成可能な線
幅が減少しつつあるが、これらの高電圧回路の寸法は、
一般に、この線幅の縮小に伴って縮小していない（一
方、デバイスの読取りには、通常は３〜５Ｖを印加する
のみで十分であり、読取りサイクル時間は、ナノ秒単位
で測定される）。さらに、フローティング・ゲートに記
憶のためデータを書き込む前に、そのフローティング・
ゲートを消去する必要があると、明らかに、これらのメ
モリ・セルのアレイの動作速度に悪影響を及ぼす。

【０００７】０．５μｍ技術を超える将来のメモリ・セ
ル世代、すなわち、直接書込みＥＥＰＲＯＭデバイス
が、ＥＥＰＲＯＭの再プログラミングの柔軟性を維持し
ながら、密度の点でフラッシュＥＥＰＲＯＭデバイスに
匹敵するようになるならば、直接書込みＥＥＰＲＯＭ
が、紫外線消去ＥＰＲＯＭおよびフラッシュＥＥＰＲＯ
Ｍに換わって、シリコン不揮発性メモリの主流となるで
あろうと、半導体業界では一般に認められている。直接
書込みＥＥＰＲＯＭの第１ゲート酸化物を縮小すると、
ＥＥＰＲＯＭのトンネル酸化物（１０ｎｍ）に接近する
厚さとなり、従来のＥＰＲＯＭで必要な紫外線消去より
柔軟でより安価な再プログラミング能力が実現される。

【０００８】

【発明が解決しようとする課題】集積回路製造の目標の
１つは、最大の回路密度を有する回路の製造である。こ
の目標は、ＥＥＰＲＯＭの製造にも拡大適用される。直
接書込みＥＥＰＲＯＭメモリの市場は、今後十年にわた
って大幅に拡大すると予想されている。業界の専門家の
多くは、直接書込みＥＥＰＲＯＭが、近い将来に磁気記
憶媒体に取って換わる可能性が非常に高いと考えてい
る。したがって、電力要件が軽減され、性能特性が改良
された、より高密度のメモリ・アレイが製造できる、改
良されたデバイス技術および製造技術が提供されれば、
当業界に大きな影響を与えるであろう。

【０００９】

【課題を解決するための手段】簡潔に述べると、本発明
は、その１態様では、半導体基板表面上に形成される直
接書込みＥＥＰＲＯＭメモリ・アレイを含む。このメモ
リ・アレイは、基板内に形成された複数の細長いトレン
チを含む。多数の３次元直接書込みＥＥＰＲＯＭセル用
の縦型ＦＥＴデバイスを各細長いトレンチ内の各対向側
壁に沿って並置し、これらの対向関係に並置されている
ＦＥＴデバイスが対になってバイト編成またはページ編
成メモリ用のＥＥＰＲＯＭの各セルを構成する。単一の
制御ゲートをこの細長い各トレンチ内に配置し、各ＥＥ
ＰＲＯＭセル対に対して共通の制御ゲートとして選択的
に使用させる。

【００１０】もう１つの態様では、半導体基板の表面に
対して相対的に形成されたメモリ・セル・アレイを設
け、少なくとも２つの細長くて実質的に平行なトレンチ
を半導体基板表面に形成する。各トレンチは、それぞ
れ、底壁と、第１および第２の側壁と、頂面を有する。
各トレンチの底壁にリコール・ゲートを配置する。各リ
コール・ゲートは、第１表面部分を有する。各トレンチ
の第１および第２の各側壁に絶縁層を介して第１および
第２のフローティング・ゲートを配置する。これらの各
フローティング・ゲートは、前記リコール・ゲートから
注入される電子を受け取るように前記第１表面部分に誘
電層を介して対接された第２表面部分およびこの第２表
面部分の延長面である第３表面部分を有する。各トレン
チの前記各側壁の上方位置に絶縁層を介して制御ゲート
を配置する。この制御ゲートは、前記フローティング・
ゲートから注入される電子を受け取るように前記第３表
面部分に誘電層を介して対接された第４表面部分を有す
る。最後に、隣接する２つのトレンチにより区画されて
いる半導体基板表面上の細長い拡散領域を信号源に結合
する。

【００１１】本発明のもう１つの態様では、半導体デバ
イス・メモリ・アレイを製造するための製造方法を提供
する。この方法は、表面を有する第１導電型材料の基板
を設けることから始まる。この基板は、第１導電型のよ
り高濃度の埋設プレートを含むものと仮定する。第２導
電型のウェルを前記表面から基板内に形成し、このウェ
ルを基板内の埋設プレートへ達する形状とする。第１導
電型の拡散領域を前記ウェルの表面に形成する。この拡
散領域の表面上に細長い開口を有するトレンチ・マスク
を形成する。細長いマスクの開口を介して半導体基板内
にトレンチをエッチングにより形成する。このトレンチ
は、前記ウェルを貫通して前記埋設プレートに達する。
トレンチ内の露出したシリコンを酸化する。各トレンチ
の底壁にポリシリコンを充填してリコール・ゲート形成
用のポリシリコン基礎構造を形成する。次に、ポリシリ
コン層を堆積し、エッチングして、頂面と側面を有する
フローティング・ゲートを各トレンチの各側壁上に形成
する。各フローティング・ゲートの頂面は、前記拡散領
域と、少なくとも部分的に重なり合う。その後、シリコ
ンに富む誘電性材料のスペーサを各フローティング・ゲ
ートの各露出側面上に形成する。前記ポリシリコン基礎
構造の延長部分を前記スペーサに接触してその中央部分
にまで延びるように形成する。リコール・ゲート延長部
分の頂部に絶縁層を形成し、プログラム・ゲートがトレ
ンチの上方部分に配置されるように、この絶縁層の表面
上にポリシリコンのプログラム・ゲートを形成する。

【００１２】要約すると、不揮発性３次元直接書込みＥ
ＥＰＲＯＭセルまたはアレイとその製造方法が提示され
る。このＥＥＰＲＯＭセルまたはアレイは、直接書込み
式であるため、消去サイクルは不要である。さらに、こ
の新規なセルまたはアレイが動作するには、たとえば約
３〜５Ｖの低い標準電圧が拡散領域に印加されるだけで
よい。制御ゲートとリコール・ゲートは、より高い電圧
（通常は１５Ｖ）を必要とするが、電流の引出しが限ら
れているので、この電圧はチップ上で生成可能である。
シリコンに富む誘電体（シリコンに富む窒化物など）を
使用すると、所与の電圧に対する局所電界を増加させ、
フローティング・ゲートのプログラミングおよび再プロ
グラミングのためのファウラー・ノルトハイム・トンネ
ル効果を誘導しながら、制御ゲートとリコール・ゲート
に印加される電源電圧を低下させることができる。これ
によって、できるだけ低い電力消費量と、（セルの熱電
子書込みに比べて）低い平均酸化物電界が可能になる。

【００１３】さらに、この３次元構造は、２次元横型実
施態様を用いて達成可能などのＥＥＰＲＯＭアレイより
もはるかに高密度である。さらに、この基板は容量性変
調されるので、フローティング・ゲート−基板のキャパ
シタンスの大きな変化が容易になる。共用拡散型の実施
例では、リコール・ゲートを利用して、フローティング
・ゲートを分離し、基板への潜在的電流経路を破壊す
る。高い局所電界と低い平均力場の組合せによって、高
い書込み性能が達成できる。いくつかの実施例では、本
発明によるＥＥＰＲＯＭアレイ製造プロセスで、単一の
非侵食性マスクが使用できる。

【００１４】

【実施例】次に図面を参照するが、すべての図面を通じ
て同一または類似の構成要素を指定するのに同一の符号
を使用する。

【００１５】従来の２次元ＥＥＰＲＯＭアレイは、メモ
リ・セル毎に２つのデバイスを利用し、一方のデバイス
が選択トランジスタ、他方のデバイスが記憶トランジス
タである。通常、薄い酸化物トンネル・デバイスが、セ
ルの拡散領域とフローティング・ゲートの間で利用され
る。このような２次元ＥＥＰＲＯＭアレイは、個々のセ
ルの消去とプログラミングが可能になるように編成され
る。製品は、消去と書込みの点から、バイト書込み式ま
たはページ書込み式あるいはその両方として編成され
る。これに比べて、従来のフラッシュＥＥＰＲＯＭ実施
態様では、共通のソース拡散領域を使用して、チップ全
体またはチップの大きなブロック、たとえば６４Ｋバイ
トの共通消去を容易にしている。書込みは、チャネル熱
電子式であり、この機能は高レベルの電力を消費し、そ
のため、書込み動作が１バイトまたはせいぜい８バイト
に制限されている。ページ・モードの書込みは、電力制
限のため非現実的である。基本的に、メモリ・セルの密
度／生産性は、バイト編成またはページ編成を犠牲にし
て達成される。

【００１６】本発明によるフローティング・ゲート電界
効果トランジスタを使用した、集積回路直接書込みＥＥ
ＰＲＯＭアレイ１０の部分概略図を、図１に示す。一般
に、１実施例では、メモリ・セル毎に２つのデバイスを
使用して、得られるメモリ・アレイのバイト編成または
ページ編成あるいはその両方を確保している。シリコン
に富む誘電体（シリコンに富む窒化物（ＳＲＮ）など）
のインジェクタを使用して、基板ウェルの内部にポリ−
ポリ書込みを導入する。このインジェクタは、電界を局
所的に強化し、より低い平均電界でのセル動作を可能に
し、したがって、ポリ拡散領域間でのより低い平均電圧
を可能にする。フローティング・ゲートと側壁チャネル
の間に薄い酸化物がある必要はなく、直接書込みが可能
であり、したがって消去動作は不要である。この第１の
実施例では、隣接する拡散領域を共用して、密度を最大
にしているが、そのためには、リコール・ゲートを使用
して書込みと読取りを抑制すること（下記で説明する）
が必要である。側壁チャネル内で２つのチャネル制御電
圧Ｖ_t1およびＶ_t2を使用することによって、この抑制機
能を援助する。

【００１７】代替実施例では、メモリ・セルは、隣接す
る拡散領域が共用されない点を除き前記と同一である。
この拡散領域の分離によって、読取り動作中または書込
み動作中のリコール・ゲート抑制機能が不要になる。さ
らに、セル動作の特性が第１実施例に類似しているにも
かかわらず、隣接する垂直基板チャネルのターンオン電
圧を調整する必要がない。得られるメモリ・セルは、拡
散領域を共用するセルよりわずかに大きいが、それでも
フラッシュＥＥＰＲＯＭセルよりはるかに高密度で、バ
イト／ページ編成に関するＥＥＰＲＯＭセルの長所のす
べてと、フラッシュＥＥＰＲＯＭより低い電力要件およ
びより高いサイクル性を有する。本発明の各実施例を、
本明細書で詳細に説明する。

【００１８】メモリ・セル１２（および１２^）はそれ
ぞれ、フローティング・ゲート電界効果トランジスタを
含む。行デコーダ１４は、行アドレス入力リード１８上
に供給される信号および読取／書込インジケータ２０か
ら供給される信号に応答して、複数の行線１６（および
１６^）に出力信号Ｖ_PP（プログラミング電圧）を供給
し、複数の行線１７（および１７^）に出力信号Ｖ
_SEL（トランジスタ選択電圧）を供給する。列デコーダ
２２は、列アドレス入力リード２６上に供給される信号
および読取／書込インジケータ２０から供給される信号
に応答して、複数の列線２４（および２４^）上で信号
を供給し信号を受け取る。メモリ出力信号は、列デコー
ダ２２によって出力リード２８上に供給される。

【００１９】たとえばメモリ・セル１２^に記憶された
データ・ビットは、対応するＶ_PPとＶ_SELの行線１６^お
よび１７^上に高電圧の出力信号を供給し、他のすべて
の行線１６および１７上に低電圧の出力信号を供給する
ことによって読み取られる。その後、列デコーダ２２
が、対応する列線２４^を介して、メモリ・セル１２^の
インピーダンスを感知する。メモリ・セル１２^のフロ
ーティング・ゲート・メモリが過剰電子を含む場合、過
剰電子の負の電荷が、メモリ・セル１２^の閾値電圧を
引き上げ、その結果、対応する行線１６^および１７^上
に供給される電圧が、メモリ・セル１２^のチャネルを
導通させるには不十分になる。したがって、列デコーダ
２２は、高インピーダンスを検出し、出力リード２８上
に適切な信号を供給する。逆に、メモリ・セル１２^の
フローティング・ゲート上に過剰電子が蓄えられていな
い場合には、対応する行線１６^および１７^上に供給さ
れる電圧が、メモリ・セル１２^を導通させるのに十分
である。したがって、列デコーダ２２は、低インピーダ
ンスを検出し、出力リード２８上に適切な信号を供給す
る。

【００２０】したがって、ＥＥＰＲＯＭアレイ１０は、
選択されたメモリ・セル１２の対応するフローティング
・ゲートに負の電荷を与えることによってプログラミン
グされる。これは、そのフローティング・ゲートを囲む
絶縁層を横切って、通常はそのメモリ・セルの基板から
電子を注入することによって達成される。

【００２１】図２および図３は、本発明の１実施例によ
る直接書込みＥＥＰＲＯＭ製品アレイの１実施例の、部
分断面図とそれに対応する部分平面図である。本発明
は、その１態様では、基板材料３２内の複数の浅いトレ
ンチ３０を使用する。各トレンチは、少なくとも１つの
３次元（すなわち、縦型に構成された）直接書込みＥＥ
ＰＲＯＭメモリ・セル３４を収納するような寸法と構成
になっている。いくつかのＥＥＰＲＯＭメモリ・セル３
４の輪郭を、図２の断面図に破線で示す。

【００２２】連続したリコール・ゲート（ＲＧ）を、各
浅いトレンチ３０の底部に配置する。不連続なフローテ
ィング・ゲート（ＦＧ）を、図のように各トレンチの第
１側壁部分と第２側壁部分に沿って設ける。複数のフロ
ーティング・ゲート（ＦＧ）構造を、細長い実質上平行
なトレンチの各側壁の長さに沿って画定することが好ま
しい（図３）。各フローティング・ゲート構造は、周囲
の基板、連続したリコール・ゲート（ＲＧ）および関連
するプログラム・ゲート（ＰＧ）とあいまって、本発明
によるＥＥＰＲＯＭメモリ・セル３４を画定する。プロ
グラム・ゲート（ＰＧ）は、各トレンチの上側部分に設
けられ、それぞれ、１対のフローティング・ゲート（Ｆ
Ｇ）と関連する（すなわち、第１フローティング・ゲー
トは各トレンチの第１側壁部に沿い、第２フローティン
グ・ゲートはそのトレンチの第２側壁部に沿う）。プロ
グラム・ゲートは、細長いトレンチに対して直角に走る
制御ゲートまたはワード線（ＷＬ）４０（図３参照）を
介して互いに結合される。

【００２３】共通（Ｎ⁺）拡散領域４２を、基板３２内
で、基板の上側表面４１の隣接する細長い浅いトレンチ
３０の間に設ける。拡散領域４２は、プログラム・ゲー
トを相互接続するワード線（ＷＬ）と組み合わせて個々
のＥＥＰＲＯＭメモリ・セルを選択するのに使用される
ビット線（ＢＬ）を画定する、共用ソース（またはドレ
イン）領域を含む。拡散領域４２は、当初、基板３２内
に上側表面４１から形成されたＰウェル４４内に存在す
る。Ｐウェル４４は、基板内のＮ⁺埋設プレート４５に
接触するところまで延びることが好ましい。ビット線ス
トラップ４７を、様々な接点位置４９で、各共通拡散領
域４２に接続する。（本明細書に示した様々な導電型
（Ｐ、Ｎ）は、本発明から逸脱せずに回路アレイ内で一
律に逆にできることが、当業者には理解されよう。）

【００２４】半導体基板内で平行に形成されたトレンチ
内の複数のＥＥＰＲＯＭメモリ・セルの縦型配置に加え
て、各直接書込みＥＥＰＲＯＭセルは、リコール・ゲー
ト（ＲＧ）および関連するフローティング・ゲート（Ｆ
Ｇ）の隣接する表面間、およびそれに対応してトレンチ
内の各フローティング・ゲート（ＦＧ）と当該のプログ
ラム・ゲート（ＰＧ）の間に、絶縁材料のスペーサ４３
として、シリコンに富む誘電体（たとえば、シリコンに
富む窒化物またはシリコンに富む酸化物）を含むように
製造することが好ましい。シリコンに富む誘電体（ＳＲ
Ｄ）を用いると、様々なリコール・ゲートとそれに関連
するフローティング・ゲートの間、およびそれに対応し
て様々なフローティング・ゲートとそれに関連するプロ
グラム・ゲートの間で、ファウラー・ノルトハイム電子
トンネル効果が可能になる。したがって、電子をフロー
ティング・ゲートに移送し、またそこから移送するのに
必要な電圧が最小になって有利である。

【００２５】図示したような直接書込みＥＥＰＲＯＭメ
モリ・アレイ構造では、各トレンチ３０が、互いにでき
るだけ近い間隔で配置される。また、リコール・ゲート
（ＲＧ）は、読取りサイクル中に、第１および第２の側
壁上の縦型の第１および第２の各デバイス・チャネルの
抑制ゲートとして機能して隣接デバイス対の一方を不作
動にする。各リコール・ゲート（ＲＧ）は、図２および
図３に示すように、各トレンチ内を各トレンチに平行に
走る。ファウラー・ノルトハイムによる電子のトンネリ
ング機構は、リコール・ゲート（ＲＧ）とそれに関連す
るフローティング・ゲート（ＦＧ）の間で発生し、その
間の電圧差によって制御される。この電圧差は、これら
２つのゲート構造の間のキャパシタンスの比によって決
定される。Ｐウェル基板内に拡散キャパシタンスが存在
するか否かによって、キャパシタンス値が変調され、し
たがって、これら２つのポリ・ゲート間の電圧差がセル
結合比の変調を介して変調される。Ｎ⁺拡散領域は、ト
レンチの壁面と同一平面にあり、多くのＥＥＰＲＯＭデ
バイス（図３）に共通である。これは、アレイ密度を高
めるためである。ビット線接続は、図３に示すように行
われる。各トレンチは、ＥＥＰＲＯＭメモリ・アレイの
対になった２つのフローティング・ゲート用に１本のワ
ード線を利用するので、各トレンチのそれぞれの側面上
のＮ⁺拡散領域４２は、異なる接点４９に向かわなけれ
ばならない。

【００２６】次に、図４ないし図７の断面図に関して、
図２および図３に示すような「共用拡散」型ＥＥＰＲＯ
Ｍメモリ・デバイスを製造するための好ましい技法の１
つを説明する。図４ないし図７は、本発明による製造プ
ロセスの様々な段階でのＥＥＰＲＯＭ製品の一部を段階
的に示す図である。

【００２７】図４では、基板３２が、従来通り処理され
て、Ｎ⁺埋設プレート４５を含んでいる。Ｎ⁺埋設プレー
ト４５は、基板の上側表面４１に隣接して配置されたＰ
ウェル４４に接触している。Ｎ⁺拡散領域４２も、Ｐウ
ェル４４内に配置され、上側表面４１からその中に延び
ている。基板３２内には、やはりその上側表面４１から
複数の細長い浅いトレンチ３０が形成されている。これ
は、基板３２の上側表面４１上に形成された、たとえば
非侵食性の材料または複数の非侵食性材料の組合せから
なる第１のマスク５０を利用して行われる。例として、
このマスクは、酸化アルミニウムまたは厚い窒化物パッ
ドから構成することができ、あるいは、一連の選択的に
侵食可能な材料で構成して、このマスクの最後の層が取
り除かれ、それによって完成デバイスができ上がるこの
プロセスの最終ステップまで、各処理ステップが行われ
るごとに１層のマスクが取り除かれるようにすることも
できる。多層レジスト構造を使用して、非侵食性材料中
にパターンを画定する（このＥＥＰＲＯＭトレンチ・イ
メージのレイアウトは、図３の平面図に示す通りであ
る）。

【００２８】ＥＥＰＲＯＭトレンチ・マスク（図示せ
ず）を画定し、これを使用して非侵食性材料のマスク５
０を介してエッチングした後に、細長い浅いトレンチ３
０が、基板内に形成される。具体的に言うと、各ＥＥＰ
ＲＯＭトレンチは、トレンチ・マスク５０を使用して、
Ｐウェル４４のレベルより下の深さまでエッチングする
ことが好ましい。このエッチングは、シリコンと酸化シ
リコンの両方をほぼ同じ速度でエッチングする、ＣＦ₄
と酸素などの混合物を用いる反応性イオン・エッチング
（ＲＩＥ）によって行うことができる。

【００２９】次に、トレンチの露出したシリコンとポリ
シリコンの表面を、保護のため（当技術分野で周知のプ
ロセスによって）酸化して、たとえば、各トレンチが深
さ約２μｍ、幅約２μｍの場合、厚さ約３００Åの酸化
シリコン層５４を作成する（図５参照）。次に、リコー
ル・ゲート・ポリシリコン５６を堆積して各トレンチを
充填し、このポリシリコンを、適当な手段（たとえば化
学機械式研摩）によって、非侵食性のマスク５０と同一
平面になるまで平面化する。その後、このポリシリコン
充填物を、時間を調節したエッチングによって図５に示
すようなレベルまで、すなわち、Ｐウェル４４とＮ⁺埋
設プレート４５の境界よりデバイス長だけ上のレベルま
で後退させる。トレンチ内のポリシリコン充填物エッチ
ング・プロセスによって覆いを取られた側壁の酸化シリ
コン層５４をはぎとり、Ｐウェルのシリコン表面を再酸
化して、たとえば厚さ２００Åのゲート酸化物５５を形
成する。図６に示すように、この再酸化プロセスによっ
て、リコール・ゲート（ＲＧ）ポリシリコン５６の頂面
５７も酸化される。この酸化によって、ポリシリコン表
面上には単結晶表面上の３倍の酸化物が成長し、これが
後にエッチ・ストップとして有用な特徴となる。その
後、傾斜イオン注入プロセスを使用して、フローティン
グ・ゲートとリコール・ゲートの閾値電圧が異なるよう
に、フローティング・ゲート・チャネルでのＥＥＰＲＯ
Ｍデバイスの閾値電圧を調節する。

【００３０】図６を参照すると、次に、フローティング
・ゲートのポリシリコン層を、コンフォーマルに堆積
し、これをＲＩＥによって後退させて、連続する側壁の
フローティング・ゲート・ポリシリコン５９を形成す
る。リコール・ゲート（ＲＧ）ポリシリコン５６の酸化
された頂面５７が、エッチ・ストップとして使用され
る。フローティング・ゲートのポリシリコン構造を、基
板の上側表面４１と同一平面より下ではあるが、まだ側
壁の拡散領域４２との重なりを維持するレベルまで後退
させる。次に、薄い窒化物（図示せず）をコンフォーマ
ルに堆積する。マスクを付着し、これによって、各トレ
ンチの第１および第２の側壁上の連続したポリシリコン
のフローティング・ゲート（ＦＧ）のセグメントが取り
除かれる領域に、窒化物の膜が食い込めるようにする。
その結果得られるフローティング・ゲートの不連続性
は、図３の平面図を見ると最も良くわかる。このマスク
は、レジストからなることが好ましく、フローティング
・ゲート・ポリシリコンが、各トレンチの第１および第
２の側壁に沿って配置された不連続な構造として再画定
されるように、各トレンチを直角に横切る。不連続な各
フローティング・ゲート・ポリシリコン５９は、Ｐウェ
ル４４内の上側のＮ⁺拡散領域４２の１領域と重なり合
ったままである。さらに、個々のフローティング・ゲー
ト（ＦＧ）をそれぞれ、同一のトレンチの対向する側壁
部上のもう１つのフローティング・ゲート（ＦＧ）と対
にすることが好ましい。コンフォーマルな窒化物を側壁
マスクとして使用することによって、連続したフローテ
ィング・ゲート・ポリシリコンが、不要な領域から酸化
によって取り除かれ、このコンフォーマルな窒化物は、
その後はぎ取られる。図３に最も良く示されるように、
この手法は、各トレンチの第１側壁部分上の隣接するフ
ローティング・ゲート間、および第２側壁部分上の隣接
するフローティング・ゲート間に、酸化シリコンのスペ
ーサをもたらす。

【００３１】別法として、レジスト・マスクだけを制御
として使用して、各トレンチ側壁からポリシリコンを選
択的に取り除いて、不連続なフローティング・ゲートを
画定することができる。不連続なフローティング・ゲー
ト構造の間のポリシリコン材料を完全にエッチングする
際に、その間に開口ができる。この開口は、最終的に、
下記で説明するその後の処理ステップに従って、（上記
の手法のように酸化シリコンではなく）シリコンに富む
窒化物材料で充填する。

【００３２】本発明による処理を続行することによっ
て、図７に示すような半導体構造が得られる。まず、窒
化物の犠牲材料を使用して、各ＥＥＰＲＯＭトレンチを
コンフォーマルに被覆する。その後、レジストの充填と
エッチングを行って、コンフォーマルな窒化物を、フロ
ーティング・ゲート（ＦＧ）ポリシリコン５９の頂縁部
のレベルまで取り除く。その後、レジストをはぎ取り、
各フローティング・ゲートの頂縁部上の露出したシリコ
ンを酸化し、フローティング・ゲートの上に延びる露出
したトレンチ側壁も同様に酸化する（６１）。次に犠牲
窒化物を取り除く。

【００３３】シリコンに富む窒化物（ＳＲＮ）をコンフ
ォーマルに堆積し、これをＲＩＥによって後退させて、
各フローティング・ゲートの側壁上にスペーサ４３を形
成する。このシリコンに富む窒化物は、化学式Ｓｉ_nＮ₄
（ただし、ｎは３．３と４．５の間の数）で表される組
成、たとえば、ケイ素を１０〜５０原子％余分に含む窒
化シリコンＳｉ₃Ｎ₄からなる組成物である。この材料
は、参照によって明確に本発明に組み込まれるL.ドタン
（DoThanh）他の論文"Injection Properties ofSilicon
-Rich Silicon Nitride Layers on SiO₂", Insulating
Films on Semiconductors, J., Simone and J. Buxo編
North Holland (1986) Amsterdam, p. 255-258に記載さ
れている。シリコンに富む窒化物（ＳＲＮ）は、局所電
界を強化するので、これを用いると、従来のファウラー
・ノルトハイム・トンネル効果より低い平均電界でファ
ウラー・ノルトハイム・トンネル効果が発生するように
なる。この低い平均電界に関して、低い電界でもフロー
ティング・ゲート（ＦＧ）から電子が漏れると問題にな
る場合があり得る。こうした場合、ＳＲＮのスペーサ４
３を、約２００ÅのＳＲＮの第１層、約５０〜１００Å
のＳｉＯ₂の第２層および約２００ÅのＳＲＮの第３層
からなる３層「サンドイッチ」として、化学蒸着するこ
とができる。この「サンドイッチ」の機能は、本発明の
実施において純ＳＲＮの機能と同一であるので、本明細
書全体を通じて、シリコンに富む窒化物（ＳＲＮ）層と
いう用語でこの両者を示す。また、シリコンに富む酸化
物（ＳＲＯ）をＳＲＮの代わりに使用することも可能で
あるが、集積処理シーケンス全体を通じてＳＲＯの完全
性を保つことはより難しい。

【００３４】各リコール・ゲート（ＲＧ）の頂部の上の
酸化シリコンを、エッチングによって開く。このエッチ
ングによって、キャップ酸化物の、各フローティング・
ゲート（ＦＧ）の頂部の上にある部分も取り除かれる。

【００３５】図７に戻って、次に、ポリシリコン層を堆
積し、化学機械式研摩によって平面化し、ＲＩＥによっ
てトレンチ内に後退させて、リコール・ゲート（ＲＧ）
の延長部分６２を設ける。リコール・ゲート・ポリシリ
コン５６とリコール・ゲート延長部分６２の２つのポリ
シリコン塊は、別々のステップで堆積されるが、これら
は、単一のユニットとしてリコール・ゲートの電気的機
能（下記で説明する）を果たす。リコール・ゲート延長
部分６２の表面を酸化して、酸化シリコン層６４を設け
る。もう一度ポリシリコン層６５を堆積し、平面化し、
ＲＩＥによって基板３２の上側表面の下まで後退させ
る。ポリシリコン層６５は、各トレンチ内の対応する対
になったフローティング・ゲート（ＦＧ）構造の間に配
置されるプログラム・ゲート（ＰＧ）を画定する。プロ
グラム・ゲートの位置に応じて、酸化物６１を最後に堆
積し、平面化して、各トレンチをキャップすることがで
きる。その後、マスク５０の非侵食性材料をはぎ取り、
（当技術分野で周知の通り）処理を続行して、ワード線
または制御ゲートを、当該のトレンチ内のフローティン
グ・ゲート（ＦＧ）対の間に配置された各プログラム・
ゲートに接続する。また、トレンチの間の共用拡散領域
へのビット線ストラップの接点４９（図３）を作成す
る。

【００３６】その後のプロセスには、リコール・ゲート
およびプログラム・ゲートとの接点を設けることが含ま
れる。これらの接続は、ＥＥＰＲＯＭトレンチ内で、ト
レンチがアレイの外側を通るところで行うことができ
る。図３に示すように、このＥＥＰＲＯＭトレンチは、
通常は連続したものであり、トレンチの全長にわたって
走るプログラム・ゲートおよびリコール・ゲートは、各
トレンチ内に配置された複数のＥＥＰＲＯＭメモリ・セ
ルすべてに共通である。この製造プロセスの途中で、ダ
ミーの、すなわち機能しないフローティング・ゲート
を、アレイの外側にあるＥＥＰＲＯＭトレンチの接続部
内に作成することができる。必要ならば、連続したフロ
ーティング・ゲートを個々の不連続なフローティング・
ゲートに切断する時に、これらの機能しないフローティ
ング・ゲートをフローティング・ゲート・マスクによっ
て取り除くこともできる。リコール・ゲート（およびプ
ログラム・ゲート）に対する接点は、キャップ酸化物を
開き、プログラム・ゲート（ＰＧ）、ならびにリコール
・ゲート（ＲＧ）とフローティング・ゲート（外部コネ
クタ内にそれが存在する場合）の上のキャップ酸化物で
ある酸化シリコン層６４の全体を完全にエッチングでき
るようにするマスクを用いて達成される。その後、リコ
ール・ゲートの、電気接触が確立される頂面（図３参
照）を除き、露出した領域のすべてに酸化物を堆積す
る。第２のマスクを使用して、他の領域のプログラム・
ゲート（図３参照）の頂部の酸化物を開く。

【００３７】動作に当っては、プログラミングは、リコ
ール・ゲート（ＲＧ）から対応するフローティング・ゲ
ート（ＦＧ）へトンネリングする（具体的に言うとファ
ウラー・ノルトハイム・トンネル効果）電子によって、
各ＥＥＰＲＯＭメモリ・セル内で達成され、再プログラ
ミング（消去）は、フローティング・ゲート（ＦＧ）か
ら制御／プログラム・ゲート（ＰＧ）へトンネリングす
る（すなわちファウラー・ノルトハイム・トンネル効
果）電子によって達成される。プログラミングと再プロ
グラミング（消去）の結合比は異なる。

【００３８】次に図８を参照してより具体的に、図２お
よび図３に示すようなＥＥＰＲＯＭメモリ・セルの読取
りまたは書込み動作モードを説明する。やはり、本発明
のＥＥＰＲＯＭメモリ・セルは、消去機能が不要な直接
書込みセルを含む。この意味で、本発明のＥＥＰＲＯＭ
メモリ・セルは、フラッシュ・メモリ・セル、すなわち
一括して直接に書き込むことのできるセルを含む。しか
しまた、本発明に従って製造されるメモリ・アレイは、
書込み動作の前に消去動作を必要としない。電子が絶縁
体中を流れるのは、書き込もうとする情報がフローティ
ング・ゲートに記憶されている情報と異なる時だけであ
る。これによって、デバイス・レベルでのサイクル性が
自動的に強化される。

【００３９】本発明のＥＥＰＲＯＭメモリは、セルに関
連する基板キャパシタンスを変調することによって動作
する。正の電圧Ｖ_pp（たとえば、チップ上で生成される
１５〜２０Ｖ）が、プログラム／制御ゲートに印加され
る時、垂直に配置されたウェルが、３次元ＥＥＰＲＯＭ
セルに隣接する基板の領域（すなわち、Ｐドープ領域）
内に形成される。このウェルは、電界効果トランジスタ
のチャネルと、ＥＥＰＲＯＭデバイスのフローティング
・ゲートに隣接する基板（Ｐ型材料）との間に、キャパ
シタンスＣ_Siを有する。関連するＮ⁺拡散領域（本明細
書では「拡散領域１」と称する）が正の場合、電子が隣
接する基板から抜き取られ、ウェルのキャパシタンスが
Ｃ_Siを構成する。逆に、「拡散領域１」が０の場合、電
子は、基板のウェル内に留まり、０Ｖに保たれた表面チ
ャネルＮ領域が存在する。したがって、この場合には、
このチャネルには０Ｖのチャネルしか見えないので、ウ
ェルのキャパシタンスは０に等しくなる（Ｃ_Si＝０）。
キャパシタンス値Ｃ_Siは、ゲート酸化物のキャパシタン
ス値Ｃ_OXよりはるかに小さい。

【００４０】フローティング・ゲートのプログラミング
は、比較的簡単である。印加される電圧Ｖ_ppが正の値、
たとえば１５Ｖの場合、隣接する基板のＰ領域内にウェ
ルが形成され、Ｎ⁺拡散の値が、ウェルのキャパシタン
スＣ_Siを変調する。Ｎ⁺拡散領域（拡散領域１）が０Ｖ
に維持される場合、ウェルのキャパシタンスＣ_Siは０に
等しく、フローティング・ゲートとトレンチ壁の間の薄
い酸化物に起因するキャパシタンス（Ｃ_OX）だけが残
る。したがって、チャネルに密に結合されたフローティ
ング・ゲートは、０Ｖ付近（すなわち、チャネル電圧）
に留まる。インジェクタの閾値（通常は５〜６Ｖ）を超
えているので、プログラム・ゲート（ＰＧ）とフローテ
ィング・ゲート（ＦＧ）の間には、電子がフローティン
グ・ゲートからプログラム・ゲートへトンネリングする
のに十分な大きさの電圧が存在する。

【００４１】逆に、Ｎ⁺拡散領域（拡散領域１）が、正
の電圧（たとえば、３〜５Ｖ）の場合には、基板のＰ領
域内のウェルから電子がなくなり、関連するフローティ
ング・ゲート（ＦＧ）は、Ｃ_Siを介して基板に疎結合さ
れる。この場合、フローティング・ゲート（ＦＧ）の電
圧が、プログラム・ゲート電位（Ｖ_PP）付近まで上昇
し、フローティング・ゲートとリコール・ゲートの界面
に大きな電圧差が発生する。したがって、電子は、リコ
ール・ゲート（ＲＧ）からフローティング・ゲート（Ｆ
Ｇ）へトンネリングする。

【００４２】本発明のこの実施例では、拡散領域１が、
異なってはいるが隣接するトレンチ内に配置された２つ
のＥＥＰＲＯＭセルの間で共用される拡散領域であるの
で、複雑である。このＮ⁺拡散領域のどちらの側にある
フローティング・ゲートも、同じ情報でプログラミング
される。したがって、変更されないままのＥＥＰＲＯＭ
セルのリコール・ゲートは、抑制電圧（たとえば、約１
０Ｖ）まで電圧を上げなければならない。これによっ
て、プログラミングが防止されるが、それでも、拡散領
域１と、基板のＰウェル領域に隣接する基板内のＮ⁺埋
設プレート（拡散領域２）の間に（すなわち、プログラ
ミング中に）チャネルが形成される。これを防止するた
めには、リコール・ゲートに起因する電圧（Ｖ_t2）を、
フローティング・ゲート（すなわちＶ_t1）の下の電圧に
比べて相対的に上昇させる必要がある（図２参照）。こ
の点に関連して、プログラミング中にＮ⁺埋設プレート
電圧をより高い電圧レベルに上昇させると、有益な変更
となるはずである。というのは、そうすると、リコール
電圧（Ｖ_t2）をより低い値にし、なおかつ抑制機能を達
成することができるからである。このような手法は、読
取り動作中に特に望ましいはずである。

【００４３】図９は、図８の構造で識別される、容量性
網７０を示す概略図である。容量性網７０中で、プログ
ラム・ゲート（ＰＧ）が、キャパシタンスＣ_fpを介して
フローティング・ゲート（ＦＧ）に結合され、フローテ
ィング・ゲート（ＦＧ）が、ウェルのキャパシタンスＣ
_Siに対して直列のキャパシタンスＣ_OXを介してＰウェル
基板ノードＰに結合される。ウェルのキャパシタンスＣ
_Siは可変であって、拡散領域１のバイアスに依存する。
図９の容量概略図を単純化した図を、図１０に示す。図
１０では、可変キャパシタンスＣは、次式によって定義
される。

【００４４】

【数１】

【００４５】ここで、Ｎ⁺拡散領域１＝＋電圧の時、Ｃ
_Siが存在し、Ｃ_Si＜＜Ｃ_OX、Ｃ≒Ｃ_Siである。また、Ｎ
⁺拡散領域１＝０電圧の時は、Ｃ_Siが存在せず、Ｃ＝Ｃ
_OX≡フローティング・ゲート−チャネル酸化物のキャパ
シタンスである。

【００４６】図２および図３に部分的に示したようなア
レイ内のＥＥＰＲＯＭメモリ・セルの動作モードを、表
１に示す。この表中、「抑制」の欄は、選択セルと拡散
領域４２（ドレイン領域）を共通にする２つの隣接トレ
ンチのうち非選択セルを有するトレンチ内のリコール・
ゲートに対するバイアス電圧を示している。前述したよ
うに、選択したセル対のうちの所定の１つのセルを選択
するためには、書込み動作でも、読取り動作でも、対応
するリコール・ゲートにバイアス電圧を印加しなければ
ならない。このリコール・ゲートのバイアス電圧だけ特
記すると、次のようになる。

【００４７】

【表１】

【００４８】図２および図３に示した３次元ＥＥＰＲＯ
Ｍセルは、当技術分野で既知の従来の２次元の、基板上
のどんなＥＥＰＲＯＭセルよりもかなり高密度であり、
したがって、所与のチップ面積に対して性能の向上をも
たらす（本明細書に開示する直接書込みＥＥＰＲＯＭセ
ルの実施例は、いずれも、部分的または全体的に基板の
上側表面の上にも置けることが、当業者には理解されよ
う）。シリコンに富む誘電体を使用すると、さらに、ト
レンチ内での制御されたポリ−ポリ・トンネル効果が可
能になるため、このような構造の製作が可能になる。基
板のキャパシタンス変調は、フローティング・ゲート−
基板のキャパシタンスの大きな変化をもたらす（または
促進する）。リコール・ゲートは、フローティング・ゲ
ート領域を分離し、基板への経路を破壊する。さらに、
このリコール・ゲートを用いると、フローティング・ゲ
ート電圧（Ｖ_t1）とリコール・ゲート電圧（Ｖ_t2）によ
って（垂直に）制御されるデバイス経路が完成し、読取
りが行えるようになる（図２参照）。

【００４９】シリコンに富む誘電体のインジェクタを使
用することから局所電界の強化がもたらされるので、相
対的に低い動作電界も可能である。さらに、高い局所電
界と低い平均最大電界が組み合わされるので、高い書込
み性能が可能である。さらに、垂直のチャネルは、２つ
の独立した制御電圧領域（すなわち、（Ｖ_t1）と
（Ｖ_t2））を有する。電圧制御（Ｖ_t2）が十分に高くセ
ットされる時、リコール・ゲート電圧が抑制電圧となっ
て、垂直チャネル領域のターンオンを防止する。「選択
された」ビット線上では、基板内の共通Ｎ⁺拡散領域
（拡散領域１）とＮ⁺埋設プレートが、同一の電圧に置
かれる。

【００５０】上述の技法に従って構築されたＥＥＰＲＯ
Ｍメモリ・アレイは、高密度であるが、同一の拡散領域
に結合された複数のフローティング・ゲートに同一の情
報が書き込まれないようにするために、隣接するウェル
の間に抑制電圧が必要なので、複雑になる可能性があ
る。また、基板チャネルは、抑制機能が正しく働くため
に、２つの閾値電圧（Ｖ_t1）および（Ｖ_t2）を有する必
要がある。図１１および図１２は、本発明によるＥＥＰ
ＲＯＭメモリ・セルおよびアレイの代替実施例を示す。
図１１および図１２の断面図と平面図は、図２および図
３に関して上記で説明したものと実質上同じ直接書込み
ＥＥＰＲＯＭメモリ・セル／アレイを示す図である。た
だし、分離酸化物１００が追加されて、第１実施例（図
２および図３）の共通拡散領域４２が、隣接する細長い
ＥＥＰＲＯＭメモリ・セル３４^の間の基板内の別々の
より狭い２つの拡散領域１０２に分割されている。これ
を達成するために、トレンチ３０^は、図２および図３
の直接書込みＥＥＰＲＯＭアレイ実施例の浅いトレンチ
３０に比べてわずかに広い（たとえば０．２μｍ）間隔
で配置することが好ましい。この場合、別々の分離され
た拡散領域１０２が、それぞれアレイ内の特定のＥＥＰ
ＲＯＭメモリ・セル３４^専用となる。

【００５１】今や拡散領域は独立しているので、単一の
プログラム・ゲート（ＰＧ）を選択することが可能であ
り、すべてのトレンチを選択し、選択された各フローテ
ィング・ゲート（ＦＧ）に独自の"１"または"０"を書き
込むことによって、その行内のすべてのデバイスに書き
込むことが可能である。リコール・ゲート（ＲＧ）抑制
機能は、製品の付加機能として１バイト内の選択された
ビットのブロック再書込みに使用することもできるが、
必ずしも必要ではない。この実施例では、ビット線スト
ラップが、トレンチに垂直な方向のピッチを制限する可
能性がある（すなわち、図１２に示すように、隣接する
平行なトレンチの間で、２つの分離された拡散領域への
接点４９^に２つのストラップ層４７^を使用しなければ
ならない）。分離酸化物を除き、図１１および図１２に
示す構造とその動作は、図２および図３の直接書込みＥ
ＥＰＲＯＭアレイに関して上記で説明したものと実質上
同等である。ただし、図１１および図１２の直接書込み
ＥＥＰＲＯＭ構造を達成するための予備処理は、多少異
なる。

【００５２】次に、図１１および図１２に示したような
非拡散共用型ＥＥＰＲＯＭメモリ・デバイス独自の製造
処理を説明する。基板３２は、Ｐウェル４４（Ｐドープ
Ｓｉ）内に、Ｎ⁺埋設プレート４５に接触するところま
で延びる（上側表面からの）Ｎ⁺拡散領域１０２を含む
ものと仮定する。図１３に示すように、この基板の上側
表面４１に、まず細長いトレンチ３０^（図１１参照）
領域形成用のパターンを形成する。各トレンチ領域は、
酸化シリコン１２０（ＳｉＯ₂）によって画定され、そ
の上に、コンフォーマル層１２２（たとえばＳｉ₃Ｎ₄、
ただし、他の組合せも使用できる）が、図のように堆積
される。

【００５３】図１３の半導体構造に方向性エッチングを
施すと、図１４に示す酸化物とスペーサの組合せがもた
らされる。さらに、Ｎ⁺拡散領域１０２を貫通して延び
る分離酸化物１００が、基板３２内に形成されている。
分離酸化物１００は、酸化シリコン１２０の下に形成さ
れる基板トレンチの間にくるように配置される。図１５
は、たとえば蒸着技法によって、酸化シリコン１２０を
取り除いた後の図１４の半導体構造を示す。さらに、各
分離酸化物１００の上に、窒化シリコンのキャップ１２
６が置かれている。

【００５４】本明細書で提示された本発明の概念を利用
した、直接書込みＥＥＰＲＯＭセル／アレイの様々な代
替実施例が可能であることが、当業者には理解されよ
う。図１６は、そのような代替実施例の１つの横断面の
一部を示す図である。

【００５５】この場合、関連するフローティング・ゲー
ト１３２の堆積後に、リコール・ゲート（ＲＧ）１３０
がトレンチ内に置かれる。半導体基板内にＥＥＰＲＯＭ
トレンチをカットするまでの最初の処理ステップは、上
述の諸実施例と同じである。ただし、この実施例では、
ＥＥＰＲＯＭトレンチをわずかにずらせて、第２の下側
トレンチ（以下で論ずる）を設ける。Ｐウェル１３８中
に、Ｎ⁺拡散領域１３６を貫通するが、Ｎ⁺埋設プレート
１４０までは貫通しないトレンチ１３４をエッチングす
る。このトレンチ１３４の壁面と底面を、前と同様に酸
化し、ポリシリコン層を堆積し、平面化し、トレンチ内
まで後退させて、露出した頂面と側面を有する２つの連
続した側壁のフローティング・ゲート１３２を形成す
る。この頂面は、側壁のＮ⁺拡散領域１３６と部分的に
重なり合っているが、非侵食性マスク１４２のレベルよ
り下にある。

【００５６】前と同様に、側壁のフローティング・ゲー
トを、平行な細長いトレンチに対して直角な平行線に沿
ってカットする。窒化物犠牲材料を使用して、ＥＥＰＲ
ＯＭトレンチをコンフォーマルに被覆する。その後、レ
ジストの充填とエッチングを行って、コンフォーマルな
窒化物を、フローティング・ゲート１３２のポリシリコ
ンの頂縁部のレベルまで取り除く。レジストをはぎ取
り、フローティング・ゲート１３２の頂縁部上およびそ
のフローティング・ゲートの上のトレンチの側壁上の露
出したシリコンを酸化する。犠牲窒化物層をはぎ取る。
シリコンに富む窒化物の層をコンフォーマルに堆積し、
ＲＩＥエッチングして、フローティング・ゲートの側壁
に沿ったスペーサを形成する。次に、ＳｉＯ₂スペーサ
（シリコンに富む窒化物の層を保護する）を画定する。

【００５７】フローティング・ゲートの頂部上に熱成長
させたＳｉＯ₂を使って、第２トレンチ１４６を、Ｎ⁺埋
設プレート１４０内にエッチングする。傾斜イオン注入
を行って、形成されるリコール・ゲート・デバイスのＶ
_Tを調節または改善することが好ましい。このようにし
て、下側部分のＶ_Tを、必要に応じて別々に調節するこ
とができる。ゲート酸化物を、下側トレンチの表面上に
形成する。ポリシリコンを堆積し、後退させて、リコー
ル・ゲート１３０を形成する。このリコール・ゲート１
３０は、下側トレンチを充填し、フローティング・ゲー
ト１３２の側面上の窒化シリコン層のほぼ半ばまで延び
る。このリコール・ゲートのポリシリコンの頂面を酸化
し（１４８）、プログラム・ゲート１５０のポリシリコ
ンを堆積し、平面化し、第１の非侵食性マスク１４２と
表面のＰ層との間の境界より下まで後退させる。最後
に、非侵食性マスクを取り除き、得られた空洞を、半導
体の表面のレベルまで酸化物１５２で充填する。シリコ
ンに富む窒化物の代わりにシリコンに富む酸化物を使用
して、直接書込みＥＥＰＲＯＭ動作を達成することもで
きる。

【００５８】本明細書で提示される直接書込みＥＥＰＲ
ＯＭメモリ・セル／アレイは、既存のＥＥＰＲＯＭデバ
イスに比べ、特に既存のフラッシュＥＥＰＲＯＭに比べ
て、いくつかの長所を有する。最初に説明したように、
フラッシュＥＥＰＲＯＭメモリ・セルは、単一のスケー
ラブルなデバイスを使用してできるだけ低いコストでメ
モリ・セルを実施できるようにするために、大きなブロ
ックで同時に消去される（さらには、チップ・レベルで
も消去される）。バイト・レベルまたはページ・レベル
での書込み動作は、低コスト・デバイスを達成するため
に犠牲にされる。さらに、書込みには、変更されるデー
タのサイズとは無関係に、大きなブロック（たとえば６
４Ｋバイト）の消去が必要である。これは、所与の変更
を行うのに必要なエネルギーおよびその変更に必要なサ
イクル数と関係がある。それに比べて、本明細書で提供
される本発明の回路は、ＥＥＰＲＯＭの柔軟性を維持し
ながら、フラッシュＥＥＰＲＯＭデバイスより高い密度
を達成する。また、本発明のメモリ・セル／アレイはそ
れぞれ、直接書込み式なので、書込み動作の前に消去動
作は必要でない。直接書込み能力は、現在、２次元セル
を有するごく限られた数のＥＥＰＲＯＭでしか得られな
いが、それらはすべて、本明細書で提示される回路より
はるかに低密度である。表２に、やはり大きなデータ・
ブロックに対して動作しなければならない（たとえば、
８メガビット・チップの場合、６４Ｋバイトが典型的な
ブロック消去サイズである）通常のフラッシュＥＥＰＲ
ＯＭに比べて、バイト・モードまたはページ・モードの
直接書込みＥＥＰＲＯＭに伴うより低いエネルギーの例
を示す。

【００５９】

【表２】

【００６０】この必要エネルギー・パラメータは、バッ
テリ動作システムにとって非常に重要である。表２から
わかるように、本発明の直接書込みＥＥＰＲＯＭによる
エネルギーの節約は、入手可能なフラッシュＥＥＰＲＯ
Ｍが必要とするのと同じ密度の回路の約６００倍であ
る。

【００６１】

【表３】

【００６２】表３に、非直接書込みＥＥＰＲＯＭおよび
従来のフラッシュＥＥＰＲＯＭと比較した、本発明によ
る直接書込みＥＥＰＲＯＭで１バイトまたは１ページの
情報を変更するのに必要なサイクル数の例を示す。この
表からわかるように、従来のＥＥＰＲＯＭまたは従来の
フラッシュＥＥＰＲＯＭでは、新しいデータが、対応す
るメモリ・セルに既に記憶されている情報と同じである
かそれとも異なるかとは無関係に、すべてのセルが変更
される。これに対して、直接書込みＥＥＰＲＯＭセルの
実施例では、データが変更される場合だけ１サイクルが
必要となる。これは、このセル設計に固有であり、これ
を達成するための回路が介在する必要はない。データの
１０％が変更される場合と５０％が変更される場合の２
つの異なる例が示されている。直接書込みＥＥＰＲＯＭ
セルは、データを変更しなければならない場合にしかサ
イクルを必要としないので、必要なサイクル数が少な
く、したがって、本発明による直接書込みＥＥＰＲＯＭ
アレイの予想寿命は、フラッシュＥＥＰＲＯＭアレイの
それよりかなり長くなる。（このフラッシュＥＥＰＲＯ
Ｍは、６４Ｋバイトの消去を必要とするものと仮定し、
データを変更するためのサイクル数は、バイト書込み要
求またはページ書込み要求に関するフラッシュＥＥＰＲ
ＯＭの編成に応じて変わる。ほとんどのフラッシュＥＥ
ＰＲＯＭは、バイト・サイズの書込み能力を有する。）

【００６３】したがって、表３から、フラッシュＥＥＰ
ＲＯＭでのバイト書込み動作の場合、１バイトを書き込
むのに、本発明による直接書込みＥＥＰＲＯＭより６４
Ｋ余分のサイクルが必要であることがわかる。ページ編
成の書込みの場合、フラッシュＥＥＰＲＯＭは、直接書
込みＥＥＰＲＯＭより３２〜１２８０サイクル余分のサ
イクルを必要とする。したがって、本発明は、フラッシ
ュＥＥＰＲＯＭと同等の密度を有するが、再書込みに必
要なサイクル数が、従来のブロック消去１バイト書込み
式フラッシュＥＥＰＲＯＭよりもかなり少ない製品を提
供する。

【００６４】

【発明の効果】当業者なら、本明細書で提示された不揮
発性３次元直接書込みＥＥＰＲＯＭセル／アレイとその
製造方法が、最初に示した長所を有することを理解する
であろう。詳細に言うと、本発明のＥＥＰＲＯＭメモリ
・セルおよびアレイは、直接書込み式であり、したがっ
て、消去サイクル（とそれに伴う性能上のあらゆる欠
点）が不要である。さらに、本明細書で提示するセル／
アレイの動作には、たとえばチップに印加される約３〜
５Ｖなど、標準の低電圧しか必要でない。拡散領域は、
０Ｖと３〜５Ｖの間で動作する。ファウラ・ノルトハイ
ム・トンネル効果は、通常は、各ポリ線の間で高い電圧
（電流は少ない）を必要とするので、シリコンに富む誘
電体インジェクタを用いて、所与の電圧での局所電界を
増加させ、したがって、オンチップで電圧上昇を行う必
要がなくなる。低電流のファウラ・ノルトハイム・トン
ネル効果が、プログラミングと再プログラミングに使用
され、したがって、回路の電力消費量が（セルの熱電子
書込みに比べて）低下する。

【００６５】さらに、この３次元構造は、２次元水平形
の実施態様を用いて達成できるどのＥＥＰＲＯＭアレイ
よりもはるかに高密度である。さらに、基板を容量性変
調することで、小さな拡散電圧スイングによってフロー
ティング・ゲート−基板のキャパシタンスの大きな変化
が容易になる。共用拡散型の実施例では、リコール・ゲ
ートを利用して、フローティング・ゲートを分離し、基
板への潜在的電流経路を破壊する。高い局所電界と低い
平均最大電界の組合せによって、高い書込み性能が達成
できる。いくつかの実施例では、本発明によるＥＥＰＲ
ＯＭアレイ製造プロセスで、単一の非侵食性マスクが使
用される。

【００６６】特定の好ましい実施例に関して本発明を詳
細に説明してきたが、当業者なら、それに多くの変更と
修正を行うことができよう。したがって、頭記の特許請
求の範囲は、これらすべての変更および修正を本発明の
真の趣旨および範囲に含まれるものとして包含するもの
である。

【図面の簡単な説明】

【図１】本発明による、フローティング・ゲート電界効
果トランジスタを利用した半導体デバイス・メモリ・ア
レイの部分概略図である。

【図２】本発明による直接書込みＥＥＰＲＯＭメモリ・
アレイの１実施例の部分断面図である。

【図３】図２の直接書込みＥＥＰＲＯＭメモリ・アレイ
の平面図である。

【図４】図２および図３に示したＥＥＰＲＯＭメモリ・
アレイなどのＥＥＰＲＯＭメモリ・アレイの（本発明に
よる）製造プロセスの初期段階で達成される半導体構造
の部分断面図である。

【図５】図４の半導体構造の、本発明による後続の追加
製造処理の後の部分断面図である。

【図６】図５の半導体構造の、本発明による後続の追加
製造処理の後の部分断面図である。

【図７】図６の半導体構造の、本発明による後続の追加
製造処理の後の部分断面図である。

【図８】図２および図３のＥＥＰＲＯＭメモリ・アレイ
実施例の様々なゲート領域と基板領域の間に形成される
容量性結合のデバイスを示す図である。

【図９】図８で識別される容量性結合の影響を示す概略
図である。

【図１０】図９の容量性結合回路の単純化した概略図で
ある。

【図１１】本発明による直接書込みＥＥＰＲＯＭメモリ
・アレイの代替実施例の部分横断面図である。

【図１２】図１１の直接書込みＥＥＰＲＯＭメモリ・ア
レイの部分平面図である。

【図１３】図１１および図１２に示したＥＥＰＲＯＭメ
モリ・アレイなどのＥＥＰＲＯＭメモリ・アレイの（本
発明による）製造処理の初期段階で達成される半導体構
造の部分断面図である。

【図１４】図１３の半導体構造の、本発明による後続の
追加製造処理の後の部分断面図である。

【図１５】図１４の半導体構造の、本発明による後続の
追加製造処理の後の部分断面図である。

【図１６】本発明による３次元ＥＥＰＲＯＭトレンチ構
造の代替実施例の部分断面図である。

【符号の説明】

１０ ＥＥＰＲＯＭアレイ ３０ 浅いトレンチ ３２ 基板 ３４ ＥＥＰＲＯＭメモリ・セル ４０ ワード線（ＷＬ） ４２ 拡散領域 ４３ スペーサ ４４ Ｐウェル ４５ Ｎ⁺埋設プレート ４７ ビット線ストラップ ５６ リコール・ゲート・ポリシリコン ５９ フローティング・ゲート・ポリシリコン ６２ リコール・ゲート延長部分

フロントページの続き (72)発明者 ドネッリ・ジョーゼフ・ディ＝マリア アメリカ合衆国10542、ニューヨーク州 オッシニング、チャデーヌ・ロード（番 地なし) (72)発明者 宮川 精 日本国107、東京都港区赤坂８−６−31 −302 (72)発明者 坂上 好功 日本国114、東京都北区豊島１−８−５ −803 (56)参考文献 特開 昭62−269363（ＪＰ，Ａ)

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板表面上に列（または行）方向に
   実質的に平行に延びている細長い複数のトレンチと、 前記各トレンチ内において対向する第１および第２の各
   側壁上の対向位置に配列され、かつ、トレンチの長さ方
   向に沿って離隔して並置された複数の縦型デバイス対か
   ら成る縦型直接書込みＥＥＰＲＯＭセルのアレイと、 前記各トレンチ内に配置され、複数対の前記ＥＥＰＲＯ
   Ｍセルのうちの対応する各セル対によって、それぞれ、
   共用される複数の制御ゲートと、 隣接する第１および第２の２つのトレンチにより区画さ
   れた前記半導体基板表面の細長い部分であって、前記第
   １のトレンチの前記第１（または第２）の側壁上の全セ
   ルのドレイン（またはソース）ノードおよび前記第２の
   トレンチの前記第２（または第１）の側壁上の全セルの
   ドレイン（またはソース）ノードを共通接続してトレン
   チの長さ方向に電気的に連続して延びている共通の拡散
   領域と、 より成る３次元直接書込みＥＥＰＲＯＭメモリ・アレイ
   において、 前記各側壁上の前記離隔位置における各セルのためのフ
   ローティング・ゲートとして機能する相互に分離されて
   いる複数の電極層と、各トレンチの両側壁上の全セルに
   共通する各リコール・ゲートとして、それぞれ、機能す
   るトレンチの長さ方向に連続的な複数の電極層とが、各
   絶縁層を介して、前記各トレンチの側壁上で、かつ、側
   壁の深さ方向に、並設されており、 前記リコール・ゲートは、バイアス電圧の印加の下に、
   前記隣接トレンチのうちの第１（または第２）のトレン
   チ内の全セルに対する縦型チャネルの形成を抑制する抑
   制ゲートとして機能するように構成されており、 隣接トレンチ間の拡散領域を共通ノードとする隣接セル
   対のうちの任意の１つのセルがリコール・ゲートへのバ
   イアスの印加により選択されることを特徴とする３次元
   直接書込みＥＥＰＲＯＭメモリ・アレイ。
2. 【請求項２】前記リコール・ゲートのうちの選択された
   ものの抑制機能が機能強化されるように、前記各フロー
   ティング・ゲートの閾値電圧（Ｖ_T1）が、関連する前記
   リコール・ゲートの閾値電圧（Ｖ_T2）と異なることを特
   徴とする請求項１に記載の直接書込みＥＥＰＲＯＭメモ
   リ・アレイ。
3. 【請求項３】前記制御ゲートがプログラム・ゲートとし
   て機能し、 さらに、前記複数の細長いトレンチの上に、これと直角
   に配置された複数の相互接続線を備え、前記複数の相互
   接続線のそれぞれが、前記トレンチ内に配置された前記
   プログラム・ゲートのうちの少なくとも１つに結合され
   ることを特徴とする請求項１に記載の直接書込みＥＥＰ
   ＲＯＭメモリ・アレイ。
4. 【請求項４】前記プログラム・ゲートが、前記トレンチ
   のそれぞれ内で前記リコール・ゲートと平行に配置さ
   れ、高誘電性材料によって分離され、前記リコール・ゲ
   ートが、前記トレンチの底部に沿って配置されることを
   特徴とする請求項３に記載の直接書込みＥＥＰＲＯＭメ
   モリ・アレイ。
5. 【請求項５】前記複数のトレンチのそれぞれ内に配置さ
   れた前記プログラム・ゲートおよびリコール・ゲート
   が、ファウラー・ノルトハイム電子トンネル効果の可能
   な材料によって、対応する前記フローティング・ゲート
   対から分離されることを特徴とする請求項３に記載の直
   接書込みＥＥＰＲＯＭメモリ・アレイ。
6. 【請求項６】前記ファウラー・ノルトハイム電子トンネ
   ル効果の可能な前記分離材料がシリコンに富む誘電体を
   含むことを特徴とする請求項５に記載の直接書込みＥＥ
   ＰＲＯＭメモリ・アレイ。
7. 【請求項７】半導体基板表面上に列（または行）方向に
   実質的に平行に延び、実質的に平行な第１および第２の
   側壁と底壁とを有する細長い複数のトレンチと、 各トレンチの前記底壁上に絶縁層を介して形成され、前
   記第１および第２の側壁に、それぞれ、対向する第１お
   よび第２の表面部分を有し、かつ、トレンチの長さ方向
   に電気的に連続して延びている複数のリコール・ゲート
   と、 各トレンチの前記第１の各側壁上の各隔離位置に絶縁層
   を介して形成され、トレンチの下方部分において誘電層
   を介して前記リコール・ゲートの前記第１表面部分に対
   接し該第１表面部分からの注入電子を受理する第３の表
   面部分およびその延長表面部分を有する第１の複数のフ
   ローティング・ゲートと、 各トレンチの前記第２の各側壁上の各隔離位置に絶縁層
   を介して形成され、トレンチの下方部分において誘電層
   を介して前記リコール・ゲートの前記第２表面部分に対
   接し該第２表面部分からの注入電子を受理する第３の表
   面部分およびその延長表面部分を有する第２の複数のフ
   ローティング・ゲートと、 各トレンチの上方部分において前記第１および第２の各
   フローティング・ゲートの前記各延長表面部分に誘電層
   を介して、それぞれ、対接し該延長表面部分からの注入
   電子を受理する第４の表面部分を有し、前記トレンチと
   交差する方向にトレンチ上を延びている相互接続線に共
   通接続される制御ゲートと、 隣接する２つのトレンチにより区画されている前記半導
   体基板表面の細長い部分であって、信号源に結合されて
   いる拡散領域と、 を具備することを特徴とするメモリ・セル・アレイ。
8. 【請求項８】前記複数の相互接続線がワード線を含み、
   前記細長い拡散領域がビット線を含み、前記ワード線と
   前記ビット線とが前記アレイ内の選択されたメモリ・セ
   ルへのアクセスを可能にすることを特徴とする請求項７
   に記載のメモリ・セル・アレイ。
9. 【請求項９】少なくとも１対の細長い拡散領域対が設け
   られ、前記細長い拡散領域対のそれぞれが、２つの別個
   の細長い拡散領域を含み、前記拡散領域対のそれぞれ
   が、前記少なくとも２つの細長いトレンチのうち隣接す
   るトレンチ間に配置され、前記別個の細長い拡散領域の
   それぞれが、別々の信号源に結合されることを特徴とす
   る、請求項７に記載のメモリ・セル・アレイ。
10. 【請求項１０】前記拡散領域対のそれぞれの前記２つの
    別々の細長い拡散領域が分離酸化物によって分離される
    ことを特徴とする請求項９に記載のメモリ・セル・アレ
    イ。
11. 【請求項１１】（ａ）表面から内部に向けて、第１導電
    型の拡散領域、第２導電型のウェル領域および第１導電
    型の高濃度の埋設プレート領域がこの命名順序で積層さ
    れている半導体基板を配設するステップと、 （ｂ）実質的に平行な複数の細長い開口を有するトレン
    チ・マスクを前記基板表面上に形成するステップと、 （ｃ）前記ウェル領域を通って前記埋設プレート領域ま
    で延びるトレンチを前記半導体基板内に形成するように
    前記細長いマスク開口を介してエッチングを行うステッ
    プと、 （ｄ）リコール・ゲート形成のための基礎として、前記
    トレンチの底壁上にポリシリコン層を形成するステップ
    と、 （ｅ）頂面と側面を有し、各頂面が前記拡散領域と実質
    的に重なり合うフローティング・ゲートを前記トレンチ
    の各側壁上に形成するステップと、 （ｆ）前記各フローティング・ゲートの露出した側面上
    に各スペーサ層を堆積するステップと、 （ｇ）前記リコール・ゲート形成用のポリシリコン層の
    延長部分を、前記各スペーサ層の各露出表面に接触して
    該スペーサ層の中央部分に達するように、形成するステ
    ップと、 （ｈ）前記トレンチの上部から前記各スペーサ層の前記
    各露出表面に接触してその中央部分に達するようにポリ
    シリコン材料のプログラム・ゲートを前記リコール・ゲ
    ート延長部分の上に絶縁層を介して形成するステップ
    と、 を含む半導体デバイス・メモリ・アレイの製造方法。
12. 【請求項１２】前記ポリシリコン基礎構造の形成ステッ
    プ（ｄ）が、 （イ）前記トレンチ内の露出した内壁を酸化して酸化シ
    リコン被覆を形成するステップと、 （ロ）前記トレンチの底壁上に酸化シリコン被膜を介し
    てポリシリコンを充填するステップと、 （ハ）前記充填シリコンの露出表面上に酸化シリコン被
    覆の均一層を形成するステップとを含むことを特徴とす
    る請求項１１に記載の製造方法。
13. 【請求項１３】前記フローティング・ゲートの形成ステ
    ップ（ｅ）が、 （イ）ポリシリコン層をトレンチ内に堆積し、次に、頂
    面と側面とを有し、前記頂面が前記第１導電型の拡散領
    域と実質的に重なり合う連続したフローティング・ゲー
    トを各トレンチの各側壁上に形成するように、前記ポリ
    シリコン層をエッチングするステップと、 （ロ）トレンチに交差する方向の一連の平行線に沿っ
    て、前記連続したフローティング・ゲートのポリシリコ
    ン層を分離することにより、前記トレンチ内に一連の不
    連続なポリシリコン・フローティング・ゲートを形成す
    るステップと、 を含むことを特徴とする、請求項１１記載の製造方法。