JPH0715973B2 - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH0715973B2 JPH0715973B2 JP59252608A JP25260884A JPH0715973B2 JP H0715973 B2 JPH0715973 B2 JP H0715973B2 JP 59252608 A JP59252608 A JP 59252608A JP 25260884 A JP25260884 A JP 25260884A JP H0715973 B2 JPH0715973 B2 JP H0715973B2
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- 230000015654 memory Effects 0.000 title claims description 18
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- 238000004519 manufacturing process Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本願発明は、半導体不揮発性メモリに関する。
第１図は従来の半導体不揮発性メモリの１例を示す。図
において、11はＰ型半導体基板、12はN+導電型のソース
領域、13はN+型導電型のドレイン領域、C1、C2はそれぞ
れ第１および第２のチャネル領域、15は選択ゲート電
極、17は浮遊ゲート電極、14、16、18は絶縁膜を示して
いる。
において、11はＰ型半導体基板、12はN+導電型のソース
領域、13はN+型導電型のドレイン領域、C1、C2はそれぞ
れ第１および第２のチャネル領域、15は選択ゲート電
極、17は浮遊ゲート電極、14、16、18は絶縁膜を示して
いる。
Ｐ型半導体基板11には、N+導電型のソース領域12とドレ
イン領域13が形成されている。
イン領域13が形成されている。
上記ソース・ドレイン領域間には、ソース領域に接する
第１のチャネル領域C1とこれに隣接しドレイン領域に達
する第２のチャネル領域C2とからなるチャネル領域が形
成されている。
第１のチャネル領域C1とこれに隣接しドレイン領域に達
する第２のチャネル領域C2とからなるチャネル領域が形
成されている。
第１のチャネル領域C1上には、選択ゲート絶縁膜14を介
して選択ゲート電極15が、Ｐ型半導体基板に平行に設け
られている。また、第２のチャネル領域C2上には、注入
ゲート絶縁膜16を介して浮遊ゲート電極17が設けられて
いる。
して選択ゲート電極15が、Ｐ型半導体基板に平行に設け
られている。また、第２のチャネル領域C2上には、注入
ゲート絶縁膜16を介して浮遊ゲート電極17が設けられて
いる。
上記浮遊ゲート電極17上には、絶縁膜18が設けられて、
その周囲は全て絶縁膜で覆われている。
その周囲は全て絶縁膜で覆われている。
このように、浮遊ゲート電極13は、絶縁膜を介してドレ
イン電極13と強く容量結合するように形成されているの
で、その電位は、浮遊ゲート電極17中の電荷と、ドレイ
ン電極13の電位により変化する。
イン電極13と強く容量結合するように形成されているの
で、その電位は、浮遊ゲート電極17中の電荷と、ドレイ
ン電極13の電位により変化する。
上記の半導体不揮発性メモリの書き込みおよび消去は、
浮遊ゲート電極17に注入される電子の注入、抜き取りに
よって行われるのであるが、浮遊ゲート電極17への電子
の注入、抜き取りは選択電極への印加電圧を変化させる
ことにより行わせている。
浮遊ゲート電極17に注入される電子の注入、抜き取りに
よって行われるのであるが、浮遊ゲート電極17への電子
の注入、抜き取りは選択電極への印加電圧を変化させる
ことにより行わせている。
そして、浮遊ゲート電極の長さについては、電子の注入
効率が論じられている。
効率が論じられている。
（注.S.Ohya et al.,“SINGLE 5V EPROM WITH SUB−MIC
RON MEMORY TRANSISTOR AND ON−CHIP HIGH VOLTAGE GE
NERATOR",IEDM Digest of Technical Papers,pp.570−5
73;,1981） しかし、上記選択ゲート電極を設けた不揮発性メモリに
ついては、その長さが電子の注入効率に影響するとは考
えられていなかった。
RON MEMORY TRANSISTOR AND ON−CHIP HIGH VOLTAGE GE
NERATOR",IEDM Digest of Technical Papers,pp.570−5
73;,1981） しかし、上記選択ゲート電極を設けた不揮発性メモリに
ついては、その長さが電子の注入効率に影響するとは考
えられていなかった。
そこで、本発明者も、上記浮遊電極およびその下のチャ
ネル領域に着目してその構成を工夫することによる、電
子の注入効率を高めた半導体不揮発性メモリを先に、提
案した（特開昭58−102563号公報）。
ネル領域に着目してその構成を工夫することによる、電
子の注入効率を高めた半導体不揮発性メモリを先に、提
案した（特開昭58−102563号公報）。
しかし、その後、本発明者は選択電極の長さを極小にす
ることによっても電子の注入効率を高められることを見
出した。
ることによっても電子の注入効率を高められることを見
出した。
本発明は、上記知見に基いて、電子注入効率が高く、電
流消費量のより少ない、かつ、小型化した半導体不揮発
性メモリを提供することを目的とする。
流消費量のより少ない、かつ、小型化した半導体不揮発
性メモリを提供することを目的とする。
本発明の半導体不揮発性メモリが上記目的を達成するた
めに採用した手段は、 チャネル領域の上部には絶縁層を介して、上記ソース領
域側に選択ゲート電極が設けられ、さらに、上記選択ゲ
ート電極と間隔をおいて上記ドレイン領域側に、浮遊電
極と上記浮遊電極の上部に絶縁層を介して制御ゲート電
極とからなる積層体が設けられ、 上記積層体は、その全側壁を絶縁皮膜に覆われて突状部
を形成しており、 上記突状部の側壁の一方は、上記ソース領域に近接して
上記チャネル領域上に位置し、かつ、上記側壁の表面に
は、導電皮膜がその厚み部分を上記半導体基板に対向し
て設けられて、選択ゲート電極を形成していることを特
徴とする。
めに採用した手段は、 チャネル領域の上部には絶縁層を介して、上記ソース領
域側に選択ゲート電極が設けられ、さらに、上記選択ゲ
ート電極と間隔をおいて上記ドレイン領域側に、浮遊電
極と上記浮遊電極の上部に絶縁層を介して制御ゲート電
極とからなる積層体が設けられ、 上記積層体は、その全側壁を絶縁皮膜に覆われて突状部
を形成しており、 上記突状部の側壁の一方は、上記ソース領域に近接して
上記チャネル領域上に位置し、かつ、上記側壁の表面に
は、導電皮膜がその厚み部分を上記半導体基板に対向し
て設けられて、選択ゲート電極を形成していることを特
徴とする。
上述したように、選択ゲート電極は、積層体の側壁に形
成されてその厚み部分を半導体基板に対向させて構成し
ているため、選択ゲート電極は、極めて薄く構成でき、
例えば、その領域幅を１μｍ以下に設定することが容易
になる。
成されてその厚み部分を半導体基板に対向させて構成し
ているため、選択ゲート電極は、極めて薄く構成でき、
例えば、その領域幅を１μｍ以下に設定することが容易
になる。
そして、領域幅の短縮は、その領域における電位傾度を
大きくし、浮遊ゲート電極への電子の注入効率を高める
ことになる。
大きくし、浮遊ゲート電極への電子の注入効率を高める
ことになる。
第２図は、本願発明の実施例を示す断面図である。図に
おいて、21はＰ型半導体基板、22はN+導電型のソース領
域、23はN+型導電型のドレイン領域、C1、C2はそれぞれ
第１および第２のチャネル領域、25は選択ゲート電極、
27は浮遊ゲート電極、29は制御ゲート電極、24、26、28
は絶縁膜を示している。
おいて、21はＰ型半導体基板、22はN+導電型のソース領
域、23はN+型導電型のドレイン領域、C1、C2はそれぞれ
第１および第２のチャネル領域、25は選択ゲート電極、
27は浮遊ゲート電極、29は制御ゲート電極、24、26、28
は絶縁膜を示している。
Ｐ型半導体基板21には、N+導電型のソース領域22とドレ
イン領域23が形成されている。
イン領域23が形成されている。
上記ソース・ドレイン領域間には、ソース領域に接する
第１のチャネル領域C1とこれに隣接しドレイン領域に達
する第２のチャネル領域C2とからなるチャネル領域が形
成されている。
第１のチャネル領域C1とこれに隣接しドレイン領域に達
する第２のチャネル領域C2とからなるチャネル領域が形
成されている。
また、第２のチャネル領域C2上には、注入ゲート絶縁膜
26を介して浮遊ゲート電極27が設けられ、上記浮遊ゲー
ト電極27上には、絶縁膜28を介して制御ゲート電極29が
設けられて積層体を形成している。この積層体、は全周
を絶縁皮膜で覆われて突状部を形成している。
26を介して浮遊ゲート電極27が設けられ、上記浮遊ゲー
ト電極27上には、絶縁膜28を介して制御ゲート電極29が
設けられて積層体を形成している。この積層体、は全周
を絶縁皮膜で覆われて突状部を形成している。
そして、上記突状部の一方の側壁は第１のチャネル領域
C1上に位置しており、上記側壁の表面には導電皮膜が被
着して制御ゲート電極25を形成している。
C1上に位置しており、上記側壁の表面には導電皮膜が被
着して制御ゲート電極25を形成している。
このように、上記選択ゲート電極25はその厚み方向を第
１のチャネル領域C1に対向するように配置されているの
で、第１のチャネル領域C1の領域幅は、ごく薄くするこ
とができ、１μｍ以下に設定することができる。したが
って、この領域の電位傾度を大きくすることが容易とな
る。
１のチャネル領域C1に対向するように配置されているの
で、第１のチャネル領域C1の領域幅は、ごく薄くするこ
とができ、１μｍ以下に設定することができる。したが
って、この領域の電位傾度を大きくすることが容易とな
る。
そのため、ソースからドレインに流れ込む電子を加速す
るエネルギーは大となるので、これに伴って、浮遊ゲー
ト電極への電子の注入も増大し、その注入効率を高める
ことができる。
るエネルギーは大となるので、これに伴って、浮遊ゲー
ト電極への電子の注入も増大し、その注入効率を高める
ことができる。
この結果、ドレインに印加する電圧を電源電圧以下にす
ることが可能になり、そのため、大面積を占める昇圧回
路を必要とせず、また、その分、製造コストを低下する
ことができる。
ることが可能になり、そのため、大面積を占める昇圧回
路を必要とせず、また、その分、製造コストを低下する
ことができる。
以下、本願発明の半導体不揮発性メモリの動作について
説明する。
説明する。
上述の説明から明らかなように、浮遊ゲート電極27の周
囲は全て絶縁膜で覆われており、その上にある制御ゲー
ト電極29と強く容量結合するように形成されている。
囲は全て絶縁膜で覆われており、その上にある制御ゲー
ト電極29と強く容量結合するように形成されている。
したがって、制御ゲート電極29の電位を変化することに
より、浮遊ゲート電極27中の電位を制御することができ
る。
より、浮遊ゲート電極27中の電位を制御することができ
る。
まず、情報の読み出し方法について述べる。
浮遊ゲート電極27に電子が多数注入されている場合につ
いて説明する。
いて説明する。
この場合、第２のチャネル領域C2には、負の電界がかか
っているため、チャネルが形成されず、電流は流れな
い。そのため、第１のチャネル領域C1のチャネルの形成
の有無に関係なく、ソース、ドレイン間には電流が流れ
ず、OFF状態にある。逆に、浮遊ゲート電極27に電子が
僅かしか注入されていない場合には、第２のチャネル領
域C2には、チャネルが形成されるので、第１のチャネル
領域C1をONすることにより、ソース、ドレイン間に電流
が流れるので、ON状態となる。
っているため、チャネルが形成されず、電流は流れな
い。そのため、第１のチャネル領域C1のチャネルの形成
の有無に関係なく、ソース、ドレイン間には電流が流れ
ず、OFF状態にある。逆に、浮遊ゲート電極27に電子が
僅かしか注入されていない場合には、第２のチャネル領
域C2には、チャネルが形成されるので、第１のチャネル
領域C1をONすることにより、ソース、ドレイン間に電流
が流れるので、ON状態となる。
このように、本願発明の半導体不揮発性メモリは、浮遊
ゲート電極27に注入されている電子の量によって、ONに
なったりOFFになったりするので、このON、OFFの状態に
より読み出しが可能になる。
ゲート電極27に注入されている電子の量によって、ONに
なったりOFFになったりするので、このON、OFFの状態に
より読み出しが可能になる。
つぎに、本願発明の半導体不揮発性メモリの浮遊ゲート
電極27への電子の注入、抜き取りについて説明する。
電極27への電子の注入、抜き取りについて説明する。
まず、浮遊ゲート電極27へ電子の注入について述べる。
この際は、ドレイン領域23へ基板21に対し、逆バイアス
である正の電位の電源電圧例えば5Vを印加し、同時に制
御ゲート電極29には浮遊ゲート電極27の電位が約10Vに
なるような電圧を印加する。
である正の電位の電源電圧例えば5Vを印加し、同時に制
御ゲート電極29には浮遊ゲート電極27の電位が約10Vに
なるような電圧を印加する。
この電圧の印加により、浮遊ゲート電極27へ電子が注入
され、第２のチャネル領域C2にチャネルが形成される。
ここで、選択ゲート電極25に、、第１のチャネル領域C1
がチャネルを形成するだけのわずかな電圧を印加する。
され、第２のチャネル領域C2にチャネルが形成される。
ここで、選択ゲート電極25に、、第１のチャネル領域C1
がチャネルを形成するだけのわずかな電圧を印加する。
すると、浮遊ゲート電極27の下の第２のチャネル領域C2
もチャネルを形成しているため、ソース領域22から流出
した電子は、第１のチャネル領域C1と第２のチャネル領
域C2との境界付近で、ソース領域電位からドレイン領域
電位へと加速されて、浮遊ゲート電極27へ注入される。
もチャネルを形成しているため、ソース領域22から流出
した電子は、第１のチャネル領域C1と第２のチャネル領
域C2との境界付近で、ソース領域電位からドレイン領域
電位へと加速されて、浮遊ゲート電極27へ注入される。
このとき、第１のチャネル領域C1はその領域幅が１μｍ
以下であり、この短い距離の間に第１のチャネル領域C1
にかかる低い電位から第２のチャネル領域C2にかかる高
い電位へと急激に電界強度が変化するため、電子は強い
加速エネルギーを得ることになる。そのため、浮遊ゲー
ト電極27への注入効率が大いに向上する。
以下であり、この短い距離の間に第１のチャネル領域C1
にかかる低い電位から第２のチャネル領域C2にかかる高
い電位へと急激に電界強度が変化するため、電子は強い
加速エネルギーを得ることになる。そのため、浮遊ゲー
ト電極27への注入効率が大いに向上する。
したがって、ドレインに印加する電圧は電源電圧以下で
よく、昇圧回路が不必要になる。昇圧回路は、大面積を
必要とするので、その分、小さくすることができ、コス
トも安価になる。
よく、昇圧回路が不必要になる。昇圧回路は、大面積を
必要とするので、その分、小さくすることができ、コス
トも安価になる。
浮遊ゲート電極27から電子を抜き取ることについて説明
する。
する。
選択ゲート電極25に浮遊ゲート電極27に対して正の高電
圧を印加すると、両電極間には、トンネル電流が流れ
て、浮遊ゲート電極中の電子は選択ゲート電極25へと抜
き取られる。もし、浮遊ゲート電極27と選択ゲート電極
25との間の絶縁膜が部分的に約200Åの酸化膜で形成さ
れていれば、選択ゲート電極25には、約20Vの電圧を印
加することにより、浮遊ゲート電極中の電子を抜き取る
ことができる。
圧を印加すると、両電極間には、トンネル電流が流れ
て、浮遊ゲート電極中の電子は選択ゲート電極25へと抜
き取られる。もし、浮遊ゲート電極27と選択ゲート電極
25との間の絶縁膜が部分的に約200Åの酸化膜で形成さ
れていれば、選択ゲート電極25には、約20Vの電圧を印
加することにより、浮遊ゲート電極中の電子を抜き取る
ことができる。
第３図、第４図は、その製造方法の一部、特に選択ゲー
ト電極25の形成方法を説明する断面図である。
ト電極25の形成方法を説明する断面図である。
第３図は、半導体基板21上に浮遊ゲート電極27、制御ゲ
ート電極29が形成され、その全側壁を絶縁被膜で覆った
積層体の表面に、将来、選択ゲート電極25となる多結晶
シリコン膜25aを被着した断面図である。
ート電極29が形成され、その全側壁を絶縁被膜で覆った
積層体の表面に、将来、選択ゲート電極25となる多結晶
シリコン膜25aを被着した断面図である。
この多結晶シリコン膜25aを方向性ドライエッチングに
より平坦部をエッチングすると、第４図のように、制御
ゲート電極が側壁に被着した突状部が形成される。
より平坦部をエッチングすると、第４図のように、制御
ゲート電極が側壁に被着した突状部が形成される。
すなわち、多結晶シリコン膜25aは、積層体の側面を形
成する側壁のみを残してエッチングされる。この残った
多結晶シリコン被膜が選択ゲート電極25になる。
成する側壁のみを残してエッチングされる。この残った
多結晶シリコン被膜が選択ゲート電極25になる。
このようにして、選択ゲート電極25を形成すれば、電極
の厚み部分が有効電極となるので、下に形成されるチャ
ネル領域の幅は、上記したように、１μｍという短いチ
ャネルを形成できる。
の厚み部分が有効電極となるので、下に形成されるチャ
ネル領域の幅は、上記したように、１μｍという短いチ
ャネルを形成できる。
本願発明は、上記説明したように、選択ゲート電極を被
膜の厚み部分としたので、極めて短い電極となり、その
ため、第１のチャネル領域C1の領域幅を１μｍ以下に設
定することができた。そこで、この領域の電位傾度を大
きくすることが容易となるので、ソースからドレインに
流れ込む電子を加速するエネルギーは増加し、これに伴
って、浮遊ゲート電極への電子の注入も増大し、その注
入効率を高めることができる。
膜の厚み部分としたので、極めて短い電極となり、その
ため、第１のチャネル領域C1の領域幅を１μｍ以下に設
定することができた。そこで、この領域の電位傾度を大
きくすることが容易となるので、ソースからドレインに
流れ込む電子を加速するエネルギーは増加し、これに伴
って、浮遊ゲート電極への電子の注入も増大し、その注
入効率を高めることができる。
この結果、ドレインに印加する電圧を電源電圧以下にす
ることが可能になり、そのため、大面積を占める昇圧回
路を必要とせず、また、その分、製造コストを低下する
ことができる。
ることが可能になり、そのため、大面積を占める昇圧回
路を必要とせず、また、その分、製造コストを低下する
ことができる。
第１図は、従来の不揮発性メモリの実施例を示す断面図
であり、第２図は、本願発明の不揮発性メモリの断面図
であり、第３図および第４図は、本願発明の不揮発性メ
モリの形成方法を説明する断面図である。 11、21……Ｐ型半導体基板 12、22……N+ソース領域 13、23……N+ドレイン領域 15、25……選択ゲート電極 17、27……浮遊ゲート電極 19、29……制御ゲート電極 20……積層体
であり、第２図は、本願発明の不揮発性メモリの断面図
であり、第３図および第４図は、本願発明の不揮発性メ
モリの形成方法を説明する断面図である。 11、21……Ｐ型半導体基板 12、22……N+ソース領域 13、23……N+ドレイン領域 15、25……選択ゲート電極 17、27……浮遊ゲート電極 19、29……制御ゲート電極 20……積層体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 小島 芳和 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内 (72)発明者 神谷 昌明 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内 (72)発明者 服部 芳雄 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内 審判の合議体 審判長 遠藤 政明 審判官 今野 朗 審判官 青木 俊明 (56)参考文献 特開 昭58−102563（ＪＰ，Ａ) 特開 昭57−80779（ＪＰ，Ａ) 特開 昭52−92441（ＪＰ，Ａ) 特開 昭57−64967（ＪＰ，Ａ) 特開 昭59−60796（ＪＰ，Ａ) 特開 昭58−154273（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１導電型の半導体基板内に、上記第１導
電型とは逆の導電型である第２導電型のソース領域とド
レイン領域とが、チャネル領域を形成して設けられ、 上記チャネル領域の上部には絶縁膜を介して、上記ソー
ス領域側に選択ゲート電極が設けられ、さらに、上記選
択ゲート電極と間隔をおいて上記ドレイン領域側に、浮
遊電極と上記浮遊電極の上部に絶縁層を介して制御ゲー
ト電極とからなる積層体が設けられた半導体不揮発性メ
モリであって、 上記積層体は、その全側壁を絶縁皮膜に覆われて突状部
を形成しており、 上記突状部の側壁の一方は、上記ソース領域に近接して
上記チャネル領域上に位置し、かつ、上記側壁の表面に
は、導電皮膜が設けられ、その一端は上記半導体基板に
対向して設けられ、その対向面は半導体基板面方向へ延
在部を持たず、導電皮膜の厚み部分のみであり、これに
より選択ゲート電極を形成していることを特徴とする半
導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252608A JPH0715973B2 (ja) | 1984-11-29 | 1984-11-29 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252608A JPH0715973B2 (ja) | 1984-11-29 | 1984-11-29 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131484A JPS61131484A (ja) | 1986-06-19 |
| JPH0715973B2 true JPH0715973B2 (ja) | 1995-02-22 |
Family
ID=17239733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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-
1984
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