KR940005898B1 - 불휘발성 반도체장치 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명의 제 1 실시예에 따른 불휘발성 메모리장치를 설명하기 위한 도면.
제 2 도는 제 1 도의 A-A'선 단면도.
제 3 도는 제 1 도의 B-B'선 단면도.
제 4 도는 제 1 도의 C-C'선 단면도.
제 5 도는 본 발명의 제 2 실시예에 따른 불휘발성 메모리장치를 설명하기 위한 도면.
제 6 도는 제 5 도의 D-D'선 단면도.
제 7 도는 제 5 도의 E-E'선 단면도.
제 8 도는 본 발명의 제 3 실시예에 따른 불휘발성 메모리장치를 설명하기 위한 단면도.
제 9 도는 제 8 도의 F-F'선 단면도.
제10도는 제 8 도의 G-G'선 단면도.
제11도는 제 8 도의 H-H'선 단면도.
제12도는 종래의 불휘발성 반도체장치를 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘기판 2 : 소오스확산층
3a, 3b, 3c, 3d : 드레인확산층 4a, 4b, 4c, 4d : 게이트산화막
5a, 5b, 5c, 5d : 부유게이트전극 6a, 6b, 6c, 6d : 터널산화막
7 : 소거게이트전극 8a, 8b : 절연막
9a, 9b : 제어게이트전극 10a, 10b : CVD 산화막
11 : BPSG막 12a, 12b : 비트선
13 : 피일드산화막
[산업상의 이용분야]
본 발명은 전기적으로 정보를 바꿔 쓰는 것이 가능하게 되어 있으면서 2층 이상의 게이트전극구조(Gate電極構造)를 갖추고 있는 불휘발성 메모리장치에 관한 것이다.
[종래의 기술 및 그 문제점]
근래에, 불휘발성 메모리장치로서 자외선 소거형 EPROM 대신 1트랜지스터/셀 구조의 일괄소거형 EEPROM이 주목받고 있다. 이 일괄소거형 EEPROM의 일례로서 2층 다결정실리콘게이트구조가 제12도에 도시되어 있는 바, 이는 p형 실리콘기관(21)중에 소오스확산층(22; Source 擴散層) 및 드레인확산층(23; Drain 擴散層)이 형성된 구조로 되어 있다.
상기 소오스확산층(22)의 접합깊이는 접합파괴전압(接合破壞電壓)이 소거전압(消去電壓)보다 크게 되도록 충분히 깊게 되어 있다. 또한, 이들 소오스확산층(22)과 드레인확산층(23)간의 상기 p형 실리콘기판(21)상에 게이트산화막(24; Gate 酸化膜)이 형성되어 있고, 이 게이트산화막(24)상에는 부유게이트전극(25; 浮游 Gate 電極)이 형성되어 있으며, 이 부유게이트전극(25)상에는 절연막(26)을 매개하여 제어게이트전극(27; 制御 Gate 電極)이 형성되어 있다. 이러한 일괄소거형 EEPROM의 동작 매커니즘은 다음과 같다.
정보의 기입은 자외선 소거형 EPROM과 마찬가지로 제어게이트전극(27)과 드레인확산층(23)에 고전압을 인기하여 채널 열전자(Channel 熱電子)를 부유게이트전극(25)으로 주입ㆍ축적해서 트랜지스터의 문턱치를 상승시킴으로써 실행된다. 또한, 정보의 소거는 소오스확산층(22)에 소거전압을 인가하고 제어게이트전극(27)에 0전위를 인가하여 게이트산화막(24)에 F.N 터널링 전류(Tunnelling 電流)를 흘림으로써, 축적되어 있던 전하를 상기 부유게이트전극(25)으로부터 소오스확산층(22)으로 뽑아냄으로써 실행된다.
상기한 것과 같은 일괄소거형 EEPROM에서는 소오스확산층(22)을 어레이중에 있어 공통으로 하고 있기 때문에 일괄소거가 행하여지는바, 이로써 자외선 소거형 EPROM과 거의 동일한 셀 면적을 실현하고 있다.
그런데 소거전압을 실용적인 전압, 예컨대 12.5[V]로 설정하기 위해서는 게이트산화막(24)의 두께를 100Å 정도로 박막화(薄膜化)할 필요가 있는데, 이때문에 상기 게이트산화막(24)의 결함이 증대되어 수율이 떨어지는 결점이 있다. 또한, 게이트산화막(24)이 박막화되어 있음으로 인해 소오스접합(Source 接合)의 표면내압(表面耐壓)이 저하되므로, 정보소거시에 F.N 터널전류 이외에 접합누설전류(接合 Leak 電流)가 혼재하게 된다. 따라서 메모리셀의 안정동작이 저해되는 결점이 있다. 또한, 이러한 결점을 매우 큰 공급능력이 있는 내부승압회로를 설치함으로써 해소하여도, 현실적인 칩 사이즈를 확보할 수 없고 그 결과 단일 5[V]의 전원동작이 불가능하게 되는 결점이 있다.
상기한 것처럼 종래의 불휘발성 메모리장치에서는 얇은 게이트산화막을 이용해야만 하므로 메모리셀의 신뢰성을 충분히 높일 수 없는 결점이 있었다.
[발명의 목적]
본 발영은 상기한 종래의 문제점을 해결하기 위한 것으로, 자외선 소거형 EPROM 종류의 신뢰성을 높일수 있고 더욱이 1트랜지스터/셀의 전기적인 소거가 가능한 불휘발성 반도체장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 불휘발성 반도체장치는, 제 1 도전형 반도체기판과, 이 반도체기판의 표면영역에 형성되는 제 2 도전형 제 1 영역 및 제 2 영역, 이 제 1 영역 및 제 2 영역간의 채널영역, 이 채널영역상에 형성되며 전기적으로 부유상태로 되는 제 1 전극, 이 제 1 전극상에 제 1 절연막을 매개하여 형성되는 제 2 전극, 상기 제 1 전극의 측벽을 포함하는 소정의 위치에 형성되는 제 2 절연막, 이 제 2 절연막을 상기 제 1 전극과의 사이에 끼워서 형성됨과 더불어 상기 제 1 영역 및 제 2 영역중 적어도 한쪽에 전기적으로 접속되고 또한 그 접속부가 상기 채널영역에 인접하는 영역으로부터 일정거리만큼 떨어져 설치되는 제 3 전극을 구비한 구성으로 되어 있다.
또한, 본 발명은, 제 1 도전형 반도체기판과, 이 반도체기판의 표면영역에 형성되는 제 2 도전형 제 1 영역 및 제 2 영역, 이 제 1 영역 및 제 2 영역간의 채널영역, 상기 제 1 영역에 접하는 채널영역상에 형성되며 전기적으로 부유상태로 되는 제 1 전극, 이 제 1 전극상에 제 1 절연막을 매개하여 형성됨과 더블어 상기 제 2 영역에 접하는 채널영역상에 형성되는 제 2 전극, 상기 제 1 전극의 측벽을 포함하는 소정의 위치에 형성되는 제 2 절연막, 이 제 2 절연막을 상기 제 1 전극과의 사이에 끼워서 형성됨과 더불어 상기 제 1 영역 및 제 2 영역 중 적어도 한쪽에 전기적으로 접속되고 또한 그 접속부가 상기 채널영역에 인접하는 영역으로부터 일정거리만큼 떨어져 설치되는 제 3 전극을 구비한 구성으로 되어 있다.
더욱이, 본 발명은, 제 1 도전형 반도체기판과, 이 반도체기판의 표면영역에 형성되는 제 2 도전형 제 1 영역 및 제 2 영역, 이 제 1 영역 및 제 2 영역간의 채널영역, 상기 채널영역상에 형성되며 전기적으로 부유상태로 되는 제 1 전극, 이 제 1 전극상에 제 1 절연막을 매개하여 형성되는 제 2 전극을 갖춘 트랜지스터가 복수개 매트릭스형상으로 배치되어 있는 불휘발성 반도체장치에 있어서, 상기 제 1 전극의 측벽이면서 제 2 전극을 공유하고 또한 인접하는 2개의 제 1 전극이 서로 대향하는 쪽으로 각각 형성되는 제 2 절연막과, 적어도 상기 2개의 제 1 전극간에 상기 제 2 절연막을 매개하여 형성됨과 더불어 상기 제 1 영역 및 제 2 영역중 적어도 한쪽에 전기적으로 접속되고 또한 그 접속부가 상기 트랜지스터의 채널영역에 인접하는 영역으로부터 일정거리만큼 떨어져 설치되는 제 3 전극을 구비한 구성으로 되어 있다.
또한, 본 발명은, 제 1 도전형 반도체기판과, 이 반도체기판의 표면영역에 형성되는 제 2 도전형 제 1 영역 및 제 2 영역, 이 제 1 영역 및 제 2 영역간의 채널영역, 상기 제 1 영역에 인접하는 채널영역상에 형성되며 전기적으로 부유상태로 되는 제 1 전극, 이 제 1 전극상에 제 1 절연막을 매개하여 형성됨과 더불어 상기 제 2 영역에 접하는 채널영역상에 형성되는 제 2 전극을 갖춘 트랜지스터가 복수개 매트릭스형상으로 배치되어 있는 불휘발성 반도체장치에 있어서, 상기 제 1 전극의 측벽이면서 제 2 전극을 공유하고 또한 인접하는 2개의 제 1 전극이 서로 대향하는 쪽으로 각각 형성되는 제 2 절연막과, 적어도 상기 2개의 제 1 전극간에 상기 제 2 절연막을 매개하여 형성됨과 더불어 상기 제 1 영역 및 제 2 영역중 적어도 한쪽에 전기적으로 접속되고 또한 그 접속부가 상기 트랜지스터의 채널영역에 인접하는 영역으로부터 일정거리만큼 떨어져 설치되는 제 3 전극을 구비한 구성으로 되어 있다.
[작용]
상기한 본 발명의 구성에 의하면, 제 2 절연막은 제 1 전극의 측벽을 포함하는 소정의 위치, 또는 제 1 전극의 측벽이면서 제 2 전극을 공유하고 또한 인접하는 2개의 제 1 전극이 서로 대향하는 쪽으로 각각 설치되어 있다. 더욱이 제 3 전극은 제 2 절연막을 제 1 전극과의 사이에 끼워 형성됨과 더불어 채널영역에 인접하는 영역으로부터 일정거리만큼 떨어진 위치에처 제 1 영역 또는 제 2 영역과 접속되어 있다. 이때문에 제 2 절연막을 소거전압에 따라 최적화할 수 있어서 소거특성의 향상을 위해 제 1 전극하의 절연막을 박막화할 필요가 없게 된다. 또한, 밴드간 터널링 현상에 의해 유기되는 접합누설전류를 충분히 억압할 수 있기 때문에 제 3 전극에 필요한 전위를 부여하여 제 1 전극에 축적된 전하를 제 2 절연막을 통하여 뽑아내서 전기적인 바꿔 쓰기를 함으로써 불휘발성 반도체장치의 단일전원 동작이 가능하게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명하겠는 바, 본 설명에 있어서는 전 도면에 걸쳐서 공통되는 부분에 공통된 참조부호를 붙이고 중복설명을 피하기로 한다.
제 1 도는 본 발명의 제 1 실시예에 관한 불휘발성 반도체장치를 나타낸 것이고, 제 2 도는 제 1 도의 A-A' 선 단면도, 제 3 도는 제 1 도의 B-B'선 단면도, 제 4 도는 제 1 도의 C-C'선 단면도를 각각 나타낸 것이다.
본 제 1 실시예의 불휘발성 반도체장치에 있어서는 p형 실리콘기판(1 ; 반도체기판)의 표면영역에 메모리 셀의 공통 소오스확산층(2; 제 2영역) 및 드레인확산층(3a, 3b, 3c, 3d; 제 1영역)이 형성되어 있다. 또한, 이들 소오스확산층(2) 및 드레인확산층(3a, 3b, 3c, 3d)간의 채널영역상에는 게이트산화막(4a, 4b, 4c, 4d)이 형성되어 있다. 그리고 이 게이트산화막(4a, 4b, 4c, 4d)상에는 부유게이트전극(5a, 5b, 5c, 5d; 제 1전극)이 형성되어 있고, 이 부유게이트전극(5a, 5b, 5c, 5d)중에서 소오스확산층(2) 또는 드레인확산층(3a, 3b, 3c, 3d)쪽이 아닌 끝부분은 피일드산화막(13)상에 까지 연장되어 있다. 상기 피일드산화막(13)의 환산 막두게(換算 膜厚 )는 상기 채널영역상에 설치되어 부유게이트전극(5a, 5b, 5c, 5d)을 전기적으로 부유상태로 만들게 되는 게이트산화막(4a, 4b, 4c, 4d)의 환산 막두께보다도 충분히 두껍게 되도록 형성되어 있다. 예컨대 피일드산화막(13)의 환산 막두께와 게이트산화막(4a, 4b, 4c, 4d)의 환산 막두께의 비율은 10 : 1이상으로 되도록 설정된다. 부유게이트전극(5a, 5b, 5c, 5d)상에는 절연막(8a, 8b; 제 1절연막)이 형성되어 있고, 이 제 1 절연막(8a, 8b)상에는 부유게이트전극(5a, 5c)에 공통되게 제어게이트전극(9a; 제 2 전극)이 형성되어 있으며, 또한 부유게이트전극(5b, 5d)에 공통되게 제어게이트전극(9b)이 형성되어 있다. 그리고 부유게이트전극(5a, 5b, 5c, 5d)의 측벽이면서 상기 채널영역으로부터 충분히 떨어진 위치에는 터널산화막(6a, 6b, 6c, 6d; 제 2 절연막)이 형성되어 있다. 구체적으로, 터널산화막(6a, 6c)은 제어게이트(9a)를 공유하고 또한 인접하는 2개의 부유게이트전극(5a, 5c)이 서로 대향하는 쪽으로 각각 설치되어 있다. 이 터널산화막(6a, 6c)을 부유게이트전극(5a, 5c)의 사이에 끼워서, 즉 2개의 부유게이트전극(5a, 5c)간에 배치되도록 하여 소거게이트전극(7; 제 3 전극)이 형성되어 있다. 또한, 상기 소거게이트전극(7)은 부유게이트전극(5b, 5d)간에도 터널산화막(6b, 6d)을 매개하여 형성되어 있다. 즉, 소거게이트전극(7)은 이에 인접하는 4개의 부유게이트전극(5a, 5b, 5c, 5d)에 공통되게 형성되어 있다. 더욱이, 소거게이트전극(7)은 부유게이트전극(5a, 5b)간 및 부유게이트전극(5c, 5d)간에 적어도 자기정합적으로 형성됨과 더불어 그 일부가 소오스영역으로 인출되어 상기 채널영역에 인접하는 영역으로부터 충분히 떨어진 위치에서 소오스확산층(2)에 접속되어 있다. 이러한 소거게이트전극(7)과 소오스확산층(2)의 물리적인 접속위치는 적어도 소거게이트전극(7)에 부여되는 최대전위로 형성되며 소오스 확산층(2) 또는 드레인확산층(3a, 3b, 3c, 3d)의 영역내에 존재하는 공핍층의 끝이 상기 채널영역상의 부유게이트전극(5a, 5b, 5c, 5d) 하부에 도달하지 않도록 결정된다.
상기 소오스확산층(2)은 저농도영역(2a)과 고농도영역(2b)을 포함하고 있는 바, 그중 저농도영역(2a)은 상기 채널영역에 인접하는 부분에 설치되고, 고농도영역(2b)은 소거게이트전극(7)인 적어도 소오스확산층(2)에 접속되는 부분을 포함하도록 설치되어 있다. 한편, 상기 저농도영역(2a)의 농도는 약 1018/cm2의 자릿수로 설정되어 있는 것이 좋다. 또한, 상기 고농도영역(2b)의 농도는 저농도영역(2a)의 농도보다 한자릿수 이상 높게 되도록 설정되어 있는 것이 좋다. 즉, 저농도영역(2a)의 농도는 소거게이트전극(7)에 최대전위가 인가된 경우에 생기는 소오스확산층(2)내의 공핍층의 끝부분이 상기 채널영역상의 부유게이트전극(5a, 5b, 5c, 5d)의 수직하방으로부터 소거게이트전극(7)의 소오스확산층(2) 또는 드레인확산층(3a, 3b, 3c, 3d)내에 생기도록 설정되어 있다. 이들 부유게이트전극(5a, 5b, 5c, 5d) 및 제어게이트전극(9a, 9b)을 덮으며 CVD산화막(10a, l0b)이 형성되어 있다. 더욱이 전면적으로 BPSG막(11)이 형성되고, 이 BPSG막(11)에는 드레인확산층(3a,3b,3c,3d)상에 대응되는 접속공이 설치되어 있다 또한, 이 접속공을 매개하여 비트선(12a, 12b)이 드레인확산층(3a, 3b, 3c, 3d)에 전기적으로 접속되도록 형성되어 있다.
여기에서, 부유게이트전극(5a, 5b, 5c, 5d) 및 제어게이트전극(9a, 9b)은 다결정실리콘, 실리사이드 또는 이들의 적층구조로 형성할 수 있다. 또한, 터널산화막(6a, 6b, 6c, 6d)은 다결정실리콘의 산화막으로 형성할 수 있다. 이 경우, 터널산화막(6a, 6b, 6c, 6d)은 열확산법 등에 의해 부유게이트전극(5a, 5b, 5c, 5d)의 측벽에 양호하게 형성할 수 있다. 더욱이, 소거게이트전극(7)은 다결정실리콘으로 구성할 수 있다.
상기 제 1 실시예에서는 소거게이트전극(7)에 필요한 전위를 부여함으로버 부유게이트전극(5a, 5b, 5c, 5d)으로부터 상기 소거게이트전극(7)으로 터널산화막(6a, 6b, 6c, 6d)을 통해 전하를 빼낼 수 있으므로, 전기적으로 정보를 바꿔 쓸 수 있게 되어 있다.
이러한 구성에 의하면, 부유게이트전극(5a, 5b, 5c, 5d)의 측벽에 터널산화막(6a, 6b, 6c,6d)을 매개하여 소거게이트전극(7)을 형성하고 있으므로, 터널산화막(6a, 6b, 6c, 6d)과 게이트산화막(4a, 4b, 4c, 4d)을 별도로 형성할 수 있다. 따라서 터널산화막(6a,6b,6c, 6d)을 소거전압에 따라 최적화할 수 있게 되고 상기 게이트 산화막(4a, 4b, 4c, 4d)을 소거특성의 향상이라는 목적을 위해 박막화할 필요가 없기 때문에, 소오스 접합내압과 표면내압을 충분히 높일 수 있다. 또한, 채널과 접하는 소오스확산층(2)의 농도는 소거특성과 독립되게 설정할 수 있기 때문에 밴드간 터널현상에 의해 유기되는 접합누설전류를 충분히 억제할 수 있게 되어 불휘발성 반도체장치의 단일전원 동작(예컨대 5V 동작)을 실현할 수 있게 된다.
한편, 상기 제 1 실시예에서는 소거게이트전극(7)을 소오스확산층(2)에 전기적으로 접속시키고 있지만, 드레인확산층(3a, 3b, 3c, 3d)에 전기적으로 접속시켜도 된다. 이 경우, 채널과 접하는 드레인확산층의 농도는 기입특성으로부터 최적화할 수 있다.
제 5 도는 본 발명의 제 2 실시예에 따른 불휘발성 반도체장치를 나타낸 것이고, 제 6 도는 제 5 도의 D-D'선 단면도, 제 7 도는 상기 제 5 도의 E-E'선 단면도를 각각 나타낸 것이다.
본 제 2 실시예의 불휘발성 반도체장치에 있어서는 p형 실리콘기판(1)의 표면영역에 메모리셀의 공통 소오스확산층(2) 및 드레인확산층(3a, 3b, 3c, 3d)이 형성되어 있다. 또한, 이들 소오스확산층(2) 및 드레인확산층(3a, 3b, 3c, 3d)간의 채널영역상에는 게이트산화막(4a, 4b, 4c, 4d)이 형성되어 있다. 상기 드레인확산층(3a, 3b, 3c, 3d)쪽의 게이트산화막(4a, 4b, 4c, 4d)상에는 부유게이트전극(5a, 5b, 5c, 5d)이 형성되어 있고 이 부유게이트전극(5a, 5b, 5c, 5d)상에는 절연막(8a, 8b)이 형성되어 있다. 또한, 상기 부유게이트전극(5a, 5b)상의 절연막(8a, 8b)상 및 소오스확산층(2)쪽의 게이트산화막(4a, 4b, 4c, 4d)상에는 제어게이트전극(9a, 9b)이 소위 오프 세트 구조를 취하도록 형성되어 있다. 그리고 부유게이트전극(5a, 5c)의 측벽이면서 제거게이트(9a)를 공유하고 또한 인접하는 부유게이트전극(5a, 5c)이 서로 대향하는 쪽에는 각각 터널산화막(6a, 6c)이 설치되어 있다. 이 터널산화막(6a, 6c)을 부유게이트전극(5a, 5c)의 사이에 끼워서 소거게이트전극(7)이 형성되어 있다. 또한, 상기 소거게이트전극(7)은 소오스영역으로 인출되어 상기 채널영역에 인접하는 영역으로부터 충분히 떨어진 위치에서 소오스확산층(2)에 접속되어 있다.
상기 제 2 실시예에서는 소오스확산층(2) 및 드레인확산층(3a, 3b, 3c, 3d)간의 채널영역상이면서 그 소오스 확산층(2)쪽으로 제어게이트전극(9a, 9b)이 산화막(13a, 13b)상에 형성된 오프 세트 구조를 취하고 있다. 이로써 부유게이트전극(5a, 5b, 5c, 5d)으로부터 소거게이트전극(7)으로 전하를 뽑아낼 때에 전하의 오버 이레이즈(over erase)가 일어나도 셀의 채널이 전기적으로 도통된다고 하는 결정을 방지할 수 있다. 이러한 구조에서도 소거게이트전극(7)에 필요한 전위를 부여하여 부유게이트전극(5a, 5b, 5c, 5d)으로부터 터널산화막(6a, 6b, 6c, 6d)을 통해 상기 소거게이트전극(7)으로 전하를 뽑아냄으로써, 전기적으로 정보를 바꿔 쓸 수 있게 된다.
상기한 구성에 의하면, 부유게이트전극(5a, 5b, 5c, 5d) 및 소거게이트전극(7)간에 충분히 얇은 터널산화막(6a, 6b, 6c, 6d)이 형성되어 있기 때문에 상기 제 1 실시예와 동등한 효과를 거둘 수 있다.
한편, 상기 제 2 실시예에서는 소거게이트전극(7)이 소오스확산층(2)에 전기적으로 접속되어 있지만, 이와 달리 드레인확산층(3a, 3b, 3c, 3d)에 전기적으로 접속시켜도 된다.
제 8 도는 본 발명의 제 3 실시예에 따른 불휘발성 반도체장치를 나타낸 것이고, 제 9 도는 제 8 도의 F-F'선 단면도, 제10도는 상기 제 8 도의 G-G'선 단면도, 제11도는 상기 제 8 도의 H-H'선 단면도를 각각 나타낸 것이다.
본 제 3 실시예의 불휘발성 반도체장치에 있어서는 p형 실리콘기판(1)의 표면영역에 메모리셀의 공통 소오스확산층(2) 및 드레인확산층(3a, 3b, 3c, 3d)이 형성되어 있다. 또한, 이들 소오스확산층(2) 및 드레인확산층(3a, 3b, 3c, 3d)간의 채널영역상에는 게이트산화막(4a, 4b, 4c,4d)을 매개하여 부유게이트전극(5a, 5b, 5c, 5d)이 형성되어 있다. 또한, 부유게이트전극(5a, 5b, 5c, 5d)상에는 절연막(8a, 8b)을 매개하여 제어게이트전극(9a, 9b)이 형성되어 있다. 부유게이트전극(5a, 5b, 5c, 5d)의 측벽을 포함하는 소정의 위치에는 터널산화막(6a, 6b, 6c, 6d)이 형성되어 있다. 구체적으로, 터널산화막(6a, 6c)은 상기 채널영역으로부터 충분히 떨어진 위치이며 제어게이트(9a)를 공유하고 또한 인접하는 부유게이트전극(5a, 5c)이 서로 대향하는 영역 부근에 각각 설치되어 있다. 이 터널산화막(6a, 6b, 6c, 6d)을 부유게이트전극(5a, 5b, 5c, 5d)의 사이에 끼워서 소거게이트전극(7)이 형성되어 있다. 또한, 이 소거게이트전극(7)은 그 일부가 소오스영역으로 인출되어 상기 채널영역에 인접하는 영역으로부터 충분히 떨어진 위치에서 소오스확산층(2)에 접속되어 있다.
상기한 구성에 의하면, 부유게이트전극(5a, 5b, 5c, 5d) 및 소거게이트전극(7)간에 터널산화막(6a, 6b, 6c, 6d)이 형성되어 있다. 또한, 소거게이트전극(7)은 채널영역으로부터 충분히 떨어진 위치에 설치되어 있다.
이때문에 상기 제 1 실시예와 동등한 효과를 거둘 수 있다.
한편, 상기 제 3 실시예에서는 소거게이트전극(7)이 소오스확산층(2)에 전기적으로 접속되어 있지만, 이와 달리 드레인확산층(3a, 3b,3c, 3d)에 전기적으로 접속시켜도 된다.
[발명의 효과]
이상에서 설명한 것처럼, 본 발명의 불휘발성 반도체장치에 따르면 다음과 같은 효과를 거둘 수 있다.
터널산화막은 부유게이트전극의 측벽이면서 제어게이트를 공유하고 또한 인접하는 2개의 부유게이트전극이 서로 대향하는 쪽으로 각각 설치되어 있다. 또한, 이 터널산화막을 부유게이트전극과의 사이에 끼워서 소거게이트전극이 형성되어 있다. 또한, 소거게이트전극은 메모리셀의 채널영역에 인접하는 영역으로부터 충분히 떨어진 위치에서 소오스확산층에 접속되어 있다. 즉, 터널산화막을 소거전압에 따라 최적화할 수 있음과 더불어 게이트산화막도 소거특성의 향상을 위하여 박막화할 필요가 없기 때문에 소오스접합내압과 표면내압을 충분히 높일 수 있다. 따라서 밴드간 터널현상에 의해 유기되는 접합누설전류를 충분히 억제할 수 있어서 불휘발성 반도체장치의 단일전원동작(예컨대 5V 동작)이 가능해지기 때문에, 종래의 일괄소거형 EPROM셀보다도 신뢰성이 높은 1트랜지스터/셀의 전기적인 소거가 가능한 불휘발성 메모리장치를 구현할 수 있다.
Claims (9)
- 제 1 도전형 반도체기판(1)과, 이 반도체기판의 표면영역에 형성되는 제 2 도전형 제1 및 제 2 영역(3a, 3b, 3c, 3d; 2a, 2b), 이 제1 및 제 2 영역간의 채널영역, 이 채널영역상에 형성되며 전기적으로 부유상태로 되는 제 1 전극(5a, 5b, 5c, 5d), 이 제 1 전극상에 제 1 절연막(8a, 8b)을 매개하여 형성되는 제 2 전극(9a, 9b),상기 제 1 전극의 측벽을 포함하는 소정의 위치에 형성되는 제 2 절연막(6a, 6b, 6c, 6d), 이 제 2 절연막을 상기 제 1 전극과의 사이에 끼워서 형성됨과 더불어 상기 제1 및 제 2 영역중 적어도 한쪽에 적기적으로 접속되고 또한 그 접속부가 상기 채널영역에 접하는 영역으로부터 일정거리만큼 떨어져 설치되는 제 3 전극(7)을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체장치.
- 제 1 항에 있어서, 상기 제 2 전극의 일부는 상기 제 2 영역에 접하는 채널영역상에 절연막(13a, 13b)을 매개하여 형성되는 것을 특징으로 하는 불휘발성 반도체장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 도전형 반도체기판과, 이 반도체기판의 표면영역에 형성되는 제 2 도전형 제1 및 제 2 영역, 이 제1 및 제 2 영역간의 채널영역, 상기 채널영역상에 형성되며 전기적으로 부유상태로 되는 제 1 전극, 이 제 1 전극상에 제 1 절연막을 매개하여 형성되는 제 2 전극을 갖춘 트랜지스터가 복수개 매트릭스형상으로 배치되어 있는 것을 특징으로 하는 불휘발성 반도체장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 제1 또는 제 2 영역은 적어도 2종류 이상의 농도를 갖춘 불순물영역의 중합체로 구성되어 있고, 상기 불순물영역은 상기 제1 및 제 2 영역간의 채널영역에 인접하는 부분이 가장 저농도로 되어 있는 것을 특징으로 하는 불휘발성 반도체장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 제1 또는 제 2 영역은 적어도 2종류 이상의 농도를 갖춘 블순물영역의 중합체로 구성되어 있고, 상기 불순물영역은 상기 제 3 전극에 전기적으로 접속되는 부분이 가장 고농도로 되어 있는 것을 특징으로 하는 불휘발성 반도체장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 제1 또는 제 2 영역은 적어도 2종류 이상의 농도를 갖춘 블순물영역의 중합체로 구성되어 있고, 상기 불순물영역은 상기 제1 및 제 2 영역간의 채널영역에 인접하는 부분의 농도가 상기 제 3 전극에 전기적으로 접속되는 부분의 농도보다도 한자릿수 이상 낮게 되어 있는 것을 특징으로 하는 불휘발성 반도체장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 제1 및 제 2 전극은 다결정실리콘, 실리사이드 또는 이들의 적층구조로 이루어진 것을 특징으로 하는 불휘발성 반도체장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 3 전극은 다결정실리콘으로 이루어진 것을 특징으로 하는 불휘발성 반도체장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 2 절연막은 다결정실리콘의 산화막으로 이루어진 것을 특징으로 하는 불휘발성 반도체장치.
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