JPS60117656A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPS60117656A JPS60117656A JP58224050A JP22405083A JPS60117656A JP S60117656 A JPS60117656 A JP S60117656A JP 58224050 A JP58224050 A JP 58224050A JP 22405083 A JP22405083 A JP 22405083A JP S60117656 A JPS60117656 A JP S60117656A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- control gates
- erase electrode
- floating gate
- impressed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000011159 matrix material Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 2
- 238000007599 discharging Methods 0.000 claims 1
- 239000012212 insulator Substances 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は不揮発性半導体記憶装置に係り、特に電気的に
消去可能な不揮発性半導体記憶装置に関Ｔる。
消去可能な不揮発性半導体記憶装置に関Ｔる。
電気的に消去可能な不揮発性半導体記憶装置として，第
１図に示す素子が提案されている。（例えば特開昭５７
−１４１９６９）即ち，浮遊ゲート（１１）とこれに容
量結合する２つの制御ゲート（１２）、（１３）十 を有し，浮遊ゲート（１１）はｐ形半導体基板のｎ形ソ
ース（１４〕に接続された（例えば延在部）消去ゲート
（１５）と薄い絶縁膜（１６）で対向しており、トンネ
ル電流によって電荷の蓄積あるいは放出か行なわれる。
１図に示す素子が提案されている。（例えば特開昭５７
−１４１９６９）即ち，浮遊ゲート（１１）とこれに容
量結合する２つの制御ゲート（１２）、（１３）十 を有し，浮遊ゲート（１１）はｐ形半導体基板のｎ形ソ
ース（１４〕に接続された（例えば延在部）消去ゲート
（１５）と薄い絶縁膜（１６）で対向しており、トンネ
ル電流によって電荷の蓄積あるいは放出か行なわれる。
この記憶素子では、従来必要であった選択トランジスタ
を必要とせず、微細化に通しているという利点をもって
いる。一方、選択的書き替えは、前記２つの制御ゲー）
（１２）、Ｑ３）及び消去ゲー ト（１５）に高電位
あるいは、低電位を与える事により、２つの制御ゲート
（１２）、（［３）が共に高電位。
を必要とせず、微細化に通しているという利点をもって
いる。一方、選択的書き替えは、前記２つの制御ゲー）
（１２）、Ｑ３）及び消去ゲー ト（１５）に高電位
あるいは、低電位を与える事により、２つの制御ゲート
（１２）、（［３）が共に高電位。
あるいは低電位の場合のみ達成されるが、第２図の如く
、マトリックス構成された場合１選択された素子（Ｍ＋
）を消去状態にするためには、制御ゲート（２１）及び
ｆａｌ ｆ低電位、−御ゲート（２２）、（ｂ）及び共
通接続された消去ゲートｉｅｌを高電位にしなくてはな
らない。従って、素子（Ｍｔ−Ｍｓ ）では制御ゲート
の片方のみが高電位となり、半選択の状態となる。この
様な状態が（り返しおこる事により記憶内容が失なわれ
るという問題があった。
、マトリックス構成された場合１選択された素子（Ｍ＋
）を消去状態にするためには、制御ゲート（２１）及び
ｆａｌ ｆ低電位、−御ゲート（２２）、（ｂ）及び共
通接続された消去ゲートｉｅｌを高電位にしなくてはな
らない。従って、素子（Ｍｔ−Ｍｓ ）では制御ゲート
の片方のみが高電位となり、半選択の状態となる。この
様な状態が（り返しおこる事により記憶内容が失なわれ
るという問題があった。
本発明は上記の点に鑑みてなされたもので、半選択の素
子に与える影響を少す＜シ、信頼性の高い記憶装置を提
供する事を目的としている。
子に与える影響を少す＜シ、信頼性の高い記憶装置を提
供する事を目的としている。
本発明では、＠３図（ａｌに示す如く、浮遊ゲートから
電荷を放出する場合に２つの制御ゲートに接地電位を、
ソースに高電位（２０Ｖ）を印加する。
電荷を放出する場合に２つの制御ゲートに接地電位を、
ソースに高電位（２０Ｖ）を印加する。
この場合薄い酸化膜に高電界が印加されトンネル電流か
流れ、浮遊ゲートから電荷が放出される。
流れ、浮遊ゲートから電荷が放出される。
上記素子とソースが共通接続された非選択の素子では（
ｂｌに示す如（２つの制御ゲートの一方に印加される高
電位（２０Ｖ）より高い電位（２５Ｖ）が印加され、薄
い酸化膜に印加される電界は緩和される０また。上記素
子と２つの制（財）ゲートの一方が共通接続され、ソー
スは共通接続されていない素子は、２つの制御ゲートの
一方が接地電位に。
ｂｌに示す如（２つの制御ゲートの一方に印加される高
電位（２０Ｖ）より高い電位（２５Ｖ）が印加され、薄
い酸化膜に印加される電界は緩和される０また。上記素
子と２つの制（財）ゲートの一方が共通接続され、ソー
スは共通接続されていない素子は、２つの制御ゲートの
一方が接地電位に。
他方が高電位（２５Ｖ）が印加され、ソースには接地電
位より高（前記ソースに印加される高電位の半分以下の
電位（１０Ｖ）が印加され、薄い酸化膜に印加される電
界は大幅に緩和される。
位より高（前記ソースに印加される高電位の半分以下の
電位（１０Ｖ）が印加され、薄い酸化膜に印加される電
界は大幅に緩和される。
〔発明の効果〕 ′
本発明により、高密度の電気的に消去可能な不揮発性記
憶装置を実現され、かつ信頼性の秀れた装置が実現され
る。
憶装置を実現され、かつ信頼性の秀れた装置が実現され
る。
以下一実施例を用いて本発明を説明する。第４図は、２
つの制御ゲートを有する眠気的に消去可能な第１図に示
した不揮発記ｌ！素子をマトリックス構成した例を示し
ている。
つの制御ゲートを有する眠気的に消去可能な第１図に示
した不揮発記ｌ！素子をマトリックス構成した例を示し
ている。
８ケの記憶素子によって一つの単位（バイト）を構成し
ており、これらは、共通のロウデコーダ（４１）の出力
線（Ｙｉ ）に片方の制御ゲートが接続されている。ま
たｍ個のバイトによって一つのブロック（Ｂ＋−Ｂｔ−
・・・・・・Ｂｎ）が構成され、各バイトの対応する素
子の他の制御ゲートが共通接続され、各ブロックに対応
するデータラッチ回路（４２）の出力（工。〜Ｉｔ ）
に接続されており、ブロック内では全ての素子の消去ゲ
ートに接続された共通ソース（Ｓ、）をもっている。従
ってＳｌ、Ｓ、・・・・・・Ｓｎは独立制御できる。各
ブロックに対応して設けられたデータラッチ回路（４２
）は、カラムデコ−ｆ （４３）通してＩ１０バッファ
回路（４４）に接続され、外部への入出力端子に接続さ
れている。
ており、これらは、共通のロウデコーダ（４１）の出力
線（Ｙｉ ）に片方の制御ゲートが接続されている。ま
たｍ個のバイトによって一つのブロック（Ｂ＋−Ｂｔ−
・・・・・・Ｂｎ）が構成され、各バイトの対応する素
子の他の制御ゲートが共通接続され、各ブロックに対応
するデータラッチ回路（４２）の出力（工。〜Ｉｔ ）
に接続されており、ブロック内では全ての素子の消去ゲ
ートに接続された共通ソース（Ｓ、）をもっている。従
ってＳｌ、Ｓ、・・・・・・Ｓｎは独立制御できる。各
ブロックに対応して設けられたデータラッチ回路（４２
）は、カラムデコ−ｆ （４３）通してＩ１０バッファ
回路（４４）に接続され、外部への入出力端子に接続さ
れている。
本装置において書き込みを行うには、Ｉ１０バッファー
（４４）を通して外部から取り込まれたデータがデータ
ラッチ回！ （４２）に保持され、データに対応して高
電位（２５Ｖ）が出力＠（Ｉ。〜Ｉｙ ）に出力され、
一方、ロウデコーダ（４１）の出力（マ１選択されたバ
イトに対応する出力線（Ｙｉ ）が高電位（２５Ｖ）に
設定される。共通ソース（Ｓｊ ）は基準亀源覗圧（５
■）に保持される。非選択のブロックでは、データラッ
チ回路（４２）の出力（■。〜Ｉｔ ）は全て接地電位
とケリ、共通ソース（Ｓｋ；に特ｊ月ま同じく基準電源
電圧に設定される。
（４４）を通して外部から取り込まれたデータがデータ
ラッチ回！ （４２）に保持され、データに対応して高
電位（２５Ｖ）が出力＠（Ｉ。〜Ｉｙ ）に出力され、
一方、ロウデコーダ（４１）の出力（マ１選択されたバ
イトに対応する出力線（Ｙｉ ）が高電位（２５Ｖ）に
設定される。共通ソース（Ｓｊ ）は基準亀源覗圧（５
■）に保持される。非選択のブロックでは、データラッ
チ回路（４２）の出力（■。〜Ｉｔ ）は全て接地電位
とケリ、共通ソース（Ｓｋ；に特ｊ月ま同じく基準電源
電圧に設定される。
次に、消去について説明する。消去を行うにはロウデコ
ーダ（４１）の選択されたバイトに対応する出力（Ｙｉ
）が接地電位、他に全て高電位（２５Ｖ）に保たれる。
ーダ（４１）の選択されたバイトに対応する出力（Ｙｉ
）が接地電位、他に全て高電位（２５Ｖ）に保たれる。
一方、データラッチ回路（４２〕の出力は全て接地電位
に保たれ、共通ソース（Ｓｊ）は同電位（２０Ｖ）に保
たれる。選択されていないブロックでは同じくデータラ
ッチ回路（４２）の出力は全て接地電位となり、共通ソ
ース（Ｓ ｋ ；に〜ｊ）の電位は共通ソース（Ｓｊ
）の高電圧出力（２０Ｖ）の１７２の電位（ＩＯＶ）に
設定される。その結果、選ばれていないブロックのほと
んどの素子では浮遊ゲートと２つの制御ゲート間に印加
される電位と、消去ゲート間に印加される電位によって
薄い酸化膜に印加される電界が非常に小さくなり、この
様な動作の（り返しにより、記憶内容の反転が起こる可
能性が非常に小さくなる。以上の説明では、一つのブロ
ックが選ばれた場合のみ説明したが、複数のブロックが
選ばれた場合も同様の効果を得る事ができる。
に保たれ、共通ソース（Ｓｊ）は同電位（２０Ｖ）に保
たれる。選択されていないブロックでは同じくデータラ
ッチ回路（４２）の出力は全て接地電位となり、共通ソ
ース（Ｓ ｋ ；に〜ｊ）の電位は共通ソース（Ｓｊ
）の高電圧出力（２０Ｖ）の１７２の電位（ＩＯＶ）に
設定される。その結果、選ばれていないブロックのほと
んどの素子では浮遊ゲートと２つの制御ゲート間に印加
される電位と、消去ゲート間に印加される電位によって
薄い酸化膜に印加される電界が非常に小さくなり、この
様な動作の（り返しにより、記憶内容の反転が起こる可
能性が非常に小さくなる。以上の説明では、一つのブロ
ックが選ばれた場合のみ説明したが、複数のブロックが
選ばれた場合も同様の効果を得る事ができる。
尚、上記実施例では選ばれていないブロックの共通ソー
スの電位はＩＯＶとされた。しかし、この選ばれていな
いブロックの共通ソースの電位を１０Ｖより下げて用い
る事ができる。即ち、！！ばれていないブロックには前
記消去時に２つの制御ゲートが共にＯｖ、消去電極には
ＩＯＶが印加されるバイトを有する。これを防止するに
は選ばれていないブロックの共通ソースの電位を１０ｖ
より下げ１例えば７．５■にすれば良い。この様に消去
電極には接地電位より高（週ばれたブロックのソースに
印加される高電圧の１７２以下の電圧を印加するのが適
当である。
スの電位はＩＯＶとされた。しかし、この選ばれていな
いブロックの共通ソースの電位を１０Ｖより下げて用い
る事ができる。即ち、！！ばれていないブロックには前
記消去時に２つの制御ゲートが共にＯｖ、消去電極には
ＩＯＶが印加されるバイトを有する。これを防止するに
は選ばれていないブロックの共通ソースの電位を１０ｖ
より下げ１例えば７．５■にすれば良い。この様に消去
電極には接地電位より高（週ばれたブロックのソースに
印加される高電圧の１７２以下の電圧を印加するのが適
当である。
第１図は、電気的に書睡替え可能な不揮発性半導体素子
の等価回路を示す回路図、第２図は、第１図に示す素子
をマトリックス構成した場合の例を示す回路図、第３図
（ａｌ〜（Ｃ）は９本発明における素子の消去動作時の
選択された素子、選択されていない素子に対する電圧印
加状態を示す素子の等価回路図、第４図は１本発明の一
笑施例の回路構成を示す回路図である。 代理人弁理士 則 近 憲 佑（他１名）第 １ 図 第 ２ 図 第３図 （ｔｌ） （ｂン （ＬＪ 第 ４ 図
の等価回路を示す回路図、第２図は、第１図に示す素子
をマトリックス構成した場合の例を示す回路図、第３図
（ａｌ〜（Ｃ）は９本発明における素子の消去動作時の
選択された素子、選択されていない素子に対する電圧印
加状態を示す素子の等価回路図、第４図は１本発明の一
笑施例の回路構成を示す回路図である。 代理人弁理士 則 近 憲 佑（他１名）第 １ 図 第 ２ 図 第３図 （ｔｌ） （ｂン （ＬＪ 第 ４ 図
Claims (2)
- （１）電気的に絶縁された浮遊ゲートと、咳浮遊ゲート
に、絶縁物を介して容量結合する２つの制御ゲートを有
し、前記浮遊ゲートが、消去電極の一部と、薄い酸化膜
を介して対向してあり、この消去電極との間で、トンネ
ル電流により電荷の授受を行ない、記憶内容の変更を行
なう不揮発性記憶素子を、マトリックス状に多数集積し
て形成される不揮発性装置において、各記憶素子の前記
２つの制御ゲートの一方が１行方向に共通接続され、他
方が列方向に共通接続され、これらの電位をデコーダ回
路で制御し、愚択的に書き換えが行なえる如く構成され
、かつ、前記浮遊ゲートから電荷の放出を行う際１選択
された記憶素子では前記２つの制御ゲートに接地電位が
、前記消去電極に高電位か印加され、非選択の記憶素子
では。 前記２つの制御ゲートの一方に接地電位が、他方に高電
位が印加され、消去電極には、接地電位より高（、前記
消去電極の高電位の半分以下の電位が印加される事を特
徴とする不揮亮住牛導本記を意装置。 - （２）消去電極は記憶素子のソースに接続された半導体
基板と逆導伝形の領域より成る事を特徴とする特許 導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224050A JPS60117656A (ja) | 1983-11-30 | 1983-11-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224050A JPS60117656A (ja) | 1983-11-30 | 1983-11-30 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117656A true JPS60117656A (ja) | 1985-06-25 |
Family
ID=16807802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224050A Pending JPS60117656A (ja) | 1983-11-30 | 1983-11-30 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117656A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0443515A2 (en) * | 1990-02-19 | 1991-08-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor device |
-
1983
- 1983-11-30 JP JP58224050A patent/JPS60117656A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0443515A2 (en) * | 1990-02-19 | 1991-08-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor device |
| US5229632A (en) * | 1990-02-19 | 1993-07-20 | Kabushiki Kaisha Toshiba | Electrically erasable memory device having erase-electrode connected to substrate junction |
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