KR0147452B1 - 불휘발성 반도체기억장치 - Google Patents

불휘발성 반도체기억장치

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KR0147452B1
KR0147452B1 KR1019940032724A KR19940032724A KR0147452B1 KR 0147452 B1 KR0147452 B1 KR 0147452B1 KR 1019940032724 A KR1019940032724 A KR 1019940032724A KR 19940032724 A KR19940032724 A KR 19940032724A KR 0147452 B1 KR0147452 B1 KR 0147452B1
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준이치로 노다
다이스케 도야마
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사토 후미오
가부시키가이샤 도시바
오카모토 세이시
도시바 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 고집적화에 적합하며, 내부승압동작 및 저소비전력동작을 가능하게 하는 것을 목적으로 한다.
이를 위해 본 발명에서, 소자영역에는 선택용 MOS트랜지스터(ST)와, 선택용 MOS트랜지스터(ST)와 직렬접속되는 데이터기억용 MOS트랜지스터(MT)로 이루어진 메모리셀이 형성된다. 트랜지스터(MT)의 채널영역상 및 드레인영역상에는 각각 트랜지스터(ST)의 게이트절연막(68)보다도 충분히 얇은 게이트절연막(66)을 매개하여 부유게이트전극(71A,71B)이 설치된다. 부유게이트전극(71A,71B)은 필드영역에 있어서 서로 전기적으로 접속된다. 제어게이트전극(75)은 부유게이트전극(71A, 71B)과 형상이 거의 같다.

Description

불휘발성 반도체기억장치
제1도는 본 발명의 일실시예에 관한 불휘발성 반도체기억장치를 나타낸 평면도,
제2도는 제1도에 도시된 Ⅰ-Ⅰ′선에 따른 단면도,
제3도는 제1도에 도시된 Ⅱ-Ⅱ′선에 따른 단면도,
제4도는 본 발명의 데이터기억용 MOS트랜지스터의 단면도,
제5도는 기록동작시의 드레인영역의 공핍층의 확대를 도시한 도면,
제6도는 드레인전압(VD)과 기록전류(IR)·기판전류(Is)와의 관계를 도시한 도면,
제7도는 드레인전압(VD)와 기록전류(IR)·기판전류(Is)와의 관계를 도시한 도면,
제8도는 드레인전압(VD)와 기록전류(IR)·기판전류(Is)와의 관계를 도시한 도면,
제9도는 드레인전압(VD)와 기록전류(IR)·기판전류(Is)와의 관계를 도시한 도면,
제10도는 기록동작시의 드레인영역의 공핍층의 확대를 도시한 도면,
제11도는 기록동작시의 드레인영역의 공핍층의 확대를 도시한 도면,
제12도는 제1의 종래예인 불휘발성 반도체기억장치를 도시한 평면도,
제13도는 제12도에 도시된 Ⅲ-Ⅲ′선에 따른 단면도,
제14도는 제12도에 도시된 장치의 데이터기억용 MOS트랜지스터를 도시한 단면도,
제15도는 제2의 종래예인 불휘발성 반도체기억장치를 도시한 평면도,
제16도는 제15도에 도시된 Ⅳ-Ⅳ′선에 따른 단면도,
제17도는 제15도에 도시된 장치의 데이터기억용 MOS트랜지스터를 도시한 단면도,
제18도는 제3의 종래예인 불휘발성 반도체기억장치를 나타낸 평면도,
제19도는 제18도에 도시된 Ⅴ-Ⅴ′선에 따른 단면도,
제20도는 제18도에 도시된 장치의 기록동작시의 드레인영역의 공핍층의 확대를 도시한 도면,
제21도는 제12도에 도시한 장치의 기록동작시의 드레인영역의 공핍층의 확대를 도시한 도면이다.
*도면의 주요부분에 대한 부호의 설명
60:P형실리콘반도체기판 61∼65:N형 영역
66,67:실리콘산화막 69,70:채널영역
71:부유게이트전극 72,73:게이트전극
74:절연막 75:제어게이트전극
76:필드산화막 ST:선택용MOS트랜지스터
MT:데이터기억용MOS트랜지스터
[산업상의 이용분야]
본 발명은, 데이터를 전기적으로 재기록 가능하며, 기억된 데이터를 반영구적으로 보존유지하는 불휘발성 반도체기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, 부유게이트전극 및 제어게이트전극의 2중게이트구조를 가지는 MOS트랜지스터를 이용한, 전기적으로 데이터의 기록 및 소거가 가능한 불휘발성 반도체기억장치가 잘 알려져 있다.
제12도~제21도는 이런 종류의 반도체기억장치의 제1,제2 및 제3의 종래예이다. 이하, 이들 종래예의 구성과 그 문제점에 대해 설명한다.
제12도~제14도는 제1종래예에 관한 불휘발성 반도체기억장치의 구성을 나타낸 도면이다. 이 불휘발성 반도체기억장치는 가장 넓게 사용되어지는 타입이다. 더욱이 제12도는 당해 불휘발성 반도체기억장치의 메모리셀을 나타낸 평면도, 제13도는 제12도의 Ⅲ-Ⅲ′선에 따른 단면도, 제14도는 데이터기억용 MOS트랜지스터(MT)를 나타낸 단면도이다.
이 메모리셀은 데이터기억용 MOS트랜지스터(MT)와 이것에 직렬접속된 선택용 MOS트랜지스터(ST)로 구성되어 있다.
선택용 MOS트랜지스터(ST)의 소스영역 및 데이터기억용 MOS트랜지스터(MT)의 드레인영역은 P형 반도체기판(10)상에 연속하여 형성된 N형 영역(12,13)으로 구성되어 있다.
그리고 N형 영역(13)상의 일부에는 10㎚정도의 극히 얇은 실리콘산화막(17)이 형성되고, 다결정실리콘층으로 구성된 부유게이트전극(19) 및 제어게이트전극(20)은 데이터기억용 MOS트랜지스터(MT)의 채널영역(22)상으로부터 이 실리콘산화막(17)상으로 연장되도록 형성되어 있다.
실리콘산화막(17)이 형성되어 있는 이외의 부유게이트전극(19)의 하부 및 선택용 MOS트랜지스터(ST)의 게이트전극(18)하부에는 실리콘산화막(17)의 막두께의 수배정도의 막두께(수10㎚)를 가지는 실리콘산화막(23,16)이 구성되어 있다.
더욱이, N형 영역(11)은 선택용 MOS트랜지스터(ST)의 드레인영역으로 되는 것이며, N형 영역(14,15)은 데이터기억용 MOS트랜지스터(MT)의 소스영역으로 되는 것이다.
이와 같은 구성의 메모리셀에 있어서의 데이터 소거는 데이터기억용 MOS트랜지스터(MT)의 제어게이트전극(20)을 고전위로 하고, 극히 얇은 실리콘산화막(17)을 매개로 파울러·노드하임의 터널효과에 의해 전자를 드레인영역으로부터 부유게이트전극(19)에 주입하는 것에 의해 행해진다.
또 데이터의 기록은 선택용 MOS트랜지스터(ST)의 드렌인영역 및 게이트전극(18)을 고전위로 하고, 데이터기억용 MOS트랜지스터(MT)의 드레인영역에 고전위를 출력시키며, 데이터기억용 MOS트랜지스터(MT)의 제어게이트전극(20)은 0V로 설정하고, 터널효과에 의해 부유게이트전극(19)으로부터 실리콘산화막(17)을 통하여 드레인영역으로 전자를 이동시키는 것에 의해 행해진다.
상기와 같은 메모리셀을 제조하는 경우, N형 영역(13)을 다결정실리콘전극하에 끼워 넣을 필요가 있다. 이 때문에 다결정실리콘 형성전에 미리 제12도의 일점쇄선으로 둘러싸인 영역 D에 N형 불순물을 주입하여 N형 영역을 형성한다.
또 데이터기억용 MOS트랜지스터(MT)의 소스영역(15)은 다결정실리콘(부유게이트전극, 제어게이트전극)을 마스크로 하여 자기정합형으로 형성가능하다. 그러나, 소스영역이 N형 영역(15)만이라면 데이터기억용 MOS트랜지스터(MT)의 채널길이는 N형 영역(13)과 N형 영역(15)간의 거리가 된다. 따라서, 데이터기억용 MOS트랜지스터(MT)의 채널길이는 N형 영역(13)형성을 위한 마스크와 N형 영역(15)형성시의 마스크로 되는 다결정실리콘형성을 위한 마스크와의 정합 어긋남에 의해 변화한다.
데이터기억용 MOS트랜지스터(MT)의 채널길이가 변화하면 메모리셀의 특성도 변화하므로, 상기와 같은 소스영역만을 자기정합적으로 제조하는 방법은 바람직하지 않다. 따라서, 통상 N형 영역(13)과 동시에 N형 영역(14)을 형성하는 방법이 채택된다.
이 방법에 의하면, N형 영역(13,14)은 동일 마스크로 형성하므로, 데이터기억용 MOS트랜지스터(MT)의 채널길이는 N형 영역(13)과 N형 영역(14)과의 거리가 된다. 따라서, 마스크의 정합 어긋남에 의한 데이터기억용 MOS트랜지스터(MT)의 채널길이의 오차발생은 회피할 수 있다.
그러나, N형 영역(14)을 확실하게 부유게이트전극(19)하에 형성하기 위해서 부유게이트전극으로 되는 다결정실리콘형성을 위한 마스크와 N형 영역(13,14)형성을 위한 마스크와의 정합 어긋남 여유분 만큼 데이터기억용 MOS트랜지스터(MT)의 채널길이방향으로 부유게이트전극(19) 및 제어게이트전극(20)을 길게 할 필요가 있다.
또, 터널효과에 의해 전자를 이동시키기 위한 극히 얇은 실리콘산화막은 이하와 같이 하여 형성된다.
우선, 선택용 MOS트랜지스터(ST) 및 데이터기억용 MOS트랜지스터(MT)의 채널영역에 수10㎚의 두꺼운 실리콘산화막(16,23)을 형성한다. 또, 제12도에 도시된 영역(17)에 개구부를 가지는 마스크를 이용하여, 당해 영역(17)의 두꺼운 실리콘산화막(16,23)을 제거한다. 그 후, 다시 한번 10㎚정도의 극히 얇은 실리콘산화막(17)을 형성한다.
그러나, 이 극히 얇은 실리콘산화막(17)은 N형 영역(13)중에 있으며 또한 부유게이트전극(19)으로 되는 다결정실리콘하에 만들어야 한다. 따라서, 다결정실리콘형성을 위한 마스크와 극히 얇은 실리콘산화막형성을 위한 마스크와의 정합 어긋남 및 극히 얇은 실리콘산화막형성을 위한 마스크와 N형 영역(13) 형성을 위한 마스크와의 정합 어긋남을 각각 보완하기 위한 여유가 필요하게된다.
상기와 같은 제조공정은 이용하기 위하여 메모리셀의 데이터기억용 MOS트랜지스터(MT)의 채널길이방향의 크기는 제14도에 도시된 바와 같이,
·부유게이트전극 및 제어게이트전극형성용 마스크와 극히 얇은 실리콘산화막형성용 마스크와의 정합 어긋남 여유(a로 나타낸다),
·극히 얇은 실리콘산화막의 형성영역의 길이(b로 나타낸다),
·N형 영역(13)형성용 마스크와 극히 얇은 실리콘산화막형성용 마스크와의 정합 어긋남 여유(c로 나타낸다),
·데이터기억용 MOS트랜지스터(MT)의 채널길이(d로 나타낸다),
·N형 영역(14)형성용 마스크와 부유게이트 및 제어게이트형성용 마스크와의 정합 어긋남 여유(e로 나타낸다)의 합으로 결정된다.
이와 같이 제12도~제14도에 도시된 구조의 메모리셀은 자기정합적인 구조의 통상의 MOS트랜지스터와 비교하여 많은 정합 어긋남 여유를 필요로 한다.
또 기록소거동작에 고전압을 사용하기 위하여, 선택용 MOS트랜지스터(ST)의 게이트산화막은 통상의 전원전압, 예를 들면 5V에서 사용되는 MOS트랜지스터의 게이트산화막 두께와 비교하여 수배정도 두껍다.
또 당해 메모리셀에서는, 선택용 MOS트랜지스터(ST)와 데이터기억용 MOS트랜지스터(MT)의 게이트산화막을 동시에 형성하고 있기 때문에, 데이터기억용 MOS트랜지스터(MT)의 게이트산화막 두께도 두껍게 된다.
통상, MOS트랜지스터를 축소하기 위해서는 게이트산화막 두께를 얇게 할 필요가 있지만, 데이터기억용 MOS트랜지스터(MT)의 게이트산화막 두께는 상기와 같이 통상의 전원전압에서 이용되는 MOS트랜지스터의 게이트산화막 두께보다 두껍기 때문에, 채널길이도 통상의 전원전위에서 이용되는 MOS트랜지스터에 비해 길다.
이상과 같이 제12도~제14도에 도시된 메모리셀의 경우, 그 구조로 인해 많은 마스크 정합 어긋남 여유 및 긴 채널길이를 필요로 하여, 셀 면적은 크게 될 수 밖에 없다.
또, 당해 메모리셀의 경우, N형 영역(13)과 부유게이트와의 마스크 정합 어긋남에 의해 데이터기억용 MOS트랜지스터(MT)의 드레인영역과 부유게이트간의 용량결합에 차이가 생긴다. 드레인영역과 부유게이트간의 용량결합은, 드레인영역을 고전위로 하였을 때의 부유게이트 전위를 결정한다. 따라서, 이 용량결합의 대소는 부유게이트전극으로부터의 전자방출량의 대소로 되어 나타나며, 게다가 이것은 전자의 방출후의 문턱치 전압의 오차가 된다.
제15도~제17도는 제2의 종래예에 관한 불휘발성 반도체기억장치의 구성을 도시한 도면이다. 더욱이, 제15도는 당해 불휘발성 반도체기억장치를 도시한 평면도, 제16도는 제15도의 Ⅳ-Ⅳ′선에 따른 단면도, 제17도는 데이터기억용 MOS트랜지스터(MT)를 도시한 단면도이다.
이 제2종래예는, 일본국 특개소63-84168에 개시된 불휘발성 반도체기억장치를 인용한 것이다.
이 제2종래예에서는, 제1종래예의 문제점인 마스크의 정합 어긋남에 의한 메모리셀의기록특성의 오차를 억제하는 구조로 되어 있다. 이하, 제15~제17도를 참조하여 제2종래예를 설명한다.
이 메모리셀은, 제1종래예와 마찬가지로 데이터기억용 MOS트랜지스터(MT)와 이것에 직렬접속된 선택용 MOS트랜지스터(ST)로 구성된다.
데이터기억용 MOS트랜지스터(MT)의 채널영역(39)상에는, 막두께가 예를 들면 수10㎚정도의 게이트절연막(37)을 매개로 부유게이트전극의 제1부분(40B)이 설치된다.
데이터기억용 MOS트랜지스터(MT)의 드레인영역(32~34)상에는, 일부가 게이트절연막(37)보다도 충분히 얇게 된 게이트절연막(36)을 매개로 부유게이트전극의 제2부분(40A)이 제1부분(40B)과는 분리되어 설치된다.
부유게이트전극의 제1부분과 제2부분은 필드영역상에서 접속되어 있다. 부유게이트전극상에는 절연막(42)을 매개로 부유게이트전극과 형상이 거의 같은 제어게이트전극(44)을 설치하도록 하고 있다.
선택용 MOS트랜지스터(ST)의 소스영역 및 데이터기억용 MOS트랜지스터(MT)의 드레인영역은, P형 반도체기판(30)상에 접속되게 형성된 N형 영역(32, 33, 34)에 의해 구성되어 있다. 더욱이, N형 영역(31)은 선택용 MOS트랜지스터(ST)의 드레인영역으로 되는 것이며, N형 영역(35)은 데이터기억용 MOS트랜지스터(MT)의 소스영역으로 되는 것이다.
본 메모리셀에 있어서도, N형 영역(33)은 제1종래예와 마찬가지로 다결정실리콘 형성전에 미리 제15도의 일점쇄선으로 둘러싸인 영역(E)에 N형 불순물을 주입하여 형성한다. N형 영역(33)이외의 N형 영역(31, 32, 34, 35)은 선택게이트(41), 부유게이트전극(40A, 40B), 제어게이트전극(44)형성후, 이들의 게이트를 마스크로 하여 기판(30)에 대하여 N형 불순물을 주입하여 자기정합적으로 형성한다.
그런데, 제1종래예에서도 설명한 바와 같이, 부유게이트(40A, 40B)는 N형 영역(33)에 대하여 자기정합적으로 형성 할 수가 없기 때문에, 양자간에는 마스크 정합 어긋남이 발생한다.
그런데, 제2종래예에서는 이와 같은 마스크의 정합 어긋남이 발생해도 데이터기억용 MOS트랜지스터(MT)의 드레인영역인 N형 영역(33,34)과 부유게이트(40)사이에는 용량결합에 차이는 생기지 않는다. 왜냐하면, N형 영역(33, 34)과 부유게이트의 용량결합은 드레인영역(33)과 부유게이트의 제2부분(40A)이 서로 겹쳐지는 면적으로 결정되며, 이 면적은 마스크의 정합 어긋남에 관계없이 일정하기 때문이다.
따라서 제2종래예에 있어서의 메모리셀에서는 마스크의 정합 어긋남에 의한 당해메모리셀의 기록특성의 오차는 발생하지 않는다.
또, n형 영역(34)은 부유게이트전극 및 제어게이트전극을 마스크로 하여 자기정합적으로 형성되므로, 데이터기억용 MOS트랜지스터(MT)의 소스영역으로 되는 n형 영역(35)을 부유게이트전극 및 제어게이트전극을 마스크로 이용하여 자기정합적으로 형성할 수 있으며, 제1종래예에서 존재한 마스크 정합 어긋남 여유가 불필요하게 된다.
제2종래예의 메모리셀에 있어서의 데이터기억용 MOS트랜지스터(MT)의 채널길이방향의 크기는 제17도에 도시한 바와 같이,
·부유게이트전극의 제2부분의 길이(a로 나타낸다),
·N형 영역(33)형성용 마스크와 부유게이트형성용 마스크와의 정합 어긋남 여유(b, c로 나타낸다),
·데이터기억용 MOS트랜지스터(MT)의 채널길이(d로 나타낸다)의 합으로 결정된다. 단, 다결정실리콘 가공가능 최소간격(e로 나타낸다)이 b+c보다도 큰 경우에는 a+d+e의 합으로 결정된다.
다음으로, 제1종래예와 제2종래예를 비교한다.
제14도의 a, b, c, d가 각각 제17도의 c, a, b, d와 거의 같은 정도의 크기라고 하면, 제17도의 데이터기억용 MOS트랜지스터(MT)는 제14도의 e의 부분 만큼 작게 된다. 따라서, 제2종래예는 제1종래예보다도 메모리셀의 축소화에 공헌할 수 있다.
그러나, 제2종래예에 있어서의 메모리셀은 데이터기억용 MOS트랜지스터(MT)의 게이트산화막의 두께가 두껍다. 이 때문에 데이터기억용 MOS트랜지스터(MT)의 채널길이는 제2종래예에 있어서도 길고, 메모리셀면적도 제1종래예에 비해 대폭적으로 축소 할 수 없다.
그래서, 제3종래예로서, John R. Yeargain Clinton. Kuo, A High Density Floating-Gate EEPROM Cell, IEDM Technical Digest ; Dec., 1981에 개시된 불휘발성 반도체기억장치가 있다. 그래서 본 메모리셀을 MOS집적회로내에 형성하는데에 적합한 구조로 변경하여 설명한다.
제18도는 제3종래예에 관한 불휘발성 반도테기억장치의 메모리셀의 평면도이다. 제19도는 제18도의 Ⅴ-Ⅴ′선에 따른 단면도, 제20도는 데이터기억용 MOS트랜지스터(MT)를 도시한 단면도이다.
본 메모리셀은 데이터기억용 MOS트랜지스터(MT)와 이것에 직렬접속된 선택용 MOS트랜지스터(ST)로 구성되어 있다.
선택용 MOS트랜지스터(ST)의 소스영역 및 데이터기억용 MOS트랜지스터(MT)의 드레인영역은 P형 반도체기판(50)상에 형성된 N형 영역(52)으로 구성되어 있다. 데이터기억용 MOS트랜지스터(MT)의 채널영역(57)상 전면에는 10㎚정도의 극히 얇은 실리콘산화막(54)이 형성된다. 이 극히 얇은 실리콘산화막(54)상에는 다결정실리콘으로 구성된 부유게이트(58)가 형성된다. 부유게이트(58)상에는 절연막(60)을 매개로 제어게이트(61)가 형성된다.
선택용 MOS트랜지스터(ST)의 게이트전극(59)의 하부에는 실리콘산화막(54)보다도 충분히 두꺼운 절연막, 예를 들면 수10㎚정도의 막 두께의 실리콘산화막(55)이 형성된다.
더욱이, N형 영역(51)은 선택용 MOS트랜지스터(ST)의 드레인영역으로 되는 것이며, N형 영역(53)은 데이터기억용 MOS트랜지스터(MT)의 소스영역으로 되는 것이다.
이와 같은 구성의 메모리셀에 있어서의 데이터소거는, 데이터기억용 MOS트랜지스터(MT)의 제어게이트전극(61)을 고전위로 하고, 극히 얇은 실리콘산화막(54)을 매개로, 파울러·노드하임의 터널효과에 의해 전자를 드레인영역(52), 채널영역(57) 및 소스영역(53)으로부터 부유게이트(58)에 주입하는 것에 의해 행해진다.
또, 데이터의 기록은 선택용 MOS트랜지스터(ST)의 드레인영역(51) 및 게이트전극(59)을 고전위로 하고, 데이터기옥용 MOS트랜지스터(MT)의 드레인영역(52)에 고전위를 출력시키며, 데이터기억용 MOS트랜지스터(MT)의 제어게이트전극(61)은 0V로 설정하고, 터널효과에 의해 부유게이트전극(58)으로부터 실리콘산화막(54)을 통하여 드레인영역(52)으로 전자를 이동시키는 것에 의해 행해진다.
상기와 같은 메모리셀의 구성에서는, N형 영역(51, 52, 53)은 모두 선택용 MOS트랜지스터(ST)의 게이트전극(59), 데이터기억용 MOS트랜지스터(MT)의 부유게이트전극(58) 및 제어게이트전극(61)을 마스크로 하여, 자기정합적으로 형성된다.
또, 극히 얇은 실리콘산화막(54)은 데이터기억용 MOS트랜지스터(MT)의 채널영역 전면에 형성된다. 따라서, 제1종래예 및 제2종래예에서 각각 필요했던 N형 영역과 부유게이트형성용 마스크와의 정합 어긋남 여유나 극히 얇은 실리콘산화막영역과 부유게이트형성용 마스크와의 정합 어긋남 여유가 불필요하다. 게다가, 데이터기억용 MOS트랜지스터(MT)의 게이트산화막 두께가 10㎚정도로 대단히 얇기 때문에, 채널길이를 대단히 짧게 할 수가 있다. 이상의 이유에 의해, 본 메모리셀의 셀면적은 제1종래예 및 제2종래예에 비해 대단히 작다.
그런데, 얇은 산화막을 가지는 MOS디바이스에서는 밴드간 터널링에 의한 브레이크다운현상이 알려져 있다. (R. Shirota, T. Endoh, M. Momodomi, R. Nakayama, S. Inoue, R. Kirisawa F. Masuoka, An Accurate Model of SubbreakDown due to Band-to-Band Tunneling and its Application, IEDM, 1988).
이 현상은 이하의 메카니즘에 의해 발생한다.
예를 들면, N채널 MOS트랜지스터에 있어서, 소스 또는 드레인을 구성하는 N형 영역에 게이트전압보다도 높은 전압을 인가하면, 게이트전압과 오버랩되고 있는 당해 N형 영역의 표면영역이 강한 공핍상태로 된다. 이 표면영역에 있어서, 밸런스 밴드로부터 컨덕션 밴드로 전자가 터널링하는 현상, 소위 밴드간 터널현상이 일어나며, 전자·정공이 생성된다. 그리고, 전자는 드레인에 도달하며, 정공은 기판에 도달하여 전류로 되는 것이다.
제3종래예에서는 데이터기억용 MOS트랜지스터(MT)의 채널영역전면이 극히 얇은 산화막(54)으로 되어 있다. 이로 인해 제20도에 도시한 바와 같이, 기록동작시에 데이터기억용 MOS트랜지스터(MT)의 드레인영역(52)을 고전위로 한때에 부유게이트전극(58)과 오버랩된 드레인영역(52)의 표면영역이 강한 공핍상태로 되어, 밴드간 터널에 의해 기판전류 Is가 흐른다.
한편, 제1종래예에서는 제21도에 도시한 바와 같이, 데이터기억용 MOS트랜지스터(MT)의 게이트산화막(23)의 두께가 수10㎚정도로 크로, 데이터기억용 MOS트랜지스터(MT)의 드레인영역(13)의 종단부는 이 두꺼운 게이트산화막(23)하에 있다.
따라서, 드레인영역(13)의 단부의 표면영역의 공핍층은 그다지 넓어지지 않고, 이 부분이 전위장벽으로 되어, 극히 얇은 실리콘산화막(17)의 표면영역에서 발생한 정공은 기판으로는 흐르는 일이 없으므로, 밴드간 터널에 의한 기판전류는 흐르지 않는다. 제2종래예에서도 마찬가지다.
한편, 전기적으로 데이터의 기록 및 소거가 가능한 불휘발성 반도체기억장치에서는 기록 및 소거동작에 필요한 고전위를 LSI내부에 조립된 승압회로에 의해 발생시키는 것이 잘 행해지고 있다. 그러나, 제3종래예에서는 기록동작시에 큰 기판전류가 발생하므로, 내부 승압회로에 의해 기록전류를 공급하는 것은 곤란하다. 이것은 특히 다수의 셀에 동시에 데이터를 기록하는 페이지 바꿔 기록하기 동작시에 문제로 된다.
또, 기록동작시의 기판전류는 LSI의 소비전력을 증가시켜, 특히 전지구동형 LSI등, 저소비전력동작이 필요한 경우에 문제로 된다.
이상과 같이, 제3종래예와 같은 구성의 메모리셀은, 셀면적은 대단히 작게되지만, 기록동작시에 밴드간 터널링에 의한 기판전류가 흘러 내부승압동작 및 저소비전력동작이 곤란하다는 문제점이 있다.
이와 같이 종래의 불휘발성 반도체기억장치에서는, 데이터기록동작시의 소비전류를 작게 하면 메모리셀의 면적이 크게 되며, 역으로 메모리셀 면적을 대단히 작게 하면 데이터기록시의 소비전류가 크게 되어 내부승압동작 및 저소비전력동작이 곤란하게 되는 문제점이 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 메모리셀 면적을 작게 고집적화 할 수 있으며, 동시에 데이터기록시의 소비전류가 작아서 내부승압동작 및 저소비전력동작이 가능한 불휘발성 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 반도체기억장치는, 선택용 MOS트랜지스터와, 상기 선택용 MOS트랜지스터와 직렬접속되며 부유게이트전극 및 제어게이트전극을 가지는 데이터기억용 MOS트랜지스터로 구성되는 메모리셀을 소자영역에 갖추고, 또한, 상기 데이터기억용 MOS트랜지스터의 드레인영역상에는 상기 선택용 MOS트랜지스터의 게이트절연막보다도 충분히 얇은 절연막을 매개로 상기 부유게이트전극의 제1부분이 설치되고, 상기 데이터기억용 MOS트랜지스터의 채널영역상에는 상기 선택용 MOS트랜지스터의 게이트절연막보다도 충분히 얇은 게이트절연막을 매개로 상기 부유게이트전극의 제2부분이 상기 제1부분과는 떨어져 설치되며, 상기 제1부분과 상기 제2부분은 상기 소자영역이외의 필드영역에 있어서 서로 전기적으로 접속되고, 상기 제어게이트전극은 적어도 상기 소자영역에 있어서 상기 부유게이트전극과 형상이 같다는것에 특징이 있다.
또, 상기 데이터기억용 MOS트랜지스터의 채널영역상의 게이트절연막의 막두께는 상기 데이터기억용 MOS트랜지스터의 드레인영역상의 절연막의 막두께와 같게 되어 있다.
상기 데이터기억용 MOS트랜지스터의 드레인영역은 상기 부유게이트전극의 제1부분의 바로 밑에 형성되는 제1불순물영역과, 상기 제1불순물영역과 상기 부유게이트전극의 제2부분과의 사이에 형성되며, 상기 제1불순물영역의 불순물 농도보다도 수분의 1이상 불순물농도가 낮게 설정되는 제2불술물영역을 포함하고 있다.
상기 제1불순물영역의 불순물농도 및 제2불순물영역의 불순물농도는, 상기 데이터기억용 MOS트랜지스터의 드레인영역에 정(+)의 전위를 인가하고, 상기 제어게이트전극에 접지전위를 인가한 경우에, 상기 데이터기억용 MOS트랜지스터의 드레인영역으로부터 기판으로 전류가 흐르기 시작하는 당해 드레인영역의 전위가, 상기 데이터기억용 MOS트랜지스터의 드레인영역으로부터 상기 부유게이트전극으로 전류가 흐르기 시작하는 당해 드레인영역의 전위보다도 충분히 높게 되도록 설정되어 있다.
상기 제1불순물영역은 확산계수가 다른 2종류이상의 불순물로 구성되고, 확산계수가 작은 불순물은 기판표면의 불순물농도를 결정하며, 확산계수가 큰 불순물은 상기 필드영역의 바로 아래까지 도달하고 있다.
상기 데이터기억용 MOS트랜지스터의 드레인영역상 및 채널영역상에 형성되는 얇은 절연막은, 적어도 상기 소자영역과 상기 부유게이트전극이 겹치는 부분의 전체에 걸쳐 형성되어 있다.
(작용)
상기 구성에 의하면, 부유게이트전극의 제1부분의 바로 아래 및 제2부분의 바로 아래에는 선택용 MOS트랜지스터의 게이트절연막보다도 출분히 얇은 절연막이 형성되어 있다. 이로써, 데이터기억용 MOS트랜지스터의 채널길이를 축소시킬 수 있다. 또, 부유게이트전극의 제1부분과 제2부분은 떨어져 형성되어 있기 때문에, 데이터기억용 MOS트랜지스터의 채널길이를 결정하는 N형 영역을 자기정합적으로 형성하는 것이 가능하다. 따라서, 메모리셀의 축소화를 꾀할 수 있다.
또, 데이터기억용 MOS트랜지스터의 드레인영역은 부유게이트전극의 제1부분의 바로 아래에 형성되는 제1불순물영역과, 이 제1불순물영역과 부유게이트전극의 제2부분과의 사이에 형성되는 제2불순물영역을 포함하고 있다. 게다가, 제2불순물영역은 제1불순물영역의 불순물농도보다도 수분의 1이상 불순물농도가 낮게 설정되어 있다. 따라서, 데이터기록시에 데이터기억용 MOS트랜지스터의 채널길이방향의 드레인영역 종단부에서의 기판전류를 방지할 수 있으며, 기록전류만을 흐르게 할 수 있으므로, 소비전류를 낮출 수 있다.
또, 제1불순물영역은 확산계수가 다른 2종류 이상의 불순물로 구성되고, 확산계수가 작은 불순물은 기판표면의 불순물농도를 결정하며, 확산계수가 큰 불순물은 상기 필드영역의 바로 아래까지 도달하고 있다. 따라서, 데이터기록시에 데이터기억용 MOS트랜지스터의 채널폭 방향의 드레인영역 종단부에서의 기판전류를 방지할 수 있으며, 기록전류만을 흐르게할 수 있으므로, 소비전류를 낮출 수 있다.
이와 같이, 메모리셀 면적의 축소와 더불어 데이터기록시의 소비전류를 낮게 하여, 내부승압동작 및 저소비전력동작을 가능하게 하고 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 불휘발성 반도체기억장치에 따른 실시예를 상세히 설명한다.
제1도~제3도는 본 발명의 제1실시예에 따른 불휘발성 반도체기억장치의 주요부를 나타낸 것이다. 제1도는 당해 불휘발성 반도체기억장치에 사용되는 메모리셀의 구성을 도시한 평면도, 제2도는 제1도의 Ⅰ-Ⅰ′선에 따른 단면도, 제3도는 제1도의 Ⅱ-Ⅱ′선에 따른 단면도이다.
메로리셀은 선택용 MOS트랜지스터(ST)와, 이 선택용 MOS트랜지스터와 직렬접속되며, 부유게이트전극 및 제어게이트전극을 갖춘 데이터기억용 MOS트랜지스터(MT)로 구성되어 있다.
60은, 예를 들면 P형 실리콘 반도체기판이다. 기 기판(60)의 표면영역에는 N형 영역(61, 62, 63, 64, 65)이 각각 형성되어 있다. 이들 N형 영역(61~65) 및 채널영역(69, 70)은 일반적으로 SDG영역(소스, 드레인, 게이트영역)으로 불리며, 이 SDG영역 이외의 영역은 필드영역이라고 불린다.
필드영역의 기판(60)의 표면상에는 극히 막두께가 두꺼운 실리콘산화막(76)이 형성되어 있다. N형 영역(61)은 선택용 MOS트랜지스터(ST)의 드레인 영역을 구성하고 있다. N형 영역(62, 63, 64)은 선택용 MOS트랜지스터(ST)의 소스영역 및 기억용 MOS트랜지스터(MT)의 드레인영역을 구성하고 있다. 또, 이들 N형 영역(62, 63, 64)은 일렬로 연속하여 형성되어 있다.
여기에서, N형 영역(62, 63, 64)의 불순물농도에 대해 설명한다. N형 영역(64)의 불순물농도는 N형 영역(63)의 불순물농도보다도 낮게 되도록 설정되어 있다. 예를 들면, N형 영역(63과 64)의 불순물농도의 차이는 수배 이상으로 설정한다. 따라서, N형 영역(63)의 불순물농도가 5×1013㎝-2정도일 때, N형 영역(64)의 불순물농도는 1×1013㎝-2정도로 설정된다.
N형 영역(62)의 불순물농도는 어떻게 설정해도 반도체기억장치의 동작상 특별히 문제는 없다. 다만, 62와 64의 불순물농도를 동일하게 하여, 62와 64를 동시에 형성하면, 제조공정수가 삭감되어 유리하다. N형 영역(65)은 데이터기억용 MOS트랜지스터(MT)의 소스영역을 구성한다.
제1도의 일점쇄선으로 도시된 영역(A)과 SDG영역의 겹친 부분의 기판(60)의 표면에는, 10㎚정도의 극히 얇은 실리콘산화막(66)이 형성된다. 즉, 당해 실리콘산화막(66)은 N형 영역(63)의 대부분 또는 전부분, N형 영역(64) 및 N형 영역(64과 65)간의 기판(60)의 표면영역(데이터기억용 MOS트랜지스터(MT)의 채널영역(70))상에 형성된다.
한편, 상기 실리콘산화막(66)은 데이터의 기록 및 소거시에 전자의 통로로됨과 동시에 데이터기억용 MOS트랜지스터(MT)의 게이트절연막으로서도 작용한다.
또, 상기 실리콘산화막(66)이 형성되는 영역 이외의 SDG영역상에는, 수10㎚정도의 막두께의 실리콘산화막(68)이 형성된다. 이 실리콘산화막(68)은 선택용 MOS트랜지스터(ST)의 게이트산호막으로서 작용한다.
N형 영역(63)상 및 데이터기억용 MOS트랜지스터(MT)의 채널영역(70)상에는 실리콘산화막(66)을 매개로 부유게이트전극(71)이 형성된다. 이 부유게이트전극(71)은 중앙부에 슬릿형태의 구멍을 가지는 평면패턴형상으로 되어 있다.
즉, SDG영역에 있어서, 이 부유게이트전극(71)은 제1부분(71A)과, 제2부분(71B)으로 분리된 형상으로 되고, 제1부분(71A)과 제2부분(71B)은 SDG영역 이외의 필드영역상에서 부유게이트전극(71)자체로서 서로 접속되어 있다.
한편, 적어도 SDG영역과 부유게이트전극의 제1, 제2부분(71A,71B)이 서로 겹치는 부분의 전체에는 얇은 실리콘산화막(66)이 존재하고 있게 된다. 또, 부유게이트전극의 제2부분(71B)의 바로 아래의 실리콘산화막(66)만이 게이트절연막으로서 작용한다.
선택용 MOS트랜지스터(ST)의 채널영역(69)상에는, 실리콘산화막(68)을 매개로 제1층째의 다결정실리콘층으로 이루어진 게이트전극(72)이 형성되어 있다.
부유게이트전극(71)상에는 수10㎚정도의 막두께의 절연막(74)을 매개로 제2층째의 다결정실리콘층으로 이루어진 제어게이트전극(75)이 형성된다. 절연막(74)은 예를 들면 실리콘산화막, 실리콘질화막 또는 이들의 다층막으로 구성된다. 이 제어게이트전극(75)의 평면패턴형상은 소스의 배열방향에 대해 부유게이트전극(71)과 거의 같게 된다.
또, 선택용 MOS트래지스터(ST)의 게이트전극(72)상에는 절연막(74)을 매개로 제2층째의 다결정실리콘층으로 이루어진 게이트전극(73)이 형성된다. 여기에서, 선택용 MOS트랜지스터(ST)는 소정의 위치에서 하층의 게이트전극(72)과 상층의 게이트전극(73)이 전기적으로 접속되어, 하층의 게이트전극(72)이 실질적인 게이트전극으로서 작용하도록 구성된다.
이와 같이 선택용 MOS트랜지스터(ST)의 게이트전극을 2층 구조로 하여, 양전극을 접속하는 이유는, 데이터기억용 MOS트랜지스터(MT)와 선택용 MOS트랜지스터(ST)에 있어서의 게이트전극의 제조공정을 동일하게 하여 공정의 간략화를 꾀하기 위한 것이며, 물론 선택용 MOS트랜지스터(ST)의 게이트전극이 단층구조이더라도 메모리셀의 동작은 전혀 변하지 않는다.
다음으로 제1도~제3도를 참조하여 상기 메모리셀의 제조방법에 대해 설명한다.
우선, 제1도의 일점쇄선으로 둘러싸인 영역(B)에 개구부를 가지는 마스크를 이용해서 기판(60)에 대해 N형 불순물을 주입하여, N형 영역(63)을 형성한다. 또, SDG영역의 전면에 수10㎚정도의 실리콘산화막(68)을 형성한다.
그후, 제1도의 일점쇄선으로 둘러싸인 영역(A)에 개구부를 기지는 마스크를 이용하여 당해 영역(A)과 SDG영역이 겹치는 영역의 실리콘산화막(68)을 제거한다. 그리고, 당해 실리콘산화막(68)이 제거된 영역에, 다시 한번 10㎚정도의 얇은 실리콘산화막(66)을 형성한다.
또, 전면에 제1층째의 다결정실리콘층을 퇴적한다. 이어, 제1도의 일점쇄선으로 둘러싸인 영역(C)에 개구부를 가지는 마스크를 이용하여 제1층째의 다결정실리콘층을 선택적으로 제거한다.
전면에 막 두께가 수10㎚정도인 절연막(74)을 형성하고, 그 위에 제2층째의 다결정실리콘층을 퇴적한다. 이후, 소정의 마스크를 이용하여 제2층째의 다결정실리콘층, 그 하층의 절연막(74), 그 아래의 제1층째의 다결정실리콘층을 연속적으로 선택에칭함으로써, 각 메모리셀의 부유게이트전극(71) 및 제어게이트전극(75)과, 2층의 게이트전극(72, 73)을 각각 자기정합적으로 형성한다.
그 후, 제어게이트전극(75) 및 게이트전극(73)을 마스크로 이용하여 기판(60)에 대해 N형 영역을 주입하고, N형 영역(61, 62, 64, 65)을 각각 자기정합적으로 형성한다. 이 때, N형 영역(62와 64)는 미리 형성되어 있는 N형 영역(63)과 접속된다.
이와 같은 구조의 메모리셀에 있어서의 데이터의 소거는, 데이터기억용 MOS트랜지스터(MT)의 제어게이트전극(75)을 고전위로 설정하고, 제어게이트전극(75)과 부유게이트전극(71)간의 용량결합에 의해 부유게이트전극(71)의 전위를 상승시켜, 터널효과에 의해 실리콘산화막(66)을 통하여 드레인영역(63) 및 데이터기억용 MOS트랜지스터(MT)의 채널영역(70)으로부터 부유게이트전극(71)으로 전자를 주입하는 것에 의해 행해진다.
한편, 데이터의 기록은 선택용 MOS트랜지스터(ST)의 드레인영역(61)에 고전위를 인가하고, 동시에 게이트전극(72, 73)을 고전위로 설정하여 데이터기억용 MOS트랜지스터(MT)의 드레인영역(62~64)에 고전위를 출력시키며, 이 상태에서 데이터기억용 MOS트랜지스터(MT)의 제어게이트전극(75)을 0V로 설정하여, 터널효과에 의해 부유게이트전극(71)으로부터 실리콘산화막(66)을 통하여 드레인영역(63)으로 전자를 이동시키는 것에 의해 행해진다.
그런데, 상기와 같은 구성의 메모리셀에 있어서의 데이터기억용 MOS트랜지스터(MT)의 채널길이방향의 크기는 제4도에 도시된 바와 같이,
·부유게이트의 제1부분의 길이(a로 나타낸다)와,
·N형 영역 (63)형성용 마스크와 부유게이트형성용 마스크와의 정합 어긋남 여유(b, c로 나타낸다),
·데이터기억용 MOS트랜지스터(MT)의 채널길이(d로 나타낸다)의 합으로 결정된다. 단, 다결정실리콘가공가능 최소간격이 b와 c의 합보다도 큰 경우에는 a와 d와 e의 합으로 결정된다.
본 제안에의 메모리셀에서는, 데이터기억용 MOS트랜지스터(MT)의 채널길이를 정하는 N형 영역(64 및 65)을 제어게이트전극(75)을 마스크로 이용하여 자기정합적으로 형성하고 있기 때문에, 제1종래예에서 필요했던 데이터기억용 MOS트랜지스터(MT)의 소스영역(N형 영역(65))과 부유게이트전극(71)과의 마스크 정합 어긋남 여유가 불필요하게 된다. 따라서, 이 마스크 정합 어긋남 여유분 만큼 메모리셀을 축소할 수 있다.
다음으로, 데이터기억용 MOS트랜지스터(MT)의 채널길이 d에 대해 검토한다.
제1종래예 및 제2종래예의 데이터기억용 MOS트랜지스터(MT)의 게이트산화막 두께는 수10㎚정도임에 대해, 제1도~제3도의 메모리셀에서는 데이터기억용 MOS트랜지스터(MT)의 게이트산화막 두께는 10㎚정도로 설정되어 있다.
따라서, MOS트랜지스터의 축소규칙에 따르면, 이상적으로는 채널길이를 제1종래예 및 제2종래예의 수분의 1정도로 할 수 있다. 즉, 데이터기억용 MOS트랜지스터(MT)의 채널길이방향의 크기를 결정하는 요소중 가징 큰 비율을 차지하는 것이 채널길이이므로, 이 채널길이를 축소한다는 것은 메모리셀면적의 축소에 대단히 큰 효과가 있다.
다음으로, 채널폭방향의 크기에 대해 검토한다.
제1종래예 및 제2종래예에서는 데이터기억용 MOS트랜지스터(MT)의 드레인영역의 일부에 극히 얇은 실리콘산화막을 형성하고 있다. 이 때문에, 실리콘산화막형성용 마스크와 SDG영역형성용 마스크의 정합 어긋남 여유만큼 SDG영역의 폭을 크게 취해야만 한다.
그러나, 본 제안예에서는 데이터기억용 MOS트랜지스터(MT)의 드레인 및 채널영역 전면에 극히 얇은 실리콘산화막을 형성한다. 이 때문에 마스크 정합 어긋남 여유분 만큼 SDG영역의 폭을 크게 할 필요는없고, 통상, SDG영역의 폭은 SDG(소스, 드레인, 게이트)간의 내압으로 결정된다. 따라서, 채널폭방향의 메모리셀 배치간격을 작게 할 수가 있으며, 1메로리셀당의 채널폭방향의 크기를 작게 할 수 있다.
이어, 기록동작시의 기판전류에 대해 검토한다.
본 제안예에서는 제5도에 도시된 바와 같이, 불순물농도가 짙은 N형 영역(63)의 엣지 위는 슬릿형상의 구멍을 되어 있으며, 부유게이트전극(71A, 71B) 및 제어게이트전극(75)이 누락되어 있다. 이로 인해, N형 영역(63)의 종단부의 기판표면에는 공핍층이 그다지 넓어지지 않고, 이 부분에 있어서 제3종래예에서 설명한 것과 같은 밴드간 터널에 의한 기판전류가 흐르는 일은 없다.
한편, N형 영역(64)의 엣지 위에는 부유게이트전극(71B)이 존재하기 때문에, 이 부분에서의 기판전류는 존재한다. 그러나, N형 영역(64)의 불순물농도는 N형 영역(63)의 불순물농도에 비해, 극히 엷다(수분의 1이상으로 엷다). 이로 인해, 이 부분의 실리콘기판표면의 밴드의 굴곡이 불순물농도가 짙은 경우에 비해 완만하게 되어, 밴드간 터널에 의한 기판전류도 극히 작아진다.
또, N형 영역(63)의 불순물농도는 가능한한 짙은 쪽이 표면의 공핍층의 확대가 작게 되며, 드레인영역과 부유게이트전극간의 실효전계가 크게 되기 때문에, 터널효과에 의한 기록전류는 증대된다. N형 영역(63)의 불순물농도를 짙게 해도, 상술한 바와 같이 밴드간 터널에 의한 기판전류는 증대하지 않는다.
한편, N형 영역(64)의 불순물농도는 가능한한 엷은 쪽이 밴드간 터널전류의 감소를 위해 바람직하다 할 수 있다. 기록전류는 N형 영역(63)의 불순물농도에 의존하고 있으므로 N형 영역(64)의 불순물농도를 엷게 해도 문제는 없다.
이와 같이, 기록전류는 N형 영역(63)의 불순물농도에, 기판전류는 N형 영역(64)의 불순물농도에 각각 독립되게 의존하므로, N형 영역(63, 64)의 불순물농도를 개별적으로 최적화할 수 있다. 그리고, N형 영역(63, 64)의 불순물농도를 최적화하는 것에 의해, 기록전류가 흐르기 시작하는 드레인전압을 기판전류가 흐르기 시작하는 드레인전압보다도 낮게 설정할 수 있다.
본 발명에 의하면, N형 영역(63, 64)의 불순물농도를 최적화하는 것에 의해, 기록동작중의 기판전류를 거의 흐르지 않도록 하는 것도 가능하다.
즉, 제6도 및 제7도에 도시된 바와 같이, 드레인전압(VD)을 상승시켜 나가면, 우선, FN터널효과에 의해 기록전류(IR)가 드레인영역(63)으로부터 부유게이트전극(71)으로 흐른다.
이 때의 드레인전압(VD)에서는 N형 영역(63, 64)의 불순물농도의 설정에의해 거의 기판전류(Is)는 흐르지 않는다. 기록전류(IR)가 흐르는 것에 의해 부유게이트전극(71)의 전위는 상승하고, 부유게이트 전극(71)과 드레인영역(63)의 전위차는 감소한다.
한편, 밴드간 터널전류는 부유게이트전극(71)과 드레인영역(63)의 전위차가 작을수록 감소한다. 따라서, 부유게이트전극의 전위(VFG)가 상승하는 것에 의해 기록전류(IR)는 흐르기 어렵게 되지만, 동시에 기판전류(Is)가 흐르기 시작하는 드레인전압(VD)도 상승한다.
이와 같이 하여, 드레인전압(VD)을 상승시키는 기간중에 충분한 기록전류(Is)가 흐르며, 부유게이트전극(71)의 전위(VFG)가 충분히 상승하면, 기판전류(Is)가 흐르기 시작하는 드레인전압(VD)도 충분히 상승하여, 결국 드레인전압(VD)을 최종치까지 상승시킨 후에도, 기판전류(Is)를 거의 흐르지 않게 하는 것도 가능하게 된다.
이에 대해, 제3종래예에서는 제8도 및 제9도에 도시한 바와 같이 드레인전압(VD)을 상승시켜 나가면, 우선, 기판전류(Is)가 흐르기 시작한다. 따라서, 기록전류(IR)를 흘려 데이터기록을 행하기 위해서는, 더욱이 드레인전압(VD)을 상승시키지 않으면 아니되어, 쓸데없이 소비전력을 낭비하게 된다.
또, 기록전류(IR)와 기판전류(Is)가 동일한 드레인영역(N형 영역)의 불순물농도에 의존하는 바, 당해 드레인영역의 불순물농도가 증가하면 기록전류(IR) 및 기판전류(Is)도 증대되고, 당해 드레인영역의 불순물농도가 감소하면 기록전류(IR) 및 기판전류(Is)가 함께 감소한다.
따라서, 드레인영역의 N형 불순물농도를 어떻게 변화시켜도, 동일 드레인전압(VD)에 있어서의 기록전류(IR) 및 기판전류(Is)의 비율은 거의 변화하지 않는다. 또, 통상 제3종래예에서는 기록전류(IR)가 흐르기 시작하는 드레인전압(VD)이, 기판전류(Is)가 흐르기 시작하는 드레인전압(VD)보다도 높기 때문에, 드레인전압(VD)을 상승시켜 나간 경우, 앞서 기판전류(Is)가 흐르기 시작한다.
한편, 드레인전압(VD)을 LSI내부에 형성된 내부승압회로에 의해 발생시키고 있는 경우, 이 때 흐르는 기판전류(Is)와 내부승압회로의 공급전류가 균형을 이루는 전압에서 드레인전압(VD)의 상승이 멈추어 버린다. 이 때의 드레인전압이 기록전류(IR)가 흐르기 시작하는 데에 충분한 전압보다도 낮다면, 부유게이트전위(VFG)도 상승하는 일이 없어서 기록은 불가능하게 된다. 또, 외부전원에 의해 고전압을 공급했을 경우, 기록동작중에 대단히 큰 기판전류(Is)가 흘러서 저소비전력동작이 곤란하다.
더욱이, 기록동작중에 큰 기판전류(Is)를 흘리면, 핫캐리어의 산화막중으로의 주입 등에 의해 메모리셀의 신뢰성이 저하되는 것이 알려져 있는 바, 제3종래예와 같은 큰 기판전류(Is)를 흘리는 메모리셀은 신뢰성의 향상이라는 면에서도 어려움이 있다.
그러나, 본 제안예에서는 상술한 바와 같이, N형 영역의 불순물농도의 적절한 설정에 의해 기록동작중의 기판전류(Is)를 거의 없앨 수 있어, 내부승압동작, 저소비전력동작이 가능하며, 게다가 신뢰성이 높은 메모리셀을 실현할 수 있다.
한편, 상기 실시예에서는 SDG영역의 좌우의 필드영역에서 부유게이트전극(71A, 71B)이 서로 접속되어 있지만, 이것은 어느쪽인가 한쪽의 필드영역에서 부유게이트전극(71A, 71B)을 접속시키도록 해도 된다.
그런데, 본 실시예에서는 데이터기억용 MOS트랜지스터(MT)의 채널길이를 축소하기 위해, 부유게이트전극(71)과 겹치는 SDG영역 전체에 극히 얇은 실리콘산화막(66)을 형성해야만 하는데, 이 때, 종래와 같이 N형 영역(63)을 1종류의 N형 불순물로 형성했다고 하면, 제1도의 Ⅱ-Ⅱ′선에 따른 단면은 제3도와 같이 된다.
이와 같은 구조의 메모리셀에 있어서, 데이터기억용 MOS트랜지스터(MT)의 드레인영역(63)에 고전위를 주고 제어게이트전극(75)에 0V를 주어서 기록동작을 행하면, 제10도에 도시된 바와 같이 SDG영역과 필드영역의 경계가 되는 드레인영역(63)의 단부에서 상술한 바와 같은 밴드간 터널에 의한 기판전류(Is)가 흐른다.
왜냐하면, 데이터기억용 MOS트랜지스터(MT)의 채널폭방향의 드레인영역의 단부의 위에는 극히 얇은 실리콘산화막(66)을 매개로 부유게이트전극(71)이 존재하며, 이부유게이트전극(71)의 영향으로 드레인영역 종단이 상술한 바와 같이 강한 공핍상태로 되기 때문이다.
그러므로, 본 실시예에서는 N형 영역(63)을 2종류이상의 확산계수가 다른 N형 불순물, 예를 들면 확산계수가 작은 비소(As)와, 확산계수가 큰 인(P)으로 형성한다. 이 때, 제1도의 Ⅱ-Ⅱ′축에 따른 단면은 제11도에 도시한 바와 같이 확산계수가 큰 N형 불순물(예를 들면 인)에 의해 형성된 N형 영역(63')이 대단히 막 두께가 두꺼운 필드산화막(76)의 아래로 파고 드는 듯한 구조로 된다.
이와 같은 구조의 경우, 데이터기억용 MOS트랜지스터(MT)의 채널폭방향의 드레인영역의 단부의 위는 대단히 막 두께가 두꺼운 필드산화막(76)으로 되기 때문에, 부유게이트전극(71)의 영향은 대단히 작아져서 드레인영역(N형 영역)(63,63′)의 단부의 공핍층은 그다지 확대되지 않고, 밴드간 터널에 의한 기판전류는 흐르지 않는다.
한편, 이와 같은 구조를 확산계수가 큰 1종류의 N형 불순물(예를 들면 인)만으로 형성하려고 하면, 기록전류를 흐르게 하기 위해 필요한 드레인영역 표면의 불순물농도와, 데이터기억용 MOS트랜지스터(MT)의 채널영역에까지 불순물을 확산시키지 않도록 하는 것과 같은 불순물의 확산길이의 제어를 양립시키는 것이 어렵게 된다.
즉, 필요한 드레인영역의 기판표면의 불순물농도를 얻으려고 하면, N형 영역이 데이터기억용 MOS트랜지스터(MT)의 채널부에까지 침입해버려서, N형 영역의 확산에 의한 늘어짐을 제한하려고 하면, 드레인영역의 표면불순물농도가 낮게 되어, 충분한 기록전류를 얻을 수 없다.
따라서, 상술한 바와 같이 드레인영역에 필요한 표면불순물농도를 확산계수가 작은 N형 불순물에 의해 유지하고, N형 영역의 확산에 의한 늘어짐을 확산계수가 큰 N형 불순물에 의해 제어하는 방법이 유리하다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 불휘발성 반도체기억장치에 의하면, 다음과 같은 효과를 거둘 수 있다.
데이터기억용 MOS트랜지스터의 드레인영역상 및 채널영역상에 극히 얇은 실리콘산화막을 형성하고 있기 때문에, 채널길이 및 채널폭을 모두 종래보다도 축소할 수 있다. 따라서, 메모리셀면적을 축소할 수 있다.
또, 데이터기억용 MOS트랜지스터의 드레인면적은, 고농도의 N형 영역과, 이 고농도의 N형 영역보다도 수분의 1이상 낮은 농도의 N형 영역으로 구성되어 있다. 고농도의 N형 영역의 채널길이방향의 단부의 위에는, 슬릿형상의 구멍이 있으며, 부유게이트전극은 존재하지 않는다. 또, 고농도의 N형 영역을 확산계수가 큰 불순물과 작은 불순물로 구성하는 것으로, 채널폭방향의 단부의 위에는 필드산화막이 존재하도록 하고 있다. 따라서, 데이터기록시의 기판전류를 방지할 수 있으며, 내부승압동작 및 저소비전력동작이 가능하게 된다.

Claims (6)

  1. 선택용 MOS트랜지스터와, 상기 선택용 MOS트랜지스터와 직렬접속되며 부유게이트전극 및 제어게이트전극을 갖춘 데이터기억용 MOS트랜지스터로 구성되는 메모리셀을 소자영역에 구비하고, 상기 데이터기억용 MOS트랜지스터의 드레인영역상에는 상기 선택용 MOS트랜지스터의 게이트절연막보다도 충분히 얇은 절연막을 매개하여 상기 부유게이트전극의 제1부분이 설치되고, 상기 데이터기억용 MOS트랜지스터의 채널영역상에는 상기 선택용 MOS트랜지스터의 게이트절연막보다도 충분히 얇은 게이트절연막을 매개하여 상기 부유게이트전극의 제2부분이 상기 제1부분과는 떨어지게 설치되며, 상기 제1부분과 상기 제2부분은 상기 소자영역 이외의 필드영역에 있어서 서로 전기적으로 접속되고, 상기 제어게이트전극은 적어도 상기 소자영역에 있어서 상기 부유게이트전극과 형상이 같은 것을 특징으로 하는 불휘발성 반도체기억장치.
  2. 제1항에 있어서, 상기 데이터기억용 MOS트랜지스터의 채널영역상의 게이트절연막의 막 두께는 상기 데이터기억용 MOS트랜지스터의 드레인영역상의 절연막의 막 두께와 같은 것을 특징으로 하는 불휘발성 반도체기억장치.
  3. 제1항에 있어서, 상기 데이터기억용 MOS트랜지스터의 드레인영역은 상기 부유게이트전극의 제1부분의 바로 아래에 형성되는 제1불순물영역과, 상기 제1불순물영역과 상기 부유게이트전극의 제2부분과의 사이에 형성되고 상기 제1불순물영역의 불순물농도보다도 수분의 1 이상 불순물농도가 낮게 설정되는 제2불순물영역을 포함하고 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  4. 제3항에 있어서, 상기 제1불순물영역의 불순물농도 및 제2불순물영역의 불순물농도는 상기 데이터기억용 MOS트랜지스터의 드레인영역에 정(+)의 전위를 인가하고 상기 제어게이트전극에 접지전위를 인가한 경우에, 상기 데이터기억용 MOS트랜지스터의 드레인영역으로부터 기판으로 전류가 흐르기 시작하는 당해 드레인영역의 전위가 상기 데이터기억용 MOS트랜지스터의 드레인영역으로부터 상기 부유게이트전극으로 전류가 흐르기 시작하는 당해 드레인영역의 전위보다도 충분히 높게 되도록 설정되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  5. 제3항에 있어서, 상기 제1불순물영역은 확산계수가 다른 2종류 이상의 불순물로 구성되고, 확산계수가 작은 불순물은 기판표면의 불순물농도를 결정하며, 확산계수가 큰 불순물은 상기 필드영역의 바로 아래까지 도달하고 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  6. 제1항에 있어서, 상기 데이터기억용 MOS트랜지스터의 드레인영역상 및 채널영역상에 형성되는 얇은 절연막은 적어도 상기 소자영역과 상기 부유게이트전극이 겹치는 부분의 전체에 걸쳐 형성되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
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