JPH104149A - 半導体記憶装置および製造方法 - Google Patents

半導体記憶装置および製造方法

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JPH104149A
JPH104149A JP8175506A JP17550696A JPH104149A JP H104149 A JPH104149 A JP H104149A JP 8175506 A JP8175506 A JP 8175506A JP 17550696 A JP17550696 A JP 17550696A JP H104149 A JPH104149 A JP H104149A
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gate
contact hole
control gate
floating gate
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Masami Ikegami
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Oki Electric Industry Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】 【課題】 半導体記憶装置１０の製造工程の簡素化を図
る。 【解決手段】 浮遊ゲート用導電層１８と制御ゲート用
導電層１９とを接続する接続部２１のためのコンタクト
ホールは、制御ゲート用導電層１９、ゲート間絶縁層膜
１７および浮遊ゲート用導電層１８の積層構造の形成
後、制御ゲート用導電層１９を貫通してゲート間絶縁層
１７上に開放する第１のコンタクトホール２４と、ゲー
ト間絶縁層１７を貫通して浮遊ゲート用導電層１８に開
放する第２のコンタクトホール２６とに分けて形成され
る。第１のコンタクトホール２４の形成は、制御ゲート
ｇ１のパターニングに関連し、また第２のコンタクトホ
ール２６の形成は、ドレインコンタクトホール２０の形
成に関連してそれぞれ行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ記憶
装置および製造方法に関し、特に、マトリックス状に配
置された多数の不揮発性半導体メモリ素子とこのメモリ
素子を選択するための選択トランジスタとが組み込まれ
た半導体記憶装置および製造法に関する。
【０００２】
【従来の技術】メモリ内容を一括消去できるいわゆるフ
ラッシュメモリと呼ばれる半導体記憶装置では、不揮発
性半導体メモリ素子として浮遊ゲートを備えるメモリ素
子がマトリック状に配置され、また各メモリ素子を例え
ばメモリ素子列毎に選択するための選択トランジスタが
一枚の半導体基板上に形成されている。選択トランジス
タは、これと同一基板上に形成されるメモリ素子のため
の浮遊ゲート用導電層、ゲート間絶縁膜層および制御ゲ
ート用導電層からなる積層構造を利用するＭＯＳ型トラ
ンジスタが採用されている。このＭＯＳ型トランジスタ
からなる選択トランジスタを、メモリ素子のための積層
構造を利用して形成するために、選択トランジスタで
は、不要な浮遊ゲート層と制御ゲート層とが電気的に接
続される。この電気的接続のために、ゲート間絶縁層を
貫通して浮遊ゲート用導電層上に開放するコンタクトホ
ールが形成され、このコンタクトホールに、選択トラン
ジスタの浮遊ゲートと制御ゲートとを短絡する金属材料
からなる接続部が形成されており、これによりメモリ素
子の積層構造を利用した選択トランジスタが形成され
る。
【０００３】
【発明が解決しようとする課題】ところが、上記のよう
な従来の製造方法では、コンタクトホールの形成工程が
他の工程から独立して行われており、このコンタクトホ
ール形成のための専用マスク、ホトリソ工程およびエッ
チング工程が必要となり、製造工程の煩雑さを招いてい
た。また、従来の製造方法では、コンタクトホール形成
時のエッチング工程で、メモリ素子領域でのゲート間絶
縁層をエッチング液による損傷からを確実に保護するた
めに、ゲート間絶縁層を覆うゲート層をこのエッチング
液に対して比較的耐性に優れた多結晶シリコンを主原料
とする第１導電層および金属からなる第２導電層の２層
構造とし、第１導電層を形成し、この第１導電層でメモ
リ素子領域のゲート間絶縁層を保護した状態でコンタク
トホールを形成する必要があり、安定した電気特性を得
る上で、ゲート層を２層構造とすることが不可欠であ
り、そのために、製造工程の煩雑さを招いていた。
【０００４】
【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成〉本発明に係る製造方法は、半導体基板上にマト
リックス状に配置されそれぞれが浮遊ゲートおよび制御
ゲートを有する複数のメモリ素子と、半導体基板上にメ
モリ素子の選択のために設けられゲートを有する選択ト
ランジスタとを備える半導体記憶装置の製造方法におい
て、半導体基板の活性領域におけるメモリ素子領域部分
および選択トランジスタ領域部分を含む半導体基板上に
浮遊ゲート用導電層、ゲート間絶縁膜層および制御ゲー
ト用導電層をそれぞれ形成すること、制御ゲート用導電
層、ゲート間絶縁層膜および浮遊ゲート用導電層の選択
的エッチングによるワードラインを構成する制御ゲート
のパターニングに関連して、該制御ゲートの選択トラン
ジスタ領域部分近傍において制御ゲート用導電層を貫通
して前記ゲート間絶縁層上に開放する第１のコンタクト
ホールを形成すること、メモリ素子領域部分および選択
トランジスタ領域部分にソース・ドレイン領域を形成す
ること、基板上の表面を層間絶縁膜で覆った後、該層間
絶縁膜を貫通してドレイン領域に開放するドレインコン
タクトホールを形成すると同時に、第１のコンタクトホ
ール部分を経てかつゲート間絶縁層を貫通して浮遊ゲー
ト用導電層に開放する第２のコンタクトホールを形成す
ること、ドレインコンタクトホールを経てドレイン領域
に接続されるビットラインを形成すると同時に第１およ
び第２のコンタクトホールを経て浮遊ゲート用導電層と
制御ゲート用導電層とを接続する接続部を形成すること
を含むことを特徴とする（請求項１に対応）。
【０００５】本発明に係る前記製造方法では、浮遊ゲー
ト用導電層と制御ゲート用導電層とを接続する接続部の
ためのコンタクトホールは、制御ゲート用導電層、ゲー
ト間絶縁層膜および浮遊ゲート用導電層の積層構造の形
成後、制御ゲート用導電層を貫通してゲート間絶縁層上
に開放する第１のコンタクトホールと、ゲート間絶縁層
を貫通して浮遊ゲート用導電層に開放する第２のコンタ
クトホールとに分けて形成される。第１のコンタクトホ
ールの形成は、制御ゲートのパターニングに関連して行
われ、また第２のコンタクトの形成は、ドレインコンタ
クトホールの形成に関連して行われることから、第１お
よび第２のコンタクトホールのいずれの形成工程も他の
ホトリソ工程を含む加工工程と同時的に行われる。従っ
て、従来のように、コンタクトホールの形成のみの工程
が付加されることはなく、このコンタクトホールのみの
ための専用マスク、ホトリソ工程およびエッチング工程
を不要とし、製造工程の簡素化を図ることが可能とな
る。
【０００６】また、本発明に係る前記製造方法では、ゲ
ート間絶縁層を貫通するコンタクトホール部分は、ゲー
ト間絶縁膜が制御ゲート用導電層および層間絶縁膜で覆
われ、、これによりこの両層に保護された状態で、第２
のコンタクトホールの一部として形成される。そのた
め、制御ゲート用導電層に、エッチングに対する強い保
護作用が従来のように要求されることはない。このこと
から、制御ゲート用導電層に従来のような多結晶層部分
を含む２層構造を採用することなく、ゲート間絶縁層を
貫通するコンタクトホール部分のエッチングによるメモ
リ素子部分におけるゲート間絶縁層の損傷を確実に防止
することができる。従って、制御用導電層に金属材料か
らなる単層構造を採用することができ、これにより、半
導体記憶装置の構成および製造工程の簡素化を図ること
が可能となる。
【０００７】ビットラインおよび接続部は、容易かつ高
精度での製造を可能とする上で、マスクを用いた金属材
料のスパッタ法により形成することが望ましい（請求項
２に対応）。また、制御ゲート用導電層として、従来に
おけると同様な、不純物が注入された多結晶導電層部分
上に金属導電層部分を積層した２層構造を採用すること
ができる（請求項３に対応）。
【０００８】制御ゲート層および浮遊ゲート層を接続す
るためのコンタクトホールの形成を容易とする上で、第
２のコンタクトホールの上端開口径を第１のコンタクト
ホールの口径よりも大きくし、該第２のコンタクトホー
ルの形成は、金属材料よりも絶縁材料に有効なエッチン
グ液を使用したエッチングにより形成することが望まし
い（請求項４に対応）。また、第１のコンタクトホール
および第２のコンタクトホールは、両ホールの整合性を
高めるために、互いに同軸的に形成することが望ましい
（請求項５に対応）。
【０００９】制御ゲート用導電層が例えば従来のような
２層構造からなり、ゲート間絶縁層に対するエッチング
保護作用が高い場合、制御ゲート用導電層、ゲート間絶
縁層膜および浮遊ゲート用導電層の選択的エッチングに
よりワードラインを構成する制御ゲートをパターニング
すると同時に、第１のコンタクトホールを制御ゲート用
導電層、ゲート間絶縁層および浮遊ゲート用導電層を貫
通して半導体基板上の素子分離領域上に開放するように
形成し、その後、層間絶縁膜で基板表面を覆った後、こ
の層間絶縁膜を貫通してドレイン領域に開放するドレイ
ンコンタクトホールを形成すると同時に、第１のコンタ
クトホール部分を経て前記素子分離領域に開放する第２
のコンタクトホールを形成し、ドレインコンタクトホー
ルを経てドレイン領域に接続されるビットラインを形成
すると同時に第１および第２のコンタクトホールを経て
浮遊ゲート用導電層と制御ゲート用導電層とを接続する
接続部を形成することができる（請求項６に対応）。
【００１０】ワードラインを構成する制御ゲートのパタ
ーニングおよび第１のコンタクトホールの形成を同時的
に行うことにより、一つのマスクパターで制御ゲートお
よび第一のコンタクトホールのパターニングを一括的に
行うことが可能となる。そのため、制御ゲートのパター
ニングおよび第１のコンタクトホールのパターニングの
際のホトリソ工程におけるそれらの位置合わせ誤差を考
慮する必要はなくなり、この誤差許容量を不要とするこ
とができることから、その誤差許容量分のスペースのコ
ンパクト化が可能となる。
【００１１】本発明に係る半導体記憶装置は、半導体基
板上にマトリックス状に配置され、それぞれが浮遊ゲー
トを有しまた列毎にワードラインに接続された制御ゲー
トを有する複数のメモリ素子と、メモリ素子のワードラ
インに接続されたゲートを有し対応するメモリ素子列を
選択するための選択トランジスタとがそれぞれ設けられ
た第１のメモリ群および第２のメモリ群を備える半導体
記憶装置であって、選択トランジスタは、半導体基板に
形成されたソース・ドレイン領域間において該半導体基
板上に絶縁膜を介して浮遊ゲート用導電層、ゲート間絶
縁膜層および制御ゲート用導電層を積層してなりかつ浮
遊ゲート用導電層および制御ゲート用導電層を接続する
接続部を介して接続されたゲートを備え、ワードライン
を共有する両メモリ群の相互に隣接する選択トランジス
タは、浮遊ゲート用導電層および制御ゲート用導電層を
接続する接続部を相互に共有することを特徴とする（請
求項７に対応）。
【００１２】本発明に係る半導体記憶装置では、それぞ
れのメモリ素子群のメモリ素子列を選択する選択トラン
ジスタは、ワードラインを共用する選択トランジスタの
組毎に、それぞれ浮遊ゲート用導電層および制御ゲート
用導電層を接続する接続部を相互に共有することから、
選択トランジスタの数に一致した数の、それぞれが個々
に分離された接続部を形成する必要はない。従って、前
記半導体記憶装置によれば、製造工程の簡素化と共に、
コンパクト化を図ることが可能となる。
【００１３】また、本発明に係る半導体記憶装置は、半
導体基板上にマトリックス状に配置され、浮遊ゲートを
有しまた列毎にワードラインに接続された制御ゲートを
有する複数のメモリ素子と、メモリ素子のワードライン
に接続されたゲートを有し対応するメモリ素子列を選択
するための選択トランジスタとを備え、この選択トラン
ジスタとして、浮遊ゲートおよび制御ゲートを有するト
ランジスタであってその制御ゲートがゲートとしてワー
ドラインに接続され、またその浮遊ゲートが非荷電状態
におかれてたいわゆる浮遊ゲート型ＭＯＳトランジスタ
のような浮遊ゲート型トランジスタを採用したことを特
徴とする。
【００１４】浮遊ゲートが非荷電状態におかれた選択ト
ランジスタは、そのゲートに印加されるゲート電圧の有
無により、ドレイン電流が断続されることから、従来の
選択トランジスタと同様のメモリ素子列選択作用を果た
す。従って、従来のような制御ゲートおよび浮遊ゲート
を短絡させるための接続部等を形成することなく、選択
トランジスタを形成することができることから、半導体
記憶装置の構成および製造工程の簡素化を図ることが可
能となる。
【００１５】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈第１具体例〉図１および図２は、本発明に係る半導体
記憶装置の製造方法の第１具体例の工程を示す断面図で
あるが、この製造方法の説明に先立ち、この製造方法に
よって製造される図３ないし図６に示された半導体記憶
装置について説明する。
【００１６】本発明に係る半導体記憶装置１０は、図３
に示す回路図の例では、４×４に配列された１６個の不
揮発性メモリ素子１１（１１ａ〜１１ｄ）と、図中横方
向に配列された各メモリ列（１１ａ、１１ｂ、１１ｃ、
１１ｄ）に対応して配置された選択トランジスタ１２
（１２ａ〜１２ｄ）とが、マトリックス状に配置されて
いる。各列のメモリ素子１１（１１ａ、１１ｂ、１１
ｃ、１１ｄ）の制御ゲートｇ１および各列に対応する選
択トランジスタ１２（１２ａ、１２ｂ、１２ｃ、１２
ｄ）のゲートｇ２を接続するワードラインＷ１〜Ｗ４
と、各列のメモリ素子１１のソースを接続するソースラ
インＳ（Ｓ１、Ｓ２）とが、図中横方向に伸びる。ま
た、図中縦方向に配列された各行のメモリ素子１１（１
１ａ〜１１ｄ）のドレインを接続するビットラインＢ１
〜Ｂ４および選択トランジスタ１２のドレインを接続す
るビットラインＢ５とが、図中縦方向に伸びる。
【００１７】このメモリ回路では、例えばワードライン
Ｗ１およびビットラインＢ１に読取り信号が入力される
と、Ｂ１、Ｗ１の交差点に位置する図中最左上に位置す
るメモリ素子１１ａの浮遊ゲートｇ３の荷電状態に応じ
て、ソースラインＳ２に流れる電流が変化する。すなわ
ち、浮遊ゲートｇ３に電荷が蓄えられていれば、基本的
には、ソースラインＳ１に電流は流れず、浮遊ゲートｇ
３に電荷が蓄えられていなければ、基本的には、ソース
ラインＳ１に電流は流れない。従って、このときのソー
スラインＳ１の電流の有無を検出することにより、該当
するメモリ素子１１の記憶内容を読み出すことができ
る。
【００１８】このソースラインＳ１の電流の読み出し時
に、ワードラインＷ１に接続された選択トランジスタ１
２ａのみがソースドレインの導通状態におかれ、他の選
択トランジスタ１２ｂ〜１２ｄは、非導通状態におかれ
る。そのため、選択トランジスタ１２ａに対応する列の
メモリ素子１１ａが選択的にビットラインＢ５に導通状
態におかれることとなり、他の列のメモリ素子１１ｂ〜
１１ｄにたとえ暗電流が流れても、この暗電流のソース
ラインＳ１への流入を防止できることから、この暗電流
による読取り誤りを確実に防止できる。
【００１９】このメモリ回路における各メモリ素子１１
への情報の書き込みおよび一括消去は、従来におけると
同様に、浮遊ゲートｇ３への電荷の注入あるいは浮遊ゲ
ートｇ３からの電荷の一括放出により行うことができ、
その詳細は省略する。
【００２０】図４は、図３に示した回路図を具体化した
半導体記憶装置１０の平面図である。半導体記憶装置１
０では、例えばｐ型半導体基板１３上にビットラインＢ
１〜Ｂ５およびワードラインＷ１〜Ｗ４が直交して配置
されている。図示しないが、ワードラインＷ１およびＷ
３の下方における半導体基板１３内には、ソースライン
Ｓ１およびＳ２がそれぞれ伸びる。
【００２１】図４に示された線Ｖ−Ｖに沿って得られた
図５に示されているように、ビット線Ｂ（Ｂ１〜Ｂ４）
の下方には、それぞれメモリ素子１１（１１ａ〜１１
ｄ）が形成されている。図５には符号１１ｃで示された
各メモリ素子１１は、半導体基板１３に間隔をおいて形
成されたｎ型ソース領域１４およびｎ型ドレイン領域１
５を備え、両領域間１４および１５の半導体基板１３上
方には、ゲート絶縁膜１６* およびゲート間絶縁膜１７
をそれぞれ介して積層された浮遊ゲート用導電層１８か
らなる浮遊ゲートｇ３および制御ゲート用導電層１９か
らなる制御ゲートｇ１が設けられている。
【００２２】各ビット線Ｂ１〜Ｂ４は、対応する行の各
メモリ素子１１のドレイン領域１５に開放するドレイン
コンタクトホール２０を経て、それぞれのドレイン領域
１５に接続されている。また、各列のメモリ素子１１
ａ、１１ｂ、１１ｃ、１１ｄのソース領域１４は、図示
しないが従来におけると同様、隣接して伸びるソースラ
インＳ１、Ｓ２に接続されている。
【００２３】また、図４に示された線VI−VIに沿って得
られた図６に示されているように、ビット線Ｂ５の下方
には、各メモリ素子１１の列に対応して、選択トランジ
スタ１２（１２ａ〜１２ｄ）が形成されている。図６に
は符号１２ｃで示された各選択トランジスタ１２は、メ
モリ素子１１におけると同様、半導体基板１３に間隔を
おいて形成されたｎ型ソース領域１４およびｎ型ドレイ
ン領域１５を備え、両領域間１４および１５の半導体基
板１３上方には、ゲート絶縁膜１６およびゲート間絶縁
膜１７をそれぞれ介して積層された浮遊ゲート用導電層
１８および制御ゲート用導電層１９が積層されている。
【００２４】選択トランジスタ１２では、浮遊ゲート用
導電層１８からなるゲートｇ３および制御ゲート用導電
層１９からなるゲートｇ１が接続部２１を介して相互に
接続されており、両ゲートｇ１およびｇ３の電気的な一
体化により、選択トランジスタ１２のゲートｇ２が構成
されている。ビット線Ｂ５は、各選択トランジスタ１２
のドレイン領域１５に開放するドレインコンタクトホー
ル２０を経て、それぞれのドレイン領域１５に接続され
ている。また、各列のメモリ素子１１ａ、１１ｂ、１１
ｃ、１１ｄのソース領域１４は、他のビット線Ｂ１〜Ｂ
４におけると同様に、隣接して伸びるソースラインＳ
１、Ｓ２に接続されている。
【００２５】前記した半導体記憶装置１０は、メモリ素
子１１がＭＯＳ型不揮発性メモリ素子からなる従来よく
知られた不揮発性フラッシュメモリ記憶装置であり、本
発明係る半導体記憶装置の製造方法を前記半導体記憶装
置１０の製造に沿って以下に説明する。
【００２６】図１および図２に示す縦断面図は、図４に
示された線Ｉ−Ｉに沿って得られる断面を表す。半導体
基板１３は、例えばｐ型シリコン半導体基板からなる。
この半導体基板１３に、図１（ａ）に示されているよう
に、例えば従来よく知られたＬＯＣＯＳ法により、メモ
リ素子１１を形成するためのメモリ素子領域部分および
選択トランジスタ１２を形成するための選択トランジス
タ領域部分が、素子分離領域２２により区画される。そ
の後、選択トランジスタ領域部分には、選択トランジス
タ１２のための例えば５００Ａ゜の厚さ寸法を有するゲ
ート絶縁膜１６が形成され、メモリ素子領域部分には、
メモリ素子１１のゲート絶縁膜となる例えば１００Ａ゜
の厚さ寸法を有するゲート絶縁膜１６* が形成される。
両絶縁膜１６および１６* は、それぞれ例えば水蒸気雰
囲気下で半導体基板１３を加熱処理することにより、形
成することができる。
【００２７】半導体基板１３上のゲート絶縁膜１６、１
６* および素子分離領域２２上には、これらを覆うよう
に、浮遊ゲート用導電層１８が形成される。浮遊ゲート
用導電層１８は、例えば多結晶シリコンを１０００Ａ゜
の厚さ寸法に堆積した後、例えばリンのような不純物を
１０15イオン／ｃｍ2 の濃度でこの多結晶シリコン層に
イオン注入することにより、形成することができる。浮
遊ゲート用導電層１８は、メモリ素子１１用浮遊ゲート
部分（ｇ３）と、選択トランジスタ１２用ゲート部分
（ｇ２）とに区画するためのパターニングを受け、これ
により、両ゲート部分（ｇ２およびｇ３）が間隙２３に
より電気的に相互に遮断される。
【００２８】間隙２３を埋め込むように、浮遊ゲート用
導電層１８の全面を覆って、例えば熱酸化による厚さ２
００Ａ゜のゲート間絶縁膜１７が形成される。このゲー
ト間絶縁膜１７上には、例えば多結晶シリコンを１００
０Ａ゜の厚さ寸法に堆積した後、例えばリンのような不
純物を熱拡散することにより、制御ゲート用導電層１９
のための、多結晶シリコンからなり、不純物濃度が約１
０20イオン／ｃｍ2 の下層部分１９ａが形成される。
【００２９】図１（ｂ）に示されているように、下層部
分１９ａ上に、この下層部分１９ａを覆うように上層部
分１９ｂが形成される。上層部分１９ｂは、例えばタン
グステンのような高融点金属材料を、スパッタ法を用い
て下層部分１９ａ上に例えば１０００Ａ゜の厚さ寸法に
堆積させることにより、形成される。
【００３０】図示の例では、前記したように、多結晶シ
リコンからなる下層部分１９ａおよび金属材料からなる
下層部分１９ａとを備える２層構造の制御ゲート用導電
層１９が採用されている。下層部分１９ａおよび上層部
分１９ｂは、それぞれ材質を相互に異にする多結晶シリ
コンおよび金属からなる。従って、２層構造を備える制
御ゲート用導電層１９は、それぞれの層部分の材質に応
じて、エッチング液の種類に対する異なる耐性を示す。
【００３１】制御ゲート用導電層１９は、その一部によ
ってそれぞれのワードラインＷ１〜Ｗ４を構成すべく、
ホトリソおよびエッチング技術を用いたパターニングを
受ける。このパターニングに際し、図１（ｃ）に示され
ているように、選択トランジスタ１２のためのゲート絶
縁膜１６の近傍部分で、制御ゲート用導電層１９を貫通
してゲート間絶縁膜１７上に開口する第１のコンタクト
ホール２４が選択エッチングにより、形成される。この
第１のコンタクトホール２４は、ゲート間絶縁膜１７を
貫通することはなく、またメモリ素子１１および選択ト
ランジスタ１２の各領域部分でゲート間絶縁膜１７は制
御ゲート用導電層１９により確実に覆われていることか
ら、両領域部分でゲート間絶縁膜１７が損傷を受けるこ
とはない。
【００３２】この第１のコンタクトホール２４の形成と
同時に、制御ゲート用導電層１９が半導体基板１３内に
あるようにエッチング処理により、フレミングを受け
る。この制御ゲート用導電層１９のフレミング後、制御
ゲート用導電層１９は、パターニング処理を受ける。こ
のパターニングにより、メモリ素子１１の領域部分で
は、制御ゲート用導電層１９からなるメモリ素子１１の
制御ゲートｇ１および浮遊ゲート用導電層１８からなる
下方の浮遊ゲートｇ３を含む積層構造部分が残される。
また、選択トランジスタ１２の領域部分では、浮遊ゲー
ト用導電層１８からなる選択トランジスタ１２のための
ゲートｇ２および制御ゲート用導電層１９からなるゲー
トｇ２を含む積層構造部分が残される。従って、制御ゲ
ート用導電層１９、ゲート間絶縁膜１７および浮遊ゲー
ト用導電層１８の各不要部分が除去される。
【００３３】このように、ワードラインＷ１〜Ｗ４を形
成するためのパターニングに関連して、すなわち制御ゲ
ート用導電層１９のフレミングと同時に、第１のコンタ
クトホール２４が形成されることから、この第１のコン
タクトホール２４の形成のための格別なホトリソ工程お
よびエッチング工程を付加することなく、第１のコンタ
クトホール２４を形成することができる。また、制御ゲ
ート用導電層１９によりエッチングによるゲート間絶縁
膜１７への損傷が確実に防止される。
【００３４】第１のコンタクトホール２４の形成と、制
御ゲート用導電層１９のパターニングによるワードライ
ンＷ１〜Ｗ４の形成とに際し、１つのパターニングマス
クに第１のコンタクトホール２４用マスク部分および各
ワードライン用マスク部分を備えるマスクを用いること
ができる。このマスクを用いることにより、第１のコン
タクトホール２４と、ワードラインＷ１〜Ｗ４との一括
的なパターニング処理を同時に行うことができることが
できる。これにより、ホトリソ工程でのワードラインお
よび第１のコンタクトホールの位置合わせ誤差の許容量
を考慮することなく、この誤差許容量を不要とすること
ができる。従って、スペース上のコンパクト化を図る上
で、１つのマスクパターンを用いて第１のコンタクトホ
ールおよびワードラインを一括的なパターニング処理に
より形成することが望ましい。
【００３５】ワードラインＷ１〜Ｗ４の形成後、これを
マスクとして、例えばヒ素のような不純物が、例えば６
０ｋｅＶの加速エネルギーで１０15イオン／ｃｍ2 の不
純物濃度となるように、半導体基板１３の所定領域に注
入される。このイオン注入により、メモリ素子１１およ
び選択トランジスタ１２の各ソース領域１４およびドレ
イン領域１５が形成される。
【００３６】次に、図２（ｄ）に示されているように、
例えばBPSG膜からなる例えば１００００Ａ゜の厚さ寸法
を有する層間絶縁膜２５が半導体基板１３の全面を覆う
ように形成される。層間絶縁膜２５の形成後、この層間
絶縁膜２５を貫通してメモリ素子１１および選択トラン
ジスタ１２の各ドレイン領域１５に開放するドレインコ
ンタクトホール２０（図４〜図６参照）が形成され、ま
たこのドレインコンタクトホール２０の形成と同時に、
図２（ｅ）に示されているように、第１のコンタクトホ
ール２４を経て層間絶縁膜２５およびゲート間絶縁膜１
７を貫通し、浮遊ゲート用導電層１８に開放する第２の
コンタクトホール２６が形成される。
【００３７】ドレインコンタクトホール２０および第２
のコンタクトホール２６の形成は、ホトリソおよびエッ
チング技術を用いておこなわれ、ホトリソ工程において
両ホールのためのマスク部が形成されたマスクを用いる
ことにより、両ホール２０および２６を一括的かつ同時
的に形成することができる。このエッチング処理では、
エッチングを受ける層間絶縁膜２５およびゲート間絶縁
膜１７は、共に絶縁材料からなることから、この絶縁材
料に優れたエッチング効果を発揮するエッチング液が使
用される。
【００３８】第１のコンタクトホール２４を経て浮遊ゲ
ート用導電層１８上に開放する第２のコンタクトホール
２６を形成した後、図２（ｆ）に示されているように、
例えば金属材料を用いたスパッタ法により、ビットライ
ンＢ１〜Ｂ５が形成されると同時に、第２のコンタクト
ホール２６内に伸びる接続部２１が形成される。各ビッ
トラインＢ１〜Ｂ５は、それぞれのドレインコンタクト
ホール２０内に伸びて対応するドレイン領域１５に接続
される（図４〜図６参照）。また、第２のコンタクトホ
ール２６内に伸びる接続部２１は、制御ゲート用導電層
１９および浮遊ゲート用導電層１８を接続する。
【００３９】この接続部２１の接続作用により、選択ト
ランジスタ１２における浮遊ゲート用導電層１８および
制御ゲート用導電層１９は電気的に一体となり、従来に
おけると同様な選択トランジスタとして機能する。
【００４０】第１具体例によれば、第１のコンタクトホ
ール２４の形成はワードラインＷ１〜Ｗ５を構成するた
めのゲートｇ１、ｇ２およびｇ３のパターニングに関連
して形成され、また第２のコンタクトホール２６の形成
は、ドレインコンタクトホール２０の形成に関連して形
成されることことから、いずれも他のホトリソ工程を含
む加工工程と同時的に行われる。従って、第１および第
２のコンタクトホール２４および２６のみのための専用
マスク、ホトリソ工程およびエッチング工程が不要とな
り、製造工程の簡素化が図られる。また、制御用導電層
に金属材料からなる単層構造を採用することができ、こ
の単層構造の採用により、構成および製造工程の一層の
簡素化が図られる。
【００４１】〈第２具体例〉図７に示されているよう
に、制御ゲート用導電層１９を貫通する第１のコンタク
トホール２４と、層間絶縁膜２５およびゲート間絶縁膜
１７を貫通する第２のコンタクトホール２６とを同軸的
に形成し、かつ第２のコンタクトホール２６の上端開放
部２６ａの口径Ａを第１のコンタクトホール２４の口径
Ｂよりも大きくすることが望ましい。
【００４２】第２のコンタクトホール２６の上端開口径
Ａを第１のコンタクトホール２４の口径Ｂよりも大きく
設定することにより、第２のコンタクトホール２６の形
成のためのマスク配置の位置合わせに０．２μｍ級を越
える誤差マージンを確保することができる。また、両コ
ンタクトホール２４および２６を同軸的に配置すること
により、両コンタクトホール２４および２６の整合性を
高めることができ、選択トランジスタ１２の浮遊ゲート
用導電層１８と制御ゲート用導電層１９とを一層確実に
接続することができる。
【００４３】〈第３具体例〉第１および第２具体例で
は、第１のコンタクトホール２４によってゲート間絶縁
膜１７を貫通させることなく、このゲート間絶縁膜１７
を第２のコンタクトホール２６によって貫通させる例を
示した。これらに代えて、図８に示すように、第１のコ
ンタクトホール２４をゲート間絶縁膜１７を貫通して形
成し、素子分離領域２２上に開放させることができる。
【００４４】図８（ａ）に示されているように、制御ゲ
ート用導電層１９がゲート間絶縁膜１７に対するエッチ
ング保護作用に優れた２層構造（１９ａおよび１９ｂ）
を有する場合、第１のコンタクトホール２４をゲート間
絶縁膜１７および浮遊ゲート用導電層１８を貫通させて
素子分離領域２２上に開放させて形成することができ
る。また、この第１のコンタクトホール２４の形成と同
時に、制御ゲート用導電層１９のパターニングによるワ
ードラインＷ１〜Ｗ４の形成が行われる。このワードラ
インＷ１〜Ｗ４の形成後、第１具体例におけると同様
に、メモリ素子１１および選択トランジスタ１２の各ソ
ース領域１４およびドレイン領域１５が形成される。
【００４５】さらに、図８（ｂ）に示されているよう
に、第１具体例におけると同様に、層間絶縁膜２５が形
成され、この層間絶縁膜２５に第１のコンタクトホール
２４を経て素子分離領域２２上に開放する第２のコンタ
クトホール２６が形成される。また、図示しないが、第
２のコンタクトホール２６と同時に、ドレインコンタク
トホール２０が形成され、これら両ホール２０および２
６に関連して前記したと同様なビットラインＢ１〜Ｂ５
および接続部２１が形成される。
【００４６】第３具体例では、１つのパターニングマス
クに第１のコンタクトホール２４用マスク部分および各
ワードライン用マスク部分を備えるマスクを用いること
ができる。このマスクを用いることにより、第１のコン
タクトホール２４と、ワードラインＷ１〜Ｗ４との一括
的なパターニング処理を同時に行うことができることが
できる。これにより、ホトリソ工程でのワードラインお
よび第１のコンタクトホールの位置合わせ誤差の許容量
を考慮することなく、この誤差許容量を不要とすること
ができ、スペース上、半導体記憶装置１０のコンパクト
化を図ることができる。
【００４７】〈第４具体例〉第１〜３具体例では、メモ
リ素子１１の各列（１１ａ〜１１ｄ）に１つの選択トラ
ンジスタ１２が設けられた半導体記憶装置１０について
説明したが、第４具体例では、各列に２つの選択トラン
ジスタ１２が設けられている。
【００４８】図９に示される半導体記憶装置１０では、
３本のビットラインＢ１〜Ｂ３下にそれぞれ前記したと
同様なメモリ素子１１が配列され、接続部２１の配列を
対象軸線として、その両側に形成されたビットラインＢ
５およびＢ５下にそれぞれ対称的に選択トランジスタ１
２が配列されている。
【００４９】図１０は、図９に示された線Ｘ−Ｘに沿っ
て得られた断面図であり、図１０には、前記したと同様
な機能部分には、図１〜図８に示したと同様の参照符号
が付されている。図１０に示されているように、第４具
体例では、１つの素子分離領域２２を挟んでその両側
に、それぞれ選択トランジスタ１２のためのゲート絶縁
膜１６が形成されている。図１０では現れないが、各ゲ
ート絶縁膜１６上には、それぞれ前記したと同様な選択
トランジスタ１２が素子分離領域２２を間にして対をな
して配置されている。
【００５０】対をなす選択トランジスタ１２の浮遊ゲー
ト用導電層１８および制御ゲート用導電層１９は、両選
択トランジスタ１２間に形成された接続部２１を介し
て、相互に接続されている。これにより、両選択トラン
ジスタ１２の両導電層１８および１９は、一体的に接続
されたゲートｇ２として機能する。接続部２１の一方に
位置する選択トランジスタ１２は、その一側に位置する
ビットラインＢ１およびＢ２下に配置されたメモリ素子
１１の選択作用をなし、他方に位置する選択トランジス
タ１２は他側に位置するビットラインＢ３下に配置され
たメモリ素子１１の選択作用をなす。
【００５１】第４具体例では、１つの接続部２１がその
両側に配置された対をなす選択トランジスタ１２で共用
されていることから、半導体記憶装置１０の構成、およ
び製造工程の簡素化を図ることができる上、さらに半導
体記憶装置１０の集積度を高める上で極めて有利であ
る。
【００５２】〈第５具体例〉前記した第１〜第４の具体
例では、いずれも選択トランジスタ１２における浮遊ゲ
ート用導電層１８および制御ゲート用導電層１９を電気
的に接続し、これをゲートとするＭＯＳトランジスタで
選択トランジスタ１２を構成した。これに代えて、図１
１に示されているように、選択トランジスタ１２を、浮
遊ゲート用導電層１８および制御ゲート用導電層１９を
接続することなく、メモリ素子１１におけると同様な浮
遊ゲート用導電層１８からなる浮遊ゲートｇ３および制
御ゲート用導電層１９からなる制御ゲートｇ１を有する
ＭＯＳ型トランジスタで構成することができる。
【００５３】選択トランジスタ１２を構成する浮遊ゲー
トｇ３は、例えば紫外線の照射により、電荷を放出させ
て非荷電状態におかれている。従って、前記したと同様
なワードラインＷ１〜Ｗ４に一体的に接続された制御ゲ
ート用導電層１９からなる制御ゲートｇ１に電圧が印加
されると、浮遊ゲートｇ３が非電状態におかれているこ
とから、選択トランジスタ１２のソース領域１４および
ドレイン領域１５間にチャンネルが構成され、選択トラ
ンジスタ１２が導通状態になる。また、制御ゲートｇ１
への印加電圧が解除されると、選択トランジスタ１２の
ソース領域１４およびドレイン領域１５間のチャンネル
が消滅することから、選択トランジスタ１２が非導通状
態になる。
【００５４】従って、選択トランジスタ１２は、第１な
いし第４具体例に示したような接続部２１を形成するこ
となく、これらの具体例における選択トランジスタ１２
と同様な作用を果たす。このことから、選択トランジス
タ１２の接続部２１を不要と、また接続部２１の形成に
関する一切の工程を不要とすることができることから、
従来に比較して極めて単純なかつコンパクトな構成によ
り、半導体記憶装置を実現することができ、また極めて
安価に半導体記憶装置を製造することが可能となる。
【００５５】本発明に係る半導体記憶装置のメモリ素子
および選択トランジスタの配列は、図示の例に限らず、
適宜変更することができる。また、製造工程で説明した
各数値および材料は、一例に過ぎず、これらは適宜選択
することができる。
【００５６】
【発明の効果】請求項１に記載の本発明に係る半導体記
憶装置の製造方法によれば、前記したように、第１およ
び第２のコンタクトホールの形成は、いずれも他のホト
リソ工程を含む加工工程と同時的に行われることから、
このコンタクトホールのみのための専用マスク、ホトリ
ソ工程およびエッチング工程を不要とし、製造工程の簡
素化を図ることが可能となる。また、制御用導電層に金
属材料からなる単層構造を採用することができ、この単
層構造の採用により、半導体記憶装置の構成および製造
工程の一層の簡素化を図ることが可能となる。
【００５７】また、請求項６に記載の本発明に係る半導
体記憶装置の製造方法によれば、前記したように、さら
に、一つのマスクパターで制御ゲートおよび第一のコン
タクトホールのパターニングを一括的に行うことによ
り、制御ゲートのパターニングおよび第１のコンタクト
ホールのパターニングの際のホトリソ工程におけるそれ
らの位置合わせ誤差を考慮する必要はなくなり、この誤
差許容量を不要とすることができることから、その誤差
許容量分のスペースのコンパクト化が可能となる。
【００５８】また、請求項７に記載の本発明に係る半導
体記憶装置によれば、前記したように、選択トランジス
タは、ワードラインを共用する選択トランジスタの組毎
に、それぞれ浮遊ゲート用導電層および制御ゲート用導
電層を接続する接続部を相互に共有することから、選択
トランジスタの数に一致した数の、それぞれが個々に分
離された接続部を形成する必要はなく、これにより接続
部の個数を半減させることができることから、製造工程
の簡素化と共に、半導体記憶装置のコンパクト化を図る
ことができる。
【００５９】また、請求項８に記載の本発明に係る半導
体記憶装置によれば、前記したように、浮遊ゲートが非
荷電状態におかれた選択トランジスタによって、従来の
選択トランジスタと同様な作用を得ることができること
から、制御ゲートおよび浮遊ゲートを短絡させるための
接続部等を形成することなく、選択トランジスタを形成
することができ、これにより、半導体記憶装置の構成お
よびその製造工程の簡素化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の製造方法の第１
具体例の工程を示す断面図（その１）である。
【図２】本発明に係る半導体記憶装置の製造方法の第１
具体例の工程を示す断面図（その２）である。
【図３】本発明に係る半導体記憶装置の回路図である。
【図４】本発明に係る半導体記憶装置の平面図である。
【図５】図４に示された線Ｖ−Ｖに沿って得られた断面
図である。
【図６】図４に示された線VI−VIに沿って得られた断面
図である。
【図７】本発明に係る半導体記憶装置の製造方法の第２
具体例の工程を示す断面図である。
【図８】本発明に係る半導体記憶装置の製造方法の第３
具体例の工程を示す断面図である。
【図９】本発明に係る半導体記憶装置の他の具体例を示
す平面図である。
【図１０】図９に示された線Ｘ−Ｘに沿って得られた断
面図である。
【図１１】本発明に係る半導体記憶装置のさらに他の具
体例を示す断面図である。
【符号の説明】
１０ 半導体記憶装置 １１ メモリ素子 １２ 選択トランジスタ １３ 半導体基板 １４ ソース領域 １５ ドレイン領域 １６、１６* ゲート絶縁膜 １７ ゲート間絶縁膜 １８ 浮遊ゲート用導電層 １９ 制御ゲート用導電層 ２０ ドレインコンタクトホール ２１ 接続部 ２２ 素子分離領域 ２４ 第１のコンタクトホール ２５ 層間絶縁膜 ２６ 第２のコンタクトホール ｇ１、ｇ２、ｇ３ ゲート

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にマトリックス状に配置さ
    れそれぞれが浮遊ゲートおよび制御ゲートを有する複数
    のメモリ素子と、前記半導体基板上に前記メモリ素子の
    選択のために設けられゲートを有する選択トランジスタ
    とを備える半導体記憶装置の製造方法であって、 半導体基板の活性領域におけるメモリ素子領域部分およ
    び選択トランジスタ領域部分を含む半導体基板上に浮遊
    ゲート用導電層、ゲート間絶縁膜層および制御ゲート用
    導電層をそれぞれ形成すること、 前記制御ゲート用導電層、ゲート間絶縁層膜および浮遊
    ゲート用導電層の選択的エッチングによるワードライン
    を構成する制御ゲートのパターニングに関連して、該制
    御ゲートの前記選択トランジスタ領域部分近傍において
    前記制御ゲート用導電層を貫通して前記ゲート間絶縁層
    上に開放する第１のコンタクトホールを形成すること、 前記メモリ素子領域部分および選択トランジスタ領域部
    分にソース・ドレイン領域を形成すること、 前記基板上の表面を層間絶縁膜で覆った後、該層間絶縁
    膜を貫通して前記ドレイン領域に開放するドレインコン
    タクトホールを形成すると同時に、前記第１のコンタク
    トホール部分を経てかつ前記ゲート間絶縁層を貫通して
    前記浮遊ゲート用導電層に開放する第２のコンタクトホ
    ールを形成すること、 前記ドレインコンタクトホールを経て前記ドレイン領域
    に接続されるビットラインを形成すると同時に前記第１
    および第２のコンタクトホールを経て前記浮遊ゲート用
    導電層と前記制御ゲート用導電層とを接続する接続部を
    形成することを含む、半導体記憶装置の製造方法。
  2. 【請求項２】 前記ビットラインおよび前記接続部は、
    マスクを用いた金属材料のスパッタ法により形成される
    ことを特徴とする請求項１記載の、半導体記憶装置の製
    造方法。
  3. 【請求項３】 前記制御ゲート用導電層は、不純物が注
    入された多結晶導電層部分上に金属導電層部分を積層し
    て形成される２層構造を有する請求項１記載の、半導体
    記憶装置の製造方法。
  4. 【請求項４】 前記第２のコンタクトホールの上端開口
    径は、前記第１のコンタクトホールの口径よりも大き
    く、該第２のコンタクトホールは、金属材料よりも絶縁
    材料に有効なエッチング液を使用したエッチングにより
    形成されることを特徴とする請求項１記載の、半導体記
    憶装置の製造方法。
  5. 【請求項５】 前記第１のコンタクトホールおよび前記
    第２のコンタクトホールは互いに同軸的に形成される請
    求項１記載の、半導体記憶装置の製造方法。
  6. 【請求項６】 半導体基板上にマトリックス状に配置さ
    れそれぞれが浮遊ゲートおよび制御ゲートを有する複数
    のメモリ素子と、前記半導体基板上に前記メモリ素子の
    選択のために設けられゲートを有する選択トランジスタ
    とを備える半導体記憶装置の製造方法であって、 半導体基板の素子分離領域により区画された活性領域に
    おけるメモリ素子領域部分および選択トランジスタ領域
    部分を含む半導体基板上に浮遊ゲート用導電層、ゲート
    間絶縁膜層および制御ゲート用導電層をそれぞれ形成す
    ること、 前記制御ゲート用導電層、ゲート間絶縁層膜および浮遊
    ゲート用導電層の選択的エッチングによりワードライン
    を構成する制御ゲートをパターニングすると同時に、該
    制御ゲートの前記選択トランジスタ領域部分近傍におい
    て前記制御ゲート用導電層、前記ゲート間絶縁層および
    浮遊ゲート用導電層を貫通して前記素子分離領域上に開
    放する第１のコンタクトホールを形成すること、 前記メモリ素子領域部分および選択トランジスタ領域部
    分にソース・ドレイン領域を形成すること、 前記基板上の表面を層間絶縁膜で覆った後、該層間絶縁
    膜を貫通して前記ドレイン領域に開放するドレインコン
    タクトホールを形成すると同時に、前記第１のコンタク
    トホール部分を経て前記素子分離領域に開放する第２の
    コンタクトホールを形成すること、 前記ドレインコンタクトホールを経て前記ドレイン領域
    に接続されるビットラインを形成すると同時に前記第１
    および第２のコンタクトホールを経て前記浮遊ゲート用
    導電層と前記制御ゲート用導電層とを接続する接続部を
    形成することを含む、半導体記憶装置の製造方法。
  7. 【請求項７】 半導体基板上にマトリックス状に配置さ
    れ、それぞれが浮遊ゲートを有しまた列毎にワードライ
    ンに接続された制御ゲートを有する複数のメモリ素子
    と、前記メモリ素子のワードラインに接続されたゲート
    を有し対応する前記メモリ素子列を選択するための選択
    トランジスタとがそれぞれ設けられた第１のメモリ群お
    よび第２のメモリ群を備える半導体記憶装置であって、 前記選択トランジスタは、半導体基板に形成されたソー
    ス・ドレイン領域間において該半導体基板上に絶縁膜を
    介して浮遊ゲート用導電層、ゲート間絶縁膜層および制
    御ゲート用導電層を積層してなりかつ前記浮遊ゲート用
    導電層および制御ゲート用導電層を接続する接続部を介
    して接続されたゲートを備え、前記ワードラインを共有
    する両メモリ群の相互に隣接する前記選択トランジスタ
    は、前記接続部を相互に共有することを特徴とする半導
    体記憶装置。
  8. 【請求項８】 半導体基板上にマトリックス状に配置さ
    れ、浮遊ゲートを有しまた列毎にワードラインに接続さ
    れた制御ゲートを有する複数のメモリ素子と、前記メモ
    リ素子のワードラインに接続されたゲートを有し対応す
    る前記メモリ素子列を選択するための選択トランジスタ
    とを備える半導体記憶装置であって、前記選択トランジ
    スタは浮遊ゲートおよび制御ゲートを有し、前記選択ト
    ランジスタの前記制御ゲートはゲートとして前記ワード
    ラインに接続され、前記選択トランジスタの前記浮遊ゲ
    ートは非荷電状態におかれていることを特徴とする半導
    体記憶装置。
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