JP3684048B2

JP3684048B2 - 半導体装置及びその製造方法

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Publication number: JP3684048B2
Application number: JP27064397A
Authority: JP
Inventors: 康夫佐藤
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1996-09-18
Filing date: 1997-09-17
Publication date: 2005-08-17
Anticipated expiration: 2017-09-17
Also published as: JPH10150172A

Description

【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲートと制御ゲートとの複合ゲート構造を有するメモリセル領域を備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、各種携帯用電子機器や家電製品の多機能化に伴い、１チップマイコンに代表されるロジックＬＳＩに、電荷蓄積層を備え、電源との接続を断っても記憶データが保持される不揮発性半導体メモリを集積する技術の重要度が増している。電荷蓄積層としては、浮遊ゲートや窒化膜及び酸化膜の２層膜（ＮＯ膜）、酸化膜、窒化膜及び酸化膜の３層膜（ＯＮＯ膜）等が用いられており、浮遊ゲートをもつ代表的な不揮発性半導体メモリとしてはＥＥＰＲＯＭがあり、ＮＯ膜を有する不揮発性半導体メモリはＭＮＯＳトランジスタ、ＯＮＯ膜を有する不揮発性半導体メモリはＭＯＮＯＳトランジスタと称されている。
【０００３】
また、不揮発性半導体メモリについては、３値以上の所定多値データのうちの１つが記憶される多値メモリ化が進められており、多値型のＥＥＰＲＯＭやＭＮＯＳトランジスタの一例については特開平８−２３５８８６号公報に記載されている。
【０００４】
【発明が解決しようとする課題】
ところで、ＥＥＰＲＯＭ等におけるメモリセル構造は、浮遊ゲートと制御ゲート（ワードライン）を備え、この制御ゲートの上に層間絶縁膜を介してビットラインが形成された構造のものが一般的である。
【０００５】
しかしながら、近時における半導体装置の微細化及び高集積化の進行に伴い、ビットラインとドレイン拡散層との間にコンタクトをとるために形成するコンタクト孔の孔径も微細化させる必要がある。この場合、このコンタクト孔はその高さに比して孔径の割合が小さくなってアスペクト比が増大する。したがって、このコンタクト孔を形成する際にその位置要求精度がより厳しくなるという問題が生じる。この位置要求精度を緩和するには、このコンタクト孔のアスペクト比をできるだけ小さくする工夫が必要となる。
【０００６】
そこで、例えば、ワードラインとビットラインとが同一材料を用いて同時に形成された不揮発性半導体メモリが特開平２−２８３７９号公報に開示されている。この不揮発性半導体メモリにおいては、ワードラインとビットラインとが交差することなく両者が並列して実質的に単層構造に形成される。したがって、ビットコンタクトをとるために形成するコンタクト孔の深さを小さい値、ここではその深さを半導体基板の表面に形成された単層の層間絶縁膜の膜厚と略等しい値とすることができる。
【０００７】
ところが、上述の不揮発性半導体メモリには、以下に示すような問題がある。すなわち、ワードラインとビットラインとを交差させることなく並列形成した場合、この不揮発性半導体メモリの動作時において、１本のビットラインの下に存する各コンタクト孔を通じて、このビットラインと電気的に接続された複数のトランジスタが同時に選択されてしまうことになる。したがって、メモリセルアレーの構成上、この不揮発性半導体メモリを正常に作動させることは不可能である。
【０００８】
さらに、仮に何らかの方法で上述の問題を回避することができたとしても、この不揮発性半導体メモリにおいては、メモリセルアレーの周辺部にデコーダを配設することができないという問題も生じる。
【０００９】
そこで、本発明の目的は、ワードラインとビットラインとが交差するように形成されて正常な作動を可能とし、しかもビットラインがワードラインの下に形成されてビットコンタクトを容易且つ確実にとることを可能として更なる微細化及び高集積化に対応することができる半導体装置を提供することである。
【００１０】
また、本発明の別の目的は、ビットコンタクトを容易且つ確実にとることを可能として更なる微細化及び高集積化に対応することができるとともに、浮遊ゲートと制御ゲートとの複合ゲート構造を有するメモリセル領域を形成する際に、例えばこのメモリセル領域の周辺回路領域に単一ゲート構造のトランジスタを形成する場合、メモリセル領域と周辺回路領域とを比較的整合性良く製造することができる半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上に画定された素子形成領域において前記半導体基板の表面に形成された第１の絶縁膜と、少なくとも前記素子形成領域の前記第１の絶縁膜上にパターン形成された浮遊ゲート電極と、前記素子形成領域の前記半導体基板の表面領域において、前記浮遊ゲート電極の両側に形成された一対の不純物拡散層と、前記浮遊ゲート電極上に、前記浮遊ゲート電極の表面の一部を露出させる第１の開孔が形成された第２の絶縁膜と、少なくとも前記浮遊ゲート電極の露出面を覆う第３の絶縁膜と、前記第１の開孔を埋めるようにパターン形成され、前記浮遊ゲート電極と前記第３の絶縁膜を介して対向して容量結合する対向電極と、前記第２の絶縁膜上の前記対向電極に対応する階層位置に前記対向電極と同一材料で形成され、前記第２の絶縁膜に形成された第２の開孔を通じて一方の前記不純物拡散層と電気的に接続されてなるビットラインと、前記ビットラインを覆うように形成されて前記ビットラインを隣接する前記対向電極から電気的に分離する第４の絶縁膜と、前記第４の絶縁膜上及び前記対向電極上に積層され、前記対向電極と電気的に接続されるとともに、前記ビットラインの上方で当該ビットラインと前記第４の絶縁膜を介して交差するワードラインとを含む。
本発明の半導体装置の一態様では、前記半導体基板上に形成されて前記素子形成領域を画定する素子分離構造を有し、前記浮遊ゲート電極が前記第１の絶縁膜上を含み隣接する２つの前記素子分離構造上にわたる形状に形成されており、前記素子分離構造上において前記浮遊ゲート電極が前記対向電極と前記第３の絶縁膜を介して容量結合するとともに前記ワードラインが前記対向電極と電気的に接続されている。
本発明の半導体装置の一態様では、前記対向電極が、前記第３の絶縁膜を介して前記浮遊ゲート電極を覆うように形成されるとともに、前記素子分離構造上において隣接する２つの前記浮遊ゲート電極と容量結合している。
本発明の半導体装置の一態様では、前記浮遊ゲート電極が、シリコン、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜である。
本発明の半導体装置の一態様では、前記ワードラインが金属膜である。
本発明の半導体装置の一態様では、前記第３の絶縁膜が、窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜である。
本発明の半導体装置は、半導体基板上に画定された素子形成領域において前記半導体基板の表面に形成された第１の絶縁膜と、少なくとも前記素子形成領域の前記第１の絶縁膜の上にパターン形成された浮遊ゲート電極と、前記素子形成領域の前記半導体基板の表面領域において、前記浮遊ゲート電極の両側に形成された一対の不純物拡散層と、前記浮遊ゲート電極上に、前記浮遊ゲート電極の表面の一部を露出させる第１の開孔が形成された第２の絶縁膜と、少なくとも前記浮遊ゲート電極の露出面を覆う第３の絶縁膜と、前記第１の開孔を充填し、前記浮遊ゲート電極と前記第３の絶縁膜を介して対向して容量結合する対向電極と、前記第２の絶縁膜上にパターン形成され、前記第２の絶縁膜に形成された第２の開孔を通じて一方の前記不純物拡散層と電気的に接続されてなるビットラインと、前記ビットラインを覆うように形成されて前記ビットラインを近接する前記対向電極から電気的に分離する第４の絶縁膜と、前記第４の絶縁膜上及び前記対向電極上に積層され、前記対向電極と電気的に接続されるとともに、前記ビットラインの上方で当該ビットラインと前記第４の絶縁膜を介して交差するワードラインとを含む。
本発明の半導体装置の一態様では、前記第２の絶縁膜の表面と前記対向電極の表面とがほぼ同一平面内にある。
本発明の半導体装置の一態様では、前記半導体基板上に形成されて前記素子形成領域を画定する素子分離構造を有し、前記浮遊ゲート電極が前記第１の絶縁膜上を含み隣接する２つの前記素子分離構造上にわたる形状に形成されており、前記素子分離構造上において前記浮遊ゲート電極が前記対向電極と前記第３の絶縁膜を介して容量結合するとともに前記ワードラインが前記対向電極と電気的に接続されている。
本発明の半導体装置の一態様では、前記対向電極が、前記第３の絶縁膜を介して前記浮遊ゲート電極を覆うように形成されるとともに、前記素子分離構造上において隣接する２つの前記浮遊ゲート電極と容量結合している。
本発明の半導体装置の一態様では、前記浮遊ゲート電極が、シリコン、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜である。
本発明の半導体装置の一態様では、前記ワードラインが金属膜である。
本発明の半導体装置の一態様では、前記第３の絶縁膜が、窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜である。
本発明の半導体装置の製造方法は、半導体基板上の素子領域に第１の絶縁膜を形成する第１の工程と、少なくとも前記第１の絶縁膜上に浮遊ゲート電極をパターン形成する第２の工程と、前記半導体基板の表面領域に不純物を導入して一対の不純物拡散層を形成する第３の工程と、前記浮遊ゲート電極上に第２の絶縁膜を形成する第４の工程と、前記第２の絶縁膜に、前記浮遊ゲート電極の表面の一部を露出させる第１の開孔を形成するとともに、一方の前記不純物拡散層の表面を露出させる第２の開孔を形成する第５の工程と、少なくとも前記第１の開孔内で露出した前記浮遊ゲート電極上に第３の絶縁膜を形成する第６の工程と、前記第１の開孔内を前記第３の絶縁膜を介して埋め込むとともに、前記第２の開孔内を埋め込む膜厚に、前記第２の絶縁膜上を含む全面に導電膜を形成する第７の工程と、前記導電膜をパターニングし、前記第２の導電膜を前記第１の開孔内を埋め込むように島状に残して、前記浮遊ゲート電極と前記第３の絶縁膜を介して容量結合する対向電極をパターン形成するとともに、前記導電膜を前記第２の開孔内を埋め込むように前記第２の絶縁膜上に帯状に残して、一方の前記不純物拡散層と電気的に接続されるビットラインをパターン形成する第８の工程と、前記ビットラインを覆い、前記対向電極を露出させるように、第４の絶縁膜をパターン形成する第９の工程と、前記対向電極上及び前記第４の絶縁膜上に、前記対向電極と電気的に接続するとともに、前記ビットラインの上方で当該ビットラインと前記第４の絶縁膜を介して交差するワードラインをパターン形成する第１０の工程とを含む。
本発明の半導体装置の製造方法の一態様では、前記第２の工程において、前記浮遊ゲート電極を、前記第１の絶縁膜上を含み隣接する２つの素子分離構造上にわたる形状に形成する。
本発明の半導体装置の製造方法の一態様では、前記第５の工程において、前記第１の開孔を前記素子分離構造上で隣接する２つの前記浮遊ゲート電極の各端部を露出させるように形成する。
本発明の半導体装置の製造方法の一態様では、前記素子領域とともにトランジスタを備える前記素子領域の周辺回路領域を形成するに際して、前記第４の工程において、前記素子領域側に前記第２の絶縁膜を形成する際に、前記周辺回路領域側には、前記トランジスタの構成要素であるゲート配線を覆うように前記第２の絶縁膜を形成し、前記第５の工程において、前記素子領域側の前記第２の絶縁膜に前記第１及び第２の開孔を形成する際に、前記周辺回路領域側には、前記トランジスタの構成要素である一対の不純物拡散層が形成された前記半導体基板の表面の一部を露出させるように前記第２の絶縁膜に第３の開孔を形成し、前記第７の工程において、前記素子領域に前記導電膜を形成する際に、前記周辺回路領域側には、前記第２の絶縁膜に形成された前記第３の開孔内を含む全面に前記導電膜を形成し、前記第８の工程において、前記素子領域に前記導電膜をパターニングする際に、前記周辺回路領域側には、前記第２の絶縁膜上に形成された前記導電膜を、第３の開孔内に充填するとともに前記第２の絶縁膜上に延在する形状に残す。
本発明の半導体装置の製造方法の一態様では、前記浮遊ゲート電極が、シリコン、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜である。
本発明の半導体装置の製造方法の一態様では、前記ワードラインが金属膜である。
本発明の半導体装置の製造方法の一態様では、前記第３の絶縁膜が、窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜である。
本発明の半導体装置の製造方法は、半導体基板上の素子領域に第１の絶縁膜を形成する第１の工程と、少なくとも前記第１の絶縁膜上に浮遊ゲート電極をパターン形成する第２の工程と、前記半導体基板の表面領域に不純物を導入して一対の不純物拡散層を形成する第３の工程と、前記浮遊ゲート電極上に第２の絶縁膜を形成する第４の工程と、前記第２の絶縁膜に、前記浮遊ゲート電極の表面の一部を露出させる第１の開孔を形成するとともに、一方の前記不純物拡散層の表面を露出させる第２の開孔を形成する第５の工程と、少なくとも前記第１の開孔内で露出した前記第１の導電膜上に第３の絶縁膜を形成する第６の工程と、前記第１の開孔内を前記第３の絶縁膜を介して埋め込むとともに、前記第２の開孔内を埋め込む膜厚に、前記第２の絶縁膜上を含む全面に導電膜を形成する第７の工程と、前記第２の絶縁膜をストッパーとして前記第２の絶縁膜上の前記導電膜を除去することにより、前記第１の開孔内を前記第３の絶縁膜を介して充填し、前記浮遊ゲート電極と前記第３の絶縁膜を介して容量結合する島状の対向電極を形成するとともに、前記第２の開孔内を充填するコンタクトプラグを形成する第８の工程と、前記第２の絶縁膜上で前記コンタクトプラグを介して方の前記不純物拡散層と電気的に接続されるビットラインをパターン形成する第９の工程と、前記ビットラインを覆い、前記対向電極を露出させるように、第４の絶縁膜をパターン形成する第１０の工程と、前記対向電極上及び前記第４の絶縁膜上に、前記対向電極と電気的に接続するとともに、前記ビットラインの上方で当該ビットラインと前記第４の絶縁膜を介して交差するワードラインをパターン形成する第１１の工程とを含む。
本発明の半導体装置の製造方法の一態様では、前記第２の工程において、前記浮遊ゲート電極を、前記第１の絶縁膜上を含み隣接する２つの素子分離構造上にわたる形状に形成する。
本発明の半導体装置の製造方法の一態様では、前記第５の工程において、前記第１の開孔を前記素子分離構造上で隣接する２つの前記第１の導電膜の各端部を露出させるように形成する。
本発明の半導体装置の製造方法の一態様では、前記素子領域とともにトランジスタを備える前記素子領域の周辺回路領域を形成するに際して、前記第４の工程において、前記素子領域側に前記第２の絶縁膜を形成する際に、前記周辺回路領域側には、前記トランジスタの構成要素であるゲート配線を覆うように前記第２の絶縁膜を形成し、前記第５の工程において、前記素子領域側の前記第２の絶縁膜に前記第１及び第２の開孔を形成する際に、前記周辺回路領域側には、前記トランジスタの構成要素である一対の不純物拡散層が形成された前記半導体基板の表面の一部を露出させるように前記第２の絶縁膜に第３の開孔を形成し、前記第７の工程において、前記素子領域に前記導電膜を形成する際に、前記周辺回路領域側には、前記第２の絶縁膜に形成された前記第３の開孔内を含む全面に前記導電膜を形成し、前記第８の工程において、前記導電膜を除去する際に、前記周辺回路領域側では、前記第２の絶縁膜上に形成された前記導電膜を除去して、前記導電膜を前記第３の開孔内に充填させて残し、前記第９の工程において、前記ビットラインをパターン形成する際に、前記周辺回路領域側には、前記第３の開孔内に充填された前記導電膜上に配線層をパターン形成する。
本発明の半導体装置の製造方法の一態様では、前記浮遊ゲート電極が、シリコン、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜である。
本発明の半導体装置の製造方法の一態様では、前記ワードラインが金属膜である。
本発明の半導体装置の製造方法の一態様では、前記第３の絶縁膜が、窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜である。
本発明の半導体装置は、半導体基板上に形成されて素子形成領域を画定する素子分離構造が素子分離領域に形成され、前記素子形成領域において、前記半導体基板の上方に島状にパターン形成された浮遊ゲート電極と、前記半導体基板に形成されたソース又はドレインとなる一対の不純物拡散層と、前記浮遊ゲート電極を含む前記半導体基板上に形成された第１の開孔部を有する第１の層間絶縁膜とを備え、前記第１の開孔部の底面の少なくとも一部が、前記一対の不純物拡散層の一方の不純物拡散層の表層となり、前記第１の開孔部内において、前記一方の不純物拡散層と接続されたビットラインを備え、前記素子分離領域において、前記素子形成領域に形成された浮遊ゲート電極が、前記素子分離構造上に跨って延びた延長部を有し、前記素子分離構造上の前記延長部上に形成された第２の開孔部を有する第１の層間絶縁膜を備え、前記第２の開孔部の少なくとも一部が、前記延長部上に形成されており、前記第２の開孔部内において、少なくとも前記第２の開孔部内の前記延長部表面に形成された誘電体膜と、少なくとも前記第１の層間絶縁膜に形成された前記第２の開孔部内で前記誘電体膜を介して前記延長部と対向して形成され、前記延長部と容量結合する制御ゲート電極とを備え、前記ビットライン上、前記第１の層間絶縁膜上に形成された第３の開孔部を有する第２の層間絶縁膜を備え、前記第３の開孔部の少なくとも一部が、前記制御ゲート電極上に形成されており、前記第３の開孔部において、前記制御ゲート電極と接続されたワードラインを備え、前記ワードラインが、前記第２の層間絶縁膜上に延びて形成され、且つ前記第２の層間絶縁膜を介して前記ビットラインと交差する。
本発明の半導体装置の一態様では、前記素子分離構造が、素子分離用のフィールドシールド電極を備えた素子分離構造である
本発明の半導体装置の一態様では、前記素子分離構造が、素子分離用絶縁膜からなる素子分離構造である。
本発明の半導体装置の一態様では、前記第２の開孔部内において、前記制御ゲート電極が、前記誘電体膜を介して前記延長部を覆うように形成されている。
本発明の半導体装置の一態様では、前記浮遊ゲート電極が、シリコン、二酸化ルテニウム、酸化バナジウム及び酸化インジウム、酸化膜と窒化膜を含む積層から選ばれた少なくとも１種から構成された膜である。
本発明の半導体装置の一態様では、前記誘電体膜が、窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜である。
本発明の半導体装置の一態様では、前記誘電体膜が強誘電体膜である。
本発明の半導体装置の一態様では、３値以上の所定多値データのうちの１つが記憶される多値半導体メモリである。
【００７９】
【発明の実施の形態】
以下、本発明のいくつかの具体的な実施形態について、図面を参照しながら詳細に説明する。
【００８０】
−第１の実施形態−
先ず、第１の実施形態について説明する。この第１の実施形態においては、図１及び図２（ａ）〜図２（ｃ）に示すように、半導体装置として、シリコン半導体基板１上に浮遊ゲート電極膜５を備え、複数の浮遊ゲート電極膜５がマトリクス状に配設されてなるＥＥＰＲＯＭについて例示する。このＥＥＰＲＯＭは、そのメモリセル領域の周辺回路領域に例えばＣＭＯＳ回路を備える論理回路が形成されてなるものである。
【００８１】
ここで、図１は、このＥＥＰＲＯＭのメモリセル領域を示す概略平面図であり、図２（ａ）は図１中の一点鎖線Ａ−Ａ’による断面に、図２（ｂ）は図１中の一点鎖線Ｂ−Ｂ’による断面に、図２（ｃ）は図１中の一点鎖線Ｃ−Ｃ’による断面にそれぞれ対応している。
【００８２】
この第１の実施形態によるＥＥＰＲＯＭのメモリセル領域においては、ｐ型のシリコン半導体基板１の表面領域にフィールド酸化膜３が形成されて素子形成領域２が画定されている。この素子形成領域２には、シリコン半導体基板１上に形成されたゲート酸化膜４と、隣接するフィールド酸化膜３の各端部における表面部位を含むゲート酸化膜４上に浮遊ゲート電極膜５とが形成されている。更に、素子形成領域２におけるシリコン半導体基板１の表面領域には、一対の不純物拡散層であるソース拡散層６及びドレイン拡散層７が形成されており、浮遊ゲート電極膜５の一表面部位上に層間絶縁膜８が堆積形成され、この層間絶縁膜８にはドレイン拡散層７に対するコンタクトをとるためのコンタクト孔１０が形成されている。更に、層間絶縁膜８上を含む浮遊ゲート電極膜５上にはＯＮＯ膜９が形成され、ＯＮＯ膜９上における浮遊ゲート電極膜５と対向する部位には対向電極膜１１が形成され、コンタクト孔１０内を充填して層間絶縁膜８上のＯＮＯ膜９の上にはビットラインである第１配線層１２が形成されている。更に、第１配線層１２上には層間絶縁膜１３が堆積形成され、この層間絶縁膜１３を介して第１配線層１２と略直交するとともに対向電極膜１１と電気的に接続されてなるワードラインである第２配線層１４が形成され、この第２配線層１４を含む全面に表面保護膜１５が堆積形成されてメモリセル領域が構成されている。
【００８３】
フィールド酸化膜３は、シリコン半導体基板１に選択的に高温酸化が施されて形成される素子分離構造であり、シリコン半導体基板１の表面領域に島状に形成されてシリコン半導体基板１上における素子形成領域２を画定している。なお、素子分離構造としては、このフィールド酸化膜３の代わりに、シリコン酸化膜上に多結晶シリコン膜よりなるシールドプレート電極が形成され、さらにこのシールドプレート電極を覆うようにシリコン酸化膜が形成されてなる素子分離構造であり、シールドプレート電極の電位を固定することにより各素子形成領域が他の素子形成領域からそれぞれ電気的に分離されるフィールドシールド素子分離構造を形成してもよい。
【００８４】
浮遊ゲート電極膜５は、多結晶シリコン膜からなり、その長手方向が第２配線層１４の下部で第２配線層１４と略平行となるように形成されており、その各端部５ａがフィールド酸化膜３の上に存するようにフィールド酸化膜３上からゲート酸化膜４上を通って隣接するフィールド酸化膜３上まで延在している。各々の浮遊ゲート電極膜５は、フィールド酸化膜３上で互いに電気的に分離されており、１つの浮遊ゲート電極膜５を有して図１中破線で囲まれた単位メモリセルＭが構成される。
【００８５】
一対の不純物拡散層であるソース拡散層６及びドレイン拡散層７は、図２（ｂ）に示すように、素子形成領域２においてシリコン半導体基板１の浮遊ゲート電極膜５の両側にこの浮遊ゲート電極膜５とゲート酸化膜４を介して形成されている。
【００８６】
層間絶縁膜８は、ホウ素（Ｂ）及びリン（Ｐ）を含有するシリケートガラス等からなり、素子形成領域２においては、図２（ｂ）に示すように、各浮遊ゲート電極膜５を覆うように形成され、ドレイン拡散層７が形成されたシリコン半導体基板１の一表面部位を露出させるコンタクト孔１０を有している。また、この層間絶縁膜８は、素子分離構造であるフィールド酸化膜３上においては、図２（ａ）及び図２（ｃ）に示すように、フィールド酸化膜３上に存する隣接する２つの浮遊ゲート電極膜５の端部５ａをそれぞれ露出させる開孔４２が形成されている。即ち、この層間絶縁膜８は、フィールド酸化膜３上に存する各浮遊ゲート電極膜５の端部５ａ上を除いて素子形成領域２において各浮遊ゲート電極膜５を覆っている。
【００８７】
ＯＮＯ膜９は、酸化膜により窒化膜が狭持されてなる３層構造膜であり、浮遊ゲート電極膜５と対向電極膜１１との間に形成され、両者が容量結合する際の誘電体膜として機能する。
【００８８】
対向電極膜１１は、フィールド酸化膜３の上部で層間絶縁膜８に形成された開孔４２をＯＮＯ膜９を介して埋め込むように、各々独立した島状に形成されている。この対向電極膜１１は、図２（ｃ）に示すように、ＯＮＯ膜９を介して浮遊ゲート電極膜５をその上面から側面にかけて覆うとともに、図２（ａ）に示すように、フィールド酸化膜３上に存する左右の浮遊ゲート電極膜５の端部５ａとＯＮＯ膜９を介して第２配線層１４下において対向配置されている。各対向電極膜１１は、フィールド酸化膜３の上部において層間絶縁膜８により互いに電気的に分離され、１つの対向電極膜１１とこの対向電極膜１１の下部にＯＮＯ膜９を介して存する隣接する２つの浮遊ゲート電極膜５（の端部５ａ）とが容量結合することになる。
【００８９】
第１配線層１２は、多結晶シリコン膜から帯状にパターン形成されており、図２（ａ）に示すように、浮遊ゲート電極膜５上の長手方向の略中心部位において層間絶縁膜８及びＯＮＯ膜９を介して浮遊ゲート電極膜５の長手方向と略直交する形状とされ、図２（ｂ）に示すように、図１中で行方向に並ぶ各コンタクト孔１０を充填して層間絶縁膜８上に延在するように形成されている。この第１配線層１２は、層間絶縁膜８上及びＯＮＯ膜９上に形成された多結晶シリコン膜がパターニングされて対向電極膜１１と共に同時形成されるものであり、従って対向電極膜１１と実質的に同一の階層位置に形成されている。
【００９０】
層間絶縁膜１３は、シリコン酸化膜からなり、第１配線層１２を覆うようにパターン形成されており、対向電極膜１１と第１配線層１２とを電気的に分離するものである。
【００９１】
第２配線層１４は、アルミニウム合金等の金属膜からなり、図２（ａ）及び図２（ｂ）に示すように、浮遊ゲート電極膜５の上部にこの浮遊ゲート電極膜５の長手方向と略平行に、即ち第１配線層１２と略直交するように形成されている。この第２配線層１４は、図２（ａ）及び図２（ｃ）に示すように、第１配線層１２を覆う層間絶縁膜１３の上及び対向電極膜１１の上を通って延在しており、層間絶縁膜１３により第１配線層１２と電気的に分離されるとともに、図１中の列方向に並ぶ各対向電極膜１１と電気的に接続されて浮遊ゲート電極膜５に対する制御ゲートとして機能する。
【００９２】
このＥＥＰＲＯＭにおいては、上述したように素子分離構造であるフィールド酸化膜３の上で対向電極膜１１、即ちワードラインである第２配線層１４とフィールド酸化膜３上で隣接する２つの浮遊ゲート電極膜５（の端部５ａ）とが容量結合している。したがって、このＥＥＰＲＯＭの動作時には、ビットラインである所望の第１配線層１２に所定電圧を印加してこの第１配線層１２と行方向に並ぶ各コンタクト孔１０を介して電気的に接続されたドレイン拡散層７に当該電圧を与えるとともに、ワードラインである所望の第２配線層１４に所定電圧を印加してこの第２配線層１４と電気的に接続された列方向に並ぶ各対向電極膜１１から対向する浮遊ゲート電極膜５（の端部５ａ）に所定電荷を与えることにより、所望の単位メモリセルＭが一意的に選択される。
【００９３】
この第１の実施形態によるＥＥＰＲＯＭによれば、上述したように、ビットラインである第１配線層１２とワードラインである第２配線層１４とが層間絶縁膜１３を介して交差するように積層形成されるとともに、第２配線層１４の下部に第１配線層１２が形成されている。したがって、ＥＥＰＲＯＭとして正常な作動を確保しつつも、ビットコンタクトをとるために形成するコンタクト孔１０を浅く、即ちこの深さをシリコン半導体基板１の表面に形成された単層の層間絶縁膜８の膜厚と略等しい値とすることができ、このコンタクト孔１０のアスペクト比を小さく抑えて孔径の更なる微細化に対応することができる。
【００９４】
また、このＥＥＰＲＯＭによれば、上述したように、ワードラインである第２配線層１４が金属膜を材料として形成されているので、ワードラインがシリコンプロセスにおいて多結晶シリコン膜で形成されたものである場合に比して電気抵抗値が大幅に低減される。したがって、裏打ち配線等を形成して電気抵抗値を低減させる必要がなく、工程数が低減されることになる。
【００９５】
さらに、このＥＥＰＲＯＭによれば、上述したように、フィールド酸化膜３上において、対向電極膜１１がＯＮＯ膜９を介して隣接する２つの浮遊ゲート電極膜５を覆いつつこれらの浮遊ゲート電極膜５の各端部５ａと対向配置されている。すなわち、図２（ｃ）に示すように、対向電極膜１１が浮遊ゲート電極膜５の上面のみならずその側面の一部とも容量結合するとともに、図２（ａ）に示すように、各対向電極膜１１が２つの浮遊ゲート電極膜５の各端部５ａと容量結合しているため、大きな容量結合比を得ることができる。
【００９６】
−第２の実施形態−
以下、本発明の第２の実施形態について説明する。この第２の実施形態においては、ｐ型のシリコン半導体基板１上に、浮遊ゲート電極膜５を備えマトリクス状に配設されてなるＥＥＰＲＯＭのメモリセル領域（以下、単に「メモリセル領域」と記す。）と、それぞれｐ型トランジスタ及びｎ型トランジスタを有するＣＭＯＳ回路を備える論理回路を含むメモリセルの周辺回路領域（以下、単に「周辺回路領域」と記す。）とを備えてなる半導体装置（以下、単に「ロジックＬＳＩ」と記す。）の製造方法について例示する。なお、第１の実施形態で示した図１及び図２（ａ）〜図２（ｃ）に対応するものについては同符号を記して説明を省略する。
【００９７】
ここで、図３（ａ）及び図３（ｂ）は、ロジックＬＳＩのメモリセル領域及び周辺回路領域を示す概略平面図であり、図３（ａ）がメモリセル領域に、図３（ｂ）が周辺回路領域にそれぞれ対応している。また、図４（ａ），図５（ａ），図６（ａ），図７（ａ），図８（ａ），図９（ａ）及び図１０（ａ）がそれぞれ図３（ａ）中の一点鎖線Ａ−Ａ’による断面に、図４（ｂ），図５（ｂ），図６（ｂ），図７（ｂ），図８（ｂ），図９（ｂ）及び図１０（ｂ）がそれぞれ図３（ａ）中の一点鎖線Ｂ−Ｂ’による断面に、図４（ｃ），図５（ｃ），図６（ｃ），図７（ｃ），図８（ｃ），図９（ｃ）及び図１０（ｃ）がそれぞれ図３（ａ）中の一点鎖線Ｃ−Ｃ’による断面に、図４（ｄ），図５（ｄ），図６（ｄ），図７（ｄ），図８（ｄ），図９（ｄ）及び図１０（ｄ）がそれぞれ図３（ｂ）中の一点鎖線Ｄ−Ｄ’による断面に対応している。
【００９８】
先ず、図４（ａ）〜図４（ｄ）に示すように、周辺回路領域のシリコン半導体基板１にイオン注入法によりｐ型，ｎ型ウェル拡散層２１，２２を形成する。続いて、メモリセル領域及び周辺回路領域が形成される部位に素子分離構造として例えばＬＯＣＯＳ法によりフィールド酸化膜３を膜厚２０００Å〜６０００Å程度に形成してメモリセル領域には素子形成領域２を、周辺回路領域には素子形成領域２５をそれぞれ画定する。
【００９９】
なお、素子分離構造としては、フィールド酸化膜３の代わりに、いわゆるフィールドシールド素子分離法により、シリコン半導体基板１上にシリコン酸化膜、多結晶シリコン膜、シリコン酸化膜を順次積層形成し、フォトリソグラフィー及びそれに続くエッチングを施すことにより、シリコン酸化膜内にシールドゲート電極が埋設されてなるフィールドシールド素子分離領域を形成してもよい。
【０１００】
次に、シリコン半導体基板１の全面に熱酸化を施して膜厚が８０Å〜２５０Åのゲート酸化膜を形成した後に、周辺回路領域のシリコン半導体基板１の表面をマスクで覆った状態でウェットエッチングを施すことによりメモリセル領域における素子形成領域２の前記ゲート酸化膜を除去する。続いて、再び全面に熱酸化を施すことにより、メモリセル領域の素子形成領域２には膜厚５０Å〜１２０Åのゲート酸化膜４を、周辺回路領域の素子形成領域２５には１２０Å〜３００Åのゲート酸化膜２３をそれぞれ形成する。ここで、メモリセル領域においては、ゲート酸化膜４の代わりに膜厚７０Å〜１２０Åのトンネル酸化膜を形成してもよい。
【０１０１】
なお、ＥＥＰＲＯＭの代わりに紫外線消去型のＥＰＲＯＭを製造する場合には、上述した工程の中でメモリセル領域における前記ゲート酸化膜の除去作業は不要となる。
【０１０２】
次に、図５（ａ）〜図５（ｄ）に示すように、例えばＣＶＤ法等の真空薄膜形成技術により、全面に多結晶シリコン膜を形成した後、これをフォトリソグラフィー及びそれに続くドライエッチング等によりパターニングし、メモリセル領域においては、端部５ａがフィールド酸化膜３の上に存するようにフィールド酸化膜３上からゲート酸化膜４上を通って隣接するフィールド酸化膜３上までの部位に所定形状の浮遊ゲート電極膜５を形成し、周辺回路領域においては、ゲート酸化膜２３上にトランジスタのゲート電極膜２４を形成する。ここで、多結晶シリコン膜の代わりに、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜を形成してもよい。
【０１０３】
次に、メモリセル領域及び周辺回路領域におけるｐ型ウェル拡散層２１の領域のシリコン半導体基板１に対して砒素（Ａｓ）のイオン注入を施して、メモリセルトランジスタ及び周辺回路領域におけるｎＭＯＳトランジスタのソース拡散層６，３１及びドレイン拡散層７，３２を形成した後に、周辺回路領域側におけるｎ型ウェル拡散層２２の領域のシリコン半導体基板１に対しホウ素（Ｂ）のイオン注入を施して周辺回路領域におけるｐＭＯＳトランジスタのソース拡散層３４及びドレイン拡散層３３を形成する。
【０１０４】
ここで、メモリセル領域のメモリセルトランジスタにおけるソース拡散層６及びドレイン拡散層７については、図５（ｂ）に示すように、それらの両端部をそれぞれゲート酸化膜４を介して上部に存する浮遊ゲート電極膜５の両端部とオーバーラップするように形成し、周辺回路領域におけるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソース拡散層３１，３４及びドレイン拡散層３２，３３については、図５（ｄ）に示すように、それらの両端部をそれぞれゲート酸化膜２３を介して上部に存するゲート電極膜２４の両端部とオーバーラップするように形成する。
【０１０５】
次に、図６（ａ）〜図６（ｄ）に示すように、常圧ＣＶＤ法等により、ホウ素（Ｂ）及びリン（Ｐ）を含有するシリケートガラス等を材料として全面に絶縁膜を堆積させ、フォトリソグラフィ技術及びそれに続くドライエッチングにより前記絶縁膜をパターニングし所定形状に加工して層間絶縁膜８を形成する。
【０１０６】
具体的に、メモリセル領域については、その素子形成領域２においては、図６（ａ）及び図６（ｂ）に示すように、各浮遊ゲート電極膜５を覆うように層間絶縁膜８をパターン形成するとともに、素子分離構造であるフィールド酸化膜３の上部においては、図６（ａ）及び図６（ｃ）に示すように、フィールド酸化膜３上に存する各浮遊ゲート電極膜５の端部５ａの間に層間絶縁膜８をパターン形成する。このとき、周辺回路領域については、ゲート電極膜２４を覆うように全面に層間絶縁膜８が形成される。
【０１０７】
次に、層間絶縁膜８に、メモリセル領域においてはコンタクト１０孔及び開孔４２を開口形成するとともに、周辺回路領域においてはコンタクト孔４１をそれぞれ開口形成する。
【０１０８】
即ち、メモリセル領域については、図６（ａ）及び図６（ｃ）に示すように、フィールド酸化膜３の上方の層間絶縁膜８を穿ちこのフィールド酸化膜３上に隣接して存する２つの浮遊ゲート電極膜５の端部５ａをそれぞれ露出させる開孔４２を形成するとともに、図６（ｂ）に示すように、層間絶縁膜８を穿ちドレイン拡散層７が形成されたシリコン半導体基板１の一表面部位を露出させるコンタクト孔１０を形成する。
【０１０９】
他方、周辺回路領域については、図６（ｄ）に示すように、層間絶縁膜８を穿ちｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソース拡散層３１，３４及びドレイン拡散層３２，３３が形成されたシリコン半導体基板１の一表面部位をそれぞれ露出させるコンタクト孔４１を形成する。
【０１１０】
次に、図７（ａ）〜図７（ｄ）に示すように、減圧ＣＶＤ法等により、全面にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次積層したかたちに且つ膜厚が酸化膜容量換算で１５０Å〜３００Å程度となるようにＯＮＯ膜９を形成する。ここで、ＯＮＯ膜９の代わりに、窒化膜及び酸化膜が順次積層されたＮＯ膜や、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された高誘電体薄膜を形成してもよい。
【０１１１】
次に、フォトリソグラフィー及びそれに続くドライエッチング等により、図７（ｂ）に示すように、メモリセル領域におけるコンタクト孔１０内に堆積したＯＮＯ膜９を除去するとともに、図７（ｄ）に示すように、周辺回路領域におけるコンタクト孔４１に堆積したＯＮＯ膜９を除去する。
【０１１２】
次に、図８（ａ）〜図８（ｄ）に示すように、例えばＣＶＤ法等の真空蒸着法により、メモリセル領域のコンタクト孔１０内及び開孔４２内（に形成されたＯＮＯ膜９上）と周辺回路領域のコンタクト孔４１内とを含む全面に多結晶シリコン膜を堆積させる。
【０１１３】
次に、上述の多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチング等を施すことにより、メモリセル領域における対向電極膜１１及び第１配線層１２と、周辺回路領域における第１配線層１２とを同時形成する。
【０１１４】
即ち、メモリセル領域については、図８（ａ）〜図８（ｃ）に示すように、成膜された多結晶シリコン膜のうち、層間絶縁膜８の上に形成されたＯＮＯ膜９上の多結晶シリコン膜の一部を除去してＯＮＯ膜９上において互いに電気的に分離された対向電極膜１１及びビットラインとなる第１配線層１２を形成する。
【０１１５】
このとき、対向電極膜１１を、図８（ｃ）に示すように、フィールド酸化膜３の上でＯＮＯ膜９を介して浮遊ゲート電極膜５をその上面から両側面の一部にかけて覆うような形状とするとともに、図８（ａ）に示すように、この対向電極膜１１を、開孔４２内においてフィールド酸化膜３上に存する左右の浮遊ゲート電極膜５の端部５ａとＯＮＯ膜９を介して対向するように形成する。
【０１１６】
また、第１配線層１２を、図８（ａ）に示すように、浮遊ゲート電極膜５上の長手方向の略中心部位において層間絶縁膜８及びＯＮＯ膜９を介して浮遊ゲート電極膜５の長手方向と略直交するとともに、図８（ｂ）に示すように、層間絶縁膜８に形成されたコンタクト孔１０を充填して層間絶縁膜８上に延在する形状に形成する。このとき、メモリセル領域の第１配線層１２は、コンタクト孔１０を通じてドレイン拡散層７が形成されたシリコン半導体基板１の表面部位と電気的に接続されてビットラインとして機能する。
【０１１７】
他方、周辺回路領域においては、図８（ｄ）に示すように、第１配線層１２を、層間絶縁膜８に形成されたコンタクト孔４１を充填するとともに、層間絶縁膜８上に堆積した上述の多結晶シリコン膜の一部を除去して層間絶縁膜８上で電気的に分離された所定形状に形成する。このとき、ｎＭＯＳトランジスタのドレイン拡散層３２とｐＭＯＳトランジスタのドレイン拡散層３３とが各コンタクト孔４１を通じて第１配線層１２により電気的に接続される。
【０１１８】
次に、図９（ａ）〜図９（ｄ）に示すように、プラズマＣＶＤ法等により全面にシリコン酸化膜を堆積させて層間絶縁膜１３を形成し、この層間絶縁膜１３に化学機械研磨（ＣＭＰ：Chemical-Mechanical Polishing ）を施して表面を平坦化した後に、フォトリソグラフィー及びそれに続くドライエッチングにより層間絶縁膜１３をパターニングする。
【０１１９】
具体的には、メモリセル領域について、図９（ａ）に示すように、表面が平坦化された層間絶縁膜１３に開孔４４を形成して対向電極膜１１の表面部位を露出させる。他方、周辺回路領域については、図９（ｄ）に示すように、表面が平坦化された層間絶縁膜１３にコンタクト孔４３を形成し、図示の例ではｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのドレイン拡散層３２，３３と電気的に接続された第１配線層１２の表面部位を露出させる。
【０１２０】
なお、層間絶縁膜１３を形成する際に、先ずプラズマＣＶＤ法等により全面にシリコン酸化膜を堆積させ、続いてＳＯＧ（Spin On Glass ）を塗布形成した後に、全面をエッチバックし、再びプラズマＣＶＤ法により全面にシリコン酸化膜を堆積させることにより、この層間絶縁膜１３を形成してもよい。
【０１２１】
次に、図１０（ａ）〜図１０（ｄ）に示すように、メモリセル領域及び周辺回路領域におけるシリコン半導体基板１の全面にスパッタ法等によりアルミニウム合金等の金属膜を形成し、フォトリソグラフィー及びそれに続くドライエッチング等によりこの金属膜をパターニングしてメモリセル領域及び周辺回路領域に第２配線層１４を形成する。
【０１２２】
具体的に、メモリセル領域については、図１０（ａ）及び図１０（ｂ）に示すように、第１配線層１２を覆う層間絶縁膜１３の上及び対向電極膜１１の上を通って延在し、浮遊ゲート電極膜５の上部にこの浮遊ゲート電極膜５の長手方向と略平行に、即ち第１配線層１２と略直交するとともに、第１配線層１２を覆う層間絶縁膜１３の上及び開孔４４内の底部に露出した対向電極膜１１の上を通って延在するような形状に金属膜を残してワードラインとなる第２配線層１４を形成する。このとき、この第２配線層１４は、層間絶縁膜１３により第１配線層１２と電気的に分離されるとともに、対向電極膜１１と電気的に接続され、浮遊ゲート電極膜５に対する制御ゲートとして機能する。
【０１２３】
他方、周辺回路領域においては、図１０（ｄ）に示すように、層間絶縁膜１３上に堆積してコンタクト孔４３内を充填した上述の金属膜をパターニングすることにより、コンタクト孔４３を通じて第１配線層１２と電気的に接続されてなる第２配線層１４を形成する。
【０１２４】
なお、第２配線層１４を形成する際に、例えばリン（Ｐ）等をドープした多結晶シリコン膜やタングステン等を材料とした金属薄膜を全面に堆積させ、エッチバック法やＣＭＰ法等の平坦化技術により層間絶縁膜１３上の多結晶シリコンを除去して、メモリセル領域における層間絶縁膜１３に形成された開孔４４及び周辺回路領域における層間絶縁膜１３に形成されたコンタクト孔４３内にコンタクトプラグをそれぞれ形成した後に、全面にアルミニウム合金等の金属膜を形成し、この金属膜を上述したようにパターニングして各コンタクトプラグと電気的に接続されてなる第２配線層１４を形成してもよい。
【０１２５】
しかる後、メモリセル領域及び周辺回路領域におけるシリコン半導体基板１の全面に、ＣＶＤ法等によりシリコン酸化膜等よりなる表面保護膜１５を形成して、第２の実施形態のロジックＬＳＩを完成させる。
【０１２６】
ここで、周辺回路領域に属するデコーダの出力部位は、この周辺回路領域におけるｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン拡散層３２，３３と接続されており、更に第２配線層１４を通じてメモリセル領域におけるメモリセルトランジスタのドレイン拡散層７と接続されている。
【０１２７】
上述のように、第２の実施形態によるロジックＬＳＩの製造方法によれば、メモリセル領域において対向電極膜１１及び第１配線層１２となる多結晶シリコン膜を形成する際に、この多結晶シリコン膜を周辺回路領域においてコンタクト孔４１内を含む層間絶縁膜８上にも堆積させ、対向電極膜１１及び第１配線層１２をパターン形成するとともに、周辺回路領域の多結晶シリコン膜をパターニングしてソース拡散層３１，３４及びドレイン拡散層３２，３３とそれぞれ電気的に接続される第１配線層１２をパターン形成する。したがって、周辺回路領域には存しない制御ゲート電極膜５を当該周辺回路領域をマスクして形成する工程が省略され、フォトリソグラフィーの工程が省略されて製造工程が簡略化されることになる。
【０１２８】
また、この製造方法によれば、上述したように、フィールド酸化膜３上において、対向電極膜１１がＯＮＯ膜９を介して隣接する２つの浮遊ゲート電極膜５の各端部５ａと対向するように形成されるため、例えば開孔４２に浮遊ゲート電極膜５を形成する際に、この開孔４２と浮遊ゲート電極膜５との間に微細加工上の合わせずれが左右何れかの方向に生じたとしても、相対的に見て隣接する単位メモリセルＭと比較した場合に両者のオーバーラップ面積は一定値を保ち、単位メモリセルＭ間での容量結合比に差は生じない。すなわち、開孔４２と浮遊ゲート電極膜５との位置合わせ精度を緩和させても所望する一定の容量結合比を得ることが可能となる。
【０１２９】
また、この製造方法によれば、上述のように第２配線層１４及び対向電極膜１１をフィールド酸化膜３上でＯＮＯ膜９を介して浮遊ゲート電極膜５とオーバーラップするように形成することにより、従来の標準的なロジックＬＳＩのプロセスに数工程追加するだけで製造工程を煩雑化させることなく容易にＥＥＰＲＯＭのメモリセルを形成することが可能となる。
【０１３０】
また、対向電極膜１１を、ＯＮＯ膜９を介して浮遊ゲート電極膜５をその上部全面から側部の一部位にかけて覆うように形成することにより、対向電極膜１１を単に浮遊ゲート電極膜５の上方に形成する場合に比して対向電極膜１１と浮遊ゲート電極膜５との対向面積が増大する。したがって、対向電極膜１１を単に浮遊ゲート電極膜５の上方に形成する場合に比して同一のメモリサイズでも両ゲート電極膜５，１１間の容量結合比を増大させることが可能となり、ドレイン拡散層７や対向電極膜１１（即ち、ワードラインである第２配線層１４）に同一の電圧を印加した場合、ゲート酸化膜４に印加される電界が大きくなる。
【０１３１】
具体的には、例えば書き込み動作時にソース拡散層６及びシリコン半導体基板１をそれぞれ接地電位に、ドレイン拡散層７に５Ｖを印加し、ドレイン拡散層７の端部から発生した熱電子を浮遊ゲート電極膜５に注入する場合、対向電極膜１１に印加する電圧を低電圧化（例えば、ワードラインを単に浮遊ゲート電極膜の上方に形成する場合では１２Ｖのところが６〜７Ｖ）することが可能となる。
【０１３２】
また、ゲート酸化膜４の代わりにトンネル酸化膜を形成した場合では、ワードラインを単に浮遊ゲート電極膜の上方に形成する場合ではドレイン拡散層に１４Ｖの電圧を印加することが必要であったのに対して、本実施形態と同等のメモリサイズの場合でも１１Ｖの印加電圧で同様の書き換え動作を行うことが可能となる。
【０１３３】
−第３の実施形態−
以下、本発明の第３の実施形態について説明する。この第３の実施形態においては、第１の実施形態と同様にＥＥＰＲＯＭについて例示するが、第１の実施形態のＥＥＰＲＯＭとは主に対向電極膜の形状が異なる点で相違する。なお、第１の実施形態のＥＥＰＲＯＭと同一の構成要素については同符号を記して説明を省略する。
【０１３４】
この第３の実施形態のＥＥＰＲＯＭにおいては、その平面構成は第１の実施形態の図１の平面構成とほぼ同様であり、図１１（ａ）は図１中の一点鎖線Ａ−Ａ’による断面に、図１１（ｂ）は図１中の一点鎖線Ｂ−Ｂ’による断面に、図１１（ｃ）は図１中の一点鎖線Ｃ−Ｃ’による断面にそれぞれ対応している。
【０１３５】
この第３の実施形態によるＥＥＰＲＯＭのメモリセル領域においては、ｐ型のシリコン半導体基板１の表面領域にフィールド酸化膜３が形成されて素子形成領域２が画定されている。この素子形成領域２には、シリコン半導体基板１上に形成されたゲート酸化膜４と、隣接するフィールド酸化膜３の各端部における表面部位を含むゲート酸化膜４上に浮遊ゲート電極膜５とが形成されている。更に、素子形成領域２におけるシリコン半導体基板１の表面領域には、一対の不純物拡散層であるソース拡散層６及びドレイン拡散層７が形成されており、浮遊ゲート電極膜５の一表面部位上に層間絶縁膜８が堆積形成され、この層間絶縁膜８にはドレイン拡散層７に対するコンタクトをとるためのコンタクト孔１０が形成されている。更に、浮遊ゲート電極膜５上にはＯＮＯ膜５１が形成され、ＯＮＯ膜５１上における浮遊ゲート電極膜５と対向する部位には対向電極膜５２が形成されている。更に、コンタクト孔１０内を充填するコンタクトプラグ５３と、コンタクトプラグ５３上に形成されて層間絶縁膜８上に延在するビットラインである第１配線層１２が形成され、第１配線層１２とコンタクトプラグ５３とが電気的に接続されている。更に、第１配線層１２上には層間絶縁膜１３が堆積形成され、この層間絶縁膜１３を介して第１配線層１２と略直交するとともに対向電極膜５２と電気的に接続されてなるワードラインである第２配線層１４が形成され、この第２配線層１４を含む全面に表面保護膜１５が堆積形成されてメモリセル領域が構成されている。
【０１３６】
ＯＮＯ膜５１は、図１１（ａ），図１１（ｃ）に示すように、層間絶縁膜８の開孔４２の内壁を覆うとともに、開孔４２内で浮遊ゲート電極膜５の端部５ａを覆うように形成されている。
【０１３７】
対向電極膜５２は、開孔４２を充填するように形成されており、図１１（ｃ）に示すように、開孔４２内でＯＮＯ膜５１を介して浮遊ゲート電極膜５の端部５ａを覆うとともに、図１１（ａ）に示すように、フィールド酸化膜３上に存する左右の浮遊ゲート電極膜５の端部５ａとＯＮＯ膜５１を介して第２配線層１４下において対向配置されている。各対向電極膜５２は、フィールド酸化膜３の上部において層間絶縁膜８により互いに電気的に分離され、１つの対向電極膜５２とこの対向電極膜５２の下部にＯＮＯ膜５１を介して存する隣接する２つの浮遊ゲート電極膜５（の端部５ａ）とが容量結合することになる。ここで、層間絶縁膜８の表面と対向電極膜５２がほぼ同一平面内に存するように、これらの表面が平坦化されている。
【０１３８】
コンタクトプラグ５３は、コンタクト孔１０を充填し、その表面と層間絶縁膜８の表面とがほぼ同一平面内に存するように形成されている。このコンタクトプラグ５３は、対向電極膜５２とともに同一材料で同時形成されたものである。
【０１３９】
第１配線層１２は、平坦化された層間絶縁膜８上に多結晶シリコン膜から帯状にパターン形成されており、図１１（ａ）に示すように、浮遊ゲート電極膜５上の長手方向の略中心部位において層間絶縁膜８を介して浮遊ゲート電極膜５の長手方向と略直交する形状とされ、図１１（ｂ）に示すように、図１中で行方向に並ぶ各コンタクト孔１０内を充填するコンタクトプラグ５３と接続されて層間絶縁膜８上に延在するように形成されている。
【０１４０】
このＥＥＰＲＯＭにおいては、上述したように素子分離構造であるフィールド酸化膜３の上で対向電極膜５２、即ちワードラインである第２配線層１４とフィールド酸化膜３上で隣接する２つの浮遊ゲート電極膜５（の端部５ａ）とが容量結合している。したがって、このＥＥＰＲＯＭの動作時には、ビットラインである所望の第１配線層１２に所定電圧を印加してこの第１配線層１２と行方向に並ぶ各コンタクト孔１０を介して電気的に接続されたドレイン拡散層７に当該電圧を与えるとともに、ワードラインである所望の第２配線層１４に所定電圧を印加してこの第２配線層１４と電気的に接続された列方向に並ぶ各対向電極膜５２から対向する浮遊ゲート電極膜５（の端部５ａ）に所定電荷を与えることにより、所望の単位メモリセルＭが一意的に選択される。
【０１４１】
この第３の実施形態によるＥＥＰＲＯＭによれば、第１の実施形態の場合と同様に、ビットラインである第１配線層１２とワードラインである第２配線層１４とが層間絶縁膜１３を介して交差するように積層形成されるとともに、第２配線層１４の下部に第１配線層１２が形成されている。したがって、ＥＥＰＲＯＭとして正常な作動を確保しつつも、ビットコンタクトをとるために形成するコンタクト孔１０を浅く、即ちこの深さをシリコン半導体基板１の表面に形成された単層の層間絶縁膜８の膜厚と略等しい値とすることができ、このコンタクト孔１０のアスペクト比を小さく抑えて孔径の更なる微細化に対応することができる。
【０１４２】
また、このＥＥＰＲＯＭによれば、ワードラインである第２配線層１４が金属膜を材料として形成されているので、ワードラインがシリコンプロセスにおいて多結晶シリコン膜で形成されたものである場合に比して電気抵抗値が大幅に低減される。したがって、裏打ち配線等を形成して電気抵抗値を低減させる必要がなく、工程数が低減されることになる。
【０１４３】
更に、このＥＥＰＲＯＭによれば、フィールド酸化膜３上において、対向電極膜５２がＯＮＯ膜５１を介して隣接する２つの浮遊ゲート電極膜５を覆いつつこれらの浮遊ゲート電極膜５の各端部５ａと対向配置されている。すなわち、図１１（ｃ）に示すように、対向電極膜５２が浮遊ゲート電極膜５の上面のみならずその側面の一部とも容量結合するとともに、図１１（ａ）に示すように、各対向電極膜５２が２つの浮遊ゲート電極膜５の各端部５ａと容量結合しているため、大きな容量結合比を得ることができる。
【０１４４】
更に、このＥＥＰＲＯＭによれば、層間絶縁膜８の表面と対向電極膜５２がほぼ同一平面内に存するように、これらの表面が平坦化されているため、その上層に存する第１配線層１２や第２配線層１４が余分な段差を生ぜしめることなく形成される。従って、このＥＥＰＲＯＭは、断線等の不都合を防止し、更なる微細化を可能とする。
【０１４５】
−第４の実施形態−
以下、本発明の第４の実施形態について説明する。この第４の実施形態においては、第２の実施形態と同様に、ＥＥＰＲＯＭのメモリセル領域と、メモリセルの周辺回路領域とを備えてなるロジックＬＳＩの製造方法について例示する。この第４の実施形態によるロジックＬＳＩの製造方法は、主に対向電極膜の形成方法が異なる点で第２の実施形態の場合と相違する。なお、第３の実施形態で示した図１１（ａ）〜図１１（ｃ）に対応するものついては同符号を記して説明を省略する。
【０１４６】
ここで、図１２（ａ）及び図１２（ｂ）は、ロジックＬＳＩのメモリセル領域及び周辺回路領域を示す概略平面図であり、図１２（ａ）がメモリセル領域に、図１２（ｂ）が周辺回路領域にそれぞれ対応している。また、図１３（ａ）、図１４（ａ）及び図１５（ａ）がそれぞれ図１２（ａ）中の一点鎖線Ａ−Ａ’による断面に、図１３（ｂ）、図１４（ｂ）及び図１５（ｂ）がそれぞれ図１２（ａ）中の一点鎖線Ｂ−Ｂ’による断面に、図１３（ｃ）、図１４（ｃ）及び図１５（ｃ）がそれぞれ図１２（ａ）中の一点鎖線Ｃ−Ｃ’による断面に、図１３（ｄ）、図１４（ｄ）及び図１５（ｄ）がそれぞれ図１２（ｂ）中の一点鎖線Ｄ−Ｄ’による断面に対応している。
【０１４７】
先ず、第２の実施形態と同様に、図４（ａ）〜図４（ｄ）から図７（ａ）〜図７（ｄ）までに示す各工程を経て、層間絶縁膜８に、メモリセル領域においては開孔４２及びコンタクト孔１０を、周辺回路領域においてはコンタクト孔４１をそれぞれ開口形成する。続いて、全面にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次積層したかたちに且つ膜厚が酸化膜容量換算で１５０Å〜３００Å程度となるようにＯＮＯ膜５１を形成する。
【０１４８】
次に、図１３（ａ）〜図１３（ｄ）に示すように、メモリセル領域側には、層間絶縁膜８に形成された開孔４２を充填するように、浮遊ゲート電極膜５とＯＮＯ膜５１を介して対向する対向電極膜５２を形成するとともに、層間絶縁膜８に形成されたコンタクト孔１０を充填するコンタクトプラグ５３を形成し、周辺回路領域側には、層間絶縁膜８に形成されたコンタクト孔４１を充填するコンタクトプラグ５４を形成する。続いて、メモリセル領域側及び周辺回路領域側の双方において、層間絶縁膜８上に第１配線層１２をパターン形成する。
【０１４９】
具体的には、先ず、メモリセル領域におけるコンタクト孔１０及び周辺回路領域におけるコンタクト孔４１に堆積したＯＮＯ膜５１を除去した後、例えばＣＶＤ法等の真空蒸着法により、メモリセル領域のコンタクト孔１０内及び開孔４２内（に形成されたＯＮＯ膜５１上）と周辺回路領域のコンタクト孔４１内とを含む全面に多結晶シリコン膜を堆積させる。
【０１５０】
次に、層間絶縁膜８をストッパーとして、多結晶シリコン膜に化学機械研磨（ＣＭＰ）を施して平坦化する。このとき、メモリセル領域においては、層間絶縁膜８上の多結晶シリコン膜が除去されて、開孔４２を充填する対向電極膜５２が形成されるとともに、コンタクト孔１０を充填するコンタクトプラグ５３が形成される。また、周辺回路領域においては、層間絶縁膜８上の多結晶シリコン膜が除去されて、コンタクト孔４１を充填するコンタクトプラグ５４が形成される。ここで、層間絶縁膜８の表面と、対向電極膜５２及びコンタクトプラグ５３，５４の表面とが、ほぼ同一平面内に存するように、これら表面が平坦化される。なお、ＣＭＰを施す代わりに、異方性エッチング等の手法により層間絶縁膜８をストッパーとして多結晶シリコン膜の表面を平坦化してもよい。
【０１５１】
次に、例えばＣＶＤ法等の真空蒸着法により、メモリセル領域のコンタクトプラグ５３上と周辺回路領域のコンタクトプラグ５４上とを含む全面に多結晶シリコン膜を堆積させる。
【０１５２】
次に、上述の多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチング等を施すことにより、メモリセル領域及び周辺回路領域のそれぞれにコンタクトプラグ５３，５４と電気的に接続された第１配線層１２を同時形成する。
【０１５３】
次に、図１４（ａ）〜図１４（ｄ）に示すように、プラズマＣＶＤ法等により全面にシリコン酸化膜を堆積させて層間絶縁膜１３を形成し、この層間絶縁膜１３に化学機械研磨（ＣＭＰ）を施して表面を平坦化した後に、フォトリソグラフィー及びそれに続くドライエッチングにより層間絶縁膜１３をパターニングする。
【０１５４】
具体的には、メモリセル領域について、図１４（ａ）に示すように、表面が平坦化された層間絶縁膜１３に開孔４４を形成して対向電極膜５２の表面部位を露出させる。他方、周辺回路領域については、図１４（ｄ）に示すように、表面が平坦化された層間絶縁膜１３にコンタクト孔４３を形成し、図示の例ではｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのドレイン拡散層３２，３３と電気的に接続された第１配線層１２の表面部位を露出させる。
【０１５５】
なお、層間絶縁膜１３を形成する際に、先ずプラズマＣＶＤ法等により全面にシリコン酸化膜を堆積させ、続いてＳＯＧ（Spin On Glass ）を塗布形成した後に、全面をエッチバックし、再びプラズマＣＶＤ法により全面にシリコン酸化膜を堆積させることにより、この層間絶縁膜１３を形成してもよい。
【０１５６】
次に、図１５（ａ）〜図１５（ｄ）に示すように、メモリセル領域及び周辺回路領域におけるシリコン半導体基板１の全面にスパッタ法等によりアルミニウム合金等の金属膜を形成し、フォトリソグラフィー及びそれに続くドライエッチング等によりこの金属膜をパターニングしてメモリセル領域及び周辺回路領域に第２配線層１４を形成する。
【０１５７】
具体的に、メモリセル領域については、図１５（ａ），図１５（ｂ）に示すように、第１配線層１２を覆う層間絶縁膜１３の上及び対向電極膜５２の上を通って延在し、浮遊ゲート電極膜５の上部にこの浮遊ゲート電極膜５の長手方向と略平行に、即ち第１配線層１２と略直交するとともに、第１配線層１２を覆う層間絶縁膜１３の上及び開孔４４内の底部に露出した対向電極膜５２の上を通って延在するような形状に金属膜を残してワードラインとなる第２配線層１４を形成する。このとき、この第２配線層１４は、層間絶縁膜１３により第１配線層１２と電気的に分離されるとともに、対向電極膜５２と電気的に接続され、浮遊ゲート電極膜５に対する制御ゲートとして機能する。
【０１５８】
他方、周辺回路領域においては、図１５（ｄ）に示すように、層間絶縁膜１３上に堆積してコンタクト孔４３内を充填した上述の金属膜をパターニングすることにより、コンタクト孔４３を通じて第１配線層１２と電気的に接続されてなる第２配線層１４を形成する。
【０１５９】
なお、第２配線層１４を形成する際に、例えばリン（Ｐ）等をドープした多結晶シリコン膜やタングステン等を材料とした金属薄膜を全面に堆積させ、エッチバック法やＣＭＰ法等の平坦化技術により層間絶縁膜１３上の多結晶シリコンを除去して、メモリセル領域における層間絶縁膜１３に形成された開孔４４及び周辺回路領域における層間絶縁膜１３に形成されたコンタクト孔４３内にコンタクトプラグをそれぞれ形成した後に、全面にアルミニウム合金等の金属膜を形成し、この金属膜を上述したようにパターニングして各コンタクトプラグと電気的に接続されてなる第２配線層１４を形成してもよい。
【０１６０】
しかる後、メモリセル領域及び周辺回路領域におけるシリコン半導体基板１の全面に、ＣＶＤ法等によりシリコン酸化膜等よりなる表面保護膜１５を形成して、第４の実施形態のロジックＬＳＩを完成させる。
【０１６１】
ここで、周辺回路領域に属するデコーダの出力部位は、この周辺回路領域におけるｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン拡散層３２，３３と接続されており、更に第２配線層１４を通じてメモリセル領域におけるメモリセルトランジスタのドレイン拡散層７と接続されている。
【０１６２】
この第４の実施形態によるロジックＬＳＩの製造方法によれば、メモリセル領域において対向電極膜５２及びコンタクトプラグ５３となる多結晶シリコン膜を形成する際に、この多結晶シリコン膜を周辺回路領域においてコンタクト孔４１内を含む層間絶縁膜８上にも堆積させた後に平坦化して、ソース拡散雄３１，３４及びドレイン拡散層３２，３３とそれぞれ電気的に接続させるコンタクトプラグ５４を形成する。また、メモリセル領域において第１配線層１２となる多結晶シリコン膜を形成する際に、この多結晶シリコン膜を周辺回路領域において層間絶縁膜８上にも堆積させ、第１配線層１２をパターン形成する。従って、周辺回路領域には存しない制御ゲート電極膜を当該周辺回路領域をマスクして形成する工程が省略され、フォトリソグラフィーの工程が省略されて製造工程が簡略化されることになる。
【０１６３】
また、この製造方法によれば、層間絶縁膜８の表面と対向電極膜５２がほぼ同一平面内に存するように、これらの表面を平坦化するため、その上層に存する第１配線層１２や第２配線層１４を余分な段差を生ぜしめることなく容易に形成することができる。従って、断線等の不都合を防止し、更なる微細化が可能となる。
【０１６４】
更に、この製造方法によれば、フィールド酸化膜３上において、対向電極膜５２がＯＮＯ膜５１を介して隣接する２つの浮遊ゲート電極膜５の各端部５ａと対向するように形成されるため、例えば開孔４２に浮遊ゲート電極膜５を形成する際に、この開孔４２と浮遊ゲート電極膜５との間に微細加工上の合わせずれが左右何れかの方向に生じたとしても、相対的に見て隣接する単位メモリセルＭと比較した場合に両者のオーバーラップ面積は一定値を保ち、単位メモリセルＭ間での容量結合比に差は生じない。すなわち、開孔４２と浮遊ゲート電極膜５との位置合わせ精度を緩和させても所望する一定の容量結合比を得ることが可能となる。
【０１６５】
また、この製造方法によれば、第２配線層１４及び対向電極膜５２をフィールド酸化膜３上でＯＮＯ膜５１を介して浮遊ゲート電極膜５とオーバーラップするように形成することにより、従来の標準的なロジックＬＳＩのプロセスに数工程追加するだけで製造工程を煩雑化させることなく容易にＥＥＰＲＯＭのメモリセルを形成することが可能となる。
【０１６６】
また、対向電極膜５２を、ＯＮＯ膜５１を介して浮遊ゲート電極膜５をその上部全面から側部の一部位にかけて覆うように形成することにより、対向電極膜５２を単に浮遊ゲート電極膜５の上方に形成する場合に比して対向電極膜５２と浮遊ゲート電極膜５との対向面積が増大する。したがって、対向電極膜５２を単に浮遊ゲート電極膜５の上方に形成する場合に比して同一のメモリサイズでも両電極膜５，５２間の容量結合比を増大させることが可能となり、ドレイン拡散層７や対向電極膜５２（即ち、ワードラインである第２配線層１４）に同一の電圧を印加した場合、ゲート酸化膜４に印加される電界が大きくなる。
【０１６７】
具体的には、例えば書き込み動作時にソース拡散層６及びシリコン半導体基板１をそれぞれ接地電位に、ドレイン拡散層７に５Ｖを印加し、ドレイン拡散層７の端部から発生した熱電子を浮遊ゲート電極膜５に注入する場合、対向電極膜５２に印加する電圧を低電圧化（例えば、ワードラインを単に浮遊ゲート電極膜の上方に形成する場合では１２Ｖのところが６〜７Ｖ）することが可能となる。
【０１６８】
また、ゲート酸化膜４の代わりにトンネル酸化膜を形成した場合では、ワードラインを単に浮遊ゲート電極膜の上方に形成する場合ではドレイン拡散層に１４Ｖの電圧を印加することが必要であったのに対して、本実施形態と同等のメモリサイズの場合でも１１Ｖの印加電圧で同様の書き換え動作を行うことが可能となる。
【０１６９】
なお、第１及び第２の実施形態では、半導体記憶装置としてＥＥＰＲＯＭを例示したが、電荷蓄積層が浮遊ゲート電極膜の代わりに窒化膜及び酸化膜の２層膜（ＮＯ膜）からなるＭＮＯＳトランジスタや、電荷蓄積層が酸化膜、窒化膜及び酸化膜の３層膜（ＯＮＯ膜）からなるＭＯＮＯＳトランジスタ、又はＥＰＲＯＭやＰＲＯＭ等の半導体記憶装置にも適用可能である。
【０１７０】
【発明の効果】
本発明の半導体装置によれば、浮遊ゲート型のＥＥＰＲＯＭのような不揮発性半導体メモリにおいて、ワードラインとビットラインとが絶縁膜を介して交差するようにビットラインがワードラインの下に形成され、ビットコンタクトを容易且つ確実にとることが可能となって更なる微細化及び高集積化に対応することができる。
【０１７１】
また、本発明の半導体装置の製造方法によれば、例えば、浮遊ゲート型のＥＥＰＲＯＭのような不揮発性半導体メモリが内蔵されたロジックＬＳＩを製造するに際して、ビットコンタクトを容易且つ確実にとることを可能として更なる微細化及び高集積化に対応することができるとともに、浮遊ゲートと制御ゲートとの複合ゲート構造を有するメモリセル領域と単一ゲート構造の周辺回路領域とを比較的整合性良く製造することができ、製造工程数を削減させることにより、製造コストの増大化を回避するとともに信頼性の高い半導体装置が実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置であるＥＥＰＲＯＭのメモリセル領域を示す概略平面図である。
【図２】本発明の第１の実施形態に係るＥＥＰＲＯＭのメモリセル領域を示す概略断面図である。
【図３】本発明の第２の実施形態において製造されるロジックＬＳＩのメモリセル領域及びその周辺回路領域を示す概略平面図である。
【図４】本発明の第２の実施形態によるロジックＬＳＩの製造方法を工程順に示す概略断面図である。
【図５】本発明の第２の実施形態によるロジックＬＳＩの製造方法を工程順に示す概略断面図である。
【図６】本発明の第２の実施形態によるロジックＬＳＩの製造方法を工程順に示す概略断面図である。
【図７】本発明の第２の実施形態によるロジックＬＳＩの製造方法を工程順に示す概略断面図である。
【図８】本発明の第２の実施形態によるロジックＬＳＩの製造方法を工程順に示す概略断面図である。
【図９】本発明の第２の実施形態によるロジックＬＳＩの製造方法を工程順に示す概略断面図である。
【図１０】本発明の第２の実施形態によるロジックＬＳＩの製造方法を工程順に示す概略断面図である。
【図１１】本発明の第３の実施形態に係るＥＥＰＲＯＭのメモリセル領域を示す概略断面図である。
【図１２】本発明の第４の実施形態において製造されるロジックＬＳＩのメモリセル領域及びその周辺回路領域を示す概略平面図である。
【図１３】本発明の第４の実施形態によるロジックＬＳＩの製造方法を工程順に示す概略断面図である。
【図１４】本発明の第４の実施形態によるロジックＬＳＩの製造方法を工程順に示す概略断面図である。
【図１５】本発明の第４の実施形態によるロジックＬＳＩの製造方法を工程順に示す概略断面図である。
【符号の説明】
１シリコン半導体基板
２素子形成領域２
３フィールド酸化膜
４ゲート酸化膜
５浮遊ゲート電極膜
６，２９，３６ソース拡散層
７，３０，３５ドレイン拡散層
８，１３層間絶縁膜
９，５１ＯＮＯ膜
１０，４３コンタクト孔
１１，５２対向電極膜
１２第１配線層
１４第２配線層
４２，４４開孔
５３，５４コンタクトプラグ

Claims

半導体基板上に画定された素子形成領域において前記半導体基板の表面に形成された第１の絶縁膜と、
少なくとも前記素子形成領域の前記第１の絶縁膜上にパターン形成された浮遊ゲート電極と、
前記素子形成領域の前記半導体基板の表面領域において、前記浮遊ゲート電極の両側に形成された一対の不純物拡散層と、
前記浮遊ゲート電極上に、前記浮遊ゲート電極の表面の一部を露出させる第１の開孔が形成された第２の絶縁膜と、
少なくとも前記浮遊ゲート電極の露出面を覆う第３の絶縁膜と、
前記第１の開孔を埋めるようにパターン形成され、前記浮遊ゲート電極と前記第３の絶縁膜を介して対向して容量結合する対向電極と、
前記第２の絶縁膜上の前記対向電極に対応する階層位置に前記対向電極と同一材料で形成され、前記第２の絶縁膜に形成された第２の開孔を通じて一方の前記不純物拡散層と電気的に接続されてなるビットラインと、
前記ビットラインを覆うように形成されて前記ビットラインを隣接する前記対向電極から電気的に分離する第４の絶縁膜と、
前記第４の絶縁膜上及び前記対向電極上に積層され、前記対向電極と電気的に接続されるとともに、前記ビットラインの上方で当該ビットラインと前記第４の絶縁膜を介して交差するワードラインとを含むことを特徴とする半導体装置。
前記半導体基板上に形成されて前記素子形成領域を画定する素子分離構造を有し、
前記浮遊ゲート電極が前記第１の絶縁膜上を含み隣接する２つの前記素子分離構造上にわたる形状に形成されており、前記素子分離構造上において前記浮遊ゲート電極が前記対向電極と前記第３の絶縁膜を介して容量結合するとともに前記ワードラインが前記対向電極と電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
前記対向電極が、前記第３の絶縁膜を介して前記浮遊ゲート電極を覆うように形成されるとともに、前記素子分離構造上において隣接する２つの前記浮遊ゲート電極と容量結合していることを特徴とする請求項１又は２に記載の半導体装置。
前記浮遊ゲート電極が、シリコン、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
前記ワードラインが金属膜であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
前記第３の絶縁膜が、
窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、
酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、
チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
半導体基板上に画定された素子形成領域において前記半導体基板の表面に形成された第１の絶縁膜と、
少なくとも前記素子形成領域の前記第１の絶縁膜の上にパターン形成された浮遊ゲート電極と、
前記素子形成領域の前記半導体基板の表面領域において、前記浮遊ゲート電極の両側に形成された一対の不純物拡散層と、
前記浮遊ゲート電極上に、前記浮遊ゲート電極の表面の一部を露出させる第１の開孔が形成された第２の絶縁膜と、
少なくとも前記浮遊ゲート電極の露出面を覆う第３の絶縁膜と、
前記第１の開孔を充填し、前記浮遊ゲート電極と前記第３の絶縁膜を介して対向して容量結合する対向電極と、
前記第２の絶縁膜上にパターン形成され、前記第２の絶縁膜に形成された第２の開孔を通じて一方の前記不純物拡散層と電気的に接続されてなるビットラインと、
前記ビットラインを覆うように形成されて前記ビットラインを近接する前記対向電極から電気的に分離する第４の絶縁膜と、
前記第４の絶縁膜上及び前記対向電極上に積層され、前記対向電極と電気的に接続されるとともに、前記ビットラインの上方で当該ビットラインと前記第４の絶縁膜を介して交差するワードラインとを含むことを特徴とする半導体装置。
前記第２の絶縁膜の表面と前記対向電極の表面とがほぼ同一平面内にあることを特徴とする請求項７に記載の半導体装置。
前記半導体基板上に形成されて前記素子形成領域を画定する素子分離構造を有し、
前記浮遊ゲート電極が前記第１の絶縁膜上を含み隣接する２つの前記素子分離構造上にわたる形状に形成されており、前記素子分離構造上において前記浮遊ゲート電極が前記対向電極と前記第３の絶縁膜を介して容量結合するとともに前記ワードラインが前記対向電極と電気的に接続されていることを特徴とする請求項７又は８に記載の半導体装置。
前記対向電極が、前記第３の絶縁膜を介して前記浮遊ゲート電極を覆うように形成されるとともに、前記素子分離構造上において隣接する２つの前記浮遊ゲート電極と容量結合していることを特徴とする請求項９に記載の半導体装置。
前記浮遊ゲート電極が、シリコン、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜であることを特徴とする請求項７〜１０のいずれか１項に記載の半導体装置。
前記ワードラインが金属膜であることを特徴とする請求項７〜１１のいずれか１項に記載の半導体装置。
前記第３の絶縁膜が、
窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、
酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、
チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜であることを特徴とする請求項７〜１２のいずれか１項に記載の半導体装置。
半導体基板上の素子領域に第１の絶縁膜を形成する第１の工程と、
少なくとも前記第１の絶縁膜上に浮遊ゲート電極をパターン形成する第２の工程と、
前記半導体基板の表面領域に不純物を導入して一対の不純物拡散層を形成する第３の工程と、
前記浮遊ゲート電極上に第２の絶縁膜を形成する第４の工程と、
前記第２の絶縁膜に、前記浮遊ゲート電極の表面の一部を露出させる第１の開孔を形成するとともに、一方の前記不純物拡散層の表面を露出させる第２の開孔を形成する第５の工程と、
少なくとも前記第１の開孔内で露出した前記浮遊ゲート電極上に第３の絶縁膜を形成する第６の工程と、
前記第１の開孔内を前記第３の絶縁膜を介して埋め込むとともに、前記第２の開孔内を埋め込む膜厚に、前記第２の絶縁膜上を含む全面に導電膜を形成する第７の工程と、
前記導電膜をパターニングし、前記第２の導電膜を前記第１の開孔内を埋め込むように島状に残して、前記浮遊ゲート電極と前記第３の絶縁膜を介して容量結合する対向電極をパターン形成するとともに、前記導電膜を前記第２の開孔内を埋め込むように前記第２の絶縁膜上に帯状に残して、一方の前記不純物拡散層と電気的に接続されるビットラインをパターン形成する第８の工程と、
前記ビットラインを覆い、前記対向電極を露出させるように、第４の絶縁膜をパターン形成する第９の工程と、
前記対向電極上及び前記第４の絶縁膜上に、前記対向電極と電気的に接続するとともに、前記ビットラインの上方で当該ビットラインと前記第４の絶縁膜を介して交差するワードラインをパターン形成する第１０の工程とを含むことを特徴とする半導体装置の製造方法。
前記第２の工程において、前記浮遊ゲート電極を、前記第１の絶縁膜上を含み隣接する２つの素子分離構造上にわたる形状に形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
前記第５の工程において、前記第１の開孔を前記素子分離構造上で隣接する２つの前記浮遊ゲート電極の各端部を露出させるように形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
前記素子領域とともにトランジスタを備える前記素子領域の周辺回路領域を形成するに際して、
前記第４の工程において、前記素子領域側に前記第２の絶縁膜を形成する際に、前記周辺回路領域側には、前記トランジスタの構成要素であるゲート配線を覆うように前記第２の絶縁膜を形成し、
前記第５の工程において、前記素子領域側の前記第２の絶縁膜に前記第１及び第２の開孔を形成する際に、前記周辺回路領域側には、前記トランジスタの構成要素である一対の不純物拡散層が形成された前記半導体基板の表面の一部を露出させるように前記第２の絶縁膜に第３の開孔を形成し、
前記第７の工程において、前記素子領域に前記導電膜を形成する際に、前記周辺回路領域側には、前記第２の絶縁膜に形成された前記第３の開孔内を含む全面に前記導電膜を形成し、
前記第８の工程において、前記素子領域に前記導電膜をパターニングする際に、前記周辺回路領域側には、前記第２の絶縁膜上に形成された前記導電膜を、第３の開孔内に充填するとともに前記第２の絶縁膜上に延在する形状に残すことを特徴とする請求項１４〜１６のいずれか１項に記載の半導体装置の製造方法。
前記浮遊ゲート電極が、シリコン、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜であることを特徴とする請求項１４〜１７のいずれか１項に記載の半導体装置の製造方法。
前記ワードラインが金属膜であることを特徴とする請求項１４〜１８のいずれか１項に記載の半導体装置の製造方法。
前記第３の絶縁膜が、
窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、
酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、
チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜であることを特徴とする請求項１４〜１９のいずれか１項に記載の半導体装置の製造方法。
半導体基板上の素子領域に第１の絶縁膜を形成する第１の工程と、
少なくとも前記第１の絶縁膜上に浮遊ゲート電極をパターン形成する第２の工程と、
前記半導体基板の表面領域に不純物を導入して一対の不純物拡散層を形成する第３の工程と、
前記浮遊ゲート電極上に第２の絶縁膜を形成する第４の工程と、
前記第２の絶縁膜に、前記浮遊ゲート電極の表面の一部を露出させる第１の開孔を形成するとともに、一方の前記不純物拡散層の表面を露出させる第２の開孔を形成する第５の工程と、
少なくとも前記第１の開孔内で露出した前記浮遊ゲート電極上に第３の絶縁膜を形成する第６の工程と、
前記第１の開孔内を前記第３の絶縁膜を介して埋め込むとともに、前記第２の開孔内を埋め込む膜厚に、前記第２の絶縁膜上を含む全面に導電膜を形成する第７の工程と、
前記第２の絶縁膜をストッパーとして前記第２の絶縁膜上の前記導電膜を除去することにより、前記第１の開孔内を前記第３の絶縁膜を介して前記導電膜で充填し、前記浮遊ゲート電極と前記第３の絶縁膜を介して容量結合する島状の対向電極を形成するとともに、前記第２の開孔内を前記導電膜で充填するコンタクトプラグを形成する第８の工程と、
前記第２の絶縁膜上で前記コンタクトプラグを介して一方の前記不純物拡散層と電気的に接続されるビットラインをパターン形成する第９の工程と、
前記ビットラインを覆い、前記対向電極を露出させるように、第４の絶縁膜をパターン形成する第１０の工程と、
前記対向電極上及び前記第４の絶縁膜上に、前記対向電極と電気的に接続するとともに、前記ビットラインの上方で当該ビットラインと前記第４の絶縁膜を介して交差するワードラインをパターン形成する第１１の工程とを含むことを特徴とする半導体装置の製造方法。
前記第２の工程において、前記浮遊ゲート電極を、前記第１の絶縁膜上を含み隣接する２つの素子分離構造上にわたる形状に形成することを特徴とする請求項２１に記載の半導体装置の製造方法。
前記第５の工程において、前記第１の開孔を前記素子分離構造上で隣接する２つの前記浮遊ゲート電極の各端部を露出させるように形成することを特徴とする請求項２２に記載の半導体装置の製造方法。
前記素子領域とともにトランジスタを備える前記素子領域の周辺回路領域を形成するに際して、
前記第４の工程において、前記素子領域側に前記第２の絶縁膜を形成する際に、前記周辺回路領域側には、前記トランジスタの構成要素であるゲート配線を覆うように前記第２の絶縁膜を形成し、
前記第５の工程において、前記素子領域側の前記第２の絶縁膜に前記第１及び第２の開孔を形成する際に、前記周辺回路領域側には、前記トランジスタの構成要素である一対の不純物拡散層が形成された前記半導体基板の表面の一部を露出させるように前記第２の絶縁膜に第３の開孔を形成し、
前記第７の工程において、前記素子領域に前記導電膜を形成する際に、前記周辺回路領域側には、前記第２の絶縁膜に形成された前記第３の開孔内を含む全面に前記導電膜を形成し、
前記第８の工程において、前記導電膜を除去する際に、前記周辺回路領域側では、前記第２の絶縁膜上に形成された前記導電膜を除去して、前記導電膜を前記第３の開孔内に充填させて残し、
前記第９の工程において、前記ビットラインをパターン形成する際に、前記周辺回路領域側には、前記第３の開孔内に充填された前記導電膜上に配線層をパターン形成することを特徴とする請求項２１〜２３のいずれか１項に記載の半導体装置の製造方法。
前記浮遊ゲート電極が、シリコン、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜であることを特徴とする請求項２１〜２４のいずれか１項に記載の半導体装置の製造方法。
前記ワードラインが金属膜であることを特徴とする請求項２１〜２５のいずれか１項に記載の半導体装置の製造方法。
前記第３の絶縁膜が、
窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、
酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、
チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜であることを特徴とする請求項２１〜２６のいずれか１項に記載の半導体装置の製造方法。
半導体基板上に形成されて素子形成領域を画定する素子分離構造が素子分離領域に形成され、
前記素子形成領域において、
前記半導体基板の上方に島状にパターン形成された浮遊ゲート電極と、
前記半導体基板に形成されたソース又はドレインとなる一対の不純物拡散層と、
前記浮遊ゲート電極を含む前記半導体基板上に形成された第１の開孔部を有する第１の層間絶縁膜とを備え、
前記第１の開孔部の底面の少なくとも一部が、前記一対の不純物拡散層の一方の不純物拡散層の表層となり、
前記第１の開孔部内において、
前記一方の不純物拡散層と接続されたビットラインを備え、
前記素子分離領域において、
前記素子形成領域に形成された前記浮遊ゲート電極が、前記素子分離構造上に跨って延びた延長部を有し、
前記素子分離構造上の前記延長部上に形成された第２の開孔部を有する第１の層間絶縁膜を備え、
前記第２の開孔部の少なくとも一部が、前記延長部上に形成されており、
前記第２の開孔部内において、
少なくとも前記第２の開孔部内の前記延長部表面に形成された誘電体膜と、
少なくとも前記第１の層間絶縁膜に形成された前記第２の開孔部内で前記誘電体膜を介して前記延長部と対向して形成され、前記延長部と容量結合する制御ゲート電極とを備え、
前記ビットライン上、前記第１の層間絶縁膜上に形成された第３の開孔部を有する第２の層間絶縁膜を備え、
前記第３の開孔部の少なくとも一部が、前記制御ゲート電極上に形成されており、
前記第３の開孔部において、
前記制御ゲート電極と接続されたワードラインを備え、
前記ワードラインが、前記第２の層間絶縁膜上に延びて形成され、且つ前記第２の層間絶縁膜を介して前記ビットラインと交差することを特徴とする半導体装置。
前記素子分離構造が、素子分離用のフィールドシールド電極を備えた素子分離構造であることを特徴とする請求項２８に記載の半導体装置。
前記素子分離構造が、素子分離用絶縁膜からなる素子分離構造であることを特徴とする請求項２８に記載の半導体装置。
前記第２の開孔部内において、前記制御ゲート電極が、前記誘電体膜を介して前記延長部を覆うように形成されていることを特徴とする請求項２８〜３０のいずれか１項に記載の半導体装置。
前記浮遊ゲート電極が、シリコン、二酸化ルテニウム、酸化バナジウム及び酸化インジウム、酸化膜と窒化膜を含む積層から選ばれた少なくとも１種から構成された膜であることを特徴とする請求項２８〜３１のいずれか１項に記載の半導体装置。
前記誘電体膜が、
窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、
酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、
チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜であることを特徴とする請求項２８〜３２のいずれか１項に記載の半導体装置。
前記誘電体膜が強誘電体膜であることを特徴とする請求項２８〜３２に記載の半導体装置。
３値以上の所定多値データのうちの１つが記憶される多値半導体メモリであることを特徴とする請求項２８〜３４のいずれか１項に記載の半導体装置。