JP4007522B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲートと制御ゲートとの複合ゲート構造を有するメモリセル部分を備えた半導体装置及びその製造方法に関し、特に、このメモリセル部分と単一ゲート構造の周辺回路部分とを有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年では、各種携帯用電子機器や家電製品の多機能化に伴い、１チップマイコンに代表されるロジックＬＳＩに、電源との接続を断っても記憶データが保持されるＥＥＰＲＯＭ等の不揮発性半導体メモリを集積する技術の重要度が増している。
【０００３】
【発明が解決しようとする課題】
ところが、ＥＥＰＲＯＭ等におけるメモリセル構造は、例えば、特開昭６１−８２４８０号公報、特開平３−３４５７８号公報又は特開平３−３４５８１号公報にも開示されているように、浮遊ゲートと制御ゲートの２層のゲートを有する複合ゲート構造のものが最も一般的である。これに対し、ロジック回路を含む周辺回路部分は単一層のゲートを有する通常のＭＯＳトランジスタで構成される。このため、従来は、２層のゲートを有する複合ゲート構造のメモリセル部分の製造プロセスと単一層のゲートの周辺回路部分の製造プロセスとの間の整合性をとるのが比較的困難であり、例えば、メモリセル部分の浮遊ゲートと周辺回路部分のゲート電極配線とを同一の導電層で形成した後、周辺回路部分をマスクして、メモリセル部分にのみ制御ゲート配線を形成する等の処置が必要であった。このため、全体のプロセスが比較的煩雑になり、延いては、製造コストの増大を招いていた。
【０００４】
そこで本発明の目的は、浮遊ゲートと制御ゲートとの複合ゲート構造を有するメモリセル部分と単一ゲート構造の周辺回路部分とが比較的整合性良く構成された半導体装置を提供することである。
【０００５】
また、本発明の別の目的は、浮遊ゲートと制御ゲートとの複合ゲート構造を有するメモリセル部分と単一ゲート構造の周辺回路部分とを比較的整合性良く製造することができる半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成され、前記半導体基板の表面に達する第１及び第２の開孔が形成された第１の絶縁膜と、前記第１の開孔内で第２の絶縁膜を介してパターン形成された第１の導電膜と、前記第２の開孔に対応する部位の前記半導体基板の表面領域に形成された第１の拡散層と、前記第１の開孔及び前記第１の拡散層上の前記第２の開孔をそれぞれ充填しており、前記第１の開孔内で前記第１の導電膜と第３の絶縁膜を介して対向し、前記第２の開孔内で前記第１の拡散層と接続された第２の導電膜とを含み、前記第１の開孔に充填された前記第２の導電膜と前記第２の開孔に充填された前記第２の導電膜とが電気的に分離されている。
【０００７】
本発明の半導体装置の一態様例においては、前記第１の絶縁膜の表面と、前記第１及び第２の開孔をそれぞれ充填する前記第２の導電膜の表面とが、ほぼ同一平面内にある。
【０００８】
本発明の半導体装置の一態様例においては、前記第１の開口内で、前記第１の導電膜と前記第２の導電膜が前記第３の絶縁膜を誘電体膜として容量結合する。
【０００９】
本発明の半導体装置の一態様例においては、前記第１の開孔内の前記第２の導電膜は、前記第３の絶縁膜を介して前記第１の導電膜の上面から側面の一部にかけて覆うように形成されている。
【００１０】
本発明の半導体装置の一態様例においては、前記第１の開孔内で前記第１の導電膜の周囲に第４の絶縁膜が形成され、前記第４の絶縁膜を介して前記第２の絶縁膜と前記第３の絶縁膜とが対向している。
【００１１】
本発明の半導体装置の一態様例においては、前記第２の導電膜は、一対の前記第１の拡散層上の前記第２の開孔内をそれぞれ充填する。
【００１２】
本発明の半導体装置の一態様例においては、前記第２の導電膜がシリコン膜或いはタングステン膜から形成されている。
【００１３】
本発明の半導体装置の一態様例においては、前記第１及び第２の導電膜の少なくとも一方が、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜である。
【００１４】
本発明の半導体装置の一態様例においては、前記第３の絶縁膜が、窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜である。
【００１５】
本発明の半導体装置の一態様例においては、前記半導体基板上に形成された周辺回路部を備え、前記周辺回路部は、前記第１の導電膜と同一工程で形成され、第５の絶縁膜を介して形成された第３の導電膜と、前記第３の導電膜の両側における前記半導体基板の表面領域に形成された一対の第２の拡散層とを含み、前記第１の絶縁膜は、前記第３の導電膜を覆うとともに、前記各第２の拡散層の表面の一部を露出させる第３の開孔を有しており、前記第２の導電膜と同一工程で形成され、前記第３の開孔を充填して前記各第２の拡散層と接続された第４の導電膜を含む。
【００１６】
本発明の半導体装置の一態様例においては、前記第１の絶縁膜の表面と、前記第１、第２及び第３の開孔をそれぞれ充填する前記第２及び第４の導電膜の表面とが、ほぼ同一平面内にある。
【００１７】
本発明の半導体装置の一態様例においては、前記周辺回路部は、一対の前記第３の導電膜と、前記各第３の導電膜に対応した互いに導電型の異なる前記第２の拡散層とを含むＣＭＯＳトランジスタである。
【００１８】
本発明の半導体装置の一態様例においては、前記第２及び第４の導電膜がシリコン膜或いはタングステン膜から形成されている。
【００１９】
本発明の半導体装置の一態様例においては、前記第１〜第４の導電膜の少なくとも一つが、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜である。
【００２０】
本発明の半導体装置の一態様例においては、前記第１の拡散層は、前記第１の導電膜の少なくとも片側に形成される。
【００２１】
本発明の半導体装置の一態様例においては、前記半導体基板上に、前記半導体基板の表面に達する前記第１の開孔が形成された前記第１の絶縁膜を備えた第１の活性領域と、前記半導体基板の表面に達する前記第２の開孔が形成された前記第１の絶縁膜を備えた第２の活性領域とを有している。
【００２２】
本発明の半導体装置の一態様例においては、前記第１の活性領域が、半導体メモリ形成領域であり、前記第２の活性領域が、周辺トランジスタ形成領域である。
【００２３】
本発明の半導体装置は、半導体基板上に第１及び第２の活性領域を備えた半導体装置であって、前記第１の活性領域において、前記半導体基板の表面に達する第１及び第２の開孔が形成されるとともに、前記第２の活性領域において、前記半導体基板の表面に達する第３の開孔が形成された第１の絶縁膜と、前記第１の活性領域において、前記第１の開孔内で第２の絶縁膜を介してパターン形成された第１の導電膜及び、前記第２の活性領域において、前記半導体基板上で第３の絶縁膜を介してパターン形成された第２の導電膜と、前記第１の活性領域において、前記第１の導電膜の両側の前記第２の開孔に対応する部位の前記半導体基板の表面領域に形成された一対の第１の拡散層と、前記第２の活性領域において、前記第２の導電膜の両側における前記半導体基板の表面領域に形成された一対の第２の拡散層と、前記第１の活性領域において、前記第１の開孔を充填して前記第１の開孔内で前記第１の導電膜と第４の絶縁膜を介して対向し、前記第２の開孔を充填して前記第２の開孔内で前記第１の拡散層と接続される第３の導電膜及び、前記第２の活性領域において、前記第３の導電膜と同一工程で形成され、前記第３の開孔を充填して前記第３の開孔内で前記第２の拡散層と接続された第４の導電膜とを含む。
【００２４】
本発明の半導体装置の一態様例においては、前記第１の絶縁膜の表面と、前記第１、第２及び第３の開孔をそれぞれ充填する前記第３及び第４の導電膜の表面とが、ほぼ同一平面内にある。
【００２５】
本発明の半導体装置の一態様例においては、前記第１の開孔内で、前記第１の導電膜と前記第３の導電膜が前記第４の絶縁膜を誘電体膜として容量結合する。
【００２６】
本発明の半導体装置の一態様例においては、前記第１の開孔内の前記第３の導電膜は、前記第４の絶縁膜を介して前記第１の導電膜の上面から側面の一部にかけて覆うように形成されている。
【００２７】
本発明の半導体装置の一態様例においては、前記第１の開孔内で前記第１の導電膜の周囲に第５の絶縁膜が形成され、前記第５の絶縁膜を介して前記第２の絶縁膜と前記第４の絶縁膜とが対向している。
【００２８】
本発明の半導体装置の一態様例においては、前記第３の導電膜は、一対の前記第１の拡散層上の前記第２の開孔内をそれぞれ充填する。
【００２９】
本発明の半導体装置の一態様例においては、前記第３及び第４の導電膜がシリコン膜或いはタングステン膜から形成されている。
【００３０】
本発明の半導体装置の一態様例においては、前記第１〜第４の導電膜の少なくとも一つが、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜である。
【００３１】
本発明の半導体装置の一態様例においては、前記第４の絶縁膜が、窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜である。
【００３２】
本発明の半導体装置の製造方法は、第１の活性領域における半導体基板の表面に第１の絶縁膜を形成し、第２の活性領域における前記半導体基板の表面に第２の絶縁膜を形成する第１の工程と、前記第１の工程後、全面に第１の導電膜を形成し、前記第１の活性領域においては前記第１の導電膜を浮遊ゲート電極の形状に加工し、前記第２の活性領域においては前記第１の導電膜をトランジスタのゲート電極の形状に加工する第２の工程と、前記第１の活性領域における前記浮遊ゲート電極の両側の前記半導体基板の表面領域に不純物を導入して、第１の拡散層を形成するとともに、前記第２の活性領域における前記ゲート電極の両側の前記半導体基板の表面領域に不純物を導入して、第２の拡散層を形成する第３の工程と、前記第３の工程後、層間絶縁膜となる第３の絶縁膜を全面に形成する第４の工程と、前記第１の活性領域において前記浮遊ゲート電極の上の前記第３の絶縁膜に第１の開孔を形成するとともに、前記第２の活性領域において前記第２の拡散層の上の前記第３の絶縁膜に第２の開孔を形成する第５の工程と、前記第１の活性領域における前記第１の開孔の底部に第４の絶縁膜を形成する第６の工程と、前記第１及び第２の開孔の内部を含む全面に第２の導電膜を形成した後、前記第３の絶縁膜の上の前記第２の導電膜を除去して、前記第１及び第２の開孔の内部のみに前記第２の導電膜を残す第７の工程とを含む。
【００３３】
本発明の半導体装置の製造方法の一態様例は、前記第７の工程の後、全面に第３の導電膜を形成し、この第３の導電膜をパターニングして、前記第１の活性領域においては、前記第１の開孔内に形成された前記第２の導電膜に接続したゲート配線層を、前記第２の活性領域においては、前記第２の開孔内に形成された前記第２の導電膜に接続した配線層をそれぞれ形成する第８の工程を更に含む。
【００３４】
本発明の半導体装置の製造方法の一態様例においては、前記第５の工程において、前記第３の絶縁膜に前記第１及び第２の開孔を形成する際、同時に、前記第１の活性領域における前記第１の拡散層の上の前記第３の絶縁膜に第３の開孔を形成し、前記第７の工程において、この第３の開孔の内部にも前記第２の導電膜を埋め込み形成する。
【００３５】
本発明の半導体装置の製造方法の一態様例においては、前記第５の工程において、前記第３の絶縁膜に前記第１及び第２の開孔を形成する際、少なくとも前記第１の開孔の底部に前記浮遊ゲート電極の上面が露出する程度に前記第３の絶縁膜の一部を残し、前記第１及び第２の開孔の底部に前記第４の絶縁膜を形成した後、前記第２の開孔内の前記第４の絶縁膜及び前記第３の絶縁膜の一部を除去することにより、前記第１の開孔内にのみ前記第４の絶縁膜を残す。
【００３６】
本発明の半導体装置の製造方法の一態様例においては、前記第２の導電膜がシリコン膜或いはタングステン膜から形成されている。
【００３７】
本発明の半導体装置の製造方法の一態様例においては、前記第１及び第２の導電膜の少なくとも一方が、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜である。
【００３８】
本発明の半導体装置の製造方法の一態様例においては、前記第４の絶縁膜が、窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜である。
【００３９】
【発明の実施の形態】
以下、本発明の具体的な実施形態について説明する。ここでは、半導体装置としてＥＥＰＲＯＭメモリセルを備えたロジックＬＳＩを例示し、その具体的構成を製造方法とともに工程順に説明する。
【００４０】
本実施形態の半導体装置は、Ｐ型シリコン半導体基板１上に、浮遊ゲート電極膜３を備え、マトリクス状に配設されてなるＥＥＰＲＯＭメモリセル（以下、単に「メモリセル」と記す。）と、それぞれＰ型トランジスタ２３及びＮ型トランジスタ２４を有するＣＭＯＳ回路を備える論理回路を含むメモリセルの周辺回路部（以下、単に「周辺回路部」と記す。）とを備えてなる半導体装置（以下、単に「ロジックＬＳＩ」と記す。）である。
【００４１】
ここで、図１〜図１０の各図において、左側の部分は前記メモリセルの形成過程を、右側の部分は前記周辺回路部の形成過程をそれぞれ表しており、図１１（ａ），図１１（ｂ）中に示した符号は、図１〜図１０の各図に記した符号に対応するように記載されている。なお、図１〜図１０の左側の部分は、それぞれ図１１（ａ）中の一点鎖線Ａ−Ａ’による断面に対応し、図１〜図１０の右側の部分は、それぞれ図１１（ｂ）中の一点鎖線Ｂ−Ｂ’による断面に対応している。
【００４２】
先ず、図１に示すように、周辺回路部側のＰ型シリコン半導体基板１にイオン注入法によりＰ型，Ｎ型ウェル拡散層２１，２２を形成する。続いて、メモリセル及び周辺回路部が形成される部位に例えばＬＯＣＯＳ法によりフィールド酸化膜２５（メモリセル側については図示を省略する。）それぞれを形成する。なお、フィールド酸化膜２５の代わりに、いわゆるフィールドシールド素子分離法により、Ｐ型シリコン半導体基板１上に酸化膜、導電膜、酸化膜を順次積層形成し、フォトリソグラフィー及びそれに続くエッチングを施すことにより、酸化膜内にフィールドシールドゲートが埋設されてなる素子分離領域を形成してもよい。
【００４３】
次に、全面に熱酸化を施して膜厚が８０Å〜２５０Å程度のゲート酸化膜を形成した後に、周辺回路部側のＰ型シリコン半導体基板１の表面をマスクで覆った状態で一定量のウェットエッチングを施すことによりメモリセル側の素子領域の前記ゲート酸化膜を除去する。続いて、更に全面に熱酸化を施すことにより、メモリセル側には膜厚５０Å〜１２０Å程度のゲート酸化膜２を、周辺回路部側の素子活性領域には膜厚１２０Å〜３００Å程度のゲート酸化膜２６をそれぞれ形成する。
【００４４】
なお、ＥＥＰＲＯＭの代わりに紫外線消去型のＥＰＲＯＭを形成する場合には、前記工程の中でメモリセル側のゲート酸化膜の除去作業は不要となる。
【００４５】
次に、全面に多結晶シリコン膜を形成した後、これをフォトリソグラフィ技術及びそれに続くドライエッチング等によりパターニングし、メモリセル側においては、ゲート酸化膜２（或いはトンネル酸化膜）上に第１の導電膜として所定形状の浮遊ゲート電極膜３を形成し、周辺回路部側においては、ゲート酸化膜２６上にトランジスタのゲート電極膜２７を形成する。ここで、浮遊ゲート電極膜３及びゲート電極膜２７を、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種を材料として形成してもよい。
【００４６】
次に、メモリセル側及び周辺回路部側におけるＰ型ウェル拡散層２１の領域のシリコン半導体基板１に対して砒素（Ａｓ）のイオン注入を施してメモリセルトランジスタ及び周辺回路部におけるＮＭＯＳトランジスタのソース拡散層７，２９及びドレイン拡散層８，３０を形成した後に、周辺回路部側におけるＮ型ウェル拡散層２２の領域のシリコン半導体基板１に対しボロン（Ｂ）のイオン注入を施して周辺回路部におけるＰＭＯＳトランジスタのソース拡散層３６及びドレイン拡散層３５を形成する。
【００４７】
ここで、メモリセルトランジスタにおけるソース拡散層７及びドレイン拡散層８については、それらの両端部がそれぞれゲート酸化膜２を介して上部に存する浮遊ゲート電極膜３の両端部とオーバーラップするように形成され、周辺回路部側におけるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース拡散層２９，３６及びドレイン拡散層３０，３５については、それらの両端部がそれぞれゲート酸化膜２６を介して上部に存するゲート電極膜２７の両端部とオーバーラップするように形成される。
【００４８】
次に、ボロン（Ｂ）及びリン（Ｐ）を含有するシリケートガラス等を材料として全面に層間絶縁膜６を形成し、高温熱処理によるリフローを施したり、化学機械研磨（ＣＭＰ：Chemical-Mechanical Polishing ）を施すことにより図１に示す如く層間絶縁膜６の表面を平坦化する。
【００４９】
次に、図２に示すように、フォトリソグラフィ技術及びそれに続くドライエッチングにより層間絶縁膜６に開孔４１，４２及び４３を開口形成する。具体的に、メモリセル側については、浮遊ゲート電極膜３の位置にメモリセル毎に独立した、又は、複数のメモリセルにおいて連続した比較的大きな開孔４１を、ドレイン拡散層８の上に開孔４２をそれぞれ形成し、周辺回路部側については、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース拡散層２９，３５及びドレイン拡散層３０，３５の直上に開孔４３をそれぞれ形成する。
【００５０】
このとき、図２中破線で示すように、開孔４１，４２及び４３と共に、層間絶縁膜６に、メモリセル側についてはソース拡散層７の上に開孔４５を、周辺回路部側についてはゲート電極膜２７の上に開孔４６を形成する。これら開孔４５，４６は、図２において開孔４１，４２及び４３と同一の断面に現れないために破線で示されている。
【００５１】
ここで、浮遊ゲート電極膜３の位置に形成される開孔４１において、以下の工程で形成される制御ゲート電極膜５がＯＮＯ膜４のみでソース拡散層７やドレイン拡散層８と絶縁分離されるかたちでは十分な絶縁能力が得られないため、開孔４１は、層間絶縁膜６の一部、即ち絶縁膜６ａを開孔４１の底部に残存させたかたちに形成される。そのため、他の開孔４２，４３（及び４５，４６）も同様に絶縁膜６ａを残存させたかたちに形成されることになる。
【００５２】
この場合、具体的には、絶縁膜６ａを、開孔４１内に浮遊ゲート電極膜３の膜厚より薄い膜厚を有するように残す。
【００５３】
次に、図３に示すように、開孔４１〜４３（及び４５，４６）内を含む全面に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜が順次積層したかたちで且つ膜厚が酸化膜容量換算で１５０Å〜３００Å程度となるＯＮＯ膜４を形成する。但し、層間絶縁膜６上のＯＮＯ膜４については図示を省略する。ここで、ＯＮＯ膜４の代わりに、窒化膜及び酸化膜が順次堆積されたＮＯ膜や、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜等の高誘電体薄膜を形成してもよい。
【００５４】
次に、図４に示すように、全面にレジストを塗布し、パターニングを施すことによりメモリセル側の開孔４１の上部のみにレジストが残存してなるレジストマスク４４を形成する。そして、ドライエッチングを施すことにより開孔４２，４３内のゲート酸化膜２，２６，絶縁膜６ａ，及びＯＮＯ膜４を除去してコンタクト孔９，３１を形成する。このとき、開孔４５，４６内のゲート酸化膜２，絶縁膜６ａ，及びＯＮＯ膜４も同様に除去して、図４中破線で示すコンタクト孔４７，４８を形成する。
【００５５】
次に、図５に示すように、レジストマスク４４をＯ2 プラズマを用いた灰化処理等の手法により除去した後に、例えば減圧ＣＶＤ法によりリン（Ｐ）をドープした多結晶シリコンを全面に堆積させる。ここで、多結晶シリコンの代わりに、タングステン、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種を材料として形成してもよい。
【００５６】
次に、エッチバック法やＣＭＰ法等の平坦化技術により層間絶縁膜６上の多結晶シリコンを除去して、開孔４１内及びコンタクト孔９，３１内に多結晶シリコンからなる制御ゲート電極膜５及びコンタクトプラグ１０，３２を同時形成する。このとき、メモリセル側及び周辺回路部側の層間絶縁膜６の表面と制御ゲート電極膜５及びコンタクトプラグ１０，３２の表面とが、ほぼ同一平面内に存することになる。ここで、コンタクト孔４７，４８内にも同様に図示しないコンタクトプラグが形成される。
【００５７】
このとき、絶縁膜６ａが開孔４１内に残存形成されているために、制御ゲート電極膜５が、ＯＮＯ膜４を介して浮遊ゲート電極膜３をその上部全面から側部の一部位にかけて覆うように形成される。一方、浮遊ゲート電極膜３は、ゲート酸化膜２，ＯＮＯ膜４及び絶縁膜６ａに包囲されたかたちに形成されることになる。
【００５８】
ここで、各コンタクト孔９，３１（及び４７，４８）のアスペクト比が比較的大きい場合には、上述の前記多結晶シリコンの堆積及びエッチバックの工程を複数回繰り返すことが有効である。
【００５９】
次に、図６に示すように、全面に例えばアルミニウムと銅の合金からなる金属薄膜を成膜した後に、フォトリソグラフィ技術及びドライエッチングを施すことにより、メモリセル側では制御ゲート電極膜５に、周辺回路部側ではコンタクトプラグ３２に電気的に接続された所定パターンの第１の配線膜１１を形成する。
【００６０】
ここで、制御ゲート電極膜５と第１の配線膜１１とは各メモリセル領域において一体の導電膜として機能するため、各メモリセル領域において実質的には制御ゲート電極膜５と第１の配線膜１１とが共に制御ゲート電極として機能し、且つ第１の配線膜１１がゲート配線として機能する。
【００６１】
次に、前記金属薄膜にパターニングを施して第１の配線膜１１を形成する際に、メモリセル側におけるコンタクトプラグ１０の上に当該コンタクトプラグ１０の上面を覆うようにパターン１７を形成する。このとき、メモリセル側では、コンタクトプラグ１０と同様に、コンタクト孔４７内に形成されたコンタクトプラグ上にも所定パターンの配線膜が、周辺回路部側では、コンタクトプラグ３２の場合と同様に、コンタクト孔４８内に形成されたコンタクトプラグ上にも所定パターンの配線膜がそれぞれ形成される。
【００６２】
次に、図７に示すように、第１の配線膜１１の上に層間絶縁膜１２を形成する。ここで、この層間絶縁膜１２に対して、下層における段差を緩和するために、例えば化学機械研磨（ＣＭＰ）によりその表面に平坦化処理を施すことが有効である。
【００６３】
次に、図８に示すように、層間絶縁膜１２に対してフォトリソグラフィ技術及びドライエッチングを施すことにより、第１の配線膜１１及びパターン１７と後述する第２の配線膜１５とが接続される部位にコンタクト孔１３，３３を形成する。ここで、コンタクト孔１３は、パターン１７の直上に形成される。このパターン１７が存するために、コンタクトプラグ１０とコンタクト孔１３とを接続する際の位置合わせを容易に行うことが可能となる。
【００６４】
次に、例えばＣＶＤ法によりタングステン（Ｗ）を全面に堆積させ、エッチバックまたはＣＭＰ法により、層間絶縁膜１２の上のタングステン（Ｗ）を除去してコンタクト孔１３，３３内にＷプラグ１４，３４を形成する。
【００６５】
次に、図９に示すように、第１の配線膜１１を形成する場合と同様に、全面に例えばアルミニウムと銅の合金からなる金属薄膜を成膜した後に、フォトリソグラフィ技術及びドライエッチングを施すことにより所定形状の第２の配線膜１５を形成する。
【００６６】
しかる後、図１０に示すように、第２の配線膜１５の上に、例えば窒化シリコンを材料として保護膜１６を被覆形成すること等により、ロジックＬＳＩを完成させる。ここで、周辺回路部に属するデコーダは、メモリセル部から直結されており、その出力部位は、この周辺回路部におけるＰチャネル及びＮチャネルのドレイン拡散層３０，３５と接続され更に第２の配線膜１５を通じてメモリセル部のドレイン拡散層８と接続される。
【００６７】
上述のように、この実施形態によれば、周辺回路領域においてコンタクト孔３１内に多結晶シリコンを充填させてコンタクトプラグ３２を形成する工程を利用して、メモリセル領域における制御ゲート電極膜５を周辺回路領域のコンタクトプラグ３２と同一の多結晶シリコンを用いて当該コンタクトプラグ３２と同時に形成する。したがって、周辺回路領域には存しない制御ゲート電極膜５を当該周辺回路領域をマスクして形成する工程が省略され、フォトリソグラフィーの工程が省略されて製造工程が簡略化されることになる。
【００６８】
また、制御ゲート電極膜５を、ＯＮＯ膜４を介して浮遊ゲート電極膜３をその上部全面から側部の一部位に架けて覆うように形成することにより、制御ゲート電極膜５を単に浮遊ゲート電極膜３の上方に形成する場合に比して制御ゲート電極膜５と浮遊ゲート電極膜３との対向面積が増大する。したがって、制御ゲート電極膜５を単に浮遊ゲート電極膜３の上方に形成する場合に比して同一のメモリサイズでも両ゲート電極膜３，５間の容量結合比を増大させることが可能となり、ドレイン拡散層８や制御ゲート電極膜５に同一の電圧を印加した場合、ゲート酸化膜２に印加される電界が大きくなる。
【００６９】
具体的には、例えば書き込み動作時にソース拡散層７及びＰ型半導体基板１をそれぞれ接地電位に、ドレイン拡散層８に５Ｖを印加し、ドレイン拡散層８の端部から発生した熱電子を浮遊ゲート電極膜３に注入する場合、制御ゲート電極膜５に印加する電圧を低電圧化（例えば、制御ゲート電極膜５を単に浮遊ゲート電極膜３の上方に形成する場合では１２Ｖのところが６〜７Ｖ）することが可能となる。
【００７０】
また、ゲート酸化膜２の代わりにトンネル酸化膜を形成した場合では、制御ゲート電極膜５を単に浮遊ゲート電極膜３の上方に形成する場合ではドレイン拡散層に１４Ｖの電圧を印加することが必要であったのに対して、本実施の形態と同等のメモリサイズの場合でも１１Ｖの印加電圧で同様の書き換え動作を行うことが可能となる。
【００７１】
【発明の効果】
本発明の半導体装置によれば、例えば、浮遊ゲート型のＥＥＰＲＯＭのような不揮発性半導体メモリが内蔵されたロジックＬＳＩにおいて、浮遊ゲートと制御ゲートとの複合ゲート構造を有するメモリセル部分と単一ゲート構造の周辺回路部分とが比較的整合性良く構成されて信頼性の高い半導体装置が実現される。
【００７２】
また、本発明の半導体装置の製造方法によれば、例えば、浮遊ゲート型のＥＥＰＲＯＭのような不揮発性半導体メモリが内蔵されたロジックＬＳＩを製造するに際して、浮遊ゲートと制御ゲートとの複合ゲート構造を有するメモリセル部分と単一ゲート構造の周辺回路部分とを比較的整合性良く製造することができ、製造工程数を削減させることにより、製造コストの増大化を回避するとともに信頼性の高い半導体装置が実現される。
【図面の簡単な説明】
【図１】本発明の実施形態において半導体装置を製造するに際して、層間絶縁膜を形成するまでの工程を示す概略断面図である。
【図２】本発明の実施形態において半導体装置を製造するに際して、各開孔を形成するまでの工程を示す概略断面図である。
【図３】本発明の実施形態において半導体装置を製造するに際して、ＯＮＯ膜を形成するまでの工程を示す概略断面図である。
【図４】本発明の実施形態において半導体装置を製造するに際して、マスクを形成するまでの工程を示す概略断面図である。
【図５】本発明の実施形態において半導体装置を製造するに際して、各コンタクトプラグを形成するまでの工程を示す概略断面図である。
【図６】本発明の実施形態において半導体装置を製造するに際して、第１の配線膜を形成するまでの工程を示す概略断面図である。
【図７】本発明の実施形態において半導体装置を製造するに際して、層間絶縁膜を形成するまでの工程を示す概略断面図である。
【図８】本発明の実施形態において半導体装置を製造するに際して、Ｗプラグを形成するまでの工程を示す概略断面図である。
【図９】本発明の実施形態において半導体装置を製造するに際して、第２の配線膜を形成するまでの工程を示す概略断面図である。
【図１０】本発明の実施形態において半導体装置を製造するに際して、ロジックＬＳＩを完成させるまでの工程を示す概略断面図である。
【図１１】本発明の実施形態において製造される半導体装置の主要部を示す概略平面図である。
【符号の説明】
１ Ｐ型シリコン半導体基板
２，２６ ゲート酸化膜
３ 浮遊ゲート電極膜
５ 制御ゲート電極膜
６ 第１の層間絶縁膜
６ａ 絶縁膜
７，２９，３６ ソース拡散層
８，３０，３５ ドレイン拡散層
９，１３，３１，３３，４７，４８ コンタクト孔
１０，３２ コンタクトプラグ
１１ 第１の配線膜
１４，３４ Ｗプラグ
１５ 第２の配線膜
１７ パターン
２１，２２ Ｎ型ウェル拡散層
２３ Ｐ型トランジスタ
２４ Ｎ型トランジスタ
２５ フィールド酸化膜
２７ ゲート電極膜
４１，４２，４３，４５，４６ 開孔
４４ レジストマスク
【発明の属する技術分野】
本発明は、浮遊ゲートと制御ゲートとの複合ゲート構造を有するメモリセル部分を備えた半導体装置及びその製造方法に関し、特に、このメモリセル部分と単一ゲート構造の周辺回路部分とを有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年では、各種携帯用電子機器や家電製品の多機能化に伴い、１チップマイコンに代表されるロジックＬＳＩに、電源との接続を断っても記憶データが保持されるＥＥＰＲＯＭ等の不揮発性半導体メモリを集積する技術の重要度が増している。
【０００３】
【発明が解決しようとする課題】
ところが、ＥＥＰＲＯＭ等におけるメモリセル構造は、例えば、特開昭６１−８２４８０号公報、特開平３−３４５７８号公報又は特開平３−３４５８１号公報にも開示されているように、浮遊ゲートと制御ゲートの２層のゲートを有する複合ゲート構造のものが最も一般的である。これに対し、ロジック回路を含む周辺回路部分は単一層のゲートを有する通常のＭＯＳトランジスタで構成される。このため、従来は、２層のゲートを有する複合ゲート構造のメモリセル部分の製造プロセスと単一層のゲートの周辺回路部分の製造プロセスとの間の整合性をとるのが比較的困難であり、例えば、メモリセル部分の浮遊ゲートと周辺回路部分のゲート電極配線とを同一の導電層で形成した後、周辺回路部分をマスクして、メモリセル部分にのみ制御ゲート配線を形成する等の処置が必要であった。このため、全体のプロセスが比較的煩雑になり、延いては、製造コストの増大を招いていた。
【０００４】
そこで本発明の目的は、浮遊ゲートと制御ゲートとの複合ゲート構造を有するメモリセル部分と単一ゲート構造の周辺回路部分とが比較的整合性良く構成された半導体装置を提供することである。
【０００５】
また、本発明の別の目的は、浮遊ゲートと制御ゲートとの複合ゲート構造を有するメモリセル部分と単一ゲート構造の周辺回路部分とを比較的整合性良く製造することができる半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成され、前記半導体基板の表面に達する第１及び第２の開孔が形成された第１の絶縁膜と、前記第１の開孔内で第２の絶縁膜を介してパターン形成された第１の導電膜と、前記第２の開孔に対応する部位の前記半導体基板の表面領域に形成された第１の拡散層と、前記第１の開孔及び前記第１の拡散層上の前記第２の開孔をそれぞれ充填しており、前記第１の開孔内で前記第１の導電膜と第３の絶縁膜を介して対向し、前記第２の開孔内で前記第１の拡散層と接続された第２の導電膜とを含み、前記第１の開孔に充填された前記第２の導電膜と前記第２の開孔に充填された前記第２の導電膜とが電気的に分離されている。
【０００７】
本発明の半導体装置の一態様例においては、前記第１の絶縁膜の表面と、前記第１及び第２の開孔をそれぞれ充填する前記第２の導電膜の表面とが、ほぼ同一平面内にある。
【０００８】
本発明の半導体装置の一態様例においては、前記第１の開口内で、前記第１の導電膜と前記第２の導電膜が前記第３の絶縁膜を誘電体膜として容量結合する。
【０００９】
本発明の半導体装置の一態様例においては、前記第１の開孔内の前記第２の導電膜は、前記第３の絶縁膜を介して前記第１の導電膜の上面から側面の一部にかけて覆うように形成されている。
【００１０】
本発明の半導体装置の一態様例においては、前記第１の開孔内で前記第１の導電膜の周囲に第４の絶縁膜が形成され、前記第４の絶縁膜を介して前記第２の絶縁膜と前記第３の絶縁膜とが対向している。
【００１１】
本発明の半導体装置の一態様例においては、前記第２の導電膜は、一対の前記第１の拡散層上の前記第２の開孔内をそれぞれ充填する。
【００１２】
本発明の半導体装置の一態様例においては、前記第２の導電膜がシリコン膜或いはタングステン膜から形成されている。
【００１３】
本発明の半導体装置の一態様例においては、前記第１及び第２の導電膜の少なくとも一方が、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜である。
【００１４】
本発明の半導体装置の一態様例においては、前記第３の絶縁膜が、窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜である。
【００１５】
本発明の半導体装置の一態様例においては、前記半導体基板上に形成された周辺回路部を備え、前記周辺回路部は、前記第１の導電膜と同一工程で形成され、第５の絶縁膜を介して形成された第３の導電膜と、前記第３の導電膜の両側における前記半導体基板の表面領域に形成された一対の第２の拡散層とを含み、前記第１の絶縁膜は、前記第３の導電膜を覆うとともに、前記各第２の拡散層の表面の一部を露出させる第３の開孔を有しており、前記第２の導電膜と同一工程で形成され、前記第３の開孔を充填して前記各第２の拡散層と接続された第４の導電膜を含む。
【００１６】
本発明の半導体装置の一態様例においては、前記第１の絶縁膜の表面と、前記第１、第２及び第３の開孔をそれぞれ充填する前記第２及び第４の導電膜の表面とが、ほぼ同一平面内にある。
【００１７】
本発明の半導体装置の一態様例においては、前記周辺回路部は、一対の前記第３の導電膜と、前記各第３の導電膜に対応した互いに導電型の異なる前記第２の拡散層とを含むＣＭＯＳトランジスタである。
【００１８】
本発明の半導体装置の一態様例においては、前記第２及び第４の導電膜がシリコン膜或いはタングステン膜から形成されている。
【００１９】
本発明の半導体装置の一態様例においては、前記第１〜第４の導電膜の少なくとも一つが、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜である。
【００２０】
本発明の半導体装置の一態様例においては、前記第１の拡散層は、前記第１の導電膜の少なくとも片側に形成される。
【００２１】
本発明の半導体装置の一態様例においては、前記半導体基板上に、前記半導体基板の表面に達する前記第１の開孔が形成された前記第１の絶縁膜を備えた第１の活性領域と、前記半導体基板の表面に達する前記第２の開孔が形成された前記第１の絶縁膜を備えた第２の活性領域とを有している。
【００２２】
本発明の半導体装置の一態様例においては、前記第１の活性領域が、半導体メモリ形成領域であり、前記第２の活性領域が、周辺トランジスタ形成領域である。
【００２３】
本発明の半導体装置は、半導体基板上に第１及び第２の活性領域を備えた半導体装置であって、前記第１の活性領域において、前記半導体基板の表面に達する第１及び第２の開孔が形成されるとともに、前記第２の活性領域において、前記半導体基板の表面に達する第３の開孔が形成された第１の絶縁膜と、前記第１の活性領域において、前記第１の開孔内で第２の絶縁膜を介してパターン形成された第１の導電膜及び、前記第２の活性領域において、前記半導体基板上で第３の絶縁膜を介してパターン形成された第２の導電膜と、前記第１の活性領域において、前記第１の導電膜の両側の前記第２の開孔に対応する部位の前記半導体基板の表面領域に形成された一対の第１の拡散層と、前記第２の活性領域において、前記第２の導電膜の両側における前記半導体基板の表面領域に形成された一対の第２の拡散層と、前記第１の活性領域において、前記第１の開孔を充填して前記第１の開孔内で前記第１の導電膜と第４の絶縁膜を介して対向し、前記第２の開孔を充填して前記第２の開孔内で前記第１の拡散層と接続される第３の導電膜及び、前記第２の活性領域において、前記第３の導電膜と同一工程で形成され、前記第３の開孔を充填して前記第３の開孔内で前記第２の拡散層と接続された第４の導電膜とを含む。
【００２４】
本発明の半導体装置の一態様例においては、前記第１の絶縁膜の表面と、前記第１、第２及び第３の開孔をそれぞれ充填する前記第３及び第４の導電膜の表面とが、ほぼ同一平面内にある。
【００２５】
本発明の半導体装置の一態様例においては、前記第１の開孔内で、前記第１の導電膜と前記第３の導電膜が前記第４の絶縁膜を誘電体膜として容量結合する。
【００２６】
本発明の半導体装置の一態様例においては、前記第１の開孔内の前記第３の導電膜は、前記第４の絶縁膜を介して前記第１の導電膜の上面から側面の一部にかけて覆うように形成されている。
【００２７】
本発明の半導体装置の一態様例においては、前記第１の開孔内で前記第１の導電膜の周囲に第５の絶縁膜が形成され、前記第５の絶縁膜を介して前記第２の絶縁膜と前記第４の絶縁膜とが対向している。
【００２８】
本発明の半導体装置の一態様例においては、前記第３の導電膜は、一対の前記第１の拡散層上の前記第２の開孔内をそれぞれ充填する。
【００２９】
本発明の半導体装置の一態様例においては、前記第３及び第４の導電膜がシリコン膜或いはタングステン膜から形成されている。
【００３０】
本発明の半導体装置の一態様例においては、前記第１〜第４の導電膜の少なくとも一つが、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜である。
【００３１】
本発明の半導体装置の一態様例においては、前記第４の絶縁膜が、窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜である。
【００３２】
本発明の半導体装置の製造方法は、第１の活性領域における半導体基板の表面に第１の絶縁膜を形成し、第２の活性領域における前記半導体基板の表面に第２の絶縁膜を形成する第１の工程と、前記第１の工程後、全面に第１の導電膜を形成し、前記第１の活性領域においては前記第１の導電膜を浮遊ゲート電極の形状に加工し、前記第２の活性領域においては前記第１の導電膜をトランジスタのゲート電極の形状に加工する第２の工程と、前記第１の活性領域における前記浮遊ゲート電極の両側の前記半導体基板の表面領域に不純物を導入して、第１の拡散層を形成するとともに、前記第２の活性領域における前記ゲート電極の両側の前記半導体基板の表面領域に不純物を導入して、第２の拡散層を形成する第３の工程と、前記第３の工程後、層間絶縁膜となる第３の絶縁膜を全面に形成する第４の工程と、前記第１の活性領域において前記浮遊ゲート電極の上の前記第３の絶縁膜に第１の開孔を形成するとともに、前記第２の活性領域において前記第２の拡散層の上の前記第３の絶縁膜に第２の開孔を形成する第５の工程と、前記第１の活性領域における前記第１の開孔の底部に第４の絶縁膜を形成する第６の工程と、前記第１及び第２の開孔の内部を含む全面に第２の導電膜を形成した後、前記第３の絶縁膜の上の前記第２の導電膜を除去して、前記第１及び第２の開孔の内部のみに前記第２の導電膜を残す第７の工程とを含む。
【００３３】
本発明の半導体装置の製造方法の一態様例は、前記第７の工程の後、全面に第３の導電膜を形成し、この第３の導電膜をパターニングして、前記第１の活性領域においては、前記第１の開孔内に形成された前記第２の導電膜に接続したゲート配線層を、前記第２の活性領域においては、前記第２の開孔内に形成された前記第２の導電膜に接続した配線層をそれぞれ形成する第８の工程を更に含む。
【００３４】
本発明の半導体装置の製造方法の一態様例においては、前記第５の工程において、前記第３の絶縁膜に前記第１及び第２の開孔を形成する際、同時に、前記第１の活性領域における前記第１の拡散層の上の前記第３の絶縁膜に第３の開孔を形成し、前記第７の工程において、この第３の開孔の内部にも前記第２の導電膜を埋め込み形成する。
【００３５】
本発明の半導体装置の製造方法の一態様例においては、前記第５の工程において、前記第３の絶縁膜に前記第１及び第２の開孔を形成する際、少なくとも前記第１の開孔の底部に前記浮遊ゲート電極の上面が露出する程度に前記第３の絶縁膜の一部を残し、前記第１及び第２の開孔の底部に前記第４の絶縁膜を形成した後、前記第２の開孔内の前記第４の絶縁膜及び前記第３の絶縁膜の一部を除去することにより、前記第１の開孔内にのみ前記第４の絶縁膜を残す。
【００３６】
本発明の半導体装置の製造方法の一態様例においては、前記第２の導電膜がシリコン膜或いはタングステン膜から形成されている。
【００３７】
本発明の半導体装置の製造方法の一態様例においては、前記第１及び第２の導電膜の少なくとも一方が、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜である。
【００３８】
本発明の半導体装置の製造方法の一態様例においては、前記第４の絶縁膜が、窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜である。
【００３９】
【発明の実施の形態】
以下、本発明の具体的な実施形態について説明する。ここでは、半導体装置としてＥＥＰＲＯＭメモリセルを備えたロジックＬＳＩを例示し、その具体的構成を製造方法とともに工程順に説明する。
【００４０】
本実施形態の半導体装置は、Ｐ型シリコン半導体基板１上に、浮遊ゲート電極膜３を備え、マトリクス状に配設されてなるＥＥＰＲＯＭメモリセル（以下、単に「メモリセル」と記す。）と、それぞれＰ型トランジスタ２３及びＮ型トランジスタ２４を有するＣＭＯＳ回路を備える論理回路を含むメモリセルの周辺回路部（以下、単に「周辺回路部」と記す。）とを備えてなる半導体装置（以下、単に「ロジックＬＳＩ」と記す。）である。
【００４１】
ここで、図１〜図１０の各図において、左側の部分は前記メモリセルの形成過程を、右側の部分は前記周辺回路部の形成過程をそれぞれ表しており、図１１（ａ），図１１（ｂ）中に示した符号は、図１〜図１０の各図に記した符号に対応するように記載されている。なお、図１〜図１０の左側の部分は、それぞれ図１１（ａ）中の一点鎖線Ａ−Ａ’による断面に対応し、図１〜図１０の右側の部分は、それぞれ図１１（ｂ）中の一点鎖線Ｂ−Ｂ’による断面に対応している。
【００４２】
先ず、図１に示すように、周辺回路部側のＰ型シリコン半導体基板１にイオン注入法によりＰ型，Ｎ型ウェル拡散層２１，２２を形成する。続いて、メモリセル及び周辺回路部が形成される部位に例えばＬＯＣＯＳ法によりフィールド酸化膜２５（メモリセル側については図示を省略する。）それぞれを形成する。なお、フィールド酸化膜２５の代わりに、いわゆるフィールドシールド素子分離法により、Ｐ型シリコン半導体基板１上に酸化膜、導電膜、酸化膜を順次積層形成し、フォトリソグラフィー及びそれに続くエッチングを施すことにより、酸化膜内にフィールドシールドゲートが埋設されてなる素子分離領域を形成してもよい。
【００４３】
次に、全面に熱酸化を施して膜厚が８０Å〜２５０Å程度のゲート酸化膜を形成した後に、周辺回路部側のＰ型シリコン半導体基板１の表面をマスクで覆った状態で一定量のウェットエッチングを施すことによりメモリセル側の素子領域の前記ゲート酸化膜を除去する。続いて、更に全面に熱酸化を施すことにより、メモリセル側には膜厚５０Å〜１２０Å程度のゲート酸化膜２を、周辺回路部側の素子活性領域には膜厚１２０Å〜３００Å程度のゲート酸化膜２６をそれぞれ形成する。
【００４４】
なお、ＥＥＰＲＯＭの代わりに紫外線消去型のＥＰＲＯＭを形成する場合には、前記工程の中でメモリセル側のゲート酸化膜の除去作業は不要となる。
【００４５】
次に、全面に多結晶シリコン膜を形成した後、これをフォトリソグラフィ技術及びそれに続くドライエッチング等によりパターニングし、メモリセル側においては、ゲート酸化膜２（或いはトンネル酸化膜）上に第１の導電膜として所定形状の浮遊ゲート電極膜３を形成し、周辺回路部側においては、ゲート酸化膜２６上にトランジスタのゲート電極膜２７を形成する。ここで、浮遊ゲート電極膜３及びゲート電極膜２７を、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種を材料として形成してもよい。
【００４６】
次に、メモリセル側及び周辺回路部側におけるＰ型ウェル拡散層２１の領域のシリコン半導体基板１に対して砒素（Ａｓ）のイオン注入を施してメモリセルトランジスタ及び周辺回路部におけるＮＭＯＳトランジスタのソース拡散層７，２９及びドレイン拡散層８，３０を形成した後に、周辺回路部側におけるＮ型ウェル拡散層２２の領域のシリコン半導体基板１に対しボロン（Ｂ）のイオン注入を施して周辺回路部におけるＰＭＯＳトランジスタのソース拡散層３６及びドレイン拡散層３５を形成する。
【００４７】
ここで、メモリセルトランジスタにおけるソース拡散層７及びドレイン拡散層８については、それらの両端部がそれぞれゲート酸化膜２を介して上部に存する浮遊ゲート電極膜３の両端部とオーバーラップするように形成され、周辺回路部側におけるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース拡散層２９，３６及びドレイン拡散層３０，３５については、それらの両端部がそれぞれゲート酸化膜２６を介して上部に存するゲート電極膜２７の両端部とオーバーラップするように形成される。
【００４８】
次に、ボロン（Ｂ）及びリン（Ｐ）を含有するシリケートガラス等を材料として全面に層間絶縁膜６を形成し、高温熱処理によるリフローを施したり、化学機械研磨（ＣＭＰ：Chemical-Mechanical Polishing ）を施すことにより図１に示す如く層間絶縁膜６の表面を平坦化する。
【００４９】
次に、図２に示すように、フォトリソグラフィ技術及びそれに続くドライエッチングにより層間絶縁膜６に開孔４１，４２及び４３を開口形成する。具体的に、メモリセル側については、浮遊ゲート電極膜３の位置にメモリセル毎に独立した、又は、複数のメモリセルにおいて連続した比較的大きな開孔４１を、ドレイン拡散層８の上に開孔４２をそれぞれ形成し、周辺回路部側については、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース拡散層２９，３５及びドレイン拡散層３０，３５の直上に開孔４３をそれぞれ形成する。
【００５０】
このとき、図２中破線で示すように、開孔４１，４２及び４３と共に、層間絶縁膜６に、メモリセル側についてはソース拡散層７の上に開孔４５を、周辺回路部側についてはゲート電極膜２７の上に開孔４６を形成する。これら開孔４５，４６は、図２において開孔４１，４２及び４３と同一の断面に現れないために破線で示されている。
【００５１】
ここで、浮遊ゲート電極膜３の位置に形成される開孔４１において、以下の工程で形成される制御ゲート電極膜５がＯＮＯ膜４のみでソース拡散層７やドレイン拡散層８と絶縁分離されるかたちでは十分な絶縁能力が得られないため、開孔４１は、層間絶縁膜６の一部、即ち絶縁膜６ａを開孔４１の底部に残存させたかたちに形成される。そのため、他の開孔４２，４３（及び４５，４６）も同様に絶縁膜６ａを残存させたかたちに形成されることになる。
【００５２】
この場合、具体的には、絶縁膜６ａを、開孔４１内に浮遊ゲート電極膜３の膜厚より薄い膜厚を有するように残す。
【００５３】
次に、図３に示すように、開孔４１〜４３（及び４５，４６）内を含む全面に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜が順次積層したかたちで且つ膜厚が酸化膜容量換算で１５０Å〜３００Å程度となるＯＮＯ膜４を形成する。但し、層間絶縁膜６上のＯＮＯ膜４については図示を省略する。ここで、ＯＮＯ膜４の代わりに、窒化膜及び酸化膜が順次堆積されたＮＯ膜や、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜等の高誘電体薄膜を形成してもよい。
【００５４】
次に、図４に示すように、全面にレジストを塗布し、パターニングを施すことによりメモリセル側の開孔４１の上部のみにレジストが残存してなるレジストマスク４４を形成する。そして、ドライエッチングを施すことにより開孔４２，４３内のゲート酸化膜２，２６，絶縁膜６ａ，及びＯＮＯ膜４を除去してコンタクト孔９，３１を形成する。このとき、開孔４５，４６内のゲート酸化膜２，絶縁膜６ａ，及びＯＮＯ膜４も同様に除去して、図４中破線で示すコンタクト孔４７，４８を形成する。
【００５５】
次に、図５に示すように、レジストマスク４４をＯ2 プラズマを用いた灰化処理等の手法により除去した後に、例えば減圧ＣＶＤ法によりリン（Ｐ）をドープした多結晶シリコンを全面に堆積させる。ここで、多結晶シリコンの代わりに、タングステン、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種を材料として形成してもよい。
【００５６】
次に、エッチバック法やＣＭＰ法等の平坦化技術により層間絶縁膜６上の多結晶シリコンを除去して、開孔４１内及びコンタクト孔９，３１内に多結晶シリコンからなる制御ゲート電極膜５及びコンタクトプラグ１０，３２を同時形成する。このとき、メモリセル側及び周辺回路部側の層間絶縁膜６の表面と制御ゲート電極膜５及びコンタクトプラグ１０，３２の表面とが、ほぼ同一平面内に存することになる。ここで、コンタクト孔４７，４８内にも同様に図示しないコンタクトプラグが形成される。
【００５７】
このとき、絶縁膜６ａが開孔４１内に残存形成されているために、制御ゲート電極膜５が、ＯＮＯ膜４を介して浮遊ゲート電極膜３をその上部全面から側部の一部位にかけて覆うように形成される。一方、浮遊ゲート電極膜３は、ゲート酸化膜２，ＯＮＯ膜４及び絶縁膜６ａに包囲されたかたちに形成されることになる。
【００５８】
ここで、各コンタクト孔９，３１（及び４７，４８）のアスペクト比が比較的大きい場合には、上述の前記多結晶シリコンの堆積及びエッチバックの工程を複数回繰り返すことが有効である。
【００５９】
次に、図６に示すように、全面に例えばアルミニウムと銅の合金からなる金属薄膜を成膜した後に、フォトリソグラフィ技術及びドライエッチングを施すことにより、メモリセル側では制御ゲート電極膜５に、周辺回路部側ではコンタクトプラグ３２に電気的に接続された所定パターンの第１の配線膜１１を形成する。
【００６０】
ここで、制御ゲート電極膜５と第１の配線膜１１とは各メモリセル領域において一体の導電膜として機能するため、各メモリセル領域において実質的には制御ゲート電極膜５と第１の配線膜１１とが共に制御ゲート電極として機能し、且つ第１の配線膜１１がゲート配線として機能する。
【００６１】
次に、前記金属薄膜にパターニングを施して第１の配線膜１１を形成する際に、メモリセル側におけるコンタクトプラグ１０の上に当該コンタクトプラグ１０の上面を覆うようにパターン１７を形成する。このとき、メモリセル側では、コンタクトプラグ１０と同様に、コンタクト孔４７内に形成されたコンタクトプラグ上にも所定パターンの配線膜が、周辺回路部側では、コンタクトプラグ３２の場合と同様に、コンタクト孔４８内に形成されたコンタクトプラグ上にも所定パターンの配線膜がそれぞれ形成される。
【００６２】
次に、図７に示すように、第１の配線膜１１の上に層間絶縁膜１２を形成する。ここで、この層間絶縁膜１２に対して、下層における段差を緩和するために、例えば化学機械研磨（ＣＭＰ）によりその表面に平坦化処理を施すことが有効である。
【００６３】
次に、図８に示すように、層間絶縁膜１２に対してフォトリソグラフィ技術及びドライエッチングを施すことにより、第１の配線膜１１及びパターン１７と後述する第２の配線膜１５とが接続される部位にコンタクト孔１３，３３を形成する。ここで、コンタクト孔１３は、パターン１７の直上に形成される。このパターン１７が存するために、コンタクトプラグ１０とコンタクト孔１３とを接続する際の位置合わせを容易に行うことが可能となる。
【００６４】
次に、例えばＣＶＤ法によりタングステン（Ｗ）を全面に堆積させ、エッチバックまたはＣＭＰ法により、層間絶縁膜１２の上のタングステン（Ｗ）を除去してコンタクト孔１３，３３内にＷプラグ１４，３４を形成する。
【００６５】
次に、図９に示すように、第１の配線膜１１を形成する場合と同様に、全面に例えばアルミニウムと銅の合金からなる金属薄膜を成膜した後に、フォトリソグラフィ技術及びドライエッチングを施すことにより所定形状の第２の配線膜１５を形成する。
【００６６】
しかる後、図１０に示すように、第２の配線膜１５の上に、例えば窒化シリコンを材料として保護膜１６を被覆形成すること等により、ロジックＬＳＩを完成させる。ここで、周辺回路部に属するデコーダは、メモリセル部から直結されており、その出力部位は、この周辺回路部におけるＰチャネル及びＮチャネルのドレイン拡散層３０，３５と接続され更に第２の配線膜１５を通じてメモリセル部のドレイン拡散層８と接続される。
【００６７】
上述のように、この実施形態によれば、周辺回路領域においてコンタクト孔３１内に多結晶シリコンを充填させてコンタクトプラグ３２を形成する工程を利用して、メモリセル領域における制御ゲート電極膜５を周辺回路領域のコンタクトプラグ３２と同一の多結晶シリコンを用いて当該コンタクトプラグ３２と同時に形成する。したがって、周辺回路領域には存しない制御ゲート電極膜５を当該周辺回路領域をマスクして形成する工程が省略され、フォトリソグラフィーの工程が省略されて製造工程が簡略化されることになる。
【００６８】
また、制御ゲート電極膜５を、ＯＮＯ膜４を介して浮遊ゲート電極膜３をその上部全面から側部の一部位に架けて覆うように形成することにより、制御ゲート電極膜５を単に浮遊ゲート電極膜３の上方に形成する場合に比して制御ゲート電極膜５と浮遊ゲート電極膜３との対向面積が増大する。したがって、制御ゲート電極膜５を単に浮遊ゲート電極膜３の上方に形成する場合に比して同一のメモリサイズでも両ゲート電極膜３，５間の容量結合比を増大させることが可能となり、ドレイン拡散層８や制御ゲート電極膜５に同一の電圧を印加した場合、ゲート酸化膜２に印加される電界が大きくなる。
【００６９】
具体的には、例えば書き込み動作時にソース拡散層７及びＰ型半導体基板１をそれぞれ接地電位に、ドレイン拡散層８に５Ｖを印加し、ドレイン拡散層８の端部から発生した熱電子を浮遊ゲート電極膜３に注入する場合、制御ゲート電極膜５に印加する電圧を低電圧化（例えば、制御ゲート電極膜５を単に浮遊ゲート電極膜３の上方に形成する場合では１２Ｖのところが６〜７Ｖ）することが可能となる。
【００７０】
また、ゲート酸化膜２の代わりにトンネル酸化膜を形成した場合では、制御ゲート電極膜５を単に浮遊ゲート電極膜３の上方に形成する場合ではドレイン拡散層に１４Ｖの電圧を印加することが必要であったのに対して、本実施の形態と同等のメモリサイズの場合でも１１Ｖの印加電圧で同様の書き換え動作を行うことが可能となる。
【００７１】
【発明の効果】
本発明の半導体装置によれば、例えば、浮遊ゲート型のＥＥＰＲＯＭのような不揮発性半導体メモリが内蔵されたロジックＬＳＩにおいて、浮遊ゲートと制御ゲートとの複合ゲート構造を有するメモリセル部分と単一ゲート構造の周辺回路部分とが比較的整合性良く構成されて信頼性の高い半導体装置が実現される。
【００７２】
また、本発明の半導体装置の製造方法によれば、例えば、浮遊ゲート型のＥＥＰＲＯＭのような不揮発性半導体メモリが内蔵されたロジックＬＳＩを製造するに際して、浮遊ゲートと制御ゲートとの複合ゲート構造を有するメモリセル部分と単一ゲート構造の周辺回路部分とを比較的整合性良く製造することができ、製造工程数を削減させることにより、製造コストの増大化を回避するとともに信頼性の高い半導体装置が実現される。
【図面の簡単な説明】
【図１】本発明の実施形態において半導体装置を製造するに際して、層間絶縁膜を形成するまでの工程を示す概略断面図である。
【図２】本発明の実施形態において半導体装置を製造するに際して、各開孔を形成するまでの工程を示す概略断面図である。
【図３】本発明の実施形態において半導体装置を製造するに際して、ＯＮＯ膜を形成するまでの工程を示す概略断面図である。
【図４】本発明の実施形態において半導体装置を製造するに際して、マスクを形成するまでの工程を示す概略断面図である。
【図５】本発明の実施形態において半導体装置を製造するに際して、各コンタクトプラグを形成するまでの工程を示す概略断面図である。
【図６】本発明の実施形態において半導体装置を製造するに際して、第１の配線膜を形成するまでの工程を示す概略断面図である。
【図７】本発明の実施形態において半導体装置を製造するに際して、層間絶縁膜を形成するまでの工程を示す概略断面図である。
【図８】本発明の実施形態において半導体装置を製造するに際して、Ｗプラグを形成するまでの工程を示す概略断面図である。
【図９】本発明の実施形態において半導体装置を製造するに際して、第２の配線膜を形成するまでの工程を示す概略断面図である。
【図１０】本発明の実施形態において半導体装置を製造するに際して、ロジックＬＳＩを完成させるまでの工程を示す概略断面図である。
【図１１】本発明の実施形態において製造される半導体装置の主要部を示す概略平面図である。
【符号の説明】
１ Ｐ型シリコン半導体基板
２，２６ ゲート酸化膜
３ 浮遊ゲート電極膜
５ 制御ゲート電極膜
６ 第１の層間絶縁膜
６ａ 絶縁膜
７，２９，３６ ソース拡散層
８，３０，３５ ドレイン拡散層
９，１３，３１，３３，４７，４８ コンタクト孔
１０，３２ コンタクトプラグ
１１ 第１の配線膜
１４，３４ Ｗプラグ
１５ 第２の配線膜
１７ パターン
２１，２２ Ｎ型ウェル拡散層
２３ Ｐ型トランジスタ
２４ Ｎ型トランジスタ
２５ フィールド酸化膜
２７ ゲート電極膜
４１，４２，４３，４５，４６ 開孔
４４ レジストマスク
Claims (17)
- 半導体基板（１）上に第１及び第２の活性領域を備えた半導体装置であって、
前記第１の活性領域において、第１の開孔（４１）が形成されているとともに、前記第２の活性領域において、前記半導体基板の表面に達する第２の開孔（３１）が形成された第１の絶縁膜（６）と、
前記第１の活性領域において、前記第１の開孔内で前記半導体基板上の第２の絶縁膜（２）を介して浮遊ゲートとしてパターン形成された第１の導電膜（３）及び、前記第２の活性領域において、前記半導体基板上で第３の絶縁膜（２６）を介して単一層ゲートとしてパターン形成された第２の導電膜（２７）と、
前記第１の活性領域において、前記第１の導電膜の両側の前記半導体基板の表面領域に形成された第１の拡散層（７、８）と、
前記第２の活性領域において、前記第２の導電膜の両側の前記半導体基板の表面領域に形成された第２の拡散層（２９、３０、３５、３６）と、
前記第１の活性領域において、前記第１の開孔を充填して前記第１の開孔内で前記第１の導電膜と第４の絶縁膜（４）を介して対向し、制御ゲートとしてパターン形成された第３の導電膜（５）及び、前記第２の活性領域において、前記第３の導電膜と同一工程で形成され、前記第２の開孔を充填して前記第２の開孔内で前記第２の拡散層と接続された第４の導電膜（３２）と
を含む半導体装置。 - 前記第１の絶縁膜の表面と、前記第１及び第２の開孔をそれぞれ充填する前記第３及び第４の導電膜の表面とが、ほぼ同一平面内にあることを特徴とする請求項１に記載の半導体装置。
- 前記第１の開孔内で、前記第１の導電膜と前記第３の導電膜が前記第４の絶縁膜を誘電体膜として容量結合することを特徴とする請求項１又は２に記載の半導体装置。
- 前記第１の開孔内の前記第３の導電膜は、前記第４の絶縁膜を介して前記第１の導電膜の上面から側面の一部にかけて覆うように形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
- 前記第１の開孔内で前記第１の導電膜の周囲に第５の絶縁膜（６ａ）が形成され、前記第５の絶縁膜を介して前記第２の絶縁膜と前記第４の絶縁膜とが対向していることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
- 前記第１の活性領域の前記第１の絶縁膜において、前記半導体基板の表面に達する第３の開孔（９）が第１の拡散層上に形成されており、前記第３の導電膜が前記第３の開孔内を充填することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
- 前記第３及び第４の導電膜がシリコン膜或いはタングステン膜から形成されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
- 前記第１及び第２の導電膜の少なくとも一方が、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
- 前記第４の絶縁膜が、
窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、
酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、
チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜であることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。 - 前記第１の活性領域が、半導体メモリ形成領域であり、前記第２の活性領域が、周辺トランジスタ形成領域であることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
- 第１の活性領域における半導体基板（１）の表面に第１の絶縁膜（２）を形成し、第２の活性領域における前記半導体基板（１）の表面に第２の絶縁膜（２６）を形成する第１の工程と、
前記第１の工程後、全面に第１の導電膜を形成し、前記第１の活性領域においては前記第１の導電膜を浮遊ゲート電極（３）の形状に加工し、前記第２の活性領域においては前記第１の導電膜をトランジスタのゲート電極（２７）の形状に加工する第２の工程と、
前記第１の活性領域における前記浮遊ゲート電極の両側の前記半導体基板の表面領域に不純物を導入して、第１の拡散層（７、８）を形成するとともに、前記第２の活性領域における前記ゲート電極の両側の前記半導体基板の表面領域に不純物を導入して、第２の拡散層（２９、３０、３５、３６）を形成する第３の工程と、
前記第３の工程後、層間絶縁膜となる第３の絶縁膜（６）を全面に形成する第４の工程と、
前記第１の活性領域において前記浮遊ゲート電極の上の前記第３の絶縁膜に第１の開孔（４１）を形成するとともに、前記第２の活性領域において前記第２の拡散層の上の前記第３の絶縁膜に第２の開孔（４３）を形成する第５の工程と、
前記第１の活性領域における前記第１の開孔の底部に第４の絶縁膜（４）を形成する一方、前記第２の活性領域における前記第２の開孔内の前記第２の絶縁膜を除去する第６の工程と、
前記第１及び第２の開孔の内部を含む全面に第２の導電膜を形成した後、前記第３の絶縁膜の上の前記第２の導電膜を除去して、前記第１及び第２の開孔の内部のみに前記第２の導電膜（５、３２）を残す第７の工程とを含むことを特徴とする半導体装置の製造方法。 - 前記第７の工程の後、全面に第３の導電膜を形成し、この第３の導電膜をパターニングして、前記第１の活性領域においては、前記第１の開孔内に形成された前記第２の導電膜に接続したゲート配線層（１１）を、前記第２の活性領域においては、前記第２の開孔内に形成された前記第２の導電膜に接続した配線層（１１）をそれぞれ形成する第８の工程を更に含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
- 前記第５の工程において、前記第３の絶縁膜に前記第１及び第２の開孔を形成する際、同時に、前記第１の活性領域における前記第１の拡散層の上の前記第３の絶縁膜に第３の開孔（４２、４５）を形成し、
前記第６の工程において、前記第３の開孔内の前記第１の絶縁膜を除去し、
前記第７の工程において、この第３の開孔の内部にも前記第２の導電膜を埋め込み形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。 - 前記第５の工程において、前記第３の絶縁膜に前記第１及び第２の開孔を形成する際、前記第１の開孔の底部に前記浮遊ゲート電極の上面が露出する程度に前記第３の絶縁膜の一部（６ａ）を残し、また前記第２の開孔の底部に前記第３の絶縁膜の一部を残し、前記第１及び第２の開孔の底部に前記第４の絶縁膜を形成した後、前記第２の開孔内の前記第４の絶縁膜、前記第３の絶縁膜の一部及び前記第２の絶縁膜を除去することにより、前記第１の開孔内にのみ前記第４の絶縁膜を残すことを特徴とする請求項１１〜１３のいずれか１項に記載の半導体装置の製造方法。
- 前記第２の導電膜がシリコン膜或いはタングステン膜から形成されていることを特徴とする請求項１１〜１４のいずれか１項に記載の半導体装置の製造方法。
- 前記第１の導電膜が、二酸化ルテニウム、酸化バナジウム及び酸化インジウムから選ばれた少なくとも１種から構成された膜であることを特徴とする請求項１１〜１５のいずれか１項に記載の半導体装置の製造方法。
- 前記第４の絶縁膜が、
窒化膜及び酸化膜が順次堆積されたＮＯ膜、或いは、
酸化膜、窒化膜及び酸化膜が順次堆積されたＯＮＯ膜、或いは、
チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ストロンチウム、チタン酸ストロンチウム・バリウム、酸化タンタル、酸化ビスマス、酸化イットリウム、酸化ジルコニウム及びタングステンブロンズから選ばれた少なくとも１種から構成された膜であることを特徴とする請求項１１〜１６のいずれか１項に記載の半導体装置の製造方法。
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