KR100341251B1 - 불휘발성 반도체 기억장치 및 그 제조 방법 - Google Patents

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니시무로 타이죠
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Abstract

본 발명은 제조 공정수를 삭감하고 또 고속 동작성, 고신뢰성을 갖는 불휘발성 반도체 기억장치 및 그 제조 방법을 제공하는 것이다.
메모리 셀 및 선택 Tr은 Vcc계 Tr과 동일한 게이트 절연막(105)을 갖는다. 또한, Vpp계 Tr 및 Vcc계 Tr의 게이트 전극은 모두 제1 폴리실리콘층(106)을 이용하고 있다. 상기 제1 폴리실리콘층(106) 상에는 제2 폴리실리콘층(제어 게이트층)(107)과는 다른 물질, 예를 들면 샐리사이드나 금속이어도 좋다.

Description

불휘발성 반도체 기억장치 및 그 제조 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND ITS MANUFACTURING METHOD}
본 발명은 게이트 절연막, 전하 축적층으로서의 부유 게이트층, 절연막, 제어 게이트층으로 이루어지는 이층 게이트 구조를 갖는 불휘발성 반도체 기억장치 및 그 제조 방법에 관한 것으로, 특히 메모리 셀부와 그 주변 회로부를 포함시킨 게이트 절연막 및 게이트 전극의 구조에 관한 것이다.
불휘발성 반도체 기억장치는 메모리 셀(메모리 셀 트랜지스터) 및 선택 트랜지스터를 가지며, 주변 회로로서 고내압(Vpp)계의 트랜지스터 및 통상 전원으로 동작하는 Vcc계의 트랜지스터 등을 구비하고 있다(주변 회로의 트랜지스터). 각 트랜지스터의 게이트 절연막은 취급되는 전압에 따라 두께가 다르다.
도 36의 (a), 도 36의 (b) 내지 도 37의 (c), 도 37의 (d)는 종래의 불휘발성 반도체 기억장치의 제조 공정을 도시하는 단면도이다. 도 36의 (a)에 도시한 바와 같이, 실리콘 기판(301)에서, N웰 영역(302), P웰 영역(303)을 형성하고, LOCOS법에 의해 충분히 두꺼운 소자 분리막(304)을 형성한다. 소자 분리막(304)으로 분리된 소자 영역은, 예를 들면 메모리 셀, 선택 트랜지스터(선택 Tr)와, 메모리 주변 회로의 트랜지스터, 여기서는, 고내압계 트랜지스터(Vpp계 Tr), 통상 전원계 트랜지스터(Vcc계 Tr)의 각부로 나누어져 있다. 우선, 선택 Tr부의 게이트 산화막(305)을 형성한다. 이 후, 레지스트를 도포하여 패터닝하고, 메모리 셀부 이외의 영역을 레지스트(315)로 덮고, 게이트 산화막(305)을 제거하여, 메모리 셀의 게이트 산화막(306)을 형성한다. 또, 도면 중의 단면은 메모리 셀과, 선택 Tr, Vpp계 Tr 및 Vcc계 Tr이 상호 다른 단면으로 표시되어 있는 것을 나타내는 것이다.
다음에, 도 36의 (b)에 도시한 바와 같이, 제1 층째의 폴리실리콘층(307)을 퇴적하여 패터닝한 후, 이 폴리실리콘층 표면에 절연막(308)을 형성한다. 폴리실리콘층(307)은 메모리 셀의 부유 게이트로 되어, 선택 트랜지스터의 게이트 전극이 된다. 주변 회로의 트랜지스터부측(Vpp계 Tr, Vcc계 Tr)에서는, 상기 절연막(308) 및 제1 층째의 폴리실리콘층(307) 및 그 아래의 게이트 절연막(305)을 제거한다. 그 후, 레지스트를 패터닝하여 Vpp계 Tr부의 게이트 산화막(309)을 형성한다. 또한, 도면에 도시한 바와 같은 새로운 레지스트(316)를 패터닝하고, Vcc계 Tr부의 영역의 게이트 산화막(309)이 제거된다.
다음에, 도 37의 (c)에 도시한 바와 같이, Vcc계 Tr부의 게이트 산화막(310)을 형성한다. 그 후, 제2 층째의 폴리실리콘층(게이트 전극)(311)을 형성한다. 그 후, 메모리 셀 및 각 트랜지스터 등의 패터닝, 이온 주입 공정, 층간 절연막(312)의 퇴적 및 배선(313)의 형성 공정 등을 거침으로써, 메모리 셀, 선택 트랜지스터, 고내압계 트랜지스터, Vcc계 트랜지스터를 형성한다(도 37의 (d)).
상기 구성에 의하면, 상술한 각 트랜지스터의 게이트 산화막은 참조 번호 305, 306, 309, 310으로 각각 다르게 4종류가 형성되어 있다. 이 때문에, 레지스트의 형성, 산화 공정 등의 공정수의 증대에 의해 비용 증가를 초래하고 있다.
또한, 상기한 바와 같이, 메모리 셀부가 부유 게이트층(제1 층째의 폴리실리콘층 307)과 제어 게이트층(제2 층째의 폴리실리콘층 311)으로 이루어지는 이층 게이트 구조를 갖는 불휘발성 반도체 기억장치에서는, 도면에서 설명한 바와 같이, 주변 회로의 트랜지스터의 게이트 전극은, 통상, 메모리 셀부의 제어 게이트층(제2층째의 폴리실리콘 311)으로 형성된다. 그러나, 이 경우의 주변 회로의 트랜지스터의 제조에서는 양쪽 모두 표면 채널형의 N채널, P채널의 MOS 트랜지스터를 형성하려고 한 경우 곤란성을 수반한다. 그 이유를 이하에 설명한다.
일반적으로, 메모리 셀 트랜지스터의 제어 게이트층은 제2 층째의 폴리실리콘을 퇴적하고, 그 후 더욱 도전성을 높이기 위해, 이 폴리실리콘 상에 예를 들면 WSi(텅스텐 실리사이드)를 적층하여 폴리사이드 구조로 된다. 다음에, 레지스트를 도포하고 게이트 전극으로서의 패터닝이 행해진다.
여기서, 주변 회로의 트랜지스터의 게이트에 제어 게이트층을 이용하는 종래의 방법에서는, N채널 MOS 트랜지스터 및 P채널 MOS 트랜지스터를 미세화에 유리한 표면 채널형의 소자로 하는 것을 고려한 경우, 제2 층째의 폴리실리콘에, WSi를 적층하는 공정 전에 N형, P형 불순물을 구별하여 주입해야만 한다. 또한 트랜지스터를 완성하기 위해서는, WSi를 적층하고, 게이트 전극 가공 후, 소스, 드레인이 되는 영역에 N형, P형 불순물을 구별하여 주입하는 것이 필요하다. 그 때문에, 레지스트의 패터닝 및 불순물 주입의 공정이 증가되지 않을 수 없다.
한편, 이러한 문제를 감안하여, 주변 회로의 트랜지스터의 게이트 전극을 메모리 셀의 부유 게이트층이 되는 제1 층째의 폴리실리콘층(307)으로 형성하면, 게이트 전극 가공 후에 소스 영역, 드레인 영역과 동일한 도전형 불순물을 게이트 전극에도 주입하여 표면 채널형의 소자를 얻는 것은 가능하게 된다. 그러나, 통상, 부유 게이트층이 되는 제1 층째의 폴리실리콘층(307)은 제어 게이트층이 되는 2층째의 폴리실리콘층(311)보다도 고저항이기 때문에, 이 경우에는 주변 회로의 트랜지스터에서의 고속 동작이 저해되게 된다.
상술한 바와 같이 종래에서는, 메모리 셀부, 주변 회로부의 각 트랜지스터의 게이트 절연막의 두께가 다르고, 그 제조 공정수가 증대하여, 비용 증가를 초래하고 있다. 또한, 동작 고속화를 위해, 메모리의 주변 회로의 트랜지스터의 게이트는 종래 메모리 셀부의 제어 게이트층과 동일한 폴리사이드 구조로 하는 것이 일반적이지만, 주변 회로의 트랜지스터를 이와 같은 폴리사이드 구조의 게이트로서 표면 채널형의 소자를 실현하고자 하면, 레지스트의 패터닝 및 불순물 주입의 공정이 증가하고 제조 비용이 증대된다.
본 발명은 상기한 바와 같은 사정을 고려하여, 그 과제는, 첫째로 제조 공정수의 삭감을 수반하는 불휘발성 반도체 기억장치 및 그 제조 방법을 제공하는 것이다. 또한, 둘째, 제조 공정수의 삭감을 수반하고, 또 고속 동작성, 고신뢰성을 갖는 불휘발성 반도체 기억장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 불휘발성 반도체 기억장치는, 반도체 기판 상에 전하 축적층과 제어 게이트층이 적층되고, 전하 축적층의 전하의 수수(授受)에 의해 프로그램 및 소거를 행하는 적어도 1개의 메모리 셀로 이루어지는 복수의 메모리 셀 유닛과, 상기 복수의 메모리 셀 유닛에 각각 접속된 복수의 선택 트랜지스터와, 상기 메모리 셀 및 선택 트랜지스터를 제어하는 전압을 구동 제어하는 트랜지스터를 구비하되,
상기 트랜지스터는, 적어도, 제1 게이트 절연막을 갖는 제1 트랜지스터와, 상기 제1 게이트 절연막과는 막 두께가 다른 제2 게이트 절연막을 갖는 제2 트랜지스터를 포함하며, 상기 메모리 셀의 게이트 절연막과 상기 선택 트랜지스터의 게이트 절연막과 상기 제1 게이트 절연막이 실질적으로 동일한 막인 것을 특징으로 한다.
또한, 본 발명의 불휘발성 반도체 기억장치는 반도체 기판 상에 전하 축적층과 제어 게이트층이 적층되고, 전하 축적층의 전하의 수수에 의해 프로그램 및 소거를 행하는 적어도 1개의 메모리 셀로 이루어지는 복수의 메모리 셀 유닛과, 상기 복수의 메모리 셀 유닛에 각각 접속된 복수의 선택 트랜지스터와, 상기 메모리 셀 및 선택 트랜지스터를 제어하는 전압을 구동 제어하는 트랜지스터를 구비하되,
상기 트랜지스터는 적어도, 제1 게이트 절연막을 갖는 제1 트랜지스터와, 상기 제1 게이트 절연막과는 막 두께가 다른 제2 게이트 절연막을 갖는 제2 트랜지스터를 포함하며, 상기 메모리 셀의 게이트 절연막과 상기 제1 게이트 절연막이 실질적으로 동일한 막이고, 또한, 상기 선택 트랜지스터의 게이트 절연막과 상기 제2 게이트 절연막이 실질적으로 동일한 막인 것을 특징으로 한다.
또한, 본 발명의 불휘발성 반도체 기억장치는 반도체 기판 상에 전하 축적층과 제어 게이트층이 적층되고, 전하 축적층의 전하의 수수에 의해 프로그램 및 소거를 행하는 적어도 1개의 메모리 셀로 이루어지는 복수의 메모리 셀 유닛과, 상기 복수의 메모리 셀 유닛에 각각 접속된 복수의 선택 트랜지스터와, 상기 메모리 셀 및 선택 트랜지스터를 제어하는 전압을 구동 제어하는 트랜지스터를 구비하되,
상기 트랜지스터는, 적어도, 제1 게이트 절연막을 갖는 제1 트랜지스터와, 상기 제1 게이트 절연막과는 막 두께가 다른 제2 게이트 절연막을 갖는 제2 트랜지스터를 포함하며, 상기 선택 트랜지스터의 게이트 절연막과 상기 제2 게이트 절연막이 실질적으로 동일한 막인 것을 특징으로 한다.
또한, 본 발명의 불휘발성 반도체 기억장치는 반도체 기판 상에 형성된, 게이트 절연막과, 부유 게이트층이 되는 제1 도전체와, 제어 게이트층이 되는 제2 도전체와, 상기 제1 도전체와 상기 제2 도전체를 전기적으로 절연하는 절연막으로 이루어지는 자기 정합적인 이층 게이트 구조를 갖는 메모리 셀과, 상기 반도체 기판 상에 형성된, 상기 제1 도전체 상에 상기 제2 도전체와는 다른 제3 도전체를 적층한 구조의 게이트 전극을 갖는 트랜지스터를 구비한 것을 특징으로 한다.
또한, 본 발명의 불휘발성 반도체 기억장치의 제조 방법은 반도체 기판의 제1 영역 상에서, 게이트 절연막과, 부유 게이트층이 되는 제1 도전체와, 제어 게이트층이 되는 제2 도전체와, 상기 제1 도전체와 상기 제2 도전체를 전기적으로 절연하는 절연막으로 이루어지는 자기 정합적인 이층 게이트 구조를 형성하는 공정과, 상기 반도체 기판의 제2 영역 상에서, 게이트 절연막을 개재해서 형성한 상기 제1 도전체를 게이트 전극 형상으로 패터닝하는 공정과, 상기 게이트 전극 형상으로 패터닝된 상기 제2 영역에서의 상기 제1 도전체 상에 제3 도전체를 적층 형성하는 공정을 구비한 것을 특징으로 한다.
또한, 본 발명의 불휘발성 반도체 기억장치의 제조 방법은 반도체 기판 상에, 게이트 절연막, 부유 게이트층이 되는 제1 도전체, 절연막, 제어 게이트층이 되는 제2 도전체를 순차 적층하는 공정과, 상기 반도체 기판의 제1 영역에서, 상기 제2 도전체와 절연막과 제1 도전체를 동일한 마스크로 자기 정합적으로 패터닝하여이층 게이트 구조를 형성함과 동시에, 상기 제1 영역에서의 상기 제2 도전체의 패터닝 시에, 상기 반도체 기판의 제2 영역에서 상기 제2 도전체를 제거하는 공정과, 상기 제1 영역에서의 상기 제1 도전체의 패터닝 후, 상기 제2 영역에서 상기 제1 도전체 상에 제3 도전체를 전기적으로 접촉하여 형성하는 공정과, 상기 제2 영역에서 상기 제3 도전체 및 제1 도전체를 트랜지스터의 게이트로서 패터닝하는 공정을 구비한 것을 특징으로 한다.
도 1은 본 발명의 제1 실시형태에 따른 불휘발성 반도체 기억장치를 도시하는 단면도.
도 2의 (a) 내지 도 2의 (c)는 도 1의 구성의 제조 방법을 공정 순으로 도시하는 단면도.
도 3은 본 발명의 제1 실시형태에 따른 불휘발성 반도체 기억장치의 제1 변형예를 도시하는 단면도.
도 4는 본 발명의 제1 실시형태에 따른 불휘발성 반도체 기억장치의 제2 변형예를 도시하는 단면도.
도 5는 본 발명의 제2 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제1 단면도.
도 6은 본 발명의 제2 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제2 단면도.
도 7은 본 발명의 제2 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제3 단면도.
도 8은 본 발명의 제2 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제4 단면도.
도 9는 본 발명의 제2 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제5 단면도.
도 10은 본 발명의 제2 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제6 단면도.
도 11은 본 발명의 제2 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제7 단면도.
도 12는 본 발명의 제2 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제8 단면도.
도 13은 본 발명의 제2 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제9 단면도.
도 14는 본 발명의 제2 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제10 단면도.
도 15는 본 발명의 제2 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제11 단면도.
도 16은 본 발명의 제2 실시형태에 따른 불휘발성 반도체 기억장치에서의 일부의 제조 공정 도중을 도시하는 제12 단면도.
도 17은 본 발명의 제3 실시형태에 따른 주요부의 구성을 도시하는 단면도.
도 18은 본 발명의 제4 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제1 단면도.
도 19는 본 발명의 제4 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제2 단면도.
도 20은 본 발명의 제5 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제1 단면도.
도 21은 본 발명의 제5 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제2 단면도.
도 22는 본 발명의 제5 실시형태에 따른 불휘발성 반도체 기억장치에서의 일부의 제조 공정 도중을 도시하는 제3 단면도.
도 23은 본 발명의 제6 실시형태에 따른 불휘발성 반도체 기억장치를 도시하는 단면도.
도 24의 (a) 내지 도 24의 (c)는 도 23 구성의 제조 방법을 공정 순으로 도시하는 단면도.
도 25는 본 발명의 제7 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제1 단면도.
도 26은 본 발명의 제7 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제2 단면도.
도 27은 본 발명의 제7 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제3 단면도.
도 28은 본 발명의 제7 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제4 단면도.
도 29는 본 발명의 제7 실시형태에 따른 불휘발성 반도체 기억장치에서의 일부의 제조 공정 도중을 도시하는 제5 단면도.
도 30은 본 발명의 제7 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중을 도시하는 제6 단면도.
도 31은 본 발명의 제7 실시형태에 따른 불휘발성 반도체 기억장치에서의 주요부 각 부의 제조 공정 도중의 구성을 도 30와 비교해서 도시하는 단면도.
도 32는 본 발명의 각 실시형태가 적용될 수 있는 NAND형 EEPROM의 구성을 도시하는 회로도.
도 33은 본 발명의 각 실시형태가 적용될 수 있는 NOR형 EEPROM의 구성을 도시하는 회로도.
도 34는 본 발명의 각 실시형태가 적용될 수 있는 DINOR형 EEPROM의 구성을 도시하는 회로도.
도 35는 본 발명의 각 실시형태가 적용될 수 있는 AND형 EEPROM의 구성을 도시하는 회로도.
도 36의 (a) 및 도 36의 (b)는 종래의 불휘발성 반도체 기억장치의 제조 공정을 도시하는 각각의 단면도.
도 37의 (c) 및 도 37의 (d)는 종래의 불휘발성 반도체 기억장치의 제조 공정을 도시하는 도 36에 계속되는 각각의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판
102 : N웰
103 : P웰
104, 1 : 소자 분리막(산화막)
105, 108, 2 : 게이트 산화막
106, 3 : 제1 폴리실리콘층(부유 게이트, 주변 회로의 트랜지스터의 게이트)
107 : 제2 폴리실리콘층(제어 게이트)
109, 6 : ONO막
110, 19, 23 : 층간 절연막(산화막)
112, 20 : 배선
16 : Ti/TiN막
17 : 실리사이드막(TiSi)
200, 217 : 트렌치
201 : WSi
202, 18 : W(텅스텐)
218, 22 : 트렌치 소자 분리막(TEOS)
7 : 폴리실리콘/WSi(제어 게이트)
8, 13, 24 : SiN막
9, 10, 11, 12, 14, 15, 215, 218, 31, 32 : 레지스트
도 1은 본 발명의 제1 실시형태에 따른 불휘발성 반도체 기억장치를 도시하는 단면도이다. P형 실리콘 기판(101)에 선택적으로 N웰(102), P웰(103)이 형성되어 있다. 메모리 셀 어레이를 구성하는 영역은 N웰(102) 표면 내에 P웰(103)이 형성되어 있다. 실리콘 기판(101) 상에 선택적으로 LOCOS법에 의한 두꺼운 소자 분리막(104)이 형성되어 있다. 소자 분리막(104)으로 분리된 소자 영역은, 예를 들면 메모리 셀, 선택 트랜지스터(선택 Tr), 고내압계 트랜지스터(Vpp계 Tr), 통상 전원계 트랜지스터(Vcc계 Tr)의 각부로 나누어져 있다. 또, 도면 중의 단면은, 상기 도 30과 마찬가지로, 메모리 셀과, 선택 Tr, Vpp계 Tr 및 Vcc계 Tr이 상호 다른 단면으로 표시되어 있는 것을 도시하는 것이다.
상기 메모리 셀 및 선택 Tr은 Vcc계 Tr과 동일한 게이트 절연막(105)을 갖는다. 게이트 절연막(105) 상에 부유 게이트층이 되는 제1 폴리실리콘(106)과 제어 게이트층이 되는 제2 폴리실리콘층(107)이 적층되어 있다. 제1 폴리실리콘층(106)과 제2 폴리실리콘층(107) 사이에는 절연막(109)이 형성되어 있다. 절연막(109)은예를 들면 SiO2/Si3N4/SiO2적층막(ONO막)이다. 또, 선택 Tr에서는, 제1 폴리실리콘층(106)은 직접적으로 금속 배선 부재(112a)와 연결되어 있는 개소가 있다. 메모리 셀은 제1 폴리실리콘층(106)(부유 게이트층)이 전하 축적층으로 되고, 제2 폴리실리콘 (제어 게이트층)(107)의 제어에 의한 전하 축적층의 전하의 교환으로 프로그램 및 소거를 행한다. 이 메모리 셀을 단독 혹은 복수개 접속하여 메모리 셀 유닛이 구성된다. 도 1은 제어 게이트(제2 폴리실리콘층 107)가 공통인 메모리 셀의 배열의 단면이고, 예를 들면 본 발명을 NAND형 EEPROM에 적용한 경우, 이 단면과 수직인 방향으로 배열하는 소정수의 메모리 셀로 메모리 셀 유닛이 구성된다. 메모리 셀 유닛은 각각 적어도 1개의 선택 트랜지스터(선택 Tr로서 도시)에 접속되고, 이것이 복수 배치되어 메모리 셀 어레이를 구성한다(도시하지 않음).
고내압계 트랜지스터(Vpp계 Tr) 및 통상 전원계 트랜지스터(Vcc계 Tr)는, 여기서는 상기 메모리 셀 및 선택 Tr을 제어하는 전압을 구동 제어하는 트랜지스터로서 도시되어 있다.
Vpp계 Tr의 게이트 절연막(108)은 Vcc계 Tr의 게이트 절연막(105)과 비교하여 두껍게 형성되어 있다. 즉, 그 밖의 메모리 셀, 선택 Tr, 주변부의 Vcc계 Tr의 각 게이트 절연막은, 공통의 공정에 의해 형성되는 게이트 절연막(105)으로 실질적으로 동일한 막이다.
또한, Vpp계 Tr 및 Vcc계 Tr의 게이트 전극은, 모두 제1 폴리실리콘층(106)을 이용하고 있다. 상기 제1 폴리실리콘층(106) 상에는, 예를 들면 고도핑의 제2폴리실리콘층(제어 게이트층)(107)이 형성되어 있다. 또, 상기 Vpp계 Tr 및 Vcc계 Tr의 게이트 전극의 제1 폴리실리콘층(106) 상에 형성되는 부재는 제2 폴리실리콘층(제어 게이트층)(107)과는 다른 물질, 예를 들면 샐리사이드나 금속이어도 좋다.
기판 상 전면에 형성된 층간 절연막(110)에 선택적으로 개구부가 형성되고, 선택 Tr의 게이트 혹은 Vpp계 Tr 및 Vcc계 Tr의 소스, 드레인 확산층(N+확산층, P+확산층)과 금속 배선 부재(112)가 전기적으로 접속되어 있다.
상기 구성에 의하면, 게이트 절연막의 종류를 가능한 한 공통화하고, 주변 트랜지스터의 게이트 산화 공정을 생략하는 것을 기대할 수 있다. 이에 따라, 제조 비용이 삭감된 불휘발성 반도체 기억장치가 실현된다. 이것에 대해, 이하, 제조 방법을 설명한다.
도 2의 (a) 내지 도 2의 (c)는, 도 1 구성의 제조 방법을 공정순으로 도시하는 단면도이다.
우선, 도 2의 (a)에 도시한 바와 같이, 실리콘 기판(101)에 선택적으로 N웰(102), P웰(103)을 형성한다. 다음에, 실리콘 기판(101) 상에 선택적으로 LOCOS법에 의한 300㎚정도의 두꺼운 소자 분리막(104)을 형성한다. 다음에, Vpp계 Tr(고내압계 트랜지스터)의 게이트 절연막(108)을 예를 들면 40㎚ 형성한다. 그 후, Vpp계 Tr의 형성 예정 영역을 레지스트(115)로 덮고, 그 이외의 영역의 게이트 절연막(108)을 제거한다. 다음에, Vpp계 Tr 이외의 영역, 즉, 메모리 셀, 선택 Tr, Vcc계 Tr 각부의 게이트 절연막(105)을 예를 들면 8㎚ 형성한다.
레지스트(115)를 제거한 후, 도 2의 (b)에 도시한 바와 같이, 게이트 절연막(105, 108) 상에 제1 폴리실리콘층(106)을 퇴적한다. 메모리 셀 부분의 패터닝 후, 제1 폴리실리콘층(106) 상에 SiO2/Si3N4/SiO2적층막(ONO막)의 절연막(109)을 형성한다.
다음에, 도 2의 (c)에 도시한 바와 같이, 주변 회로의 트랜지스터 부분의 절연막(109)을 제거한 후, 제2 폴리실리콘층(107)을 퇴적한다. 그 후, 패터닝, 이온 주입 공정, 층간 절연막 퇴적 및 배선 형성 공정 등을 거쳐서 도 1의 구성이 달성된다.
상기 실시형태에서는, 상술된 바와 같이 게이트 절연막의 종류를 적극적으로 공통화하여, 주변 회로의 트랜지스터의 게이트 산화 공정을 간략화할 수 있다. 본 실시예에서는, 고내압계 트랜지스터의 게이트 산화막(108)과 그 밖의 게이트 막(105)으로 2종류로 하였지만, 이것에 한하지 않고, 예를 들면, 메모리 셀과 Vcc계트랜지스터의 게이트 절연막을 동일막 혹은 다른 막으로 하고, 선택 트랜지스터와 Vpp계 트랜지스터의 게이트 절연막을 동일막으로 하여도 좋다.
여기서, 본 발명의 제1 실시형태에 따른 불휘발성 반도체 기억장치의 변형예를 도 3 및 도 4에 도시한다.
도 3의 구성은, 도 1과 비교하여, 선택 Tr의 게이트 절연막을 Vpp계 Tr의 게이트 절연막(108)과 실질 동일막으로 하고 있는 점이 다르다. 예를 들면, 선택 Tr과 Vpp계 Tr의 게이트 절연막(108)을 40㎚로 하고, 그 이외의 영역의 메모리 셀,Vcc계 Tr 각부의 게이트 절연막(105)을 8㎚로 하여 형성한다.
도 4의 구성은 상기 도 3과 비교하여, 또한 Vcc계 Tr 각부의 게이트 절연막을 메모리 셀의 게이트 절연막(105)과 다르게 하고 있는 점이 다르다(게이트 절연막118). 예를 들면, 선택 Tr과 Vpp계 Tr의 게이트 절연막(108)을 실질적으로 동일한 40㎚로 하고, 메모리 셀의 게이트 절연막(105)을 8㎚, 또한 Vcc계 Tr 각부의 게이트 절연막(118)을 12㎚로 하여 형성한다.
상기 도 4의 구성에서는, 선택 Tr과 Vpp계 Tr의 게이트 절연막이 실질 동일막으로 되어 있지만, 그 밖의 구성으로서, 선택 Tr과 Vcc계 Tr 각부의 게이트 절연막을 실질 동일막으로 하여, 메모리 셀의 게이트 절연막, Vpp계 Tr의 게이트 절연막과 서로 다르게 한 구성으로 하여도 좋다.
이상에 있어서도, 상기 도 1의 경우와 마찬가지로, 게이트 절연막의 종류를 적극적으로 공통화하고 있기 때문에 주변 회로의 트랜지스터의 게이트 산화 공정을 생략할 수 있다. 또, 상술한 바와 같이, 특히 선택 트랜지스터와 주변 회로의 트랜지스터의 게이트 절연막을 동일막으로 하면, 선택 트랜지스터는 메모리 셀 트랜지스터과 비교하여 트랜지스터 특성 상의 제약이 적기 때문에, 주변 회로의 트랜지스터의 게이트 절연막의 막 두께에 대한 자유도는 그 다지 손상되지 않고, 주변 회로의 트랜지스터의 게이트 절연막을 최적화하여 고속 동작을 달성하는데 유리하게 된다.
또한, 본 발명에서는, 주변 회로의 게이트 전극에 메모리 셀의 제1 층째의 도체층(부유 게이트층)을 이용함으로써, 주변 회로의 트랜지스터를 고속화하는 구성으로 하는데 공정을 복잡하지 않게 하는 이점이 있다. 즉, 주변 회로의 트랜지스터를 샐리사이드나 폴리금속 게이트로 하거나 하는 것을 용이하게 할 수 있다. 이하, 이것을 근거로 하여 설명한다.
도 5 내지 도 16은 본 발명의 제2 실시형태에 따른 불휘발성 반도체 기억장치를 제조 공정순으로 도시하는 단면도이다. 여기서는, 이층 게이트 구조의 불휘발성 반도체 기억장치에서, 제어 게이트가 예를 들면 폴리실리콘/WSi의 적층 구조인 것으로, 주변 트랜지스터의 게이트 전극을 메모리 셀의 부유 게이트층을 이용하여 샐리사이드 구조로 함으로써, 주변 트랜지스터를 고속화하는 구조 및 그 방법을 도시한다. 상기 도면에서, a는 메모리 셀부의 단면도, b는 주변 회로의 N채널형 트랜지스터의 단면도, c는 주변 회로의 P채널형 트랜지스터의 단면도를 도시한다.
우선, 도 5에 도시한 바와 같이, 반도체 기판에 대해 불순물 주입 등에 의해 N웰, P웰을 형성한 N형 기판 영역, P형 기판 영역이 준비된다. 선택 산화법 등에 의해 소자 분리막(1)을 형성한다. 다음에, 게이트 산화를 행하는 등으로 활성화 영역 상에 게이트 산화막(2)(절연막)을 형성한다. 다음에, 부유 게이트층이 되는 제1 폴리실리콘층(3)을 퇴적한다. 이 후, 필요하면 인 확산법 등에 의해 폴리실리콘층(3)에 N형 불순물을 도핑한다. 혹은, 미리 불순물을 포함한 폴리실리콘층(3)을 퇴적하여도 좋다. 또한, 도시하지 않지만, 메모리 셀부(a)의 폴리실리콘층(3)에 이 후에 제조되는 불휘발성 반도체 기구 장치의 메모리 셀 유닛의 평면 패턴에 대응하여 셀·슬릿 등을 형성하기 위한 가공이 행해진다.
그 후, 도 6에 도시한 바와 같이, 예를 들면, SiO2/Si3N4/SiO2로 이루어지는 절연막(ONO 막)(6)을 퇴적한다. 다음에, 제어 게이트층이 되는 제2 폴리실리콘층(7)을 퇴적하여 N형 불순물을 도핑한다. 이 공정에서는, 미리 불순물을 포함한 폴리실리콘층(7)을 퇴적하여도 좋다. 다음에, 제어 게이트층으로서 도전성을 높이기 위해 제2 폴리실리콘층(7) 상에, 예를 들면, WSi를 퇴적한다(도시하지 않음). 또한 제어 게이트층(폴리실리콘층 7) 상에 마스크 재료로서 SiN막(8)을 퇴적한다.
그 후, 도 7에 도시한 바와 같이, 레지스트(9)를 도포하여 패터닝한다. 다음에, 이방성 에칭에 의해 SiN막(8)을 에칭 가공한 후(메모리 셀부 a) 레지스트를 제거한다. 다음에, 도 8에 도시한 바와 같이, SiN막(8)을 마스크로 하여, 이방성 에칭에 의해 제어 게이트층(폴리실리콘층 7)을 에칭 가공한 후, 계속해서 상기 ONO막(6)을 에칭 가공한다. 이 때, 메모리 셀부(a)는 상기 ONO막(6)까지가 게이트 가공된 구조, 주변부 (b), (c)는 상기 부유 게이트층이 노출한 구조로 된다.
그 후, 도 9에 도시한 바와 같이, 레지스트(10)를 도포하여 패터닝한다. 다음에, 메모리 셀부(a)는 SiN막(8), 주변부(b), (c)는 레지스트(10)를 마스크로 하여 이방성 에칭에 의해 상기 부유 게이트층(제1 폴리실리콘층 3)을 에칭 가공한다. 그 후, 레지스트를 제거한다.
다음에, 도 10에 도시한 바와 같이, 레지스트를 도포하고, (a)의 메모리 셀부 및 (b)의 N채널형 트랜지스터가 노출하도록 레지스트(11)를 패터닝하여,LDD(Lightly Doped Drain) 구조의 N-로 되는 N형 불순물을 도핑하고 레지스트를 제거한다.
그 후, 도 11에 도시한 바와 같이, 레지스트를 도포하고, (c)의 P채널형 트랜지스터가 노출하도록 레지스트(12)를 패터닝하여 LDD 구조의 P-로 되는 P형 불순물을 도핑하고 레지스트를 제거한다.
그 후, 도 12에 도시한 바와 같이, SiN막을 퇴적한 후, 이방성 에칭을 이용하여 메모리 셀 및 주변 회로의 트랜지스터의 게이트측벽에 상기 SiN막이 남는 형(SiN막 13)으로 한다. 다음에, 레지스트를 도포하고, (c)의 P채널형 트랜지스터측이 노출하도록 레지스트(14)를 패터닝하고, P형 불순물을 도핑하고 레지스트를 제거한다.
그 후, 도 13에 도시한 바와 같이, 레지스트를 도포하고, 메모리 셀 및 N채널형 트랜지스터가 노출하도록 레지스트(15)를 패터닝하고, N형 불순물을 도핑하고 레지스트를 제거한다. 그 후, 불순물의 활성화를 위해 고온의 어닐링을 행한다.
그 후, 도 14에 도시한 바와 같이, 트랜지스터의 소스 영역, 드레인 영역 상의 산화막(절연막)(2)을 제거하고, 실리콘이 노출한 상태로 한다. 그 후, 예를 들면 Ti/TiN의 막(16)을 스퍼터 증착하여, 고온의 어닐링으로써 실리콘과 반응시킨다. 그 후, 미반응의 Ti/TiN막을 제거하여 재차 고온의 어닐링을 행하고, 실리사이드막(17)을 형성하여 샐리사이드 구조를 완성한다(도 15).
이상의 공정에 의해 도 15a, 도 15b, 도 15c에 도시한 바와 같이 메모리 셀부 혹은 주변부의 트랜지스터의 소스, 드레인, 게이트를 완성한다. 샐리사이드로 된 실리사이드막(17)은 하층의 폴리실리콘층(3)의 시트 저항보다 낮아, 당연히 저항율도 낮다. 이에 따라, 고속 CMOS 회로의 구성을 기대할 수 있다.
이 후, 도시하지 않지만, 층간 절연막을 퇴적 형성시켜 콘택트홀 개구 형성, 배선 형성, 보호막 퇴적 등의 여러가지 공정을 거쳐 불휘발성 반도체 기억장치가 완성된다.
또, 미세화에 따라 소자 구조의 평탄화가 필요한 경우에는 도 16에 도시한 바와 같이, 주변 트랜지스터 근방의 소자 분리 영역 상에 메모리 셀과 동일한 이층 게이트 구조로 이루어지는 더미 패턴 DMY를 형성한다.
상기 실시형태에 의하면, 게이트 산화막을 메모리 셀과 주변 부분의 트랜지스터와 공통화한 구성으로 하므로, 레지스트 형성, 산화 공정 등의 제조 공정수를 삭감할 수 있다. 본 실시예에 있어서, 도시하지 않지만, 메모리 셀의 선택 트랜지스터 및 주변 회로의 고내압계의 트랜지스터가 존재한다고 하면, 이들 게이트 절연막은 동일한 막으로 게이트 산화막(2)(절연막)보다 두꺼운 막이어도 좋고, 제1 실시형태와 같이, 고내압계의 트랜지스터의 게이트 절연막만이 다르고, 메모리 셀의 선택 트랜지스터는 게이트 산화막(2)을 이용하는 구성으로 하여도 상관없다. 요는, 산화 공정 등의 제조 공정수를 삭감할 수 있는 조합을 채용하면 좋다.
또한, 주변 회로의 트랜지스터의 게이트 전극에 제1 폴리실리콘층(부유 게이트층)을 이용하여 샐리사이드 구조를 채용하기 때문에 제어 게이트층 상의 WSi의 퇴적에 관계없이 표면 채널형의 MOS 트랜지스터를 형성할 수 있다. 즉, 도 10b,도 10c 내지 도 13b, 도 13c에서 확실하게, N채널, P채널의 양 MOS 트랜지스터 모두 게이트에 소스, 드레인 영역과 동일한 도전형의 불순물이 주입되어 표면 채널형으로 되고, 그 후, 샐리사이드 구조(도 15)로 된다. 따라서, 레지스트의 패터닝, 불순물 주입의 공정의 흐름이 복잡하게 되지 않은 제조 방법으로 주변 회로의 트랜지스터가 고속화하는 고성능인 불휘발성 반도체 기억장치를 실현할 수 있다. 또, 샐리사이드 구조를 형성하기 위해서 실리콘 상에 스퍼터하는 금속은 Ti/TiN에 한정되는 것은 아니고 별도의 금속을 이용하여도 좋다.
도 17은 본 발명의 제3 실시형태를 도시하는 단면도이며 부유 게이트층(제1 폴리실리콘층)(3)을 고저항 소자로서 이용하는 구조를 도시하고 있다. 즉, 이층 게이트 구조의 불휘발성 반도체 기억장치에서의 메모리 주변 회로의 트랜지스터의 게이트 전극을 메모리 셀의 부유 게이트층을 이용한 구성으로 함과 동시에 주변 소자부에서 부유 게이트층을 고저항 소자로서도 사용한다.
구체적으로는, 제2 실시형태와 마찬가지로 해서 부유 게이트층까지를 형성한다(도 5 참조). 그 후, 필요하면 주변부의 저항 소자가 되는 영역에 불순물을 도핑한다. 즉, 도면에 도시하지 않지만 레지스트를 도포하고 주변부의 저항 소자가 되는 영역이 노출하도록 레지스트를 패터닝한 후 원하는 불순물을 도핑하고 레지스트를 제거한다.
그 후, 제2 실시형태와 동일하게 해서 상기 제어 게이트층 상의 SiN막(8)까지 퇴적한다(도 6 참조). 그 후, 도시하지 않았지만 메모리 셀부 및 저항 소자 상에 레지스트를 패터닝하고 SiN막(8)을 이방성 에칭에 의해 가공한다. 이 때, 저항소자에 대해서는 콘택트를 취하는 영역을 제외한 저항 소자 상에 레지스트가 남도록 레지스트를 패터닝한다.
다음에, 제2 실시형태와 동일하게 해서 SiN막(8)을 마스크로 해서 상기 제어 게이트층, ONO막을 이방성 에칭에 의해 가공하고 레지스트를 제거한다. 그 후, 도시하지 않았지만 레지스트를 도포하여 패터닝하고 주변 트랜지스터의 게이트 전극 및 저항 소자의 콘택트 영역은 레지스트를 마스크로 해서 메모리 셀부 및 저항 소자의 나머지의 영역은 SiN막을 마스크로 해서 상기 부유 게이트층을 이방성 에칭에 의해 가공한다. 그 후, 레지스트를 제거한다.
또한, 제2 실시형태와 동일하게 해서 트랜지스터의 소스 영역, 드레인 영역을 형성한다. 그 후, 샐리사이드를 형성한다.
이상의 공정에 의해 도 15에 도시한 바와 같이, 트랜지스터의 소스, 드레인, 게이트 및 도 17에 도시한 바와 같이 저항 소자가 완성된다. 이 후, 층간 절연막(19)을 퇴적 형성시켜 콘택트 홀 개구, 배선 형성, 보호막 퇴적 등의 여러가지 공정을 거쳐 불휘발성 반도체 기억장치가 완성된다.
또, 도 17에는 상기 공정에서 형성되는 층간 절연막(19) 및 금속 배선(20)도 도시하고 있다. 여기서 잔류하고 있는 제2 폴리실리콘층(7)은 주위의 소자 구조의 높이에 맞추도록 어느 정도의 높이를 제공하기 때문에 층간 절연막(19)의 평탄화에 기여한다.
또한, 미세화에 따라 소자 구조의 평탄화가 필요한 경우는 도 16에 도시한 바와 같이 주변 트랜지스터 근방의 소자 분리 영역 상에 메모리 셀과 동일한 이층게이트 구조로 이루어지는 더미 패턴 DMY를 형성한다.
또, 샐리사이드 구조를 형성하기 위해서 실리콘 상에 스퍼터하는 금속은 Ti/TiN에 한정되는 것은 아니고 별도의 금속을 이용하여도 좋다.
또한, 주변 회로에서의 트랜지스터의 게이트 전극 및 저항 소자의 가공은 상기 방법과 같이 메모리 셀부의 가공과 동시에 행하지 않고 메모리 셀부의 가공이 끝난 후에 행하여도 좋다.
다음에, 제4 실시형태로서, 도 18, 도 19와 제2 실시형태의 일부를 참조하고 메모리 셀부의 가공 후에 주변 트랜지스터의 게이트 전극 및 저항 소자를 가공하는 방법을 설명한다.
우선, 제2 실시형태와 동일하게 해서 메모리 셀부(a)에서는 도 8에 도시한 바와 같이 ONO막(6)까지, 혹은 제2 폴리실리콘층(7)까지 게이트 가공을 행한다. 이 때, 도시하지 않았지만 저항 소자에 대해서는 제3 실시형태와 마찬가지로 ONO막(6)까지, 혹은 제2 폴리실리콘층(7)까지 가공을 행한다.
상기한 게이트 가공 후, 도 18에 도시한 바와 같이 주변 회로의 트랜지스터(b), (c)에서는 레지스트(31)가 형성된다. 계속해서, 메모리 셀부에서의 부유 게이트층(제1 폴리실리콘층)(3)을 이방성 에칭에 의해 에칭 가공한다. 그 후, 레지스트를 제거한다.
그 후, 도 19에 도시한 바와 같이 레지스트(32)를 도포, 패터닝하여 이방성 에칭에 의해 주변부(b), (c)의 상기 부유 게이트층을 에칭 가공한다. 이 때, 도시하지 않았지만 저항 소자에 대해서는 제3 실시형태와 마찬가지로 저항 소자의 콘택트 영역은 레지스트를 마스크로 해서 저항 소자의 나머지의 영역은 SiN막을 마스크로 해서 상기 부유 게이트층을 이방성 에칭에 의해 가공한다. 그 후, 레지스트를 제거한다. 또한, 제2 실시형태와 마찬가지로 해서 트랜지스터의 소스 영역, 드레인 영역을 형성하고, 그 후 샐리사이드 구조를 형성한다. 또, 도 18, 도 19에는 메모리 셀부(a)에서의 게이트 가공 시, 주변부(b), (c)에서는 제2 폴리실리콘층(7)까지가 제거되는 예가 도시하고 있으며, 이 경우는 샐리사이드 형성 전에 소스 영역, 드레인 영역 상의 산화막(절연막 ; 2)을 제거할 때 게이트 상에 잔류하는 ONO막(6)도 함께 제거된다.
이상의 공정에 의해 도 15에 도시한 바와 같은 트랜지스터의 소스, 드레인, 게이트, 및 도 17에 도시한 바와 같은 저항 소자가 완성된다. 이 후, 층간 절연막을 퇴적 형성시켜 콘택트 홀 개구, 배선 형성, 보호막 퇴적 등 여러가지 공정을 거쳐 불휘발성 반도체 기억장치가 완성된다. 도 17에는 이 후의 공정에서 형성되는 층간 절연막 및 배선도 도시하고 있다.
또한, 미세화에 따라 소자 구조의 평탄화가 필요한 경우는 도 16에 도시한 바와 같이 주변 트랜지스터 근방의 소자 분리 영역 상에 메모리 셀과 동일한 이층 게이트 구조로 이루어지는 더미 패턴 DMY를 형성한다.
또, 샐리사이드 구조를 형성하기 위해 실리콘 상에 스퍼터하는 금속은 Ti/TiN에 한정되는 것은 아니고 별도의 금속을 이용하여도 좋다.
다음에, 제5 실시형태에서, 도 20, 도 21과 제4 실시형태의 일부를 참조하고 주변 회로의 트랜지스터의 게이트 전극에 메모리 셀의 부유 게이트층을 이용하는것은 전술한 실시형태와 동일하지만 예를 들면, 폴리실리콘/W(텅스텐)의 폴리 금속 게이트로 함으로써 주변 트랜지스터를 고속화하는 구성을 설명한다.
상기 제5 실시형태에서, 메모리 셀부의 가공 후에 주변 트랜지스터의 게이트 전극 및 저항 소자를 가공하는 방법을 설명한다.
우선, 제4 실시형태와 마찬가지로 해서 도 18에 도시한 바와 같이 가공을 행한다. 다음에, 메모리 셀부(a)의 소스 영역, 드레인 영역을 형성하기 위한 N형 불순물을 도핑한 후 레지스트(31)를 제거한다.
여기서, 상기 N형 불순물의 도핑에서 LDD 구조가 필요한 경우는 N형 불순물은 LDD 구조의 N-가 되는 도핑량으로 하고, 다음에 도시하지 않았지만 SiN막을 퇴적한 후, 레지스트를 도포하고 메모리 셀부(a)가 노출하도록 패터닝을 행하고, 이방성 에칭을 이용하여 메모리 셀부의 게이트 측벽의 SiN이 남는 형태로 SiN을 에칭하고, 먼저 말한 N-보다 고농도의 N형 불순물을 도핑하고, 그 후 레지스트(31)를 제거한다.
그 후, 도시하지 않았지만 SiN을 퇴적하고, 레지스트를 도포하고, 패터닝한 후, 주변부의 SiN 및 ONO막(6)을 에칭 제거하고, 레지스트를 제거하고, 메모리 셀부를 SiN막(24)으로 보호한다(도 20에 도시).
그 후, 도 20에 나타난 바와 같본 실시예를 들면 W막(18)을 적층하고 레지스트를 도포하고 패터닝한다(레지스트 32). 다음에, 이방성 에칭에 의해 주변부의 상기 W막(18)을 에칭 가공한 후, 계속해서 상기 부유 게이트층(제1 폴리실리콘)(3)을 에칭 가공한다. 그 후, 레지스트(32)를 제거한다.
그 후, 제2 실시형태와 동일하게 해서 주변 트랜지스터의 소스 영역, 드레인 영역을 형성한다. 이상 공정에 의해 도 21에 도시한 바와 같이 트랜지스터의 소스, 드레인, 게이트가 완성된다.
또, 미세화에 따라 소자 구조의 평탄화가 필요한 경우는 도 22에 도시한 바와 같이 주변 트랜지스터 근방의 소자 분리 영역 상에 메모리 셀과 동일한 이층 게이트 구조로 이루어지는 더미 패턴 DMY를 형성한다.
이 후, 층간 절연막을 퇴적 형성시켜 콘택트 홀 개구, 배선 형성, 보호막 퇴적 등의 여러가지 공정을 거쳐 불휘발성 반도체 기억장치가 완성된다. 또, 폴리 금속 게이트를 형성하기 위한 금속은 제1 폴리실리콘층(3)에서 시트 저항, 저항율이 낮아지면 W에 한정되는 것은 아니고 별도의 금속을 이용하여도 좋다.
이상, 제4 실시형태, 제5 실시형태에서는 주변 회로에서의 트랜지스터의 게이트 전극의 가공을 메모리 셀부의 게이트 가공과 동시에 행하지 않기때문에 제1 실시형태 ∼ 제3 실시형태에 의해 게이트 전극을 형성할 때의 제조 공정수는 다소 증가한다. 그러나, 주변 회로의 게이트 전극에 메모리 셀의 제1 층째의 도체층(부유 게이트층)을 이용함으로써 메모리 셀 트랜지스터 혹은 선택 트랜지스터와 주변 회로의 트랜지스터와의 사이에 게이트 절연막의 종류를 적극적으로 공통화할 수 있기 때문에 주변 회로의 트랜지스터의 게이트 산화 공정수를 어느 정도 생략해서 제조 공정수를 삭감하는 것이 가능하다.
또한, 지금까지의 제1 실시형태 ∼ 제5 실시형태는 소자 분리 방법이 LOCOS법 등의 선택 산화법이지만 이것에 한정되는 것은 아니다. STI(Shallow Trench Isolation) 기술 등의 별도의 방법이 있으며 이하 설명한다.
도 23은 본 발명의 제6 실시형태에 따른 불휘발성 반도체 기억장치를 나타내는 단면도이다. 도 1에 비교해서 STI(Sballow Trench Isolation) 기술을 이용한 소자 분리막을 이용하여 구성하고 있는 점이 다르다. 또한, 메모리 셀부의 제어 게이트층에서 제2 폴리실리콘층(107) 상에 WSi(201)가 적층되는 한편 주변 회로의 트랜지스터(Vpp계 Tr, Vcc계 Tr)의 게이트 전극이 제1 폴리실리콘층(106) 상에 W(텅스텐 ; 202)이 형성된 폴리 금속 게이트 구조로 되어 있는 점이 도 1과 비교해서 다른 구성이다.
상기 제6 실시형태에서도 제1 실시형태와 마찬가지로 메모리 셀 트랜지스터 및 선택 Tr 및 Vcc계 Tr이 공통으로 이용하는 게이트 절연막(105)과 고내압계 트랜지스터(Vpp계 Tr)의 게이트 절연막(108)과의 2종류의 게이트 절연막을 구성하고 있다.
상기 구성에 따르면, 제1 실시형태와 마찬가지로 게이트 절연막의 종류를 적극적으로 공통화하고 주변 트랜지스터의 게이트 산화의 공정을 생략하는 것을 기대할 수 있다. 이에 따라, 제조 비용이 삭감된 불휘발성 반도체 기억장치가 실현된다. 이에 대해 이하 제조 방법을 설명한다.
도 24의 (a) ∼ 도 24의 (c)는 도 23 구성의 제조 방법을 공정 순으로 도시하는 단면도이다.
우선, 도 24의 (a)에 도시한 바와 같이, 실리콘 기판(101)에 선택적으로N웰(102), P웰(103)을 형성한다. 다음에, 실리콘 기판(101) 상에 Vpp계 Tr(고내압계 트랜지스터)의 게이트 절연막(108)을 예를 들면 40㎚ 형성한다. 그 후, Vpp계 Tr의 형성 예정 영역을 레지스트(115)로 덮고 그 외의 영역의 게이트 절연막(108)을 제거한다.
다음에, 도 24의 (b)에 도시한 바와 같이, Vpp계 Tr 이외의 영역, 즉 메모리 셀, 선택 Tr, Vcc계 Tr 각 부의 게이트 절연막(105)을 예를 들면 8㎚ 형성한다. 레지스트(215)를 제거한 후, 게이트 절연막(105, 108) 상에 제1 폴리실리콘층(106)을 퇴적한다. 다음에, 제1 폴리실리콘층(106) 상에 레지스트(216)를 소자 분리에 맞춰 패터닝한다. 이 레지스트(216)를 마스크에 STI법에 의한 기판에 도달하는 트렌치(217)를 형성한다.
다음에, 도 24의 (c)에 도시한 바와 같이, 트렌치(217)에 TEOS(Tetraethoxysilane )등의 절연막(218)을 매립한 형태로 한다. 다음에, 절연막(218) 및 제1 폴리실리콘층(106) 상에 SiO2/Si3N4/SiO2적층막(ONO막)의 절연막(109)을 형성한다. 선택 Tr 및 주변 회로의 Vpp계 Tr, Vcc계 Tr 부분의 절연막(109)을 선택적으로 제거한 후, 제2 폴리실리콘층(107) 및 WSi(201)의 적층 구조를 퇴적한다. 그 후, 도시하지 않았지만 레지스트를 패터닝하여 주변 회로의 트랜지스터 부분의 제2 폴리실리콘층(107) 및 WSi(201)를 제거한다.
다음에, 도시하지 않았지만, 메모리 셀, 선택 Tr의 게이트 가공 및 소스 영역, 드레인 영역으로의 이온 주입을 행한다. 다음에, 메모리 셀 및 선택 Tr 측을보호하여 주변 회로의 Vpp계 Tr, Vcc계 Tr의 제1 폴리실리콘(106) 상에 W(텅스텐)(202)을 적층한다. 그 후, 레지스트를 도포하고 패터닝하고 이방성 에칭에 의해 W(202), 계속해서 제1 폴리실리콘층(106)을 에칭 가공한다. 그 후, 주변 회로의 Vpp계 Tr, Vcc계 Tr의 각 트랜지스터의 소스 영역, 드레인 영역의 형성, 전체의 배선 공정 등을 거쳐 도 23의 구성이 달성된다.
상기 실시형태에서도, 게이트 절연막의 종류를 적극적으로 공통화하고 주변 회로의 트랜지스터의 게이트 산화 공정을 간략화할 수 있다. 본 실시예에서도, 예를 들면 메모리 셀과 Vcc계 트랜지스터의 게이트 절연막을 동일 막으로 하고, 선택 트랜지스터와 Vpp계 트랜지스터의 게이트 절연막을 동일 막으로 하는 등의 다른 조합이 고려된다.
또한, 주변 회로의 게이트 전극에 메모리 셀의 제1 층째의 도체층(부유 게이트층)을 이용함으로써 주변 회로의 트랜지스터를 고속화하는 구성으로 하는데 공정을 복잡하게 하지 않은 이점이 있다. 이하, 주변 회로의 트랜지스터를 샐리사이드 구조로 하는 경우를 예로 들어 설명한다.
도 25 ∼ 도 28은 본 발명의 제7 실시형태에 따른 불휘발성 반도체 기억장치를 제조 공정 순으로 도시하는 단면도이다. 여기서는 제6 실시형태와 마찬가지로 STI(Shallow Trench Isolation) 기술을 이용한 소자 분리막을 이용하고 있다. 그리고, 이층 게이트 구조의 불휘발성 반도체 기억장치에서 제어 게이트가 예를 들면 다결정 실리콘/WSi의 적층 구조인 것으로 주변 트랜지스터의 게이트 전극을 메모리 셀의 부유 게이트층을 이용하여 샐리사이드 구조로 함으로써, 주변 트랜지스터를고속화하는 구조 및 그 방법을 도시한다. 각 도면에서, (a)는 메모리 셀부의 단면도, (b)는 주변 회로의 N채널형 트랜지스터의 단면도, (c)는 주변 회로의 P채널형 트랜지스터의 단면도를 도시한다.
우선, 도 25에 도시한 바와 같이, 반도체 기판에 대해 불순물 주입 등에 의해 N웰, P웰을 형성한 N형 기판 영역, P형 기판 영역이 준비된다. 게이트 산화를 행하는 등으로 해서 기판 상에 게이트 산화막(2)(절연막)을 형성한다. 다음에, 부유 게이트층이 되는 제1 폴리실리콘층(3d)을 퇴적한다. 이 후, 필요하다면 인 확산법 등에 의해 폴리실리콘에 N형 불순물을 도핑한다. 혹은, 미리 불순물을 포함한 폴리실리콘을 퇴적하여도 좋다. 다음에, 마스크 재료로서 SiN막(21)을 퇴적한다. 다음에, 도시하지 않았지만 레지스트를 도포하고, 패터닝을 행하고 이방성 에칭에 의해 소자 분리 영역 상의 SiN막(21)을 제거하고, 상기 레지스트를 제거한다. 잔류한 SiN막(21)을 마스크로 해서 이방성 에칭에 의해 폴리실리콘층(3d), 게이트 산화막(2), 반도체 기판을 순서대로 에칭하고 반도체 기판에 트렌치(200)를 형성한다.
다음에, 도 26에 도시한 바와 같이, 예를들면, CVD법에 의해 TEOS 등의 절연막(22)을 퇴적하고 CMP(Chemical Mechanical Polshing) 등에 의해 평탄화를 행하고 SiN막(21) 상의 절연막(22)을 제거한다. 이에 따라, 트렌치(200) 내에 절연막(22)을 매립한 형태로 한다.
그 후, 도 27에 도시한 바와 같이, 습식 에칭에 의해 SiN막(21)을 제거하고 다시, 부유 게이트층이 되는 제1 폴리실리콘층(3e)를 퇴적한다. 이 후, 필요하면인 확산법 등에 의해 폴리실리콘에 N형 불순물을 도핑한다. 다음에, 도시하지 않았지만 레지스트를 도포하고, 메모리 셀(a)에서 셀·슬릿을 형성하도록 패터닝을 행하는 이방성 에칭에 의해 제1 폴리실리콘을 제거하고, 레지스트를 제거한다.
또, 이러한 도 27의 구성은 소자 분리 영역이 트렌치 형상인 점 및 활성 영역 상의 폴리실리콘층이 3d, 3e의 적층 구조인 점을 제외하면 상기 도 5의 구조와 동일하다.
이 후, 제2 실시형태에서 도시하는 제조 공정과 동일한 방법에 의해 트랜지스터를 형성한다. 즉, 도 28에 도시한 바와 같이, 주변 회로의 트랜지스터의 게이트 전극이 메모리 셀의 부유 게이트(제1 폴리실리콘 3d, 3e)를 이용한 샐리사이드 구조가 된다.
또, 본 실시예에서도, 도시하지 않았지만 메모리 셀의 선택 트랜지스터 및 주변 회로의 고내압계의 트랜지스터가 존재한다고 하면 이들의 게이트 절연막은 동일한 막으로 게이트 산화막(2)(절연막)보다 두꺼운 막이어도 좋으며 제6 실시형태와 같이, 고내압계의 트랜지스터의 게이트 절연막만이 다르고 메모리 셀의 선택 트랜지스터는 게이트 산화막(2)을 이용하는 구성으로 하여도 상관없다. 즉, 산화 공정 등의 제조 공정수가 삭감할 수 있는 조합을 채용하면 좋다.
또한, 상기 트랜지스터의 형성시, 미세화에 따른 소자 구조의 평탄화가 필요한 경우는 도 29에 도시한 바와 같이 주변 회로의 트랜지스터 근방의 소자 분리 영역 상에 메모리 셀과 동일한 이층 게이트 구조로 이루어지는 더미 패턴 DMY를 형성한다. 이 후, 도시하지 않았지만 층간 절연막 형성, 콘택트 홀 개구, 배선 형성,보호막 퇴적 등의 여러가지 공정을 거쳐 불휘발성 반도체 기억장치가 완성된다.
도 30은 도 29와 같은 더미 패턴 DMY를 메모리의 주변 회로의 트랜지스터에 인접하는 소자 분리 영역 상에 형성하고, 층간 절연막(23)을 적층 후, CMP 등에 의해 평탄화를 행한 상태의 단면도이다. 또한, 도 31은 상기 더미 패턴 DMY를 형성하지 않은 경우의 평탄화의 곤란성을 도시하는 단면도이다. 즉, 메모리의 주변 회로의 트랜지스터에 인접하는 소자 분리 영역 상에 더미 패턴 DMY를 형성함으로써, 소자 구조의 평탄성이 향상된다.
또, 이상에서는, 본 발명을 NAND형 EEPROM에 적용한 경우를 도시하였지만 본 발명에 따른 불휘발성 반도체 기억장치는 NAND형 뿐만 아니라, NOR형, DINOR형, AND형 등에도 이용할 수 있다. 이하, 본 발명을 적용할 수 있는 EEPROM에 대해 설명한다.
도 32는 NAND형 EEPROM의 메모리 셀 어레이의 회로도이다. 도면에 도시한 바와 같이, NAND형 EEPROM에서는 비트선 BL과 소스선 VS와의 사이에 비트선측 선택 게이트(SG1)와 서로 직렬 접속된 메모리 셀군(메모리 셀 유닛)과 소스선측 선택 게이트(SG2)가 직렬로 접속된다. SG1, SG2로 나타내는 각 선택 트랜지스터의 선택 게이트 CG로 나타내는 각 메모리 셀의 제어 게이트는 각각 선택 트랜지스터, 메모리 셀을 제어하는 전압을 구동 제어하는 주변 회로의 트랜지스터(도시하지 않음)로 이어진다.
도 33은 NOR형 EEPROM의 메모리 셀 어레이의 회로도이다. 도면에 도시하는 바와 같이, NOR형 EEPROM에서는 비트선 BL과 비트선 BL에 직행하는 방향으로 연장하는 소스선 VS와의 사이에 비트선측 선택 게이트(SG)와, 1개의 메모리 셀이 직렬로 접속된다. SG로 나타내는 각 선택 트랜지스터의 선택 게이트, CG로 나타내는 각 메모리 셀의 제어 게이트는 각각 선택 트랜지스터, 메모리 셀을 제어하는 전압을 구동 제어하는 주변 회로의 트랜지스터(도시하지 않음)로 이어진다.
도 34는 DINOR(Divided NOR)형 EEPROM의 메모리 셀 어레이의 회로도이다. 도면에 도시한 바와 같이, DINOR형 EEPROM에서는 1개의 서브 비트선(서브 BL)과, 복수의 소스선 VS와의 사이에 메모리 셀이 병렬로 접속된다. 서브 비트선(서브 BL)은 비트선 선택 게이트(SG)를 통해 비트선 BL에 접속된다. SG로 나타내는 각 선택 트랜지스터의 선택 게이트, CG로 나타내는 각 메모리 셀의 제어 게이트는 각각, 선택 트랜지스터, 메모리 셀을 제어하는 전압을 구동 제어하는 주변 회로의 트랜지스터(도시하지 않음)로 이어진다.
도 35는 AND형 EEPROM의 메모리 셀 어레이의 회로도이다. 도면에 도시한 바와 같이, AND형 EEPROM에서는 비트선 BL과 소스선 VS와의 사이에 비트선측 선택 게이트(SG1)와 서로 병렬 접속된 메모리 셀군(메모리 셀 유닛)과, 소스선측 선택 게이트(SG2)가 직렬로 접속된다. SG1, SG2로 나타내는 각 선택 트랜지스터의 선택 게이트, CG로 나타내는 각 메모리 셀의 제어 게이트는 각각, 선택 트랜지스터, 메모리 셀을 제어하는 전압을 구동 제어하는 주변 회로의 트랜지스터(도시하지 않음)로 이어진다.
이상 각 실시형태에서 설명한 바와 같이, 본 발명의 불휘발성 반도체 기억장치의 특징은 첫째로, 게이트 산화막을 메모리 셀과 주변 부분의 트랜지스터와 공통화하는 구성을 적극적으로 채용하고 있다. 이에 따라, 레지스트 형성, 산화 공정 등의 제조 공정수를 삭감한다. 둘째로, 주변 회로의 트랜지스터의 게이트 전극에 제1 폴리실리콘층(부유 게이트층)을 이용하고 있다. 이로 인해, 제어 게이트층 상의 도체(예를 들면 WSi)의 적층에 상관없이 공정이 복잡해지지 않고 샐리사이드 구조를 채용할 수 있다. 즉, 주변 회로의 트랜지스터의 게이트 전극에 제어 게이트층을 이용하는 경우에 비해 주변 회로의 트랜지스터의 게이트 산화의 공정을 생략할 수 있고, 또 소스 영역, 드레인 영역, 게이트 전극에 대한 불순물 주입을 동시에 할 수 있기 때문에 주변 회로의 트랜지스터를 표면 채널형으로 하는데 필요한 게이트 전극에 대한 레지스트의 패터닝과 불순물 주입의 공정을 생략할 수 있다. 또한, 제어 게이트층 상의 WSi의 퇴적에 상관없이 다른 도체 등을 적층하는 폴리 금속 게이트 구조도 채용할 수 있다. 이들의 구성은 주변 회로의 트랜지스터의 동작을 고속화한다. 셋째로, 주변 회로의 트랜지스터를 고속화하면서 상기 제1 폴리실리콘층을 고저항 소자로서 이용할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 제조 공정을 간소화하고 제조 비용을 저하시키고 또한 주변 회로의 트랜지스터를 샐리사이드 구조나 폴리 금속 게이트로 할 수 있어 메모리의 주변 회로로서 고속 CMOS 회로 등의 혼재이 용이한 불휘발성 반도체 기억장치 및 그 제조 방법을 제공할 수 있다.

Claims (14)

  1. 불휘발성 반도체 기억 장치에 있어서,
    반도체 기판상에 형성되고, 게이트 절연막과, 부유 게이트층으로서 기능하는 제1 도전체와, 제어 게이트층으로서 기능하는 제2 도전체와, 상기 제2 도전체의 상면을 덮는 제1 절연막과, 상기 제1 도전체와 제2 도전체를 전기적으로 절연하는 층간 절연막과, 측벽 절연막을 포함하는 메모리 셀 - 상기 제1 도전체와, 제2 도전체와, 제1 절연막과 층간 절연막은 자기 정합적인 구조를 가짐 - 과,
    상기 반도체 기판상에 형성되고, 게이트 절연막과 게이트 전극 - 상기 게이트 전극은 제3 도전체와 상기 제3 도전체 상에 형성된 제4 도전체를 포함함 - 을 포함하는 트랜지스터
    를 포함하고,
    상기 측벽 절연막은 상기 제1 도전체의 측벽과, 상기 제2 도전체의 측벽과, 상기 제1 절연막의 측벽을 덮는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리 셀의 제1 도전체와 상기 트랜지스터의 제3 도전체는 동일한 도전막을 패터닝하여 제공되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제4 도전체는 상기 제3 도전체보다 저항값이 낮은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 트랜지스터 게이트 전극의 제3 도전체는 상기 트랜지스터의 소스 및 드레인 영역과 동일한 도전형인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제4 도전체는 금속인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제1 도전체와 제3 도전체는 단결정 실리콘, 폴리 실리콘 및 비정질 실리콘으로 이루어지는 그룹 중에서 선택된 재료인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 트랜지스터에 인접하는 소자 분리 영역과, 상기 소자 분리 영역상에 제공되는 2층 게이트 구조를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 제4 도전체는 상기 제2 도전체와 재료가 다른 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 측벽 절연막이 상기 층간 절연막의 측벽도 덮는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 측벽 절연막이 상기 자기 정합적인 구조의 측벽을 덮는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판의 제1 영역상에서, 게이트 절연막과, 부유 게이트층으로서 기능하는 제1 도전체와, 제어 게이트층으로서 기능하는 제2 도전체와, 상기 제2 도전체의 상면을 덮는 제1 절연막과, 상기 제1 도전체와 상기 제2 도전체를 전기적으로 절연하는 층간 절연막과, 상기 제1 도전체의 측벽과 상기 제2 도전체의 측벽과 상기 제1 절연막의 측벽을 덮는 측벽 절연막으로 이루어지는 자기 정합적인 2층 게이트 구조를 형성하는 공정과,
    상기 반도체 기판의 제2 영역상에서, 게이트 절연막을 통해 형성한 상기 제1도전체를 게이트 전극 형상으로 패터닝하는 공정과,
    상기 게이트 전극 형상으로 패터닝된 상기 제2 영역에서의 상기 제1 도전체상에 제3 도전체를 적층 형성하는 공정
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  12. 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    반도체 기판상에, 게이트 절연막, 부유 게이트층으로서 기능하는 제1 도전체, 층간 절연막, 제어 게이트층으로서 기능하는 제2 도전체, 제1 절연막을 순차 적층하는 공정과,
    상기 반도체 기판의 제1 영역에서, 상기 제1 절연막과 상기 제2 도전체와 상기 층간 절연막과 상기 제1 도전체를 동일한 마스크로 자기 정합적으로 패터닝하여 2층 게이트 구조를 형성함과 함께, 상기 제1 영역에서의 상기 제2 도전체의 패터닝 시 상기 반도체 기판의 제2 영역에서 상기 제2 도전체를 제거하는 공정과,
    상기 제1 영역에서의 상기 제1 도전체의 패터닝 후, 상기 반도체 기판의 제1 영역에서, 상기 제1 절연막과 상기 제2 도전체와 상기 층간 절연막과 상기 제1 도전체의 측벽에 측벽 절연막을 형성하는 공정과,
    상기 제2 영역에서 상기 제1 도전체상에 제3 도전체를 전기적으로 접촉하여 형성하는 공정과,
    상기 제2 영역 상에서 상기 제3 도전체 및 제1 도전체를 트랜지스터의 게이트로서 패터닝하는 공정
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 트랜지스터에 인접하는 소자 분리 영역을 형성하는 공정과,
    상기 소자 분리 영역상에서 상기 2층 게이트 구조를 패터닝하는 공정
    을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 트랜지스터에 인접하는 소자 분리 영역을 형성하는 공정과,
    상기 소자 분리 영역상에서 상기 2층 게이트 구조를 패터닝하는 공정
    을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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