JP2007311566A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 Download PDFInfo
- Publication number
- JP2007311566A JP2007311566A JP2006139353A JP2006139353A JP2007311566A JP 2007311566 A JP2007311566 A JP 2007311566A JP 2006139353 A JP2006139353 A JP 2006139353A JP 2006139353 A JP2006139353 A JP 2006139353A JP 2007311566 A JP2007311566 A JP 2007311566A
- Authority
- JP
- Japan
- Prior art keywords
- electrode layer
- polysilicon electrode
- insulating film
- semiconductor memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
- H01L27/0738—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with resistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
Abstract
【課題】抵抗率が高くかつ占有面積を削減する抵抗素子領域を備える不揮発性半導体記憶装置及びその製造方法。
【解決手段】ゲート絶縁膜2,フローティングゲートポリシリコン電極層3,ゲート間絶縁膜4,コントロールゲートポリシリコン電極層5,及び第1電極層9を有するメモリセルトランジスタ領域と、メモリセルトランジスタ領域の周辺部に配置され,ゲート絶縁膜2,第1ポリシリコン電極層30,ゲート間絶縁膜4,第2ポリシリコン電極層50,第2ポリシリコン電極層上に配置される窒化膜6,窒化膜6に隣接し第2ポリシリコン電極層50上に配置される第1電極層9,第2層間絶縁膜11,及び第2層間絶縁膜に隣接し第2ポリシリコン電極層50上に配置された第1電極層9と接続するコンタクトプラグ10を有する抵抗素子領域とを備える不揮発性半導体記憶装置及びその製造方法。
【選択図】図4
【解決手段】ゲート絶縁膜2,フローティングゲートポリシリコン電極層3,ゲート間絶縁膜4,コントロールゲートポリシリコン電極層5,及び第1電極層9を有するメモリセルトランジスタ領域と、メモリセルトランジスタ領域の周辺部に配置され,ゲート絶縁膜2,第1ポリシリコン電極層30,ゲート間絶縁膜4,第2ポリシリコン電極層50,第2ポリシリコン電極層上に配置される窒化膜6,窒化膜6に隣接し第2ポリシリコン電極層50上に配置される第1電極層9,第2層間絶縁膜11,及び第2層間絶縁膜に隣接し第2ポリシリコン電極層50上に配置された第1電極層9と接続するコンタクトプラグ10を有する抵抗素子領域とを備える不揮発性半導体記憶装置及びその製造方法。
【選択図】図4
Description
本発明は、不揮発性半導体記憶装置に関し、特に積層構造を有する不揮発性半導体記憶装置のコントロールゲートポリシリコン電極層を抵抗素子として使用する不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。
不揮発性半導体記憶装置では、内部電圧を生成するために定抵抗の素子が用いられる。例えば、NAND型フラッシュメモリにおいては、フローティングゲート電極層として用いられるポリシリコン層が抵抗素子として使用されている。
デザインルールが縮小されるに従い、隣接するメモリセルトランジスタ間のクロストークによる相互干渉等の影響が大きくなるので、このような相互干渉等の影響を低減するために、フローティングゲート電極層は薄膜化される傾向にある。
フローティングゲート電極層の薄膜化により抵抗値のばらつきが顕著になり、抵抗素子としての機能が満たせず、回路動作に影響を与える可能性もある。
例えば、不揮発性メモリにおいて、半導体基板上にゲート酸化膜及び第1のゲート電極材(フローティングゲート電極層)を順次堆積した後に素子分離領域を形成し、この後、第1の絶縁膜及び第2のゲート電極材(コントロールゲート電極層)を順次堆積し、周辺回路部において第2のゲート電極材(コントロールゲート電極層)により抵抗素子を形成する半導体記憶装置については、既に開示されている(例えば、特許文献1参照。)。
コントロールゲート電極層を抵抗素子に使用しようとすると、コントロールゲート電極層はタングステンやコバルト等の金属とのシリサイドとポリシリコンとの積層構造を備えるため、フローティングゲート電極層に比較して抵抗率が低く、同じ抵抗値の抵抗素子を作る場合には抵抗素子の面積が増大してしまうという問題があった。
特開2002−110825号公報
本発明は、ポリシリコン電極層を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、ポリシリコン電極層のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供する。
本発明の一態様によれば、(イ)ソース/ドレイン拡散層と、ソース/ドレイン拡散層間に配置される第1ゲート絶縁膜と、第1ゲート絶縁膜上に配置されるフローティングゲートポリシリコン電極層と、フローティングゲートポリシリコン電極層上に配置される第1ゲート間絶縁膜と、第1ゲート間絶縁膜上に配置されるコントロールゲートポリシリコン電極層と、コントロールゲートポリシリコン電極層上に配置される第1電極層と、各メモリセルトランジスタを構成するフローティングゲートポリシリコン電極層,第1ゲート間絶縁膜,コントロールゲートポリシリコン電極層,及び第1電極層からなる積層ゲート構造を互いに絶縁する第1層間絶縁膜と、第1電極層及び第1層間絶縁膜上に配置される第2層間絶縁膜とを有するモリセルトランジスタ領域と、(ロ)メモリセルトランジスタ領域の周辺部に配置され、第2ゲート絶縁膜と、第2ゲート絶縁膜上に配置される第1ポリシリコン電極層と、第1ポリシリコン電極層上に配置される第2ゲート間絶縁膜と、第2ゲート間絶縁膜上に配置される第2ポリシリコン電極層と、第2ポリシリコン電極層上に配置される窒化膜と、窒化膜に隣接し,第2ポリシリコン電極層上に配置される第1電極層と、各抵抗素子を構成する第1ポリシリコン電極層,第2ゲート間絶縁膜,第2ポリシリコン電極層,第1電極層,及び窒化膜からなる積層構造を互いに絶縁する第1層間絶縁膜と、第1電極層,第1層間絶縁膜,及び窒化膜上に配置される第2層間絶縁膜と、第2層間絶縁膜に隣接し,第2ポリシリコン電極層上に配置された第1電極層と接続するコンタクトプラグとを有する抵抗素子領域とを備える不揮発性半導体記憶装置が提供される。
本発明の他の態様によれば、(イ)メモリセルトランジスタ領域において、第1ゲート絶縁膜,フローティングゲートポリシリコン電極層, 第1ゲート間絶縁膜,コントロールゲートポリシリコン電極層, 及び窒化膜を順次形成し、同時に、抵抗素子領域において、第1ゲート絶縁膜と同層の第2ゲート絶縁膜,フローティングゲートポリシリコン電極層と同層の第1ポリシリコン電極層,第1ゲート間絶縁膜と同層の第2ゲート間絶縁膜,コントロールゲートポリシリコン電極層と同層の第2ポリシリコン電極層,及び窒化膜を順次形成し、デバイス表面を平坦化する工程と、(ロ)デバイス表面上にフォトレジスト層を堆積し、メモリセルトランジスタ領域において、コントロールゲートポリシリコン電極層上の窒化膜を全面エッチングしてコントロールゲートポリシリコン電極層を露出し、同時に、抵抗素子領域において、第2ポリシリコン電極層上の窒化膜を第1電極層を形成するパターン幅でパターンエッチングして第2ポリシリコン電極層を露出する工程と、(ハ)コントロールゲートポリシリコン電極層,及び第2ポリシリコン電極層をシリサイド化して第1電極層を形成する工程と、(ニ)デバイス全面に第2層間絶縁膜を堆積し、デバイス表面を平坦化する工程と、(ホ)抵抗素子領域において、第1電極層に接続するコンタクトプラグを形成する工程とを有する不揮発性半導体記憶装置の製造方法が提供される。
本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、ポリシリコン電極層を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、ポリシリコン電極層のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。
次に、図面を参照して、本発明の第1乃至第8の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す第1乃至第8の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
[第1の実施の形態]
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタ領域は、NAND型フラッシュメモリを基本構造として備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、メモリセルトランジスタ領域は、NAND型フラッシュメモリを基本構造として備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造は、図4に示すように表される。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置は、図4(a)に示すように、pウェル若しくは半導体基板1内において行方向に互いに素子分離され,列方向に直列に配置されるメモリセルトランジスタ領域、及び図4(b)に示すようにpウェル若しくは半導体基板1上に配置される抵抗素子領域を備える。
メモリセルトランジスタ領域は、図4(a)に示すように、pウェル若しくは半導体基板1内に配置されるn+ソース/ドレイン拡散層13と、n+ソース/ドレイン拡散層13間のpウェル若しくは半導体基板1上に配置されるゲート絶縁膜2と、ゲート絶縁膜2上に配置されるフローティングゲートポリシリコン電極層3と、フローティングゲートポリシリコン電極層3上に配置されるゲート間絶縁膜4と、ゲート間絶縁膜4上に配置されるコントロールゲートポリシリコン電極層5と、コントロールゲートポリシリコン電極層5上に配置される第1電極層9と、各メモリセルトランジスタを構成するフローティングゲートポリシリコン電極層3,ゲート間絶縁膜4,コントロールゲートポリシリコン電極層5,及び第1電極層9からなる積層ゲート構造を互いに絶縁する第1層間絶縁膜7と、第1電極層9及び第1層間絶縁膜7上に配置される第2層間絶縁膜11とを備える。
抵抗素子領域は、図4(b)に示すように、pウェル若しくは半導体基板1上に配置されるゲート絶縁膜2と、ゲート絶縁膜2上に配置される第1ポリシリコン電極層30と、第1ポリシリコン電極層30上に配置されるゲート間絶縁膜4と、ゲート間絶縁膜4上に配置される第2ポリシリコン電極層50と、第2ポリシリコン電極層50上に配置される窒化膜6と、窒化膜6に隣接し,第2ポリシリコン電極層50上に配置される第1電極層9と、各抵抗素子を構成する第1ポリシリコン電極層30,ゲート間絶縁膜4,第2ポリシリコン電極層50,第1電極層9,及び窒化膜6からなる積層構造を互いに絶縁する第1層間絶縁膜7と、第1電極層9,第1層間絶縁膜7,及び窒化膜6上に配置される第2層間絶縁膜11と、第2層間絶縁膜11に隣接し,第2ポリシリコン電極層50上に配置された第1電極層9と接続するコンタクトプラグ10とを備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置は、図4(b)に示すように、抵抗素子領域において、積層構造の第2ポリシリコン電極層50を抵抗素子として使用する。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置においては、図4(a)及び図4(b)に示すように、フローティングゲートポリシリコン電極層3と同時に形成される第1ポリシリコン電極層30を薄膜化形成することによって、積層ゲート構造の段差を低く抑えることができるため、コントロールゲートポリシリコン電極層5と同時に形成される第2ポリシリコン電極層50は、第1ポリシリコン電極層30ほど薄膜化の必要性がない。したがって、第2ポリシリコン電極層50を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られる。
又、本発明の第1の実施の形態に係る不揮発性半導体記憶装置においては、コントロールゲートポリシリコン電極層5と同時に形成される第2ポリシリコン電極層50の抵抗率は金属シリサイドに比べて抵抗率が高い。したがって、抵抗素子領域の面積を小型化することができる。
(製造方法)
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造方法は、図1乃至図4に示すように表される。図1(a)乃至図4(a)は、NAND型フラッシュメモリのメモリセルトランジスタ領域のゲート電極に垂直方向,すなわち列方向に延伸する方向の模式的断面構造であり、図1(b)乃至図4(b)は、メモリセルトランジスタ領域の周辺部分にある抵抗素子領域の模式的断面構造である。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の製造方法は、図1乃至図4に示すように表される。図1(a)乃至図4(a)は、NAND型フラッシュメモリのメモリセルトランジスタ領域のゲート電極に垂直方向,すなわち列方向に延伸する方向の模式的断面構造であり、図1(b)乃至図4(b)は、メモリセルトランジスタ領域の周辺部分にある抵抗素子領域の模式的断面構造である。
(a)まず、図1(a)及び図1(b)に示すように、通常の製造方法を用いて、pウェル若しくは半導体基板1内に、素子分離領域と、n+ソース/ドレイン拡散層13を形成し、更にpウェル若しくは半導体基板1上に、積層ゲート構造を形成し、積層ゲート構造間に第1層間絶縁膜7を堆積し、化学的機械的研磨技術(CMP:Chemical Mechanical Polishing)で表面を平坦化する。
図1(b)に示される抵抗素子領域において、pウェル若しくは半導体基板1から順次形成される,ゲート絶縁膜2,第1ポリシリコン電極層30,ゲート間絶縁膜4,第2ポリシリコン電極層50,窒化膜6,及び第1層間絶縁膜7は、図1(a)に示されるメモリセルトランジスタ領域において、pウェル若しくは半導体基板1から順次形成される,ゲート絶縁膜2,フローティングゲートポリシリコン電極層3, ゲート間絶縁膜4,コントロールゲートポリシリコン電極層5, 窒化膜6,及び第1層間絶縁膜7とそれぞれ同時に形成される。
積層ゲート構造は、図1(a)に示すように、pウェル若しくは半導体基板1側から順次ゲート絶縁膜2,フローティングゲートポリシリコン電極層3,ゲート間絶縁膜4,コントロールゲートポリシリコン電極層5,及び窒化膜6からなり、金属層を含まない。
(b)次に、図2(a)及び図2(b)に示すように、フォトレジスト層8を堆積し、コントロールゲートポリシリコン電極層5上及び第2ポリシリコン電極層50上にコバルトやニッケル等の金属とのシリサイドからなる第1電極層9を形成するために、コントロールゲートポリシリコン電極層5及び第2ポリシリコン電極層50上の窒化膜6を、フォトレジスト層8をマスクとしてエッチングにより除去する。
この結果、メモリセルトランジスタ領域においては、図2(a)に示すように、コントロールゲートポリシリコン電極層5上には全面にシリサイドを形成するために窒化膜6はエッチングされて、コントロールゲートポリシリコン電極層5が露出する。又、抵抗素子領域においては、第1電極層9が形成される部分のみ窒化膜6がパターン幅W1だけエッチングされて、第2ポリシリコン電極層50が露出する。
必要とされる抵抗値を少ない面積で実現するために、金属シリサイドよりも抵抗値の高い第2ポリシリコン電極層50を抵抗素子として用いるため、必要とされる抵抗値を少ない占有面積で実現することができる。この際、コンタクトプラグ10が接続される第1電極層9と第2ポリシリコン電極層50との積層構造部分の面積を変化させることにより、抵抗素子の最適な抵抗値を精度よく得ることができる。
(c)次に、図3(a)に示すように、メモリセルトランジスタ領域において、コントロールゲートポリシリコン電極層5上にコバルトやニッケル等の金属を堆積し、熱処理を経てコントロールゲートポリシリコン電極層5をシリサイド化し、第1電極層9を形成し、同時に、図3(b)に示すように、抵抗素子領域において、第2ポリシリコン電極層50上にコバルトやニッケル等の金属を堆積し、熱処理を経て第2ポリシリコン電極層50をシリサイド化し、第1電極層9を形成する。
(d)次に、図4(a)に示すように、メモリセルトランジスタ領域において、第1層間絶縁膜7,及び第1電極層9上に第2層間絶縁膜11を堆積し、同時に、図4(b)に示すように、抵抗素子領域において、第1層間絶縁膜7,窒化膜6及び第1電極層9上に第2層間絶縁膜11を堆積する。
(e)次に、図4(a)及び図4(b)に示すように、CMP技術等で表面を平坦化した後、抵抗素子領域において、第2層間絶縁膜11に対してフォトリソグラフィー工程を実施して、第1電極層9に接続するコンタクトプラグを形成する。この後の工程は、通常の配線層の形成工程であるため、説明を省略する。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、コントロールゲートポリシリコン電極層5と同時に形成される第2ポリシリコン電極層50を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、コントロールゲートポリシリコン電極層5と同時に形成される第2ポリシリコン電極層50のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。
[第2の実施の形態]
本発明の第2の実施の形態に係る不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、NAND型フラッシュメモリを基本構造として備える。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、NAND型フラッシュメモリを基本構造として備える。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造は、図8に示すように表される。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置は、図8(a)に示すように、pウェル若しくは半導体基板1内において行方向に互いに素子分離され,列方向に直列に配置されるメモリセルトランジスタ領域、及び図8(b)に示すように、pウェル若しくは半導体基板1内に配置された素子分離領域(STI)12上に配置される抵抗素子領域を備える。
メモリセルトランジスタ領域は、図4(a)に示す第1の実施と同様であるため、説明を省略する。
抵抗素子領域は、図8(b)に示すように、pウェル若しくは半導体基板1内に形成される素子分離領域12上に配置されるゲート絶縁膜2と、ゲート絶縁膜2上に配置される第1ポリシリコン電極層30と、第1ポリシリコン電極層30上に配置されるゲート間絶縁膜4と、ゲート間絶縁膜4上に形成される第2ポリシリコン電極層50と、第2ポリシリコン電極層50上に配置される窒化膜6と、窒化膜6に隣接し,第2ポリシリコン電極層50上に配置される第1電極層9と、各抵抗素子を構成する第1ポリシリコン電極層30,ゲート間絶縁膜4,第2ポリシリコン電極層50,第1電極層9,及び窒化膜6からなる積層構造を互いに絶縁する第1層間絶縁膜7と、第1電極層9,第1層間絶縁膜7,及び窒化膜6上に配置される第2層間絶縁膜11と、第2層間絶縁膜11に隣接し,第2ポリシリコン電極層50上に配置される第1電極層9と接続するコンタクトプラグ10とを備える。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置は、図8(b)に示すように、pウェル若しくは半導体基板1内に形成される素子分離領域12上に抵抗素子領域を形成することから、第1の実施の形態に比較して、抵抗素子領域の有する寄生キャパシタを低減することができ、抵抗素子の高周波特性を改善することができる。抵抗素子領域において、積層構造の第2ポリシリコン電極層50を抵抗素子として使用する点は、第1の実施の形態と同様である。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置においては、図8(a)及び図8(b)に示すように、フローティングゲートポリシリコン電極層3と同時に形成される第1ポリシリコン電極層30を薄膜化形成することによって、積層ゲート構造の段差を低く抑えることができるため、コントロールゲートポリシリコン電極層5と同時に形成される第2ポリシリコン電極層50は、第1ポリシリコン電極層30ほど薄膜化の必要性がない。したがって、第2ポリシリコン電極層50を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られる。
又、本発明の第2の実施の形態に係る不揮発性半導体記憶装置においては、コントロールゲートポリシリコン電極層5と同時に形成される第2ポリシリコン電極層50の抵抗率は金属シリサイドに比べて抵抗率が高い。したがって、抵抗素子領域の面積を小型化することができる。
(製造方法)
本発明の第2の実施の形態に係る不揮発性半導体記憶装置の製造方法は、図5乃至図8に示すように表される。図5(a)乃至図8(a)は、NAND型フラッシュメモリのメモリセルトランジスタ領域のゲート電極に垂直方向,すなわち列方向に延伸する方向の模式的断面構造であり、図5(b)乃至図8(b)は、メモリセルトランジスタ領域の周辺部分にある抵抗素子領域の模式的断面構造である。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置の製造方法は、図5乃至図8に示すように表される。図5(a)乃至図8(a)は、NAND型フラッシュメモリのメモリセルトランジスタ領域のゲート電極に垂直方向,すなわち列方向に延伸する方向の模式的断面構造であり、図5(b)乃至図8(b)は、メモリセルトランジスタ領域の周辺部分にある抵抗素子領域の模式的断面構造である。
(a)まず、図5(a)及び図5(b)に示すように、通常の製造方法を用いて、pウェル若しくは半導体基板1内に、素子分離領域12と、n+ソース/ドレイン拡散層13を形成し、更にpウェル若しくは半導体基板1上に、積層ゲート構造を形成し、積層ゲート構造間に第1層間絶縁膜7を堆積し、CMPで表面を平坦化する。
図5(b)に示される抵抗素子領域において、pウェル若しくは半導体基板1内に形成される素子分離領域12から順次形成される,ゲート絶縁膜2,第1ポリシリコン電極層30,ゲート間絶縁膜4,第2ポリシリコン電極層50,窒化膜6,及び第1層間絶縁膜7は、図1(a)に示されるメモリセルトランジスタ領域において、pウェル若しくは半導体基板1から順次形成される,ゲート絶縁膜2,フローティングゲートポリシリコン電極層3, ゲート間絶縁膜4,コントロールゲートポリシリコン電極層5, 窒化膜6,及び第1層間絶縁膜7とそれぞれ同時に形成される。
積層ゲート構造は、図5(a)に示すように、pウェル若しくは半導体基板1側から順次ゲート絶縁膜2,フローティングゲートポリシリコン電極層3,ゲート間絶縁膜4,コントロールゲートポリシリコン電極層5,及び窒化膜6からなり、金属層を含まない。
(b)次に、図6(a)及び図6(b)に示すように、フォトレジスト層8を堆積し、コントロールゲートポリシリコン電極層5上及び第2ポリシリコン電極層50上にコバルトやニッケル等の金属とのシリサイドからなる第1電極層9を形成するために、コントロールゲートポリシリコン電極層5及び第2ポリシリコン電極層50上の窒化膜6を、フォトレジスト層8をマスクとしてエッチングにより除去する。
この結果、メモリセルトランジスタ領域においては、図6(a)に示すように、コントロールゲートポリシリコン電極層5上には全面にシリサイドを形成するために窒化膜6はエッチングされて、コントロールゲートポリシリコン電極層5が露出する。又、抵抗素子領域においては、第1電極層9が形成される部分のみ窒化膜6がパターン幅W1だけエッチングされて、第2ポリシリコン電極層50が露出する。
必要とされる抵抗値を少ない面積で実現するために、金属シリサイドよりも抵抗値の高い第2ポリシリコン電極層50を抵抗素子として用いるため、必要とされる抵抗値を少ない占有面積で実現することができる。この際、コンタクトプラグ10が接続される第1電極層9と第2ポリシリコン電極層50との積層構造部分の面積を変化させることにより、抵抗素子の最適な抵抗値を精度よく得ることができる。
(c)次に、図7(a)に示すように、メモリセルトランジスタ領域において、コントロールゲートポリシリコン電極層5上にコバルトやニッケル等の金属を堆積し、熱処理を経てコントロールゲートポリシリコン電極層5をシリサイド化し、第1電極層9を形成し、同時に、図7(b)に示すように、抵抗素子領域において、第2ポリシリコン電極層50上にコバルトやニッケル等の金属を堆積し、熱処理を経て第2ポリシリコン電極層50をシリサイド化し、第1電極層9を形成する。
(d)次に、図8(a)に示すように、メモリセルトランジスタ領域において、第1層間絶縁膜7,及び第1電極層9上に第2層間絶縁膜11を堆積し、同時に、図8(b)に示すように、抵抗素子領域において、第1層間絶縁膜7,窒化膜6及び第1電極層9上に第2層間絶縁膜11を堆積する。
(e)次に、図8(a)及び図8(b)に示すように、CMP技術等で表面を平坦化した後、抵抗素子領域において、第2層間絶縁膜11に対してフォトリソグラフィー工程を実施して、第1電極層9に接続するコンタクトプラグを形成する。この後の工程は、通常の配線層の形成工程であるため、説明を省略する。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、コントロールゲートポリシリコン電極層5と同時に形成される第2ポリシリコン電極層50を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、コントロールゲートポリシリコン電極層5と同時に形成される第2ポリシリコン電極層50のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。更に又、発明の第2の実施の形態に係る不揮発性半導体記憶装置は、pウェル若しくは半導体基板1内に形成される素子分離領域12上に抵抗素子領域を形成することから、抵抗素子領域の有する寄生キャパシタを低減することができ、抵抗素子の高周波特性を改善することができる。
(抵抗素子の平面パターン例)
本発明の第1及び第2の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程において、抵抗素子領域の平面パターン構成は、図9に示すように、第2ポリシリコン電極層50と、第2ポリシリコン電極層50上に形成される第1電極層9と、第1電極層9に接続されるコンタクトプラグ10とを備える。図9においては、コンタクトプラグ10は、第1電極層9に対して2個配置される例が示されている。
本発明の第1及び第2の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程において、抵抗素子領域の平面パターン構成は、図9に示すように、第2ポリシリコン電極層50と、第2ポリシリコン電極層50上に形成される第1電極層9と、第1電極層9に接続されるコンタクトプラグ10とを備える。図9においては、コンタクトプラグ10は、第1電極層9に対して2個配置される例が示されている。
本発明の第1及び第2の実施の形態に係る不揮発性半導体記憶装置の抵抗素子領域の平面パターン構成は、図9に示すように、両端部分に第1電極層9,及び第1電極層9に接続されるコンタクトプラグ10が配置された第2ポリシリコン電極層50が、6本ストライプ状に平行に配置されている。
図9の平面パターン構成は、図4(b)に示した本発明の第1実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す抵抗素子領域の模式的断面構造に実質的に対応している。
次に、本発明の第1及び第2の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程において、第2電極層14を形成した抵抗素子領域の平面パターン構成は、図10に示すように表される。すなわち、第2ポリシリコン電極層50と、第2ポリシリコン電極層50上に形成される第1電極層9と、第1電極層9に接続されるコンタクトプラグ10と、コンタクトプラグ10上に配置される第2電極層14とを備える。図10においては、コンタクトプラグ10に接続される第2電極層14は、6本の抵抗素子が直列に接続されるように、配置される例が示されている。
本発明の第1及び第2の実施の形態に係る不揮発性半導体記憶装置の抵抗素子領域においては、図9乃至図10に示された平面パターン構成を基本パターンとして有する抵抗素子が、複数配列されていても良い。
[第3の実施の形態]
本発明の第3の実施の形態に係る不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、NAND型フラッシュメモリを基本構造として備える。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、NAND型フラッシュメモリを基本構造として備える。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造は、図13に示すように表される。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置は、図13(a)に示すように、pウェル若しくは半導体基板1内において行方向に互いに素子分離され,列方向に直列に配置されるメモリセルトランジスタ領域、及び図13(b)に示すようにpウェル若しくは半導体基板1上に配置される抵抗素子領域を備える。
メモリセルトランジスタ領域の構成は、図4(a)に示す第1の実施の形態或いは図8(a)に示す第2の実施の形態と同様であるため、説明を省略する。
抵抗素子領域も、図4(b)に示す本発明の第1の実施の形態と同様の構成を有するため、各部の詳細な]説明は省略する。第1の実施の形態と異なる点は、図11(b)に示すように、第1電極層9を形成するためのパターン幅W2を、図2に示す第1の実施の形態において第1電極層9を形成するためのパターン幅W1に比較して、W2>W1となるように設定した点にある。このように設定することによって、図12(b)に示すように、第1電極層9と第2ポリシリコン電極層50との間の接触面積を低減化し、更に抵抗率を増加することができる。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置は、図13(b)に示すように、抵抗素子領域において、積層構造の第2ポリシリコン電極層50を抵抗素子として使用する。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置においては、図13(a)及び図13(b)に示すように、フローティングゲートポリシリコン電極層3と同時に形成される第1ポリシリコン電極層30を薄膜化形成することによって、積層ゲート構造の段差を低く抑えることができるため、コントロールゲートポリシリコン電極層5と同時に形成される第2ポリシリコン電極層50は、第1ポリシリコン電極層30ほど薄膜化の必要性がない。したがって、第2ポリシリコン電極層50を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られる。
又、本発明の第3の実施の形態に係る不揮発性半導体記憶装置においては、コントロールゲートポリシリコン電極層5と同時に形成される第2ポリシリコン電極層50の抵抗率は金属シリサイドに比べて抵抗率が高い。したがって、抵抗素子領域の面積を小型化することができる。
更に又、本発明の第3の実施の形態に係る不揮発性半導体記憶装置においては、第1電極層9と第2ポリシリコン電極層50との間の接触面積を低減化し、更に抵抗率を増加することができる。
(製造方法)
本発明の第3の実施の形態に係る不揮発性半導体記憶装置の製造方法は、第1の実施の形態と同様であるため、共通部分の説明は省略する。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置の製造方法は、第1の実施の形態と同様であるため、共通部分の説明は省略する。
図11(a)乃至図13(a)は、NAND型フラッシュメモリのメモリセルトランジスタ領域のゲート電極に垂直方向,すなわち列方向に延伸する方向の模式的断面構造であり、図11(b)乃至図13(b)は、メモリセルトランジスタ領域の周辺部分にある抵抗素子領域の模式的断面構造である。
(a)まず、図1(a)及び図1(b)に示す第1の実施の形態と同様に、通常の製造方法を用いて、pウェル若しくは半導体基板1内に、素子分離領域と、n+ソース/ドレイン拡散層13を形成し、更にpウェル若しくは半導体基板1上に、積層ゲート構造を形成し、積層ゲート構造間に第1層間絶縁膜7を堆積し、CMPで表面を平坦化する。
(b)次に、図11(a)及び図11(b)に示すように、フォトレジスト層8を堆積し、コントロールゲートポリシリコン電極層5上及び第2ポリシリコン電極層50上にコバルトやニッケル等の金属とのシリサイドからなる第1電極層9を形成するために、コントロールゲートポリシリコン電極層5及び第2ポリシリコン電極層50上の窒化膜6を、フォトレジスト層8をマスクとしてエッチングにより除去する。
この結果、メモリセルトランジスタ領域においては、図11(a)に示すように、コントロールゲートポリシリコン電極層5上には全面にシリサイドを形成するために窒化膜6はエッチングされて、コントロールゲートポリシリコン電極層5が露出する。又、抵抗素子領域においては、第1電極層9が形成される部分のみ窒化膜6がパターン幅W2だけエッチングされて、第2ポリシリコン電極層50が露出する。
必要とされる抵抗値を少ない面積で実現するために、金属シリサイドよりも抵抗値の高い第2ポリシリコン電極層50を抵抗素子として用いるため、必要とされる抵抗値を少ない占有面積で実現することができる。この際、コンタクトプラグ10が接続される第1電極層9と第2ポリシリコン電極層50との積層構造部分の面積を低減化することにより、抵抗素子の最適な高抵抗値を精度よく得ることができる。
(c)次に、図12(a)に示すように、メモリセルトランジスタ領域において、コントロールゲートポリシリコン電極層5上にコバルトやニッケル等の金属を堆積し、熱処理を経てコントロールゲートポリシリコン電極層5をシリサイド化し、第1電極層9を形成し、同時に、図12(b)に示すように、抵抗素子領域において、第2ポリシリコン電極層50上にコバルトやニッケル等の金属を堆積し、熱処理を経て第2ポリシリコン電極層50をシリサイド化し、第1電極層9を形成する。
(d)次に、図13(a)に示すように、メモリセルトランジスタ領域において、第1層間絶縁膜7,及び第1電極層9上に第2層間絶縁膜11を堆積し、同時に、図13(b)に示すように、抵抗素子領域において、第1層間絶縁膜7,窒化膜6及び第1電極層9上に第2層間絶縁膜11を堆積する。
(e)次に、図13(a)及び図13(b)に示すように、CMP技術等で表面を平坦化した後、抵抗素子領域において、第2層間絶縁膜11に対してフォトリソグラフィー工程を実施して、第1電極層9に接続するコンタクトプラグ10を形成する。この後の工程は、通常の配線層の形成工程であるため、説明を省略する。
(抵抗素子の平面パターン例)
本発明の第3の実施の形態に係る不揮発性半導体記憶装置の抵抗素子領域の平面パターン構成例は、第1及び第2の実施の形態と同様に、図9乃至図10に示すように表される。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置の抵抗素子領域の平面パターン構成例は、第1及び第2の実施の形態と同様に、図9乃至図10に示すように表される。
すなわち、第2ポリシリコン電極層50と、第2ポリシリコン電極層50上に形成される第1電極層9と、第1電極層9に接続されるコンタクトプラグ10と、コンタクトプラグ10上に配置される第2電極層14とを備える。本発明の第3の実施の形態に係る不揮発性半導体記憶装置の抵抗素子領域においては、図9乃至図10に示された平面パターン構成を基本パターンとして有する抵抗素子が、複数配列されていても良い。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、コントロールゲートポリシリコン電極層5と同時に形成される第2ポリシリコン電極層50を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、コントロールゲートポリシリコン電極層5と同時に形成される第2ポリシリコン電極層50のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。又、第1電極層9と第2ポリシリコン電極層50との接触面積を低減化することによって、更に高抵抗の抵抗素子を形成することができる。
[第4の実施の形態]
本発明の第4の実施の形態に係る不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、NAND型フラッシュメモリを基本構造として備える。
本発明の第4の実施の形態に係る不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、NAND型フラッシュメモリを基本構造として備える。
本発明の第4の実施の形態に係る不揮発性半導体記憶装置の模式的断面構造は、図16に示すように表される。
本発明の第4の実施の形態に係る不揮発性半導体記憶装置は、図16(a)に示すように、pウェル若しくは半導体基板1内において行方向に互いに素子分離され,列方向に直列に配置されるメモリセルトランジスタ領域、及び図16(b)に示すように、pウェル若しくは半導体基板1内に配置された素子分離領域(STI)12上に配置される抵抗素子領域を備える。
メモリセルトランジスタ領域は、図(a)に示す第1の実施或いは図8(a)に示す第2の実施の形態と同様であるため、各部の詳細な説明は省略する。
抵抗素子領域も、図8(b)に示す本発明の第2の実施の形態と同様の構成を有するため、各部の詳細な説明は省略する。第2の実施の形態と異なる点は、図14(b)に示すように、第1電極層9を形成するためのパターン幅W2を、図6に示す第2の実施の形態において第1電極層9を形成するためのパターン幅W1に比較して、W2>W1となるように設定した点にある。このように設定することによって、図15(b)に示すように、第1電極層9と第2ポリシリコン電極層50との間の接触面積を低減化し、更に抵抗率を増加することができる。
本発明の第4の実施の形態に係る不揮発性半導体記憶装置は、図16(b)に示すように、抵抗素子領域において、積層構造の第2ポリシリコン電極層50を抵抗素子として使用する。
本発明の第4の実施の形態に係る不揮発性半導体記憶装置においては、図16(a)及び図16(b)に示すように、フローティングゲートポリシリコン電極層3と同時に形成される第1ポリシリコン電極層30を薄膜化形成することによって、積層ゲート構造の段差を低く抑えることができるため、コントロールゲートポリシリコン電極層5と同時に形成される第2ポリシリコン電極層50は、第1ポリシリコン電極層30ほど薄膜化の必要性がない。したがって、第2ポリシリコン電極層50を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られる。
又、本発明の第4の実施の形態に係る不揮発性半導体記憶装置においては、コントロールゲートポリシリコン電極層5と同時に形成される第2ポリシリコン電極層50の抵抗率は金属シリサイドに比べて抵抗率が高い。したがって、抵抗素子領域の面積を小型化することができる。
更に又、本発明の第4の実施の形態に係る不揮発性半導体記憶装置においては、第1電極層9と第2ポリシリコン電極層50との間の接触面積を低減化し、更に抵抗率を増加することができる。
(製造方法)
本発明の第4の実施の形態に係る不揮発性半導体記憶装置の製造方法は、第2の実施の形態と同様であるため、共通部分の説明は省略する。
本発明の第4の実施の形態に係る不揮発性半導体記憶装置の製造方法は、第2の実施の形態と同様であるため、共通部分の説明は省略する。
図14(a)乃至図16(a)は、NAND型フラッシュメモリのメモリセルトランジスタ領域のゲート電極に垂直方向,すなわち列方向に延伸する方向の模式的断面構造であり、図14(b)乃至図16(b)は、メモリセルトランジスタ領域の周辺部分にある抵抗素子領域の模式的断面構造である。
(a)まず、図5(a)及び図5(b)に示す第2の実施の形態と同様に、通常の製造方法を用いて、pウェル若しくは半導体基板1内に、素子分離領域12と、n+ソース/ドレイン拡散層13を形成し、更にpウェル若しくは半導体基板1上に、積層ゲート構造を形成し、積層ゲート構造間に第1層間絶縁膜7を堆積し、CMPで表面を平坦化する。
(b)次に、図14(a)及び図14(b)に示すように、フォトレジスト層8を堆積し、コントロールゲートポリシリコン電極層5上及び第2ポリシリコン電極層50上にコバルトやニッケル等の金属とのシリサイドからなる第1電極層9を形成するために、コントロールゲートポリシリコン電極層5及び第2ポリシリコン電極層50上の窒化膜6を、フォトレジスト層8をマスクとしてエッチングにより除去する。
この結果、メモリセルトランジスタ領域においては、図14(a)に示すように、コントロールゲートポリシリコン電極層5上には全面にシリサイドを形成するために窒化膜6はエッチングされて、コントロールゲートポリシリコン電極層5が露出する。又、抵抗素子領域においては、第1電極層9が形成される部分のみ窒化膜6がパターン幅W2だけエッチングされて、第2ポリシリコン電極層50が露出する。
必要とされる抵抗値を少ない面積で実現するために、金属シリサイドよりも抵抗値の高い第2ポリシリコン電極層50を抵抗素子として用いるため、必要とされる抵抗値を少ない占有面積で実現することができる。この際、コンタクトプラグ10が接続される第1電極層9と第2ポリシリコン電極層50との積層構造部分の面積を低減化することにより、抵抗素子の最適な高抵抗値を精度よく得ることができる。
(c)次に、図15(a)に示すように、メモリセルトランジスタ領域において、コントロールゲートポリシリコン電極層5上にコバルトやニッケル等の金属を堆積し、熱処理を経てコントロールゲートポリシリコン電極層5をシリサイド化し、第1電極層9を形成し、同時に、図15(b)に示すように、抵抗素子領域において、第2ポリシリコン電極層50上にコバルトやニッケル等の金属を堆積し、熱処理を経て第2ポリシリコン電極層50をシリサイド化し、第1電極層9を形成する。
(d)次に、図16(a)に示すように、メモリセルトランジスタ領域において、第1層間絶縁膜7,及び第1電極層9上に第2層間絶縁膜11を堆積し、同時に、図16(b)に示すように、抵抗素子領域において、第1層間絶縁膜7,窒化膜6及び第1電極層9上に第2層間絶縁膜11を堆積する。
(e)次に、図16(a)及び図16(b)に示すように、CMP技術等で表面を平坦化した後、抵抗素子領域において、第2層間絶縁膜11に対してフォトリソグラフィー工程を実施して、第1電極層9に接続するコンタクトプラグ10を形成する。この後の工程は、通常の配線層の形成工程であるため、説明を省略する。
(抵抗素子の平面パターン例)
本発明の第4の実施の形態に係る不揮発性半導体記憶装置の抵抗素子領域の平面パターン構成例は、第1及び第2の実施の形態と同様に、図9乃至図10に示すように表される。
本発明の第4の実施の形態に係る不揮発性半導体記憶装置の抵抗素子領域の平面パターン構成例は、第1及び第2の実施の形態と同様に、図9乃至図10に示すように表される。
すなわち、第2ポリシリコン電極層50と、第2ポリシリコン電極層50上に形成される第1電極層9と、第1電極層9に接続されるコンタクトプラグ10と、コンタクトプラグ10上に配置される第2電極層14とを備える。本発明の第4の実施の形態に係る不揮発性半導体記憶装置の抵抗素子領域においては、図9乃至図10に示された平面パターン構成を基本パターンとして有する抵抗素子が、複数配列されていても良い。
本発明の第4の実施の形態に係る不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、コントロールゲートポリシリコン電極層5と同時に形成される第2ポリシリコン電極層50を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、第2ポリシリコン電極層50のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。更に又、発明の第4の実施の形態に係る不揮発性半導体記憶装置は、pウェル若しくは半導体基板1内に形成される素子分離領域12上に抵抗素子領域を形成することから、抵抗素子領域の有する寄生キャパシタを低減することができ、抵抗素子の高周波特性を改善することができる。又、第1電極層9と第2ポリシリコン電極層50との接触面積を低減化することによって、更に高抵抗の抵抗素子を形成することができる。
(NAND型回路構成)
本発明の第1乃至第4の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図17に示すように、NAND型メモリセルアレイの回路構成を備える。
本発明の第1乃至第4の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図17に示すように、NAND型メモリセルアレイの回路構成を備える。
NANDセルユニット132は、図17に詳細に示されているように、メモリセルトランジスタM0〜M15と、選択ゲートトランジスタSG1、SG2から構成される。選択ゲートトランジスタSG1のドレインは、ビット線コンタクトCBを介して、ビット線・・・BLj-1,BLj, BLj+1・・・に対して接続され、選択ゲートトランジスタSG2のソースは、ソース線コンタクトCSを介して、共通のソース線SLに接続されている。
各メモリセルトランジスタのnソース・ドレイン領域を介して複数個のメモリセルトランジスタM0〜M15がビット線BLj-1,BLj, BLj+1が延伸する方向に直列に接続され、両端部に選択ゲートトランジスタSG1,SG2が配置され、更にこれらの選択ゲートトランジスタSG1,SG2を介して、ビット線コンタクトCB及びソース線コンタクトCSに接続されている。結果として、1つのNANDセルユニット132が構成され、これらのNANDセルユニット132は、ビット線・・・BLj-1,BLj, BLj+1・・・に直交するワード線WL0,WL1,WL2,WL3,・・・,WL14,WL15が延伸する方向に複数並列に配置されている。
[第5の実施の形態]
(AND型回路構成)
本発明の第5の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図18に示すように、AND型メモリセルアレイの回路構成を備える。
(AND型回路構成)
本発明の第5の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図18に示すように、AND型メモリセルアレイの回路構成を備える。
図18において、点線で囲まれた134がANDセルユニットを示す。ANDセルユニット134は、図18に詳細に示されているように、並列に接続されたメモリセルトランジスタM0〜M15と、選択ゲートトランジスタSG1、SG2から構成される。選択ゲートトランジスタSG1のドレインは、ビット線コンタクトCBを介して、ビット線・・・BLj-1,BLj, BLj+1・・・に接続され、選択ゲートトランジスタSG2のソースは、ソース線コンタクトCSを介して、共通のソース線SLに接続される。
ANDセルユニット134内において、メモリセルトランジスタM0〜M15の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図18に示されるようにAND型フラッシュメモリのANDセルユニット134では、メモリセルトランジスタM0〜M15が並列に接続され、その一方側に1つのビット線側選択トランジスタSG1、他方側に1つのソース線側選択トランジスタSG2が接続されている。各メモリセルトランジスタM0〜M15のゲートには、ワード線WL0〜WL15がそれぞれ1対1で接続されている。ビット線側選択トランジスタSG1のゲートには、選択ゲート線SGDが接続されている。ソース線側選択トランジスタSG2のゲートには、選択ゲート線SGSが接続されている。
本発明の第5の実施の形態に係るAND型構成の不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、第1乃至第4の実施の形態におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。又、メモリセルトランジスタ領域の周辺部における抵抗素子領域も、第1乃至第4の実施の形態における抵抗素子領域と同様の積層構造を備える。したがって、本発明の第5の実施の形態に係るAND型構成の不揮発性半導体記憶装置及び製造方法においても、第1乃至第4の実施の形態と同様のメモリセルトランジスタ領域及び抵抗素子領域の構造及び製造方法を採用することができる。
本発明の第5の実施の形態に係る不揮発性半導体記憶装置によれば、AND型フラッシュメモリにおいて、第2ポリシリコン電極層を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、第2ポリシリコン電極層のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。又、第1電極層と第2ポリシリコン電極層との接触面積を低減化することによって、更に高抵抗の抵抗素子を形成することができる。
[第6の実施の形態]
(NOR型回路構成)
本発明の第6の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図19に示すように、NOR型メモリセルアレイの回路構成を備える。
(NOR型回路構成)
本発明の第6の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図19に示すように、NOR型メモリセルアレイの回路構成を備える。
図19において、点線で囲まれた136がNORセルユニットを示す。NORセルユニット136内において、隣接する2つのメモリセルトランジスタの共通ソース領域はソース線コンタクトCSを介してソース線SLに接続され、共通ドレイン領域はビット線コンタクトCBを介してビット線・・・BLj-2,BLj-1,BLj,BLj+1,BLj+2・・・に接続されている。更に、ビット線・・・BLj-2,BLj-1,BLj,BLj+1,BLj+2…に直交するワード線・・・WLi-1,WLi,WLi+1…方向にNORセルユニット136が配列されており、各ワード線・・・WLi-1,WLi,WLi+1…がNORセルユニット136間で、メモリセルトランジスタのゲートを共通に接続している。NOR型回路構成による不揮発性半導体記憶装置では、NAND型構成に比べ高速読み出しができるという特徴を有する。
本発明の第6の実施の形態に係るNOR型構成の不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、第1乃至第4の実施の形態におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。又、メモリセルトランジスタ領域の周辺部における抵抗素子領域も、第1乃至第4の実施の形態における抵抗素子領域と同様の積層構造を備える。したがって、本発明の第6の実施の形態に係るNOR型構成の不揮発性半導体記憶装置及び製造方法においても、第1乃至第4の実施の形態と同様のメモリセルトランジスタ領域及び抵抗素子領域の構造及び製造方法を採用することができる。
本発明の第6の実施の形態に係る不揮発性半導体記憶装置によれば、NOR型フラッシュメモリにおいて、第2ポリシリコン電極層を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、第2ポリシリコン電極層のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。又、第1電極層と第2ポリシリコン電極層との接触面積を低減化することによって、更に高抵抗の抵抗素子を形成することができる。
[第7の実施の形態]
(2トランジスタ/セル型回路構成)
本発明の第7の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図20に示すように、2トランジスタ/セル型メモリセルアレイの回路構成を備える。
(2トランジスタ/セル型回路構成)
本発明の第7の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図20に示すように、2トランジスタ/セル型メモリセルアレイの回路構成を備える。
本発明の第7の実施の形態に係る半導体記憶装置の例では、2トランジスタ/セル方式の構造を基本構造としており、積層ゲート構造のメモリセルを備えている。メモリセルトランジスタMTのnソース・ドレイン領域の内、ドレイン領域はビット線コンタクトCBに接続され、メモリセルトランジスタMTのnソース・ドレイン領域の内、ソース領域は選択トランジスタSTのドレイン領域に接続されている。又、選択トランジスタSTのソース領域は、ソース線コンタクトCSに接続されている。このような2トランジスタ/セル方式のメモリセルがワード線方向に並列に配置されて、図20に示すように、メモリセルブロック33が構成される。1つのメモリセルブロック33内では、ワード線WLi-2がメモリセルトランジスタのコントロールゲート電極層に共通に接続され、ページ単位31を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタSTのゲート電極に対しては選択ゲート線SGSが共通に接続されている。一方、ビット線BL0,BL1,BL2,…,BLn−1が延伸する方向においては、2トランジスタ/セル方式のメモリセルがソース線SLに対して折り返された回路構造が、直列に配置されている。
本発明の第7の実施の形態に係る2トランジスタ/セル型構成の不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、第1乃至第4の実施の形態におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。又、メモリセルトランジスタ領域の周辺部における抵抗素子領域も、第1乃至第4の実施の形態における抵抗素子領域と同様の積層構造を備える。したがって、本発明の第7の実施の形態に係る2トランジスタ/セル型構成の不揮発性半導体記憶装置及び製造方法においても、第1乃至第4の実施の形態と同様のメモリセルトランジスタ領域及び抵抗素子領域の構造及び製造方法を採用することができる。
本発明の第7の実施の形態に係る不揮発性半導体記憶装置によれば、2トランジスタ/セル型フラッシュメモリにおいて、第2ポリシリコン電極層を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、第2ポリシリコン電極層のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。又、第1電極層と第2ポリシリコン電極層との接触面積を低減化することによって、更に高抵抗の抵抗素子を形成することができる。
[第8の実施の形態]
(3トランジスタ/セル型回路構成)
本発明の第8の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図21に示すように、3トランジスタ/セル型メモリセルアレイの回路構成を備える。
(3トランジスタ/セル型回路構成)
本発明の第8の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ130における模式的回路構成は、図21に示すように、3トランジスタ/セル型メモリセルアレイの回路構成を備える。
本発明の第8の実施の形態に係る半導体記憶装置の例では、3トランジスタ/セル方式の構造を基本構造としており、スタックゲート構造のメモリセルトランジスタMTを備え、メモリセルトランジスタMTの両側には、選択トランジスタST1,ST2が配置されている。メモリセルトランジスタMTのドレイン領域はビット線側選択トランジスタST1を介してビット線コンタクトCBに接続され、メモリセルトランジスタMTのソース領域はソース線側選択トランジスタST2を介してソース線コンタクトCSに接続されている。このような3トランジスタ/セル方式のメモリセルがワード線方向に並列に配置されて、図21に示すように、メモリセルブロック33が構成される。1つのメモリセルブロック33内ではワード線WLi-2がメモリセルトランジスタMTのコントロールゲート電極層に共通に接続され、ページ単位31を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、ソース線側選択トランジスタST2のゲート電極に対しては選択ゲート線SGSが共通に接続され、ビット線側選択トランジスタST1のゲート電極に対しては選択ゲート線SGDが共通に接続されている。一方、ビット線BL0,BL1,BL2,…,BLn−1が延伸する方向においては、3トランジスタ/セル方式のメモリセルがソース線SLに対して折り返された回路構造が、直列に配置されている。
本発明の第8の実施の形態に係る半導体記憶装置によれば、NAND型とNOR型の中間的な動作が可能となる。
本発明の第8の実施の形態に係る3トランジスタ/セル型構成の不揮発性半導体記憶装置においても、メモリセルトランジスタ領域は、第1乃至第4の実施の形態におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。又、メモリセルトランジスタ領域の周辺部における抵抗素子領域も、第1乃至第4の実施の形態における抵抗素子領域と同様の積層構造を備える。したがって、本発明の第8の実施の形態に係る3トランジスタ/セル型構成の不揮発性半導体記憶装置及び製造方法においても、第1乃至第4の実施の形態と同様のメモリセルトランジスタ領域及び抵抗素子領域の構造及び製造方法を採用することができる。
本発明の第8の実施の形態に係る不揮発性半導体記憶装置によれば、3トランジスタ/セル型フラッシュメモリにおいて、第2ポリシリコン電極層を使用して抵抗素子を作ることにより、工程を追加することなく安定した抵抗値が得られ、又、第2ポリシリコン電極層のみを抵抗素子として使用することにより、抵抗率が高くかつ抵抗素子の占有面積を削減することができる。又、第1電極層と第2ポリシリコン電極層との接触面積を低減化することによって、更に高抵抗の抵抗素子を形成することができる。
[応用例]
本発明の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると3つ存在する。それぞれページモード、バイトモード及びROM領域を有するEEPROMモードと呼ぶ。
本発明の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると3つ存在する。それぞれページモード、バイトモード及びROM領域を有するEEPROMモードと呼ぶ。
ページモードとは、フラッシュメモリセルアレイ内のワード線上に存在するメモリセル列を一括してビット線を介してセンスアンプに読み出し、或いは一括してセンスアンプから書き込む動作を行う。即ち、ページ単位で読み出し、書き込みを行っている。
これに対して、バイトモードとは、フラッシュメモリセルアレイ内のワード線上に存在するメモリセルをバイト単位でセンスアンプに読み出し、或いはバイト単位でセンスアンプからメモリセルに対して書き込む動作を行う。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。
一方、ROM領域を有するEEPROMモードとは、フラッシュメモリセルアレイ内を、フラッシュメモリ部分とROM領域を有するEEPROM部分に分割し、ROM領域を有するEEPROM部分をシステム的に切り替えて動作させて、フラッシュメモリセルアレイ内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行う。
上述した本発明の第1乃至第8の実施の形態に係る不揮発性半導体記憶装置においても、それぞれページモード、バイトモード及びROM領域を有するEEPROMモードによって動作させることができることはもちろんである。
本発明の第1乃至第8の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図22乃至図36に示す。
(適用例1)
図22は、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図22に示すように、フラッシュメモリシステム142はホストプラットホーム144、及びユニバーサル・シリアル・バス(USB)フラッシュ装置146より構成される。
図22は、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図22に示すように、フラッシュメモリシステム142はホストプラットホーム144、及びユニバーサル・シリアル・バス(USB)フラッシュ装置146より構成される。
ホストプラットホーム144は、USBケーブル148を介して、USBフラッシュ装置146へ接続されている。ホストプラットホーム144は、USBホストコネクタ150を介してUSBケーブル148に接続し、USBフラッシュ装置146はUSBフラッシュ装置コネクタ152を介してUSBケーブル148に接続する。ホストプラットホーム144は、USBバス上のパケット伝送を制御するUSBホスト制御器154を有する。
USBフラッシュ装置146は、USBフラッシュ装置146の他の要素を制御し、かつUSBフラッシュ装置146のUSBバスへのインタフェースを制御するUSBフラッシュ装置制御器156と、USBフラッシュ装置コネクタ152と、本発明の第1乃至第8の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール158を含む。
USBフラッシュ装置146がホストプラットホーム144に接続されると、標準USB列挙処理が始まる。この処理において、ホストプラットホーム144は、USBフラッシュ装置146を認知してUSBフラッシュ装置146との通信モードを選択し、エンドポイントという、転送データを格納するFIFOバッファを介して、USBフラッシュ装置146との間でデータの送受信を行う。ホストプラットホーム144は、他のエンドポイントを介してUSBフラッシュ装置146の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
ホストプラットホーム144は、USBホスト制御器154へ要求パケットを送ることによって、USBフラッシュ装置146からのサービスを求める。USBホスト制御器154は、USBケーブル148上にパケットを送信する。USBフラッシュ装置146がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はUSBフラッシュ装置制御器156によって受け取られる。
次に、USBフラッシュ装置制御器156は、フラッシュメモリモジュール158から、或いはフラッシュメモリモジュール158へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、USBアドレスの取得等の基本的なUSB機能をサポートする。USBフラッシュ装置制御器156は、フラッシュメモリモジュール158の出力を制御する制御ライン160を介して、また、例えば、チップイネーブル信号CE等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール158を制御する。また、フラッシュメモリモジュール158は、アドレスデータバス162によってもUSBフラッシュ装置制御器156に接続されている。アドレスデータバス162は、フラッシュメモリモジュール158に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール158のアドレス及びデータを転送する。
ホストプラットホーム144が要求した種々の操作に対する結果及び状態に関してホストプラットホーム144へ知らせるために、USBフラッシュ装置146は、状態エンドポイント(エンドポイント0)を用いて状態パケットを送信する。この処理において、ホストプラットホーム144は、状態パケットがないかをチェックし(ポーリング)、USBフラッシュ装置146は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
以上、USBフラッシュ装置146の様々な機能を実現可能である。上記USBケーブル148を省略し、コネクタ間を直接接続することも可能である。
(メモリカード)
(適用例2)
一例として、半導体メモリデバイス250を含むメモリカード260は、図23に示すように構成される。半導体メモリデバイス250には、本発明の第1乃至第8の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード260は、図23に示すように、外部デバイス(図示せず)から所定の信号を受信し、或いは外部デバイスへ所定の信号を出力するように動作可能である。
(適用例2)
一例として、半導体メモリデバイス250を含むメモリカード260は、図23に示すように構成される。半導体メモリデバイス250には、本発明の第1乃至第8の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード260は、図23に示すように、外部デバイス(図示せず)から所定の信号を受信し、或いは外部デバイスへ所定の信号を出力するように動作可能である。
半導体メモリデバイス250を内蔵するメモリカード260に対しては、シグナルラインDAT,コマンドラインイネーブルシグナルラインCLE,アドレスラインイネーブルシグナルラインALE及びレディー/ビジーシグナルラインR/Bが接続されている。シグナルラインDATはデータ信号,アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインCLEは、コマンド信号がシグナルラインDAT上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインALEは、アドレス信号がシグナルラインDAT上を転送されていることを示す信号を伝達する。レディー/ビジーシグナルラインR/Bは、半導体メモリデバイス250がレディーか否かを示す信号を伝達する。
(適用例3)
メモリカード260の別の具体例は、図24に示すように、図23のメモリカードの例とは異なり、半導体メモリデバイス250に加えて、更に、半導体メモリデバイス250を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ276を具備している。コントローラ276は、インタフェースユニット(I/F)271,272と、マイクロプロセッサユニット(MPU)273と、バッファRAM274と、及びインタフェースユニット(I/F)272内に含まれるエラー訂正コードユニット(ECC)275とを備える。
メモリカード260の別の具体例は、図24に示すように、図23のメモリカードの例とは異なり、半導体メモリデバイス250に加えて、更に、半導体メモリデバイス250を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ276を具備している。コントローラ276は、インタフェースユニット(I/F)271,272と、マイクロプロセッサユニット(MPU)273と、バッファRAM274と、及びインタフェースユニット(I/F)272内に含まれるエラー訂正コードユニット(ECC)275とを備える。
インタフェースユニット(I/F)271は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット(I/F)272は、半導体メモリデバイス250との間で所定の信号を送受信する。マイクロプロセッサユニット(MPU)273は、論理アドレスを物理アドレスに変換する。バッファRAM274は、データを一時的に記憶する。エラー訂正コードユニット(ECC)275は、エラー訂正コードを発生する。
コマンド信号ラインCMD、クロック信号ラインCLK、及びシグナルラインDATはメモリカード260に接続されている。制御信号ラインの本数、シグナルラインDATのビット幅及びコントローラ276の回路構成は適宜修正可能である。
(適用例4)
更に別のメモリカード260の構成例は、図25に示すように、インタフェースユニット(I/F)271,272、マイクロプロセッサユニット(MPU)273、バッファRAM274、インタフェースユニット(I/F)272に含まれるエラー訂正コードユニット(ECC)275及び半導体メモリデバイス領域501をすべてワンチップ化して、システムLSIチップ507として実現している。このようなシステムLSIチップ507がメモリカード260内に搭載されている。
更に別のメモリカード260の構成例は、図25に示すように、インタフェースユニット(I/F)271,272、マイクロプロセッサユニット(MPU)273、バッファRAM274、インタフェースユニット(I/F)272に含まれるエラー訂正コードユニット(ECC)275及び半導体メモリデバイス領域501をすべてワンチップ化して、システムLSIチップ507として実現している。このようなシステムLSIチップ507がメモリカード260内に搭載されている。
(適用例5)
更に別のメモリカード260の構成例は、図26に示すように、マイクロプロセッサユニット(MPU)273内に半導体メモリデバイス領域501を形成してメモリ混載MPU502を実現し、更にインタフェースユニット(I/F)271,272、バッファRAM274及びインタフェースユニット(I/F)272に含まれるエラー訂正コードユニット(ECC)275をすべてワンチップ化して、システムLSIチップ506として実現している。このようなシステムLSIチップ506がメモリカード260内に搭載されている。
更に別のメモリカード260の構成例は、図26に示すように、マイクロプロセッサユニット(MPU)273内に半導体メモリデバイス領域501を形成してメモリ混載MPU502を実現し、更にインタフェースユニット(I/F)271,272、バッファRAM274及びインタフェースユニット(I/F)272に含まれるエラー訂正コードユニット(ECC)275をすべてワンチップ化して、システムLSIチップ506として実現している。このようなシステムLSIチップ506がメモリカード260内に搭載されている。
(適用例6)
更に別のメモリカード260の構成例は、図27に示すように、図23或いは図24において示された半導体メモリデバイス250に代わり、NAND型フラッシュメモリとバイト型EEPROMで構成されるROM領域を有するEEPROMモードのフラッシュメモリ503を利用している。
更に別のメモリカード260の構成例は、図27に示すように、図23或いは図24において示された半導体メモリデバイス250に代わり、NAND型フラッシュメモリとバイト型EEPROMで構成されるROM領域を有するEEPROMモードのフラッシュメモリ503を利用している。
ROM領域を有するEEPROMモードのフラッシュメモリ503は、図25において示されたように、コントローラ276部分と同一チップに形成して、ワンチップ化されたシステムLSIチップ507を構成しても良いことはもちろんである。更にまた、図26において示されたように、マイクロプロセッサユニット(MPU)273内に、ROM領域を有するEEPROMモードのフラッシュメモリ503からなる半導体メモリ領域を形成してメモリ混載MPU502を実現し、更にインタフェースユニット(I/F)271,272、バッファRAM274をすべてワンチップ化して、システムLSIチップ506として構成しても良いことはもちろんである。
(適用例7)
図23乃至図27において示されたメモリカード260の適用例としては、図28に示すように、メモリカードホルダ280を想定することができる。メモリカードホルダ280は、本発明の第1乃至第8の実施の形態において説明された不揮発性半導体記憶装置を半導体メモリデバイス250として備えた、メモリカード260を収容することができる。メモリカードホルダ280は、電子デバイス(図示されていない)に接続され、メモリカード260と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ280は、図23乃至図27に開示されたメモリカード260内のコントローラ276、マイクロプロセッサユニット(MPU)273、バッファRAM274、エラー訂正コードユニット(ECC)275、インタフェースユニット(I/F)271,272等の複数の機能と共に、様々な機能を実行可能である。
図23乃至図27において示されたメモリカード260の適用例としては、図28に示すように、メモリカードホルダ280を想定することができる。メモリカードホルダ280は、本発明の第1乃至第8の実施の形態において説明された不揮発性半導体記憶装置を半導体メモリデバイス250として備えた、メモリカード260を収容することができる。メモリカードホルダ280は、電子デバイス(図示されていない)に接続され、メモリカード260と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ280は、図23乃至図27に開示されたメモリカード260内のコントローラ276、マイクロプロセッサユニット(MPU)273、バッファRAM274、エラー訂正コードユニット(ECC)275、インタフェースユニット(I/F)271,272等の複数の機能と共に、様々な機能を実行可能である。
(適用例8)
図29を参照して、更に別の適用例を説明する。メモリカード260若しくはメモリカードホルダ280を収容可能な接続装置290について、図29には開示されている。メモリカード260若しくはメモリカードホルダ280の内、いずれかに、半導体メモリデバイス250或いは半導体メモリデバイス領域501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の第1乃至第8の実施の形態において詳細に説明された不揮発性半導体記憶装置を備えている。メモリカード260或いはメモリカードホルダ280は接続装置290に装着され、しかも電気的に接続される。接続装置290は接続ワイヤ292及びインタフェース回路293を介して、CPU294及びバス295を備えた回路ボード291に接続される。
図29を参照して、更に別の適用例を説明する。メモリカード260若しくはメモリカードホルダ280を収容可能な接続装置290について、図29には開示されている。メモリカード260若しくはメモリカードホルダ280の内、いずれかに、半導体メモリデバイス250或いは半導体メモリデバイス領域501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の第1乃至第8の実施の形態において詳細に説明された不揮発性半導体記憶装置を備えている。メモリカード260或いはメモリカードホルダ280は接続装置290に装着され、しかも電気的に接続される。接続装置290は接続ワイヤ292及びインタフェース回路293を介して、CPU294及びバス295を備えた回路ボード291に接続される。
(適用例9)
図30を参照して、別の適用例を説明する。メモリカード260若しくはメモリカードホルダ280の内、いずれかに、半導体メモリデバイス250或いは半導体メモリデバイス領域501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の第1乃至第8の実施の形態において説明された不揮発性半導体記憶装置を備えている。メモリカード260或いはメモリカードホルダ280は接続装置290に対して装着され、電気的に接続される。接続装置290は、接続ワイヤ292を介して、パーソナルコンピュータ(PC)350に接続されている。
図30を参照して、別の適用例を説明する。メモリカード260若しくはメモリカードホルダ280の内、いずれかに、半導体メモリデバイス250或いは半導体メモリデバイス領域501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の第1乃至第8の実施の形態において説明された不揮発性半導体記憶装置を備えている。メモリカード260或いはメモリカードホルダ280は接続装置290に対して装着され、電気的に接続される。接続装置290は、接続ワイヤ292を介して、パーソナルコンピュータ(PC)350に接続されている。
(適用例10)
図31を参照して、別の適用例を説明する。メモリカード260は、半導体メモリデバイス250或いは半導体メモリデバイス領域501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の第1乃至第8の実施の形態において詳細に説明された不揮発性半導体記憶装置を備えている。このようなメモリカード260を、メモリカードホルダ280を内蔵するデジタルカメラ650に適用した例を図31は示している。
図31を参照して、別の適用例を説明する。メモリカード260は、半導体メモリデバイス250或いは半導体メモリデバイス領域501、メモリ混載MPU502、ROM領域を有するEEPROMモードのフラッシュメモリ503として、本発明の第1乃至第8の実施の形態において詳細に説明された不揮発性半導体記憶装置を備えている。このようなメモリカード260を、メモリカードホルダ280を内蔵するデジタルカメラ650に適用した例を図31は示している。
(ICカード)
(適用例11)
本発明の第1乃至第8の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図32及び図33に示すように、半導体メモリデバイス250,ROM410,RAM420及びCPU430から構成されたMPU400と、プレーンターミナル600を含むIC(interface circuit:IC)カード500を構成している。ICカード500はプレーンターミナル600を介して外部デバイスと接続可能である。またプレーンターミナル600はICカード500内において、MPU400に結合される。CPU430は演算部431と制御部432とを含む。制御部432は半導体メモリデバイス250、ROM410及びRAM420に結合されている。MPU400はICカード500の一方の表面上にモールドされ、プレーンターミナル600はICカード500の他方の表面上において形成されることが望ましい。
(適用例11)
本発明の第1乃至第8の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図32及び図33に示すように、半導体メモリデバイス250,ROM410,RAM420及びCPU430から構成されたMPU400と、プレーンターミナル600を含むIC(interface circuit:IC)カード500を構成している。ICカード500はプレーンターミナル600を介して外部デバイスと接続可能である。またプレーンターミナル600はICカード500内において、MPU400に結合される。CPU430は演算部431と制御部432とを含む。制御部432は半導体メモリデバイス250、ROM410及びRAM420に結合されている。MPU400はICカード500の一方の表面上にモールドされ、プレーンターミナル600はICカード500の他方の表面上において形成されることが望ましい。
図33において、半導体メモリデバイス250或いはROM410に対して、本発明の第1乃至第8の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似EEROMモードが可能である。
(適用例12)
更に別のICカード500の構成例は、図34に示すように、ROM410,RAM420,CPU430及び半導体メモリデバイス領域501をすべてワンチップ化して、システムLSIチップ508として構成する。このようなシステムLSIチップ508がICカード500内に内蔵されている。図34において、半導体メモリデバイス領域501及びROM410に対して、本発明の第1乃至第8の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似EEROMモードが可能である。
更に別のICカード500の構成例は、図34に示すように、ROM410,RAM420,CPU430及び半導体メモリデバイス領域501をすべてワンチップ化して、システムLSIチップ508として構成する。このようなシステムLSIチップ508がICカード500内に内蔵されている。図34において、半導体メモリデバイス領域501及びROM410に対して、本発明の第1乃至第8の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似EEROMモードが可能である。
(適用例13)
更に別のICカード500の構成例は、図35に示すように、ROM410を半導体メモリデバイス領域501内に内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成する。
更に別のICカード500の構成例は、図35に示すように、ROM410を半導体メモリデバイス領域501内に内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成する。
更に、このROM領域を有するEEPROMモードのフラッシュメモリ510,RAM420,CPU430をすべてワンチップ化して、システムLSIチップ509を構成している。このようなシステムLSIチップ509がICカード500内に内蔵されている。
(適用例14)
更に別のICカード500の構成例は、図36に示すように、図33に示した半導体メモリデバイス250において、ROM410を内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成している。このようなROM領域を有するEEPROMモードのフラッシュメモリ510は、MPU400内に内蔵されている点は、図33と同様である。
更に別のICカード500の構成例は、図36に示すように、図33に示した半導体メモリデバイス250において、ROM410を内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成している。このようなROM領域を有するEEPROMモードのフラッシュメモリ510は、MPU400内に内蔵されている点は、図33と同様である。
[その他の実施の形態]
上記のように、本発明は第1乃至第8の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は第1乃至第8の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
第1乃至第8の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本素子構造としては、積層ゲート型構造について開示されたが、この構造に限るものではなく、側壁コントロールゲート型構造、MONOS構造等であっても良いことは勿論である。また、製造工程においてもさまざまな変形例、変更例が可能であることも勿論である。
更に又、第1乃至第8の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、2値論理のメモリに限定されるものではない。例えば、3値以上の多値論理のメモリについても適用可能である。例えば、4値記憶の不揮発性半導体記憶装置であれば、2値記憶の不揮発性半導体記憶装置に比べ、2倍のメモリ容量を達成することができる。更に又、m値(m>3)以上の多値記憶の不揮発性半導体記憶装置についても適用可能である。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
1…pウェル若しくは半導体基板
2…ゲート絶縁膜
3…フローティングゲートポリシリコン電極層
4…ゲート間絶縁膜
5…コントロールゲートポリシリコン電極層
6…窒化膜
7…第1層間絶縁膜
8…フォトレジスト層
9…第1電極層
10…コントロールゲート上コンタクトプラグ
11…第2層間絶縁膜
12…素子分離領域(STI)
13…n+ソース/ドレイン拡散層
14…第2電極層
30…第1ポリシリコン電極層
50…第2ポリシリコン電極層
31…ページ単位
33…メモリセルブロック
130…メモリセルアレイ
132…NANDセルユニット
134…ANDセルユニット
136…NORセルユニット
260…メモリカード
500…ICカード
2…ゲート絶縁膜
3…フローティングゲートポリシリコン電極層
4…ゲート間絶縁膜
5…コントロールゲートポリシリコン電極層
6…窒化膜
7…第1層間絶縁膜
8…フォトレジスト層
9…第1電極層
10…コントロールゲート上コンタクトプラグ
11…第2層間絶縁膜
12…素子分離領域(STI)
13…n+ソース/ドレイン拡散層
14…第2電極層
30…第1ポリシリコン電極層
50…第2ポリシリコン電極層
31…ページ単位
33…メモリセルブロック
130…メモリセルアレイ
132…NANDセルユニット
134…ANDセルユニット
136…NORセルユニット
260…メモリカード
500…ICカード
Claims (5)
- ソース/ドレイン拡散層と、前記ソース/ドレイン拡散層間に配置される第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に配置されるフローティングゲートポリシリコン電極層と、前記フローティングゲートポリシリコン電極層上に配置される第1ゲート間絶縁膜と、前記第1ゲート間絶縁膜上に配置されるコントロールゲートポリシリコン電極層と、前記コントロールゲートポリシリコン電極層上に配置される第1電極層と、各メモリセルトランジスタを構成する前記フローティングゲートポリシリコン電極層,前記第1ゲート間絶縁膜,前記コントロールゲートポリシリコン電極層,及び前記第1電極層からなる積層ゲート構造を互いに絶縁する第1層間絶縁膜と、前記第1電極層及び前記第1層間絶縁膜上に配置される第2層間絶縁膜とを有するメモリセルトランジスタ領域と、
前記メモリセルトランジスタ領域の周辺部に配置され、第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に配置される第1ポリシリコン電極層と、前記第1ポリシリコン電極層上に配置される第2ゲート間絶縁膜と、前記第2ゲート間絶縁膜上に配置される第2ポリシリコン電極層と、前記第2ポリシリコン電極層上に配置される窒化膜と、前記窒化膜に隣接し,前記第2ポリシリコン電極層上に配置される第1電極層と、各抵抗素子を構成する前記第1ポリシリコン電極層,前記第2ゲート間絶縁膜,前記第2ポリシリコン電極層,前記第1電極層,及び前記窒化膜からなる積層構造を互いに絶縁する第1層間絶縁膜と、前記第1電極層,前記第1層間絶縁膜,及び前記窒化膜上に配置される第2層間絶縁膜と、前記第2層間絶縁膜に隣接し,前記第2ポリシリコン電極層上に配置された前記第1電極層と接続するコンタクトプラグとを有する抵抗素子領域
とを備えることを特徴とする不揮発性半導体記憶装置。 - 前記第1電極層と前記第2ポリシリコン電極層との接触面積を変化させて、抵抗素子の抵抗値を変化させることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記第1電極層は金属シリサイドからなることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記抵抗素子領域は、素子分離領域上に配置されることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- メモリセルトランジスタ領域において、第1ゲート絶縁膜,フローティングゲートポリシリコン電極層, 第1ゲート間絶縁膜,コントロールゲートポリシリコン電極層, 及び窒化膜を順次形成し、同時に、抵抗素子領域において、前記第1ゲート絶縁膜と同層の第2ゲート絶縁膜,前記フローティングゲートポリシリコン電極層と同層の第1ポリシリコン電極層,前記第1ゲート間絶縁膜と同層の第2ゲート間絶縁膜,前記コントロールゲートポリシリコン電極層と同層の第2ポリシリコン電極層,及び前記窒化膜を順次形成し、デバイス表面を平坦化する工程と、
前記デバイス表面上にフォトレジスト層を堆積し、メモリセルトランジスタ領域において、前記コントロールゲートポリシリコン電極層上の前記窒化膜を全面エッチングして前記コントロールゲートポリシリコン電極層を露出し、同時に、抵抗素子領域において、前記第2ポリシリコン電極層上の前記窒化膜を第1電極層を形成するパターン幅でパターンエッチングして前記第2ポリシリコン電極層を露出する工程と、
前記コントロールゲートポリシリコン電極層,及び前記第2ポリシリコン電極層をシリサイド化して前記第1電極層を形成する工程と、
デバイス全面に第2層間絶縁膜を堆積し、デバイス表面を平坦化する工程と、
抵抗素子領域において、前記第1電極層に接続するコンタクトプラグを形成する工程
とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006139353A JP2007311566A (ja) | 2006-05-18 | 2006-05-18 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
US11/749,956 US8154085B2 (en) | 2006-05-18 | 2007-05-17 | Nonvolatile semiconductor memory has resistors including electrode layer formed on low resistance layer adjacent to mask film |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006139353A JP2007311566A (ja) | 2006-05-18 | 2006-05-18 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007311566A true JP2007311566A (ja) | 2007-11-29 |
Family
ID=38711234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006139353A Pending JP2007311566A (ja) | 2006-05-18 | 2006-05-18 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8154085B2 (ja) |
JP (1) | JP2007311566A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009224633A (ja) * | 2008-03-18 | 2009-10-01 | Toshiba Corp | 半導体記憶装置 |
US7910973B2 (en) | 2008-03-17 | 2011-03-22 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
JP2011066418A (ja) * | 2009-09-15 | 2011-03-31 | Samsung Electronics Co Ltd | 抵抗素子を有する半導体装置及びその製造方法 |
US8168493B2 (en) | 2010-03-05 | 2012-05-01 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
US8178861B2 (en) | 2008-10-15 | 2012-05-15 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2014229777A (ja) * | 2013-05-23 | 2014-12-08 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR20150065966A (ko) * | 2013-11-25 | 2015-06-16 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 그 형성 방법 |
US9070434B2 (en) | 2012-03-29 | 2015-06-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4461158B2 (ja) * | 2007-06-12 | 2010-05-12 | 株式会社東芝 | 半導体装置およびその製造方法 |
US7749855B2 (en) * | 2007-08-14 | 2010-07-06 | Spansion Llc | Capacitor structure used for flash memory |
KR101321948B1 (ko) * | 2007-10-10 | 2013-10-28 | 삼성전자주식회사 | 저항소자를 갖는 반도체소자 및 그 제조방법 |
KR20090065754A (ko) * | 2007-12-18 | 2009-06-23 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조방법 |
US8969151B2 (en) * | 2008-02-29 | 2015-03-03 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit system employing resistance altering techniques |
JP2009267107A (ja) * | 2008-04-25 | 2009-11-12 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
US20110198705A1 (en) * | 2010-02-18 | 2011-08-18 | Broadcom Corporation | Integrated resistor using gate metal for a resistive element |
JP2012043856A (ja) * | 2010-08-16 | 2012-03-01 | Toshiba Corp | 半導体装置およびその製造方法 |
US8569127B2 (en) * | 2012-03-13 | 2013-10-29 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
JP2014049731A (ja) * | 2012-09-04 | 2014-03-17 | Toshiba Corp | 半導体装置 |
US9240417B1 (en) * | 2014-08-27 | 2016-01-19 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
US10651170B2 (en) * | 2017-07-11 | 2020-05-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Isolated wells for resistor devices |
TWI809384B (zh) * | 2020-04-28 | 2023-07-21 | 台灣積體電路製造股份有限公司 | 積體電路結構及其形成方法 |
US20210335991A1 (en) * | 2020-04-28 | 2021-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit with feol resistor |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3586072B2 (ja) * | 1997-07-10 | 2004-11-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP3000524B2 (ja) | 1998-01-30 | 2000-01-17 | セイコーインスツルメンツ株式会社 | 半導体装置の製造方法 |
US6590255B2 (en) * | 2000-09-29 | 2003-07-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device having memory cell section and peripheral circuit section and method of manufacturing the same |
JP4313941B2 (ja) | 2000-09-29 | 2009-08-12 | 株式会社東芝 | 半導体記憶装置 |
JP4008651B2 (ja) * | 2000-10-31 | 2007-11-14 | 株式会社東芝 | 半導体装置とその製造方法 |
US6518642B2 (en) * | 2001-06-06 | 2003-02-11 | Samsung Electronics Co., Ltd. | Integrated circuit having a passive device integrally formed therein |
JP4451594B2 (ja) * | 2002-12-19 | 2010-04-14 | 株式会社ルネサステクノロジ | 半導体集積回路装置及びその製造方法 |
JP4129009B2 (ja) * | 2005-05-31 | 2008-07-30 | 株式会社東芝 | 半導体集積回路装置 |
-
2006
- 2006-05-18 JP JP2006139353A patent/JP2007311566A/ja active Pending
-
2007
- 2007-05-17 US US11/749,956 patent/US8154085B2/en not_active Expired - Fee Related
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7910973B2 (en) | 2008-03-17 | 2011-03-22 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
JP2009224633A (ja) * | 2008-03-18 | 2009-10-01 | Toshiba Corp | 半導体記憶装置 |
JP4660567B2 (ja) * | 2008-03-18 | 2011-03-30 | 株式会社東芝 | 半導体記憶装置 |
US8178861B2 (en) | 2008-10-15 | 2012-05-15 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2011066418A (ja) * | 2009-09-15 | 2011-03-31 | Samsung Electronics Co Ltd | 抵抗素子を有する半導体装置及びその製造方法 |
US8168493B2 (en) | 2010-03-05 | 2012-05-01 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
US9070434B2 (en) | 2012-03-29 | 2015-06-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2014229777A (ja) * | 2013-05-23 | 2014-12-08 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR20150065966A (ko) * | 2013-11-25 | 2015-06-16 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 그 형성 방법 |
KR102114202B1 (ko) | 2013-11-25 | 2020-05-26 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 그 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
US20070267685A1 (en) | 2007-11-22 |
US8154085B2 (en) | 2012-04-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007311566A (ja) | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 | |
US10566343B2 (en) | Semiconductor memory device including 3-dimensional structure and method for manufacturing the same | |
JP4764151B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP4810392B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
US7732854B2 (en) | Nonvolatile semiconductor memory and fabrication method for the same | |
JP4580787B2 (ja) | 半導体記憶装置およびその形成方法 | |
JP4331070B2 (ja) | 半導体記憶装置 | |
JP4405456B2 (ja) | 不揮発性半導体記憶装置 | |
JP2007157854A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
US7335938B2 (en) | Nonvolatile semiconductor memory and a fabrication method for the same | |
JP2007027666A (ja) | 不揮発性半導体記憶装置 | |
US8797780B2 (en) | Memory device having sub-bit lines and memory system | |
US7393747B2 (en) | Nonvolatile semiconductor memory and a fabrication method thereof | |
US20040079985A1 (en) | Semiconductor memory device having a gate electrode and a diffusion layer and a manufacturing method thereof | |
CN112992861A (zh) | 三维半导体存储器装置 | |
US20210066331A1 (en) | Semiconductor memory device and method of manufacturing the same | |
JP5367755B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
KR20090127023A (ko) | 다층 구조의 메모리 장치 및 이의 동작 방법 |