JP2009267107A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】不揮発性半導体記憶装置において、プロセス変更やパターン面積の増大を招くことなく高抵抗の抵抗素子を作りこむ。
【解決手段】NANDフラッシュメモリにおいて、シリコン基板1の周辺回路領域に抵抗素子Rを形成する長方形状の活性領域4を形成すべくSTI2で区画する。この活性領域4上に第1の絶縁膜7を介して2列に分割した抵抗体5a、5bを設けている。これは、上面に形成した第2の絶縁膜9に分割用のスリット状開口部9bを形成する工程と、第2の導電層10を分割する工程とが必要となるが、いずれも他の部分の加工工程を利用して形成することができる。また、第1の導電層を2列に分割することで高抵抗を形成するので、パターン面積の増大もない。
【選択図】図2
【解決手段】NANDフラッシュメモリにおいて、シリコン基板1の周辺回路領域に抵抗素子Rを形成する長方形状の活性領域4を形成すべくSTI2で区画する。この活性領域4上に第1の絶縁膜7を介して2列に分割した抵抗体5a、5bを設けている。これは、上面に形成した第2の絶縁膜9に分割用のスリット状開口部9bを形成する工程と、第2の導電層10を分割する工程とが必要となるが、いずれも他の部分の加工工程を利用して形成することができる。また、第1の導電層を2列に分割することで高抵抗を形成するので、パターン面積の増大もない。
【選択図】図2
Description
本発明は、フローティングゲート電極となる導電層を利用して抵抗素子を設ける構成の不揮発性半導体記憶装置およびその製造方法に関する。
この種の不揮発性半導体記憶装置としては、たとえば特許文献1に示すようなものがある。このものは、NAND型フラッシュメモリ装置やNOR型フラッシュメモリ装置などのフローティングゲート電極を有する不揮発性半導体記憶装置において、抵抗素子を設ける構成としたものである。このような抵抗素子は、ゲート絶縁膜上にフローティングゲート電極用に形成した導体層を長尺状に加工して抵抗体とし、その上面に形成するゲート間絶縁膜に開口部を形成し、その上部に形成するコントロールゲート電極用に形成した導体層を長手方向で分断することで、分断した導体層を抵抗体の両端に設けた端子として構成するものである。
上記構成のものでは、形成する抵抗素子の抵抗値を高く設定したい場合には、フローティングゲート電極用の導体層の抵抗率を高くするか、物理的寸法で膜厚を薄くするか、幅寸法を狭くするか、あるいは長さ寸法を長くするかのいずれかの変更をすることが必要である。この場合、フローティングゲート電極を形成する関係から、抵抗率を高くすることや膜厚を薄くすることは設計上で関連するので独立して抵抗素子の設計をすることが難しい。また、長さ寸法を長くすることは素子面積の増大につながるので採用することが難しい。
そこで、パターン面積の増大やプロセス設計の変更を伴わない手段として幅寸法を狭くすることが有望であるが、この場合には、半導体基板のパターン幅寸法を狭くする必要があるが、メモリセル領域の繰り返しパターンと異なり、抵抗素子を形成する周辺回路領域においてはフォトリソグラフィ処理によるパターニングの最小幅がメモリセル領域のように狭くすることができないという事情がある。
特開2006−294649号公報
本発明の目的は、プロセス変更やパターン面積の増大を招くことなく高抵抗の抵抗素子を作りこむことができる不揮発性半導体記憶装置およびその製造方法を提供することにある。
本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表層に所定間隔で絶縁膜が埋め込み形成された素子分離領域により帯状に分離形成された第1の半導体領域と、前記第1の半導体領域の上面に第1の絶縁膜、第1の導電層、第2の絶縁膜、第2の導電層を積層形成してなるゲート電極を備えたメモリセルトランジスタと、前記半導体基板に絶縁膜が埋め込み形成された素子分離領域により矩形状に分離形成された第2の半導体領域と、前記第2の半導体領域の上面に前記第1の絶縁膜、前記第1の導電層、前記第2の絶縁膜、前記第2の導電層を積層形成してなる抵抗素子とを備え、前記抵抗素子の前記第1の導電層は、前記第2の半導体領域の上面に前記第1の絶縁膜を介して所定間隔を存して長手方向に複数列に分離形成した抵抗体として設けられ、前記抵抗素子の前記第2の絶縁膜は、前記複数列の抵抗体のそれぞれの上面に形成されると共に各抵抗体の両端部に前記第2の導電層と電気的に導通させるための開口部が形成され、前記抵抗素子の前記第2の導電層は、それぞれ長手方向の一部で分断するように形成されているところに特徴を有する。
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板の表面に第1の絶縁膜および第1の導電層を形成する工程と、半導体基板の表層部を素子分離領域で分離形成することにより帯状をなす複数の第1の半導体領域および矩形状をなす第2の半導体領域を形成する工程と、前記第1及び第2の半導体領域の前記第1の導電層の上面に第2の絶縁膜を形成する工程と、前記第2の半導体領域の上面に形成した前記第2の絶縁膜を複数列に分断するスリットを形成すると共に長手方向の両端部に開口部を形成する工程と、前記第2の絶縁膜および前記素子分離領域の上面に第2の導体層を積層する工程と、前記第2の導体層および前記第2の絶縁膜をエッチングして前記第1の半導体領域に直交する帯状のゲート電極を形成すると共に、前記第2の半導体領域に相当する形状に加工する工程と、前記第2の半導体領域の前記第2の導体層を長手方向に複数列に並ぶように分断すると共に長手方向の一部で分断するように加工し、その後、前記第2の絶縁膜をマスクとして前記スリット部に露出する前記第1の導体層を除去して複数列の抵抗体として形成する工程とを備えたところに特徴を有する。
本発明によれば、プロセス変更やパターン面積の増大を招くことなく高抵抗の抵抗素子を作りこむことができるようになる。
以下、本発明をNAND型フラッシュメモリ装置に適用した場合の第1の実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
本実施形態に係るNAND型フラッシュメモリ装置は、メモリセル領域に多数のメモリセルトランジスタを備えると共に、これらメモリセルトランジスタを制御するためのトランジスタや抵抗素子等を備えた周辺回路領域を有する構成である。図1(a)は周辺回路領域に形成される抵抗素子のレイアウトを示す平面図であり、図1(b)はメモリセル領域の一部のレイアウトを示す平面図である。
まず、メモリセル領域を示す図1(b)において、半導体基板としてのシリコン基板1に、素子分離領域としてのSTI(shallow trench isolation)2が複数本所定間隔で図1(b)中Y方向に沿って形成され、これによってY方向に沿って複数本の帯状の第1の半導体領域としての活性領域3が分離形成されている。複数本の活性領域3は、図1(b)中X方向に分離形成されている。活性領域3と直交する図1(b)中X方向に沿って所定間隔でメモリセルトランジスタのワード線WLが形成されている。活性領域3とワード線WLが交差する部分はゲート電極MGとされ、このゲート電極MGを挟んで両側に位置するシリコン基板1の活性領域3の表層部にソース/ドレイン領域となる不純物拡散領域1aが形成され、これによってメモリセルトランジスタが構成されている。
次に、周辺回路領域に形成される抵抗素子を示す図1(a)において、周辺回路領域には、他の周辺回路用のトランジスタに加えて、メモリセルトランジスタのゲート電極の積層構造を利用して形成される抵抗素子Rが設けられている。メモリセル領域と同様に、シリコン基板1にSTI2が形成されるが、この場合には抵抗素子Rの形成領域を包囲するようにSTI2が形成され、これによって第2の半導体領域として長方形状の活性領域4が分離形成されている。各活性領域4の上面には、長手方向にたとえば2列に並ぶように分割した抵抗体5a、5bのそれぞれにより抵抗素子Rが形成されている。抵抗体5a、5bはメモリセルトランジスタ用の第1の導電層8(図3(a)、(b)中「8」で示す第1の導電層と同時に形成した膜)を加工して形成されるもので、両端部にはそれぞれコンタクト6が形成されている。
図2(a)、(b)は抵抗素子Rの模式的な断面構造を示している。図2(a)は、図1(a)中A−A線で示す部分の断面で、隣接する抵抗体5a、5bをコンタクト6の位置で横切るように切断した断面を示している。図2(b)は、図1(a)中B−B線で示す部分の断面で、抵抗体5bをコンタクト6の位置で長手方向に切断した断面を示している。図3(a)、(b)はメモリセル領域の模式的な断面構造を示している。図3(a)は、図1(b)中C−C線で示す部分の断面で、STI2および活性領域3を横切るように切断した断面を示している。図3(b)は、図1(b)中D−D線で示す部分の断面で、活性領域3に沿ってコンタクト6の位置で切断した断面を示している。
まず、メモリセル領域の断面構成について図3(a)、(b)を参照して説明する。図3(a)において、シリコン基板1の表層部はSTI2により活性領域3が分離形成されている。活性領域3の上面には活性領域3の幅寸法と同じ幅寸法でゲート絶縁膜7および多結晶シリコン層が第1の導電層8として積層形成されている。第1の導電層8はフローティングゲート電極として形成されている。素子分離領域であるSTI2は両側に隣接する第1の導電層8の側壁部の中間部位までの高さに形成されており、このSTI2の上面および第1の導電層8の上面に全面にONO(oxide-nitride-oxide)膜などからなる第2の絶縁膜9が積層形成されている。
さらに、第2の絶縁膜9の上面にはコントロールゲート電極となる多結晶シリコン膜から形成された第2の導電層10が積層され、その上面にコバルトシリサイド(CoSi2)膜11が積層されている。第2の導電層10およびコバルトシリサイド膜11はSTI2を存して隣接する第1の導電層8の間に架け渡されており、ワード線WLとして機能する。
次に、図3(b)において、シリコン基板1の活性領域3の形成方向に沿って第1の導電層8がフローティングゲート電極として分離形成され、それら隣接する第1の導電層8の間のシリコン基板1の表層部にソース/ドレイン領域となる不純物拡散領域1aが形成されている。各第1の導電層8の上部に第2の絶縁膜9、第2の導電層10およびコバルトシリサイド膜11が積層されており、ゲート電極MGが形成されている。ゲート電極MG間を埋めるように層間絶縁膜12が積層形成され、その上にシリコン窒化膜13、層間絶縁膜14が積層形成されている。
次に、図2(a)、(b)を参照して抵抗素子Rの構成について説明する。抵抗素子Rは、メモリセルトランジスタのゲート電極MGを積層形成する場合の膜の構成を利用して形成している。すなわち、シリコン基板1をSTI2により長尺な矩形状に分離形成した活性領域4には、その上面に第1の絶縁膜が全面に形成され、その上面に長手方向に沿って第1の導電層8として成膜したものを2列に分割した状態に抵抗体5a、5bが積層形成されている。抵抗体5a、5bの上面に第2の絶縁膜9が積層形成されている。第2の絶縁膜9の長手方向の両端部には長方形状をなすコンタクト用の開口部9aがそれぞれ形成されている。また、第2の絶縁膜9は、抵抗体5a、5bに対して活性領域4よりも少し外側にはみ出すように形成され、STI2上に張り出した状態とされている。
第2の絶縁膜9の上面に第2の導電層10およびコバルトシリサイド膜11が積層形成されている。この第2の導電層10およびコバルトシリサイド膜11は、抵抗体5a、5bと同様に長手方向に2列に分割形成されていると共に、長手方向の一部で分断された状態に形成されている。また、第2の導電層10は、第2の絶縁膜9の開口部9aを介して下層の第1の導電層8と電気的に接触した状態に形成されている。そして、これらの上部に層間絶縁膜12、シリコン窒化膜13、層間絶縁膜14が積層形成されている。層間絶縁膜14、シリコン窒化膜13および層間絶縁膜12にコンタクト6が形成され、コバルトシリサイド膜11に電気的に接触している。
上記構成を採用することで、シリコン基板1に形成した活性領域4に対して2列に抵抗体5a、5bを設けるので、活性領域4の形成幅が制約を受ける場合でも、その活性領域4の幅寸法よりも狭い幅寸法の抵抗体5a、5bを有する構成することができる。これによって、抵抗素子Rの抵抗値を従来よりも高くすることができ、しかも、パターン寸法の増大を招くことがないので、コンパクトで精度の高い抵抗素子Rを設ける構成とすることができる。
次に、上記構成の製造工程について図4〜図13も参照して説明する。なお、図4〜図13のうち、平面図を示す図8および図12を除くものは模式的な断面を示すもので、各図の(a)、(b)は図2(a)、(b)に相当する部分の断面を示し、各図の(c)、(d)は図3(a)、(b)に相当する部分の断面を示している。また、図8および図12は、それぞれ図7および図11の状態における抵抗素子Rの平面図である。
まず、図4において、シリコン基板1にウエルやチャネル領域形成のためイオン注入を行った後、高電圧トランジスタ用ゲート酸化膜となる膜厚が厚い(たとえば35nm)シリコン酸化膜を第1の絶縁膜7aとしてシリコン基板1の上面に形成する。次に、周辺回路領域の低電圧トランジスタ領域および図4(c)、(d)に示すメモリセル領域に形成した第1の絶縁膜7aを選択的に除去した後、トンネル酸化膜となる膜厚が薄い(たとえば8nm)シリコン酸化膜を第1の絶縁膜7bとしてシリコン基板1の上面に形成することでゲート酸化膜厚を領域に応じて作り分ける。このとき、抵抗素子Rを形成する部分である図4(a)、(b)で示す部分は厚い膜厚の第1の絶縁膜7aで形成される。次に、シリコン基板1の第1の絶縁膜7a、7bの上面に、フローティングゲート電極となる多結晶シリコン膜を第1の導電層8としてたとえば100nm程度堆積した後、シリコン窒化膜15をマスク材として積層形成する。
次に、図5に示すように、周知のリソグラフィ法によりレジストをパターンニングして素子分離領域を形成するためのマスクを設け、続いて、RIE(reactive ion etching)法によりレジストをマスクとしてエッチング処理を行ってシリコン窒化膜15を加工し、続いてシリコン窒化膜15をマスクとして第1の導電層8、第1の絶縁膜7a、7bをエッチングすると共にシリコン基板1を所定深さまでエッチングして溝1b、1cを形成する。
この場合、シリコン基板1の溝1bは抵抗素子Rを形成するための活性領域4を矩形状に残すように形成され、溝1cはメモリセルトランジスタを形成するための帯状の活性領域3を残すように形成されている。また、このときの活性領域4の幅寸法は周辺回路領域のリソグラフィ最小デザインルールで規定されており、たとえばメモリセル領域のパターン幅寸法に比べて数倍以上程度の条件となっている。
続いて、図6に示すように、シリコン基板1の溝1b、1c内にシリコン酸化膜を埋め込んでSTI2を形成する。この場合、埋め込むシリコン酸化膜は、たとえばCVD(chemical vapor deposition)法により形成するシリコン酸化膜や、塗布型のシリコン酸化膜がある。そして、埋め込みをしたのちに、溝1b、1c内からはみ出しているシリコン酸化膜は、シリコン窒化膜15をストッパとして用いたCMP(chemical mechanical polishing)処理などにより平坦化することで埋め込まれた状態に形成する。
次に、図7に示すように、メモリセルトランジスタのカップリング比を調整する目的で、メモリセル領域のSTI2のシリコン酸化膜をエッチバックして、STI2の上面が第1の導電層8の側面の中間位置程度となるまで落とし込む。続いて、メモリセルトランジスタのゲート電極MGのフローティングゲート電極とコントロールゲート電極の間に形成するゲート間絶縁膜に相当する第2の絶縁膜9としてONO膜を形成する。この場合、ONO膜に代えて、ONO膜成膜の前後にSPA(Slot Plane Antenna)窒化処理を行うことで薄いシリコン窒化膜を上下に形成するNONON(nitride-oxide-nitride-oxide-nitride)膜、あるいはそれらの膜の中間層に比誘電率の高い膜を介在させた積層膜を用いることもできる。
続いて、第2の絶縁膜9に開口部を形成する加工を行う。これは、メモリセル領域においては図示しない選択ゲート部のゲート電極や、周辺回路領域の各トランジスタのゲート電極をフローティングゲート電極を持たない構成とするために、その開口部を介して短絡して同電位にする目的で行う加工である。また、周辺回路領域の抵抗素子Rについては、図8にも示すように、コンタクト形成用の開口部9aと、第1の導電層8を2列に分割するためのスリット状の開口部9bとを形成する。この場合、スリット状の開口部9bは、活性領域4の上部を2分割するように開口形成するが、その端部はSTI2に差し掛かる部分まで突出して開口するように形成している。
次に、図9に示すように、上記構成の上面に、コントロールゲート電極を形成するための多結晶シリコン膜を第2の導電層10として形成すると共に、ゲート電極加工用のマスク材となるシリコン窒化膜16を積層形成する。
次に、図10に示すように、リソグラフィ処理を行うと共にRIE法を用いてゲート電極MGおよび抵抗素子Rのパターンニングを行う。このとき、抵抗素子Rのパターニングでは、活性領域4の外形よりも大きく第2の導電層10を残すように加工するため、レジストのパターンがSTI2の側に大きくなるように形成される。
この後、まずシリコン窒化膜16、第2の導電層10を順にエッチングする。次に、第2の絶縁膜9をエッチングする際オーバーエッチングを行い、素子分離領域のSTI2を落とし込み、メモリセル領域のフローティングゲート電極の側壁に成膜されている第2の絶縁膜9を除去すると同時に、周辺回路領域にて第1の導電層8の上面高さまで形成されているSTI2を所定の高さまで落とし込む。この後、第1の絶縁膜7に対して選択的に第1の導電層8の多結晶シリコン膜をエッチングする。
これにより、メモリセル領域においては、図10(d)に示すように、ゲート電極MGが独立して形成された状態となる。この後、周辺回路領域の高電圧用トランジスタのシリコン基板1の活性領域上に存在する厚いゲート絶縁膜として形成された第1の絶縁膜7aをエッチングして除去する。そして、この状態で、シリコン基板1の表層部にイオン注入法により不純物を導入して不純物拡散領域1aを形成する。この不純物拡散領域1aは、隣接するゲート電極MGの間のシリコン基板1に形成され、ソース/ドレイン領域として機能するものである。
次に、図11および図12に示すように、リソグラフィ処理により、抵抗素子Rやキャパシタ部の第2の導電層10の除去などのために必要となるレジストパターンを形成する。これは、第2の絶縁膜9上の第2の導電層10を除去する工程であり、メモリセル領域は全面にレジストで覆われた状態とされる。この場合、抵抗素子Rの形成領域においては、第2の導電層10および第1の導電層8を分割して長手方向に2列となるように形成すると共に、第2の導電層10を長手方向の一部で分断するため、十文字状の溝を有するレジストパターンに形成される。
この後、レジストパターンをマスクとしてRIE法によりエッチングを行う。まず、第2の絶縁膜9に対して選択的にシリコン窒化膜16、第2の導電層10をエッチング除去し、続いて、第1の絶縁膜7a、7bおよび第2の絶縁膜9に対して選択的に第1の導電層8をエッチングする。これにより、図12に示すように第2の導電層10が4つの部分に分断され、また、シリコン基板1の活性領域4上の第1の導電層8が第2の絶縁膜9のスリット状に形成された開口部9bのパターンに沿って自己整合的に分断され、長手方向に2列に並んだ状態に抵抗体5a、5bが形成される。
この後、図13に示すように、ゲート電極MG間の埋め込みおよび周辺回路領域の各トランジスタのゲート電極側壁へのスペーサ形成のため、TEOS膜などのシリコン酸化膜を所定膜厚で形成し、その後エッチバック処理によりスペーサ加工を行う。形成したスペーサを利用してLDD構造を採用するトランジスタについて不純物拡散領域を形成し、続いて、ゲート電極間を埋め込むようにBPSG(boro-phospho silicate glass)膜を形成し、TEOS膜及びBPSG膜からなる層間絶縁膜10を形成し、その後、CMP法により平坦化処理を行う。
次に、シリコン窒化膜16を除去して第2の導電層10の上面を露出させた状態とし、この上面にコバルト(Co)膜を堆積させて所定の熱処理をすることで第2の導電層10の多結晶シリコン膜の上部をコバルトによりシリサイド化してコバルトシリサイド(CoSi2)膜11を形成する。
続いて、所定膜厚でプラズマTEOS膜をBPSG膜からなる層間絶縁膜12に積層し、その上面に層間絶縁膜10のBPSG膜からの不純物拡散防止や高密度化のための熱処理時の酸化剤拡散防止のためシリコン窒化膜13を積層形成する。さらに、その上面にプラズマTEOS膜からなる層間絶縁膜14を積層形成する。
この後、図2、図3に示すように、抵抗素子Rや他のトランジスタのゲート上コンタクト、基板上コンタクトなどを形成するために、層間絶縁膜14、シリコン窒化膜13、層間絶縁膜12などにコンタクトホールを形成するリソグラフィ処理を行う。続いて、コンタクト用のメタルをコンタクトホールに埋め込む工程を経てコンタクト6などを形成する。この場合、周辺回路領域におけるコンタクトはデュアルダマシン構造を採用しており、配線層となる溝を形成した後、ビット線コンタクトとコンタクトプラグ及び配線溝を、バリアメタルとしてTi/TiNを積層でCVD法により成膜した後、タングステンなどの金属をCVD法により充填する。次に、CMP法により平坦化を行い図示の構成を得る。さらにこの後、バックエンド工程へと進めて行くことによりNAND型フラッシュメモリ装置が形成される。
上記した本実施形態によれば、周辺回路領域において抵抗素子の形成を行う活性領域4上の第1の導電層8を2列に分割形成して抵抗体5a、5bを設ける構成としたので、パターン寸法を増大させることなく安定な高抵抗の抵抗素子Rを得ることができる。
また、第1の導電層8を分断して抵抗体5a、5bを形成する際の第2の絶縁膜のスリット状の開口部9bの幅寸法に対して、第2の導電層10の分断の際のレジストの開口パターンを広く形成し、第2の絶縁膜9に対して高選択な条件でエッチングを行うことで、抵抗体5a、5bをコントロールゲート電極の最小デザインよりも小さい幅寸法で自己整合的に形成することができるようになる。
また、第1の導電層8を分断して抵抗体5a、5bを形成する際の第2の絶縁膜のスリット状の開口部9bの幅寸法に対して、第2の導電層10の分断の際のレジストの開口パターンを広く形成し、第2の絶縁膜9に対して高選択な条件でエッチングを行うことで、抵抗体5a、5bをコントロールゲート電極の最小デザインよりも小さい幅寸法で自己整合的に形成することができるようになる。
そして、第2の絶縁膜9にスリット状の開口部9bを形成する工程は、メモリセル領域の選択ゲート電極や周辺回路領域の各トランジスタにおいて第1の導電層8と第2の導電層10とを短絡させるために第2の絶縁膜9に開口部を形成する工程で同時に実施できるのでリソグラフィ処理の工程の増加を招くことなく、パターンの変更のみで実施することができる。
さらに、抵抗素子Rを形成する際に、第2の導電層10を分断する工程は、周辺回路領域のキャパシタやトランジスタなどにおいて第2の導電層10を除去する工程で同時に実施できるのでリソグラフィ処理の工程の増加を招くことなく、パターンの変更のみで実施することができる。
抵抗素子Rの形成において、第2の導電層10の形成領域を、活性領域4や第1の導電層8の形成部分よりも長手方向で外側にはみ出すように形成してSTI2の上に差し掛かる状態としているので、製造工程において次の利点がある。すなわち、第1の導電層8を2列に長手方向に並ぶように分断するために、第2の絶縁膜9にスリット状に形成する開口部9bは、第1の導電層8の長手方向の両端部においてそれよりも外側まで突出するように形成しており、その場合に第2の導電層10の形成領域が活性領域4と同じであると、シリコン基板1の活性領域4の端部において基板やられを起こすことが予想されるが、この点、この実施形態では上記のように構成しているので、これを防止することができるようになる。
また、第2の導電層10を、幅方向において第1の導電層8よりもSTI2側に突出するように形成しているので、抵抗体5a、5bの形成領域を完全に覆った状態で処理をすることができ、パターン寸法的にも安定したマージンを確保することができ、プロセス的にも抵抗体5a、5bを所定の設計条件で形成することができるようになる。
(他の実施形態)
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
抵抗体5a、5bは、活性領域4上の第1の導電層8を中央で2分割して形成したが、必要な抵抗体の抵抗値に応じて、中央以外の部分で分割することで異なる幅寸法となるように形成することもできる。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
抵抗体5a、5bは、活性領域4上の第1の導電層8を中央で2分割して形成したが、必要な抵抗体の抵抗値に応じて、中央以外の部分で分割することで異なる幅寸法となるように形成することもできる。
シリコン基板1の一つの活性領域4に対して2列に抵抗体5a、5bを形成する場合を例に説明したが、3列以上の複数列に形成することもできる。
第2の導電層10を長手方向の一部で分断する位置は、実施形態の部位以外に、反対側の部位でも良いし、中間部位でも良いし、あるいは分断する幅寸法を広げても良い。さらには、複数個所で分断することも可能である。要は、両端部のコンタクト6間のどこかで切断されていれば良い。
第2の導電層10を長手方向の一部で分断する位置は、実施形態の部位以外に、反対側の部位でも良いし、中間部位でも良いし、あるいは分断する幅寸法を広げても良い。さらには、複数個所で分断することも可能である。要は、両端部のコンタクト6間のどこかで切断されていれば良い。
第1の導電層8あるいは第2の導電層10は、多結晶シリコン膜以外に、アモルファスシリコン膜を用いることもできるし、他の導電層を利用することもできる。
第2の導電層10をシリサイド化して形成するコバルトシリサイド膜11に代えて、ニッケルシリサイド(NiSi2)膜、チタンシリサイド(TiSi2)膜、タンタルシリサイド(TaSi2)膜、白金シリサイド(PtSi2)膜、タングステンシリサイド(WSi2)膜などでも良い。
コンタクト6は、タングステン(W)以外のものでも良い。
第2の導電層10をシリサイド化して形成するコバルトシリサイド膜11に代えて、ニッケルシリサイド(NiSi2)膜、チタンシリサイド(TiSi2)膜、タンタルシリサイド(TaSi2)膜、白金シリサイド(PtSi2)膜、タングステンシリサイド(WSi2)膜などでも良い。
コンタクト6は、タングステン(W)以外のものでも良い。
図面中、1はシリコン基板(半導体基板)、2はSTI(素子分離領域)、3、4は活性領域、5a、5bは抵抗体、6はコンタクト、7a、7bは第1の絶縁膜、8は第1の導電層、9は第2の絶縁膜、10は第2の導電層、Rは抵抗素子、MGはゲート電極である。
Claims (5)
- 半導体基板と、
前記半導体基板の表層に所定間隔で絶縁膜が埋め込み形成された素子分離領域により帯状に分離形成された第1の半導体領域と、
前記第1の半導体領域の上面に第1の絶縁膜、第1の導電層、第2の絶縁膜、第2の導電層を積層形成してなるゲート電極を備えたメモリセルトランジスタと、
前記半導体基板に絶縁膜が埋め込み形成された素子分離領域により矩形状に分離形成された第2の半導体領域と、
前記第2の半導体領域の上面に前記第1の絶縁膜、前記第1の導電層、前記第2の絶縁膜、前記第2の導電層を積層形成してなる抵抗素子とを備え、
前記抵抗素子の前記第1の導電層は、前記第2の半導体領域の上面に前記第1の絶縁膜を介して所定間隔を存して長手方向に複数列に分離形成した抵抗体として設けられ、
前記抵抗素子の前記第2の絶縁膜は、前記複数列の抵抗体のそれぞれの上面に形成されると共に各抵抗体の両端部に前記第2の導電層と電気的に導通させるための開口部が形成され、
前記抵抗素子の前記第2の導電層は、それぞれ長手方向の一部で分断するように形成されていることを特徴とする不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置において、
前記抵抗素子は、
前記第2の半導体領域の長手方向または幅方向の両端部で、前記第1の導電層が当該第2の半導体領域の端面に揃えて形成されると共に、前記第2の絶縁膜および前記第2の導電層が前記素子分離領域の上部に突出するように形成されていることを特徴とする不揮発性半導体記憶装置。 - 請求項1または2に記載の不揮発性半導体記憶装置において、
前記第1の導電層は、前記第2の半導体領域の上面に前記第1の絶縁膜を介して所定間隔を存して長手方向に2列に分離形成した抵抗体として設けられることを特徴とする不揮発性半導体記憶装置。 - 半導体基板の表面に第1の絶縁膜および第1の導電層を形成する工程と、
半導体基板の表層部を素子分離領域で分離形成することにより帯状をなす複数の第1の半導体領域および矩形状をなす第2の半導体領域を形成する工程と、
前記第1及び第2の半導体領域の前記第1の導電層の上面に第2の絶縁膜を形成する工程と、
前記第2の半導体領域の上面に形成した前記第2の絶縁膜を複数列に分断するスリットを形成すると共に長手方向の両端部に開口部を形成する工程と、
前記第2の絶縁膜および前記素子分離領域の上面に第2の導体層を積層する工程と、
前記第2の導体層および前記第2の絶縁膜をエッチングして前記第1の半導体領域に直交する帯状のゲート電極を形成すると共に、前記第2の半導体領域に相当する形状に加工する工程と、
前記第2の半導体領域の前記第2の導体層を長手方向に複数列に並ぶように分断すると共に長手方向の一部で分断するように加工し、その後、前記第2の絶縁膜をマスクとして前記スリット部に露出する前記第1の導体層を除去して複数列の抵抗体として形成する工程と
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。 - 請求項4に記載の不揮発性半導体装置の製造方法において、
前記第2の導体層および前記第2の絶縁膜をエッチングして前記第1の半導体領域に直交する帯状のゲート電極を形成すると共に、前記第2の半導体領域に相当する形状に加工する工程では、
前記第2の半導体領域上の前記第2の絶縁膜および前記第2の導電層が長尺方向に前記素子分離領域の上部に突出するように形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008115359A JP2009267107A (ja) | 2008-04-25 | 2008-04-25 | 不揮発性半導体記憶装置およびその製造方法 |
US12/423,914 US7948053B2 (en) | 2008-04-25 | 2009-04-15 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008115359A JP2009267107A (ja) | 2008-04-25 | 2008-04-25 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
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JP2009267107A true JP2009267107A (ja) | 2009-11-12 |
Family
ID=41214168
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Application Number | Title | Priority Date | Filing Date |
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JP2008115359A Pending JP2009267107A (ja) | 2008-04-25 | 2008-04-25 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7948053B2 (ja) |
JP (1) | JP2009267107A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012019020A (ja) * | 2010-07-07 | 2012-01-26 | Toshiba Corp | 不揮発性記憶装置 |
JP2012043856A (ja) * | 2010-08-16 | 2012-03-01 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2012204663A (ja) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | 半導体装置およびその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003142656A (ja) * | 2001-08-09 | 2003-05-16 | Samsung Electronics Co Ltd | 浮遊トラップ型セルを有する不揮発性半導体メモリ装置及びその製造方法 |
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Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4313941B2 (ja) * | 2000-09-29 | 2009-08-12 | 株式会社東芝 | 半導体記憶装置 |
KR100672160B1 (ko) * | 2005-12-28 | 2007-01-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 레지스터 형성방법 |
JP2007311566A (ja) * | 2006-05-18 | 2007-11-29 | Toshiba Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
-
2008
- 2008-04-25 JP JP2008115359A patent/JP2009267107A/ja active Pending
-
2009
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Also Published As
Publication number | Publication date |
---|---|
US7948053B2 (en) | 2011-05-24 |
US20090267177A1 (en) | 2009-10-29 |
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