KR101001777B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 기억 장치는, 반도체 기판과, 이 반도체 기판 위에 형성된 게이트 절연막과, 반도체 기판 위에 게이트 절연막을 개재하여 형성된 하측 게이트와, 이 하측 게이트 위에 형성된 게이트간 절연막과, 하측 게이트 위에 게이트간 절연막을 개재하여 형성되고, 실리사이드화된 상측 게이트를 갖는 스택 게이트 구조의 복수의 트랜지스터를 구비하여 구성된다. 일부의 트랜지스터는 게이트간 절연막에 하측 게이트와 상측 게이트를 접촉하는 개구부를 갖고, 상측 게이트 위에, 개구부를 덮는, 상측 게이트보다도 작고 개구부보다도 큰 절연체로 이루어지는 블록막을 갖는다.
실리콘 기판, 게이트 절연막, 부유 게이트, 게이트간 절연막, 개구부
Description
본 출원은 2007년 10월 3일자로 출원된 일본 특허 출원 번호 제2007-260039호에 기초한 것으로, 그 내용은 본원에 참조로서 인용된다.
본 발명은, 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 스택 게이트형 불휘발성 반도체 메모리의 구조 및 그 제조 방법에 관한 것이다.
불휘발성 반도체 메모리 중 하나로서, NAND형 플래시 메모리가 주지이다. 이와 같은 NAND형 플래시 메모리는 반도체 기판 위에, 메모리 셀 및 선택 트랜지스터가 형성됨과 함께, 메모리로서 동작시키기 위해 필요한 주변 회로가 형성되어 구성된다. 메모리 셀은 반도체 기판 위에 게이트 절연막을 개재하여, 예를 들면 도전성 폴리실리콘으로 이루어지는 부유 게이트, 이 부유 게이트 위에 게이트간 절연막을 개재하여 형성되는 예를 들면 도전성 폴리실리콘으로 이루어지는 제어 게이트를 구비한다.
한편, 선택 트랜지스터 및 주변 회로의 트랜지스터도, 메모리 셀의 형성에 맞춘 제조 공정을 거침으로써, 반도체 기판 위에 게이트 절연막을 개재하여, 예를 들면 도전성 폴리실리콘으로 이루어지는 하측 게이트와, 그 위에 절연막을 개재하여 형성된 예를 들면 도전성 폴리실리콘으로 이루어지는 상측 게이트를 구비한다.
이와 같이, NAND형 플래시 메모리는 복수의 게이트가 절연막을 개재하여 적층된 스택 게이트형의 불휘발성 반도체 메모리를 구성한다.
여기서, 선택 트랜지스터 및 주변 회로의 트랜지스터에 대해서는, 트랜지스터로서 기능시키기 위해, 메모리 셀의 형성에 맞추어, 상측 게이트와 하측 게이트를 전기적으로 쇼트시킬 필요가 있다. 이 전기적 쇼트는 상측 게이트와 하측 게이트 사이의 게이트간 절연막의 일부에 개구부를 형성함으로써 행한다.
한편, 트랜지스터의 게이트 길이이 50㎚ 이하로 되면, 게이트의 저항이 상승하여 게이트에의 인가 전압 부족이나 신호 속도의 지연이라고 하는 문제가 생긴다. 이들 문제를 해결하기 위해, 예를 들면 게이트의 전체를 실리사이드화하는 풀 실리사이드 구조가 제안되어 있다(예를 들면, 일본 특허 공개 제2005-228868호 공보 참조).
이와 같은 풀 실리사이드 구조를 상기한 스택 게이트형의 불휘발성 반도체 메모리에 적용하는 경우, 제어 게이트의 풀 실리사이드화와 동시에, 선택 트랜지스터의 상측 게이트에 대해서도 풀 실리사이드화가 행해진다. 이 때, 상측 게이트가 풀 실리사이드화되면, 상측 게이트와 하측 게이트 사이의 절연막에 형성된 개구부를 통하여, 하측 게이트에 금속 원자가 확산되어, 하측 게이트 전극의 일부도 실리 사이드화된다.
그리고, 하측 게이트 전극의 실리사이드화가 게이트 절연막까지 진행되면, 게이트 절연막 근방에서는 실리사이드가 게이트 절연막에 접촉하는 부분과 도전성 폴리실리콘이 게이트 절연막에 접하는 부분이 혼재되는 구조로 된다.
그 경우, 선택 트랜지스터의 임계값 등의 트랜지스터의 동작 특성이 변화되게 되어, 안정된 트랜지스터 동작을 유지할 수 없게 된다.
본 발명의 일 양태에서, 반도체 기억 장치는, 반도체 기판과, 상기 반도체 기판 위에 형성된 게이트 절연막과, 반도체 기판 위에 게이트 절연막을 개재하여 형성된 하측 게이트와, 상기 하측 게이트 위에 형성된 게이트간 절연막과, 하측 게이트 위에 상기 게이트간 절연막을 개재하여 형성되고, 실리사이드화된 상측 게이트를 갖는 스택 게이트 구조의 선택 트랜지스터를 구비하여 구성되고, 선택 트랜지스터는, 게이트간 절연막에 하측 게이트와 상측 게이트를 접속하는 개구부를 갖고, 상측 게이트 위에, 개구부를 덮는, 상측 게이트보다 작고 개구부보다 큰 절연체로 이루어지는 블록막을 가짐과 함께, 상측 게이트의 표면에 블록막으로 차단되지 않은 영역을 갖는 것을 특징으로 한다.
본 발명의 다른 양태에서, 반도체 기억 장치는, 반도체 기판, 상기 반도체 기판 위에 형성된 게이트 절연막, 상기 반도체 기판 위에 상기 게이트 절연막을 개재하여 형성된 부유 게이트로 되는 하측 게이트, 상기 하측 게이트 위에 형성된 게이트간 절연막 및 상기 하측 게이트 위에 상기 게이트간 절연막을 개재하여 형성되고 실리사이드화된 제어 게이트로 되는 상측 게이트를 갖는 복수의 메모리 셀과, 상기 메모리 셀과 동시에 형성된 상기 반도체 기판, 게이트 절연막, 하측 게이트, 게이트간 절연막 및 상측 게이트를 구비하고, 상기 게이트간 절연막에 상기 하측 게이트와 상기 상측 게이트를 접속하는 개구부를 갖고, 상기 상측 게이트 위에, 상기 개구부를 덮는, 상기 상측 게이트보다 작고 상기 개구부보다 큰 절연체로 이루어지는 블록막을 가짐과 함께, 상기 상측 게이트의 표면에 상기 블록막으로 차단되지 않은 영역을 갖는 트랜지스터를 포함한 것을 특징으로 한다.
본 발명의 다른 양태에서, 반도체 기억 장치의 제조 방법은, 반도체 기판 위에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 위에 제1 도전성막을 형성하는 공정과, 상기 제1 도전성막 위에 게이트간 절연막을 형성하는 공정과, 에칭에 의해, 상기 게이트간 절연막의 트랜지스터를 형성해야 할 영역의 일부에 선택적으로 개구부를 형성하는 공정과, 상기 게이트간 절연막 위에 제2 도전성막을 형성하는 공정과, 상기 제2 도전성막 위에 제1 절연막을 형성하는 공정과, 상기 제1 절연막의 일부를 선택적으로 제거하여 상기 개구부를 덮는, 상기 개구부보다 큰 블록막을 형성하는 공정과, 상기 블록막의 측면에 제2 절연막으로 이루어지는 사이드월을 형성함과 함께 메모리 셀의 제어 게이트를 형성해야 할 영역에 상기 제2 절연막으로 이루어지는 게이트 패턴을 형성하는 공정과, 상기 블록막, 상기 사이드월 및 상기 게이트 패턴을 에칭 마스크로 하여 상기 제2 도전성막, 상기 게이트간 절연막 및 상기 제1 도전성막을 에칭에 의해 선택적으로 제거하여 상기 메모리 셀 및 트랜지스터의 게이트를 형성하는 공정과, 상기 형성된 게이트의 주위에 제3 절연막을 매립하는 공정과, 상기 제3 절연막을 매립한 후 상기 제2 절연막을 제거하는 공정과, 상기 메모리 셀 및 트랜지스터의 게이트에서의 상기 제2 절연막을 제거한 부분의 상면에 실리사이드 금속을 퇴적시켜 상기 제2 도전성막을 실리사이드화하는 공정을 갖는 것을 특징으로 한다.
본 발명의 반도체 기억 장치의 제조 방법에 의하면, 트랜지스터의 상측 게이트를 풀 실리사이드화하여도 금속 원자가 게이트 절연막까지 확산되는 것을 방지할 수 있으며, 그 결과로서, 트랜지스터 소자의 안정 동작이 확보된다.
[디바이스 구조의 실시 형태]
이하, 도면을 참조하면서, 본 발명의 실시 형태에 따른 반도체 기억 장치에 대해서 상세히 설명한다.
도 1은, 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 셀 영역의 평면도이다.
셀 영역에는, 도면 중 Y 방향으로 연장되는 복수의 비트선 BL(BL1, BL2, BL3, …)이 형성되어 있다. 이들 비트선 BL보다도 하측의 층에는, 비트선 BL과 직교하도록 X 방향으로 연장되는 선택 게이트 SGL과, 복수의 워드선 WL(WL1, WL2, …)이 형성되어 있다.
워드선 WL과 비트선 BL의 교차부의 하측에는 각각 메모리 셀 MC가 형성되고, 또한 비트선 BL 방향을 따라서 복수의 메모리 셀 MC(MC1, MC2, …)가 직렬 접속되어 있다. 선택 게이트 SGL과 비트선 BL의 교차부의 하측에는 선택 트랜지스터 ST가 형성되고, 직렬 접속된 메모리 셀 MC의 끝에 접속되어 있다. 이들 메모리 셀 MC 및 선택 트랜지스터 ST는, 비트선 BL 방향을 따라서 연장되는 STI(Shallow Trench Isolation)에 의해 워드선 WL 방향으로는 서로 분리되어 있다.
도 2는, 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 비트선 BL을 따라 취한 선 A-A' 단면도의 일부를 생략하여 도시한 것이다. 본 실시 형태에 따른 NAND 플래시 메모리는, 메모리 셀(MC) 및 그 메모리 셀을 선택 또는 제어하는 선택 트랜지스터(ST)를 구비한다.
우선, 메모리 셀(MC)의 구성에 대해서 설명한다. 메모리 셀은 P형 실리콘 기판(11)과, 실리콘 기판(11) 위에 예를 들면 실리콘 산화막으로 이루어지는 게이트 절연막(14a)을 개재하여 형성된 예를 들면 인(P) 등의 불순물이 도프된 도전성 폴리실리콘으로 이루어지는 부유 게이트(15a)를 구비한다. 여기서, 워드선(WL) 방향(게이트 폭 방향)으로 인접하는 메모리 셀에 관하여, 실리콘 기판(11)의 표면 영역, 게이트 절연막(14a) 및 부유 게이트(15a)의 하부는, 도시하지 않은 STI에 의해 서로 분리되어 있다.
부유 게이트(15a) 및 도시하지 않은 STI의 상부에는 예를 들면 두께가 약 10㎚인 ONO막(SiO2/SiN/SiO2)으로 이루어지는 고유전율의 게이트간 절연막(16a)이 퇴적되어 있다. 게이트간 절연막(16a)의 상부에는, 예를 들면 도전성 폴리실리콘이 퇴적된 후에 실리사이드화되는 제어 게이트(17a)가 형성되어 있다. 제어 게이트(17a)는 이하에 상세히 설명한 바와 같이, 전체가 실리사이드화된 풀 실리사이드 구조를 갖는다. 제어 게이트(17a)는, 예를 들면 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 티탄 실리사이드(TiSi) 등으로 이루어지고, 워드선 방향으로 연장 형성되어 워드선 방향으로 인접하는 복수의 메모리 셀간에서 공유된다. 이렇게 하여, 부유 게이트(15a)의 상부에 게이트간 절연막(16a)을 개재하여 제어 게이트(17a)가 적층된 스택 구조의 게이트 전극(18a)이 구성된다.
비트선(BL) 방향(게이트 길이 방향)으로 인접하는 메모리 셀의 게이트 전극(18a)끼리는, 예를 들면 실리콘 산화막으로 이루어지는 게이트 분리층(19a)에 의해 서로 절연되어 있다. 본 실시 형태에서는, 비트선 방향을 따른 게이트 전극(18a)의 폭과, 게이트 분리층(19a)의 폭의 비율, 즉 라인 앤드 스페이스의 치수 비율은 대략 1:1로 되도록 형성하는 것이 바람직하다. 그러나, 라인 앤드 스페이스의 치수 비율은 1:1로 한정되지 않는다.
P형 실리콘 기판(11)의 표층부에는, 게이트 전극(18a)을 사이에 두도록 하고, 자기 정합적으로, 예를 들면 인(P) 등의 불순물이 도프된 N형 소스 확산 영역(12a) 및 예를 들면 인(P) 등의 불순물이 도프된 N형 드레인 확산 영역(12a')이 형성되어 있다. 여기서, P형 실리콘 기판(11)은 P형 웰이어도 된다.
다음으로, 선택 트랜지스터(ST)의 구성에 대해서 설명한다. 선택 트랜지스터(ST)는 P형 실리콘 기판(11)과, 그 P형 실리콘 기판(11) 위에 예를 들면 실리콘 산화막으로 이루어지는 게이트 절연막(14b)을 개재하여 형성된 예를 들면 인(P) 등의 불순물이 도프된 도전성 폴리실리콘으로 이루어지는 하측 게이트(15b)를 구비한다. 워드선(WL) 방향으로 인접하는 선택 트랜지스터에 관하여, 실리콘 기판(11)의 표면 영역, 게이트 절연막(15a) 및 하측 게이트(15b)의 하부는, 도시하지 않은 STI에 의해 서로 분리되어 있다.
하측 게이트(15b)의 상부에는 예를 들면 두께가 약 10㎚인 ONO막(SiO2/SiN/SiO2)으로 이루어지는 고유전율의 게이트간 절연막(16b)이 퇴적되어 있다. 게이트간 절연막(16b)에는 하측 게이트(15b)의 상면의 비트선(BL) 방향의 대략 중앙부에 개구부(13)가 형성되어 있다. 게이트간 절연막(16b)의 상부에는, 예를 들면 도전성 폴리실리콘이 퇴적된 후에 실리사이드화되는 상측 게이트(17b)가 형성되어 있다. 상측 게이트(17b)는 적어도 비트선 방향의 양 단부에서 그 막 두께의 전부가 실리사이드화된 풀 실리사이드 구조를 갖는다. 상측 게이트(17b)는, 예를 들면 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi), 티탄 실리사이드(TiSi) 등으로 이루어지고, 워드선 방향으로 연장 형성되어 워드선 방향으로 인접하는 복수의 선택 트랜지스터간에서 공유된다. 이렇게 하여, 하측 게이트(15b)의 상부에 게이트간 절연막(16b)을 개재하여 상측 게이트(17b)가 적층된 스택 구조의 게이트 전극(18b)이 구성된다.
상측 게이트(17b)는 상기한 개구부(13)를 통하여 하측 게이트(15b)와 전기적으로 접속한다. 상측 게이트(17b)의 상부에는, 예를 들면 실리콘 산화막으로 이루어지는 블록막(20)이 형성되어 있다. 블록막(20)은, 예를 들면 도 1에 도시한 바와 같이, 개구부(13)의 전체를 덮도록, 이 개구부(13)보다 크고, 상측 게이트 전극(17b)보다 작다. 블록막(20)은 상측 게이트(17b)를 풀 실리사이드화할 때에, 금 속 원자가 개구부(13)를 통하여 하측 게이트(15b)의 내부에 확산되어, 게이트 절연막(14b)에 도달하는 것을 방지하기 위해 형성되어 있다.
블록막(20)의 기능에 대해서 더욱 상세히 설명한다. 제어 게이트(17a) 및 상측 게이트(17b)의 풀 실리사이드화는, 예를 들면 Ni와 같은 금속막을 스퍼터법으로 퇴적하고, 어닐링 처리하여 금속 원자를 확산시킴으로써 행한다. 상측 게이트(17b)의 표면에, 예를 들면 Ni를 스퍼터할 때, 블록막(20)이 없으면, Ni 원자는 상측 게이트(17b)의 표면 전체에 퇴적한다. 통상적으로, 풀 실리사이드화를 행하는 경우, 반응의 변동을 고려하여 과잉으로 Ni 원자를 스퍼터한다. 이 경우, Ni 원자는 상측 게이트(17b)를 풀 실리사이드화한 후, 개구부(13)를 통하여 하측 게이트(15b)에 확산되고, 결국에는 게이트 절연막(14b)에까지 확산된다. 그 결과, 트랜지스터의 특성이 변화되어, 메모리 소자의 신뢰성이 저하되게 된다.
본 실시 형태는, 상측 게이트(17b)의 표면에 블록막(20)을 형성함으로써, 상기 문제를 해결하는 것이다. 상측 게이트(17b)의 표면에 Ni를 스퍼터할 때, Ni 원자는 블록막(20)에 차단되어, 메모리 셀의 게이트 전극(18a)과 선택 트랜지스터의 게이트 전극(18b) 사이를 절연하는 게이트 분리층(19b)과 블록막(20)의 간극(21, 22)을 포함하는 블록막(20)의 바로 아래 이외의 부분에만 퇴적한다. 간극(21, 22) 등에 퇴적한 Ni 원자는 상측 게이트(17b)의 내부에 확산되어, 상측 게이트(17b)를 실리사이드화한다. 이 때, 간극(21, 22)부터 개구부(13)까지의 거리는 간극(21, 22)부터 게이트간 절연막(16b)까지의 거리보다 길기 때문에, 개구부(13)의 바로 상부 부근의 영역(23)은 다른 영역에 비해 실리사이드 반응의 진행이 지연된다. 결 과로서, 개구부(13)를 통한 하측 게이트(15b)로의 Ni 원자의 확산이 억제되어, 게이트 절연막(14b)에까지 도달하는 일은 없어진다.
여기서, 블록막(20)의 폭 및 개구부(13)의 폭은, 임의로 설계하는 것이 가능하다. 개구부(13)의 크기는 상측 게이트(17b)와 하측 게이트(15b)의 컨택트 저항을 충분히 확보하기 위해, 너무 작게 하는 것은 바람직하지 않다. 블록막(20)의 크기를 조절함으로써, 상측 게이트(17b) 상면에 퇴적하는 실리사이드 금속 원자를 간극(21, 22)에 의해 획정되는 영역 내에 한정할 수 있다.
또한, P형 실리콘 기판(11)의 표층부에는, 게이트 전극(18b)을 사이에 두도록 하고, 자기 정합적으로, 예를 들면 인(P) 등의 불순물이 도프된 N형 소스 확산 영역(12b) 및 예를 들면 인(P) 등의 불순물이 도프된 N형 드레인 확산 영역(12b')이 형성되어 있다. 여기서, P형 실리콘 기판(11)은 P형 웰이어도 된다. 게이트 절연막(14b)의 바로 아래의 N형 소스 확산 영역(12b)과 N형 드레인 확산 영역(12b') 사이에는 채널 영역이 형성된다.
본 실시 형태에 따른 NAND 플래시 메모리에 따르면, 제어 게이트(17a) 및 상측 게이트(17b)를 풀 실리사이드화한 후 개구부(13)를 통하여 하측 게이트(15b)의 실리사이드화가 과도하게 더 진행되어, 금속 원자가 게이트 절연막(14)에까지 확산되는 것이 방지된다. 결과로서, 신뢰성이 높은 NAND 플래시 메모리를 제공할 수 있다.
또한, 이상의 실시 형태에서는 선택 트랜지스터 ST의 구성에 대해서 설명하였지만, 주변 회로의 트랜지스터 Tr도 마찬가지의 구성으로 할 수 있다.
[제조 방법의 실시 형태]
다음으로, 상기한 NAND 플래시 메모리의 제조 방법의 실시 형태에 대해서 도면을 참조하면서 상세히 설명한다. 도 3 내지 도 14는, 상기한 실시 형태에 따른 NAND 플래시 메모리의 제조 공정을 설명한 것이다.
우선, 공정 1로서, 도 3에 도시한 바와 같이, 실리콘 기판 등의 반도체 기판(11)의 표면에 예를 들면 열산화 처리를 실시하여, 예를 들면 실리콘 산화막으로 이루어지는 게이트 절연막(14)을 예를 들면 10㎚의 막 두께로 형성한다. 다음으로 CVD법 등에 의해 예를 들면 인(P)을 소정의 농도로 도프한 도전성의 제1 폴리실리콘막(15)을 예를 들면 100㎚의 두께로 퇴적한다. 여기서 도시하지 않지만, STI에 의해 제1 폴리실리콘막(15), 게이트 절연막(14) 및 반도체 기판(11)의 표면 영역을 워드선 방향으로 분리한다.
다음으로, 예를 들면 ONO(SiO2/SiN/SiO2)막과 같은 게이트간 절연막(16)을 CVD법 등에 의해 퇴적시킨다. 다음으로, 선택 트랜지스터(ST)를 형성해야 할 영역의 일부에, 트랜지스터의 상측 게이트(17b)와 하측 게이트(15b)를 쇼트시키기 위한 개구부(13)를 패터닝하여 형성한다(주변 회로의 트랜지스터도 마찬가지임).
다음으로, 예를 들면 두께 100㎚의 폴리실리콘막(17), 예를 들면 두께 150㎚의 TEOS막과 같은 실리콘 산화막(50), 반사 방지막(51)을 순서대로 CVD법 등에 의해 퇴적시킨다.
다음으로, 표면 전체에 스핀 코트법 등에 의해 포토레지스트를 도포하고, 포 토리소그래피 기술을 사용하여 패터닝하여, 마스크(62a, 62b, 52b)를 선택적으로 형성한다. 여기서, 메모리 셀부의 마스크(62a, 62b)와, 선택 트랜지스터부의 마스크(52b)에서는 라인 패턴이 서로 다르다. 즉, 메모리 셀부는 선택 트랜지스터부보다 폭이 작은 라인 패턴이 형성되어 있다. 또한, 메모리 셀부의 라인 패턴과 스페이스 패턴의 비율은 대략 1:3으로 한다. 이와 같은 패턴은 메모리 셀부의 라인 패턴과 스페이스 패턴의 비율은 대략 1:1로 되도록 우선 형성한 후, 패턴의 슬리밍에 의해 이들 비율이 대략 1:3으로 되도록 하여도 된다.
다음으로, 공정 2로서, 도 4에 도시한 바와 같이, RIE 등의 이방성 에칭에 의해, 반사 방지막(51), 실리콘 산화막(50)을 선택적으로 제거하고, 애싱 및 웨트 에칭에 의해 마스크(62a, 62b, 52b) 및 반사 방지막(51)을 제거하여 하드 마스크(63a, 63b, 53b)를 형성한다.
다음으로, 공정 3으로서, 도 5에 도시한 바와 같이, 표면 전체에 플라즈마 CVD법 등에 의해 실리콘 질화막(54)을 퇴적한다. 이 때, 퇴적되는 실리콘 질화막(54)의 막 두께는 패터닝된 하드 마스크(63a, 63b)의 라인 치수와 대략 동등하게 설정한다.
다음으로, 공정 4로서, 도 6에 도시한 바와 같이, 실리콘 질화막(54)을 RIE 등의 드라이 에칭에 의해 에치백하여 하드 마스크(63a, 63b, 53b)의 측면에 각각 사이드월(64a, 64a', 64b, 64b', 54b, 54b')을 형성한다. 사이드월(64a, 64a', 64b, 64b', 54b, 54b')의 가로 방향의 두께는, 하드 마스크(63a, 63b)의 라인 폭과 대략 동등하게 된다. 이 사이드월(64a, 64a', 64b, 64b', 54b, 54b')의 가로 방향 의 두께는, 퇴적시키는 실리콘 질화막(54)의 막 두께에 의해 제어할 수 있다.
다음으로, 공정 5로서, 도 7에 도시한 바와 같이, 표면 전체에 레지스트를 도포하고, 포토리소그래피 기술을 사용하여, 트랜지스터를 형성해야 할 영역을 피복하기 위한 마스크(55)를 형성한다.
다음으로, 공정 6으로서, 도 8에 도시한 바와 같이, 예를 들면 DHF(희불산)를 이용한 웨트 에칭에 의해 메모리 셀부의 하드 마스크(63a, 63b)를 제거한다. 다음으로, 애싱 및 웨트 에칭에 의해 마스크(55)를 제거한다. 남은 사이드월(64a, 64a', 64b, 64b')에 의해, 하드 마스크(63a, 63b)의 라인 패턴의 패턴 피치보다 작은 패턴 피치로 게이트 패턴이 형성되고, 여기서의 라인 패턴(게이트 패턴)과 스페이스 패턴의 비는 대략 1:1로 된다.
다음으로, 공정 7로서, 도 9에 도시한 바와 같이, 하드 마스크(53b) 및 사이드월(64a, 64a', 64b, 64b', 54b, 54b')을 에칭 마스크로 하여, RIE 등의 이방성 에칭을 행하여, 메모리 셀의 게이트 전극(18a), 선택 트랜지스터의 게이트 전극(18b)을 형성한다.
다음으로, 공정 8로서, 도 10에 도시한 바와 같이, 예를 들면 인(P)을 예를 들면 1×1018㎝-3의 농도로 이온 주입하여, N형 소스 영역(12a, 12b) 및 N형 드레인 영역(12a', 12b')을 형성한다. 이 때, 하드 마스크(53b)와 함께 사이드월(64a, 64a', 64b, 64b', 54b, 54b')이 마스크의 기능을 하여, 자기 정합적으로 각각의 확산 영역이 형성된다.
다음으로, 공정 9로서, 도 11에 도시한 바와 같이, 예를 들면 플라즈마 CVD법에 의해 TEOS막과 같은 층간 절연막을 표면 전체에 퇴적하여, 게이트 전극(18a), 게이트 전극(18b) 사이에 매립한다. 다음으로, 표면을 CMP 등에 의해 평탄화 처리하여, 게이트 분리층(19a, 19b)을 형성한다. 이 때, 사이드월(64a, 64a', 64b, 64b', 54b, 54b')이 스토퍼막으로서 기능한다. 게이트 분리층(19a)은 메모리 셀의 게이트 전극(18a)끼리를 전기적으로 분리하고, 게이트 분리층(19b)은 메모리 셀의 게이트 전극(18a)과 선택 트랜지스터의 게이트 전극(18b)을 전기적으로 분리한다.
다음으로, 공정 10으로서, 도 12에 도시한 바와 같이, 예를 들면 CH3F 가스를 이용한 RIE 또는 인산을 이용한 웨트 에칭에 의해 사이드월(64a, 64a', 64b, 64b', 54b, 54b')을 제거한다. 이렇게 하여, 블록막(20)이 형성된다.
다음으로, 공정 11로서, 도 13에 도시한 바와 같이, 표면 전체에 예를 들면 니켈(Ni)과 같은 금속 원자(55)를 스퍼터법에 의해 퇴적시킨다.
마지막으로, 공정 12로서, 도 14에 도시한 바와 같이, 어닐링 처리를 행하여, Ni와 제어 게이트(17a), 상측 게이트(17b)의 폴리실리콘을 반응시킴으로써, 니켈 실리사이드를 형성시켜, 제어 게이트(17a)와 상측 게이트(17b)를 풀 실리사이드화한다. 풀 실리사이드화의 방법은 이에 한정되지 않는다.
풀 실리사이드화를 행할 때, 상측 게이트(17b)의 표면에 형성된 블록막(20)에 의해, 상측 게이트(17b)의 중앙부 표면에 퇴적되어야 할 Ni 원자가 블록된다. 그 때문에, Ni 원자는 블록막(20)과 게이트 분리층(19b) 사이의 간극(21, 22)에만 퇴적된다. 어닐링 처리에 의해 상측 게이트(17b) 내에 확산되는 Ni 원자는 개구부(13)까지의 거리가 길기 때문에, 다른 영역에 비해 개구부(13) 부근까지 도달하는 데에 시간을 요한다. 그 결과, 개구부(13)를 통하여 하측 게이트(15b)의 내부에 Ni 원자가 확산되는 것이 억제된다.
본 실시 형태에 따른 반도체 기억 장치의 제조 방법에 의하면, 트랜지스터의 상측 게이트를 풀 실리사이드화하여도 금속 원자가 게이트 절연막까지 확산되는 것을 방지할 수 있다. 결과로서, 트랜지스터 소자의 안정 동작이 확보된다.
또한, 본 실시 형태에 따른 반도체 기억 장치의 제조 방법에 의하면, 하드 마스크(63a, 63b)의 양측에 사이드월(64a, 64a', 64b, 64b')을 형성하고, 이 사이드월을 마스크로 하여 메모리 셀 MC를 형성하도록 하고 있으므로, 하드 마스크 형성을 위한 노광 해상도의 한계를 초과하는 미세 가공을 용이하게 달성할 수 있어, 고집적화를 실현할 수 있다.
[기타]
이상, 발명의 실시 형태를 설명하였지만, 본 발명은 이들에 한정되는 것이 아니라, 발명의 취지를 일탈하지 않는 범위 내에서, 다양한 변경, 추가 등이 가능하다. 예를 들면, 상기한 실시 형태에서는 NAND 플래시 메모리에 대해서 설명하였지만, NOR 플래시 메모리 등 다른 스택 게이트형 불휘발성 메모리에 대해서도 마찬가지로 적용 가능하다.
도 1은 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 메모리 셀 어레이의 평면도.
도 2는 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 선 A-A' 단면을 일부 생략한 도면.
도 3은 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 제조 방법을 설명하는 도면.
도 4는 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 제조 방법을 설명하는 도면.
도 5는 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 제조 방법을 설명하는 도면.
도 6은 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 제조 방법을 설명하는 도면.
도 7은 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 제조 방법을 설명하는 도면.
도 8은 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 제조 방법을 설명하는 도면.
도 9는 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 제조 방법을 설명하는 도면.
도 10은 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 제조 방법을 설 명하는 도면.
도 11은 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 제조 방법을 설명하는 도면.
도 12는 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 제조 방법을 설명하는 도면.
도 13은 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 제조 방법을 설명하는 도면.
도 14는 본 발명의 실시 형태에 따른 NAND 플래시 메모리의 제조 방법을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 실리콘 기판
12a' : N형 드레인 확산 영역
13 : 개구부
14a, 14b : 게이트 절연막
15a : 부유 게이트
15b : 하측 게이트
16a, 16b : 게이트간 절연막
17a : 제어 게이트
17b : 상측 게이트
18a, 18b : 게이트 전극
19a, 19b : 게이트 분리층
20 : 블록막
21, 22 : 간극
50 : 실리콘 산화막
51 : 반사 방지막
Claims (20)
- 반도체 기판과,상기 반도체 기판 위에 형성된 게이트 절연막과,상기 반도체 기판 위에 상기 게이트 절연막을 개재하여 형성된 하측 게이트와,상기 하측 게이트 위에 형성된 게이트간 절연막과,상기 하측 게이트 위에 상기 게이트간 절연막을 개재하여 형성되고, 실리사이드화된 상측 게이트를 갖는 스택 게이트 구조의 선택 트랜지스터를 포함하는 복수의 트랜지스터를 구비하여 구성되고,상기 선택 트랜지스터는, 상기 게이트간 절연막에 상기 하측 게이트와 상기 상측 게이트를 접속하는 개구부를 갖고, 상기 상측 게이트 위에, 상기 개구부를 덮는, 상기 상측 게이트보다 작고 상기 개구부보다 큰 절연체로 이루어지는 블록막을 가짐과 함께, 상기 상측 게이트의 표면에 상기 블록막으로 차단되지 않은 영역을 갖는것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서,상기 선택 트랜지스터의 상기 상측 게이트는, 상기 블록막으로 차단되지 않은 영역에서 막 두께의 전부가 실리사이드화되어 있는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서,상기 실리사이드화된 상측 게이트 중의 금속 원자가, 상기 개구부를 통하여 상기 게이트 절연막까지는 확산되어 있지 않은 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서,상기 개구부는, 상기 하측 게이트의 상면의 중앙부에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서,상기 상측 게이트는, 니켈 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드 또는 티탄 실리사이드로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기판, 상기 반도체 기판 위에 형성된 게이트 절연막, 상기 반도체 기판 위에 상기 게이트 절연막을 개재하여 형성된 부유 게이트로 되는 하측 게이트, 상기 하측 게이트 위에 형성된 게이트간 절연막 및 상기 하측 게이트 위에 상기 게이트간 절연막을 개재하여 형성되고 실리사이드화된 제어 게이트로 되는 상측 게이트를 갖는 복수의 메모리 셀과,상기 메모리 셀과 동시에 형성된 상기 반도체 기판, 게이트 절연막, 하측 게이트, 게이트간 절연막 및 상측 게이트를 구비하고, 상기 게이트간 절연막에 상기 하측 게이트와 상기 상측 게이트를 접속하는 개구부를 갖고, 상기 상측 게이트 위에, 상기 개구부를 덮는, 상기 상측 게이트보다 작고 상기 개구부보다 큰 절연체로 이루어지는 블록막을 가짐과 함께, 상기 상측 게이트의 표면에 상기 블록막으로 차단되지 않은 영역을 갖는 트랜지스터를 포함한 것을 특징으로 하는 반도체 기억 장치.
- 제6항에 있어서,상기 선택 트랜지스터의 상기 상측 게이트는, 상기 블록막으로 차단되지 않은 영역에서 막 두께의 전부가 실리사이드화되어 있는 것을 특징으로 하는 반도체 기억 장치.
- 제6항에 있어서,상기 트랜지스터의 실리사이드화된 상측 게이트 중의 금속 원자가, 상기 개구부를 통하여 상기 게이트 절연막까지는 확산되어 있지 않은 것을 특징으로 하는 반도체 기억 장치.
- 제6항에 있어서,게이트 길이 방향으로 인접하는 복수의 상기 메모리 셀의 상기 상측 게이트 및 상기 하측 게이트를 서로 절연 분리하는 게이트 분리층을 더 구비하고,상기 게이트 길이 방향의 상기 상측 게이트 및 상기 하측 게이트의 치수와, 상기 게이트 분리층의 치수의 비율은 1:1로 되도록 형성된 것을 특징으로 하는 반도체 기억 장치.
- 제6항에 있어서,상기 메모리 셀의 상기 상측 게이트는, 게이트 폭 방향으로 연장 형성되어 상기 게이트 폭 방향으로 인접하는 복수의 상기 메모리 셀들간에 공유되는 것을 특징으로 하는 반도체 기억 장치.
- 제6항에 있어서,상기 트랜지스터의 상기 상측 게이트는, 게이트 폭 방향으로 연장 형성되어 상기 게이트 폭 방향으로 인접하는 상기 트랜지스터들간에 공유되는 것을 특징으로 하는 반도체 기억 장치.
- 제6항에 있어서,상기 개구부는, 상기 하측 게이트의 상면의 중앙부에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
- 제6항에 있어서,상기 상측 게이트는, 니켈 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드 또는 티탄 실리사이드로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
- 제6항에 있어서,복수의 상기 메모리 셀이 직렬로 접속되고, 그 양 단에 상기 트랜지스터가 접속됨으로써 NAND형 플래시 메모리로서 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기판 위에 게이트 절연막을 형성하는 공정과,상기 게이트 절연막 위에 제1 도전성막을 형성하는 공정과,상기 제1 도전성막 위에 게이트간 절연막을 형성하는 공정과,에칭에 의해, 상기 게이트간 절연막의 트랜지스터를 형성해야 할 영역의 일부에 선택적으로 개구부를 형성하는 공정과,상기 게이트간 절연막 위에 제2 도전성막을 형성하는 공정과,상기 제2 도전성막 위에 제1 절연막을 형성하는 공정과,상기 제1 절연막의 일부를 선택적으로 제거하여 상기 개구부를 덮는, 상기 개구부보다 큰 블록막을 형성하는 공정과,상기 블록막의 측면에 제2 절연막으로 이루어지는 사이드월을 형성함과 함께 메모리 셀의 제어 게이트를 형성해야 할 영역에 상기 제2 절연막으로 이루어지는 게이트 패턴을 형성하는 공정과,상기 블록막, 상기 사이드월 및 상기 게이트 패턴을 에칭 마스크로 하여 상기 제2 도전성막, 상기 게이트간 절연막 및 상기 제1 도전성막을 에칭에 의해 선택적으로 제거하여 상기 메모리 셀 및 트랜지스터의 게이트를 형성하는 공정과,상기 형성된 게이트의 주위에 제3 절연막을 매립하는 공정과,상기 제3 절연막을 매립한 후 상기 제2 절연막을 제거하는 공정과,상기 메모리 셀 및 트랜지스터의 게이트에서의 상기 제2 절연막을 제거한 부분의 상면에 실리사이드 금속을 퇴적시켜 상기 제2 도전성막을 실리사이드화하는 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제15항에 있어서,상기 블록막을 형성하는 공정과 동시에 상기 메모리 셀의 게이트간 위치에 상기 제1 절연막으로 이루어지는 라인 패턴을 형성하는 공정을 구비하고,상기 사이드월 및 상기 게이트 패턴을 형성하는 공정은, 상기 블록막 및 라인 패턴 위에 상기 제2 절연막을 퇴적한 후, 퇴적된 제2 절연막을 에치백하고, 또한 상기 메모리 셀을 형성해야 할 영역에서, 상기 제1 절연막을 선택적으로 제거함으로써, 상기 제1 절연막의 라인 패턴의 패턴 피치보다 작은 패턴 피치의 상기 게이트 패턴을 형성하는 공정인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제16항에 있어서,상기 라인 패턴을 형성하는 공정은, 상기 라인 패턴과 상기 라인 패턴들 사이의 스페이스 패턴의 비율을 1:3으로 하여 상기 라인 패턴을 형성하는 공정이며,상기 게이트 패턴을 형성하는 공정은, 상기 라인 패턴의 치수의 비율이 1:1로 되도록 상기 라인 패턴의 측면에 상기 게이트 패턴을 형성하는 공정인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제15항에 있어서,상기 실리사이드 금속은 니켈, 텅스텐, 코발트 또는 티탄인 것을 특징으로 하는 반도체 기억 장치.
- 제15항에 있어서,상기 실리사이드화하는 공정은, 상기 메모리 셀에서의 상기 제2 도전성막의 전체를 실리사이드화하는 공정인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제15항에 있어서,상기 제1 절연막은 실리콘 산화막이고, 상기 제2 절연막은 실리콘 질화막인, 반도체 기억 장치의 제조 방법.
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