TWI692078B - 記憶體結構及其製造方法 - Google Patents

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Abstract

本發明實施例提供一種記憶體結構，其包含：基底；設置於基底中的隔離結構；字元線溝槽設置於基底中且具有底面；以及字元線設置於字元線溝槽中且該字元線包含上閘極和下閘極，其中上閘極包含：上閘極介電層設置於字元線溝槽中；上閘極襯層設置於上閘極介電層上；以及上閘極電極設置於上閘極襯層上且具有一頂面，且下閘極包含：下閘極介電層設置於字元線溝槽中；下閘極襯層設置於下閘極介電層上；以及下閘極電極設置於下閘極襯層上。上閘極介電層的頂面與字元線溝槽的底面之間的垂直距離不大於上閘極電極的頂面與字元線溝槽的底面之間的垂直距離。

Description

記憶體結構及其製造方法
本發明實施例係有關於一種記憶體結構，且特別係有關於一種動態式隨機存取記憶體結構及其製造方法。
動態式隨機存取記憶體裝置廣泛地應用於消費性電子產品中，例如個人電腦、智慧型手機或平板電腦。隨著電子產品日漸小型化之趨勢，對於記憶體裝置亦有逐漸小型化的需求。
僅管目前已朝向小型化的記憶體裝置努力，但仍然有許多需求未被滿足，例如閘極引起之汲極漏電流(gate induced drain leakage，GIDL)和次臨界漏電流(sub-leakage)等等。因此，市場上極需一種新穎的記憶體裝置，來改善上述問題。
閘極引起之汲極漏電流發生在閘極與汲極重疊區域，在閘極外加大負偏壓時，使通道操作在關閉狀態或堆積狀態，而重疊區域的汲極受到空乏(depletion)，加上汲極又外加大正電壓，當閘極與汲極之間的電壓差越大，電場越高，兩邊能帶受到拉扯，將會在汲極區產生由價帶穿隧到導帶(Tunneling of Valence Band Electrons Into The Conduction Band)的電子電洞對(Electron-Hole Pairs)，產生的電子及電洞分別被汲極和基底所收集，造成漏電流。因此閘極電壓越負或汲極電壓增加，垂直電場越大，閘極引起之汲極漏電流就越高。
此外，次臨界漏電流是閘極電壓低於電晶體線性導通所需的閾值電壓，亦即處於關閉狀態(或稱次臨界狀態)時，源極和汲極之間的微量漏電流。因此，為了減少次臨界漏電流，需要施加閘極負偏壓。然而，此時因此閘極電壓越負，而垂直電場越大，閘極引起之汲極漏電流就隨之越高。
根據本發明的一些實施例，藉由在字元線中形成兩個閘極，可以分別獨立控制所施加的閘極電壓，進而同時減少次臨界漏電流及閘極引起之汲極漏電流。
本發明實施例提供一種記憶體結構及其製造方法，其包含：基底；隔離結構設置於基底中；字元線溝槽設置於基底中且具有底面；以及字元線設置於字元線溝槽中且字元線包含上閘極和下閘極，其中上閘極包含：上閘極介電層設置於字元線溝槽中；上閘極襯層設置於上閘極介電層上；以及上閘極電極設置於上閘極襯層上且具有頂面，且下閘極包含：下閘極介電層設置於字元線溝槽中；下閘極襯層設置於下閘極介電層上；以及下閘極電極設置於下閘極襯層上，其中上閘極介電層的頂面與字元線溝槽的底面之間的垂直距離不大於上閘極電極的頂面與字元線溝槽的底面之間的垂直距離。
100:記憶體結構
110:基底
115:字元線
115A:下閘極
115B:上閘極
120、120A、120B、120C:隔離結構
125:主動區
125A、125B:源極/汲極區
130:氧化物層
135:硬遮罩層
140:字元線溝槽
145:下閘極介電層
150:下閘極襯層
155:下閘極電極
165:上閘極介電層
170:上閘極襯層
175:上閘極電極
180:保護層
θ1:第一角度
θ2:第二角度
A-A’、B-B’:切線
D1、D2、D3、D4:方向
H1、H2:垂直距離
為了讓本發明實施例之特徵和優點能更明顯易懂、下文特舉出一些實施例，並配合所附圖式作詳細說明如下：第1圖是根據本發明的一些實施例繪示的記憶體裝置結構的上視示意圖。
第2A至9A圖繪示沿第1圖的A-A’切線之不同製程階段的剖面示意圖。
第2B至9B圖繪示沿第1圖的B-B’切線之不同製程階段的剖面示意圖。
第1圖是根據本發明的一些實施例所繪示的記憶體裝置100的上視示意圖。記憶體裝置100包含基底110、字元線115、隔離結構120以及主動區125。為使圖式簡潔明瞭，第1圖僅顯示以上部件，其餘部件可見於第9A或9B圖的剖面示意圖，其分別沿著第1圖的A-A’切線或B-B’切線截取。
請參考第1圖，隔離結構120形成於基底110中，且隔離結構120包含隔離結構120A、隔離結構120B和隔離結構120C。隔離結構120A沿著方向D1延伸且在方向D2上排列。隔離結構120B沿著方向D4延伸；而隔離結構120C沿著方向D3延伸。隔離結構120B和隔離結構120C各自在方向D1上排列，且隔離結構120B和隔離結構120C在方向D2上交替排列。在一些實施例中，隔離結構120可為淺溝槽隔離(shallow trench isolation)結構。
方向D1大致上垂直於方向D2，方向D1與方向D3相交於第一角度θ1，且方向D1與方向D4相交於第二角度θ2。在一些實施例中，第一角度θ1和第二角度θ2的角度相同。
隔離結構120界定出基底102中的主動區125。明確而言，兩個隔離結構120A與兩個隔離結構120B界定出一個主動區125，並且兩個隔離結構120A與兩個隔離結構120C界定出一個主動區125。
字元線115形成於基底110中且沿著D1方向延伸。字元線115在方向D2上以一對字元線115對應於主動區125的方式排列。請參考第9A圖，主動區125包含作為源極/汲極區125A和125B。源極/汲極區125A大致上位於一對字元線115的相對內側之間。源極/汲極區125B大致上位於一對字元線115的相對外側與隔離結構120A之間。
請繼續參考第9A圖，字元線115包含下閘極115A及上閘極115B，其中下閘極115A包含下閘極介電層145、下閘極襯層150和下閘極電極155，且上閘極115B包含上閘極介電層165、上閘極襯層170和上閘極電極175。由於本發明實施例的記憶體結構100的字元線115具有下閘極115A及上閘極115B，所以下閘極115A及上閘極115B可分別獨立控制所施加的閘極電壓，而同時減少次臨界漏電流及閘極引起之汲極漏電流的現象，進而改善記憶體的可靠度。
第2A至9A圖及第2B至9B圖是根據本發明的一些實施例所繪示之記憶體結構100在不同製造階段的剖面示意圖。第2A至9A圖繪示沿第1圖的A-A’切線之不同製造階段的剖面示意圖，且第2B至9B圖繪示沿第1圖的B-B’切線之不同製造階段的剖面示意圖。
請參閱第2A圖，提供基底110。在一些實施例中，基底110可以是元素半導體基底；絕緣體上的半導體(semiconductor-on-insulator，SOI)基底或類似半導體基底。一般而言，絕緣體上的半導體(SOI)基底包含一層半導體材料形成在絕緣層上。絕緣層例如可為埋藏氧化物(buried oxide，BOX)層、氧化矽層或類似絕緣層。接著，在基底110上形成氧化物層130。氧化物層130的材料可為氧化矽(SiO2)。
接著，執行圖案化製程，將光阻材料形成於氧化物層130的頂面上，接著執行光學曝光、曝光後烘烤和顯影，以移除部分的光阻材料，而形成圖案化的光阻層，圖案化的光阻層將作為用於蝕刻的蝕刻遮罩。可執行雙層或三層的光阻。然後，使用任何可接受的蝕刻製程，來蝕刻氧化物層130和部分基底110，以於基底110中形成溝槽。接著移除圖案化的光阻層。
接下來，藉由沉積製程，將絕緣材料填入溝槽中，以形成隔離結構120且定義出基底110的主動區125。
接著，在基底110上形成硬遮罩層135。詳細而言，在氧化物層130及隔離結構120上形成硬遮罩層135。硬遮罩層135的材料可為四乙氧基矽烷(tetraethoxysilane，TEOS)。
接著，藉由圖案化製程及蝕刻製程，來蝕刻硬遮罩層135和氧化物層130且在基底110中形成字元線溝槽140。詳細而言，字元線溝槽140以一對字元線溝槽140的方式形成於隔離結構120之間，並且沿方向D2排列(如第1圖所示)。請參閱第2B圖，由於基底110與隔離結構120對於蝕刻有不同的選擇性，所以隔離結構120會被蝕刻地較深，而基底110則會被蝕刻地較淺且呈現三角形的剖面輪廓。
接下來請參閱第3A圖及第3B圖，藉由合適的沉積製程，在基底110上及字元線溝槽140中形成下閘極介電層145。在硬遮罩層135上和字元線溝槽140的側壁及底面上形成下閘極介電層145。接著，依序在基底110上和字元線溝槽140中形成下閘極襯層150及下閘極電極155。詳細而言，藉由合適的沉積製程，依序在硬遮罩層135上及字元線溝槽140的側壁及底面上形成下閘極襯層150及下閘極電極155。換句話說，沿著第2A圖的表面輪廓順應性地沉積下閘極介電層145、下閘極襯層150及下閘極電極155。藉由在下閘極介電層145和下閘極電極155之間形成下閘極襯層150，以增加下閘極電極155的附著性。
下閘極介電層145的材料可包含氧化矽、氮化矽、氮氧化矽、高介電常數的介電材料或類似材料。下閘極襯層150的材 料可包含導電材料，例如是氮化鎢(WN)、氮化鈦(TiN)、氮化鉭(TaN)或類似材料或前述之組合。下閘極電極155的材料可包含導電材料，例如非晶矽、多晶矽、金屬、金屬氮化物、導電金屬氧化物或類似材料或前述之組合。
接下來請參閱第4A圖及第4B圖，藉由第一蝕刻製程，先移除在基底110的頂面上的下閘極襯層150及下閘極電極155與在溝槽140的側壁上的部分下閘極襯層150及下閘極電極155。接著，再藉由第二蝕刻製程，例如使用DHF的溼式蝕刻，以移除在基底110的頂面上的下閘極介電層145及在溝槽140的側壁上的部分下閘極介電層145，以形成字元線115的下閘極115A。
下閘極115A包含形成於字元線溝槽140中的下閘極介電層145、形成於下閘極介電層145上的下閘極襯層150、及形成於下閘極襯層150上的下閘極電極155。詳細而言，下閘極襯層150圍繞下閘極電極155；且下閘極介電層145圍繞下閘極襯層150和下閘極電極155。詳細而言，下閘極襯層150以「U」字形的方式包圍下閘極電極155的三個側壁；且下閘極介電層145同樣以「U」字形的方式包圍下閘極襯層150和下閘極電極155。下閘極介電層145圍繞下閘極襯層150和下閘極電極155，以將下閘極襯層150和下閘極電極155與基底110電性隔離。在一些實施例中，下閘極介電層145、下閘極襯層150和下閘極電極155的頂面為共平面。換句話說，下閘極115A的頂面是平坦的。
接下來請參閱第5A圖及第5B圖，在基底110上和字元線溝槽140中形成上閘極介電層165。精確地說，在硬遮罩層135的頂面上及字元線溝槽140的側壁及下閘極115A的頂面上形成上閘極介電層165。
接下來請參閱第6A圖及第6B圖，在基底110上和字元線溝槽140中依序形成上閘極襯層170及上閘極電極175，在上閘極介電層165上依序形成上閘極襯層170及上閘極電極175。
接下來請參閱第7A圖及第7B圖，藉由第一蝕刻製程，先移除在基底110的頂面上的上閘極襯層170及上閘極電極175與在字元線溝槽140的側壁上的部分上閘極襯層170及上閘極電極175。
接下來請參閱第8A圖及第8B圖，藉由第二蝕刻製程例如使用DHF的溼式蝕刻，來移除在基底110上的上閘極介電層165以及在字元線溝槽140的側壁上的上閘極介電層165，以形成字元線115的上閘極115B。上閘極115B包含上閘極電極175、圍繞上閘極電極175的上閘極襯層170及圍繞上閘極襯層170和上閘極電極175的上閘極介電層165。上閘極介電層165圍繞上閘極襯層170和上閘極電極175，以將上閘極襯層170和上閘極電極175與基底110電性隔離。詳細而言，上閘極襯層170以「U」字形的方式包圍上閘極電極175的三個側壁；且上閘極介電層165同樣以「U」字形的方式包圍上閘極襯層170和上閘極電極175。
上閘極介電層165、上閘極襯層170和上閘極電極175的材料與下閘極介電層145、下閘極襯層150和下閘極電極155的材料及形成方法類似，在此不再重複敘述。
在一些實施例中，上閘極介電層165的頂面與上閘極電極層175的頂面共平面。換句話說，上閘極介電層165的頂面與字元線溝槽140的底面之間有一垂直距離H1，且上閘極電極層175的頂面與字元線溝槽140的底面之間有一垂直距離H2，其中垂直距離H1等於垂直距離H2。
在一些實施例中，下閘極115A的厚度和下閘極115B的厚度相同。在另一些實施例中，下閘極115A和下閘極115B的厚度不同。舉例而言，下閘極115A的厚度大於下閘極115B的厚度；或者下閘極115A的厚度小於下閘極115B的厚度。
由於上閘極115B與下閘極115A之間被上閘極介電層165電性隔離，所以可確保上閘極115B和下閘極115A在分開獨立施加電壓時，上閘極115B和下閘極115A不會影響彼此。
接下來請參閱第9A圖及第9B圖，在基底110上形成保護層180。詳細而言，藉由合適的沉積製程，在硬遮罩層135的頂面上、在字元線溝層140的側壁上以及在上閘極115B的頂面上形成保護層180。保護層180的材料可包含氮化物，例如氮化鈦(titanium nitride)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、碳氮化矽(silicon carbonitride)、類似材料或前述之組合。
相較於習知技術，本發明實施例所提供之記憶體結構至少具有以下優點：
(1)由於在一條字元線中形成上閘極和下閘極，因此可以分開獨立施加閘極電壓，以減少閘極引起之漏電流及次臨界漏電流的現象，進而改善記憶體裝置的可靠度。
(2)由於上閘極的上閘極電極的高度與上閘極介電層的高度相同，因此源極至汲極的電流路徑較短，可以增加記憶體的運轉速度。
(3)由於上閘極與下閘極之間被上閘極介電層電性隔離，所以可確保上閘極和下閘極在分開獨立施加電壓時，上閘極和下閘極不會影響彼此。
110:基底
115A:下閘極
115B:上閘極
120:隔離結構
125:主動區
125A、125B:源極/汲極區
130:氧化物層
135:硬遮罩層
140:字元線溝槽
145:下閘極介電層
150:下閘極襯層
155:下閘極電極
165:上閘極介電層
170:上閘極襯層
175:上閘極電極
A-A’:切線
H1、H2:垂直距離

Claims (10)

  1. 一種記憶體結構，包括：一基底；一隔離結構，設置於該基底中；一字元線溝槽，設置於該基底中且具有一底面；以及一字元線，設置於該字元線溝槽中且該字元線包括一上閘極和一下閘極，其中該上閘極包括：一上閘極介電層，設置於該字元線溝槽中且具有一頂面；一上閘極襯層，設置於該上閘極介電層上；以及一上閘極電極，設置於該上閘極襯層上且具有一頂面，且該下閘極包括：一下閘極介電層，設置於該字元線溝槽中；一下閘極襯層，設置於該下閘極介電層上；以及一下閘極電極，設置於該下閘極襯層上；其中該上閘極介電層的該頂面與該字元線溝槽的該底面之間的一垂直距離不大於該上閘極電極的該頂面與該字元線溝槽的該底面之間的一垂直距離。
  2. 如申請專利範圍第1項所述之記憶體結構，其中該上閘極和該下閘極被該上閘極介電層電性隔離。
  3. 如申請專利範圍第1項所述之記憶體結構，更包括：一硬遮罩層及一保護層設置於該基底上。
  4. 如申請專利範圍第1項所述之記憶體結構，其中該些隔離結構為淺溝槽隔離結構。
  5. 如申請專利範圍第3項所述之記憶體結構，其中該保護層更設置於該字元線溝槽中。
  6. 一種記憶體結構的製造方法，包括：提供一基底；形成一隔離結構於該基底中；形成一字元線溝槽於該基底中且該字元線溝槽具有一底面；以及形成一字元線於該字元線溝槽中且該字元線包括一上閘極和一下閘極，其中該上閘極包括：形成一上閘極介電層於該字元線溝槽中，且該上閘極介電層具有一頂面；形成一上閘極襯層於該上閘極介電層上；以及形成一上閘極電極於該上閘極襯層上且具有一頂面，且該下閘極包括：形成一下閘極介電層於該字元線溝槽中；形成一下閘極襯層於該下閘極介電層上；以及形成一下閘極電極於該下閘極襯層上；其中該上閘極介電層的該頂面與該字元線溝槽的該底面之間的一垂直距離不大於該上閘極電極的該頂面與該字元線溝槽的該底面之間的一垂直距離。
  7. 如申請專利範圍第6項所述之記憶體結構的製造方法，其中該上閘極和該下閘極被該上閘極介電層電性隔離。
  8. 如申請專利範圍第6項所述之記憶體結構的製造方法，更包括：形成一硬遮罩及一保護層於該基底上。
  9. 如申請專利範圍第6項所述之記憶體結構的製造方法，其中該隔離結構為淺溝槽隔離結構。
  10. 如申請專利範圍第8項所述之記憶體結構的製造方法，更形成該保護層於該字元線溝槽中。
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