TW201725701A - 記憶體裝置及其製造方法 - Google Patents

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Abstract

本發明揭露一種記憶體裝置及其製造方法，此記憶體裝置具有介電層或氣隙於接點之間。此製造方法包含一系列步驟：形成複數個具有溝渠於其間的導電線；形成接點層於凹槽中；以及形成介電層插入接點層之中，此介電層係配置用以將接點層分成兩個接點。此方法還包含去除介電層以形成空間，和形成頂層於接點之上以形成氣隙於其中。此方法還包含形成第二氣隙於導電線與接點之間。

Description

記憶體裝置及其製造方法
本揭露內容係有關於一種記憶體裝置及其製造方法，且特別是指一種具有介電層於接點之間的記憶體裝置及其製造方法。
動態隨機存取記憶體(Dyanmic Random Access Memory，DRAM)是許多電子產品內的必要元件。為了增加組件密度以及提升動態隨機存取記憶體的整體性能，工業製造商不斷地努力以縮小用於動態隨機存取記憶體之電晶體的尺寸。
隨著電晶體的尺寸下降，元件之間的電容性耦合效應或單一接點中來自不同主動區域之訊號間的交互影響，將損壞儲存的資料。因此，有必要發展出新穎的結構及其製造方法，以解決上述之問題。
本發明提供一種記憶體裝置，其包含閘極結構於基板之上、兩接點於相鄰之閘極結構之間以及頂層於接點上方。此頂層係用以定義空間於兩接點之間。
根據本發明之一些實施例，空間係填入氣態材料，此氣態材料包含空氣、氧氣、氮氣、氬氣、氦氣或其任意之組合。
根據本發明之一些實施例，空間係真空。
根據本發明之一些實施例，空間係填入介電材料。
根據本發明之一些實施例，基板包含具有第一主動區域及第二主動區域於其中的儲存格單元。
根據本發明之一些實施例，閘極結構係電氣連結至第一主動區域。
根據本發明之一些實施例，每個接點係各自電氣連結至不同儲存格單元之不同的第二主動區域。
根據本發明之一些實施例，記憶體裝置更包含氣隙於接點與閘極結構之間。
根據本發明之一些實施例，記憶體裝置更包含介電層於接點之側壁上。
根據本發明之一些實施例，記憶體裝置更包含第二介電層於閘極結構之側壁上。
本發明提供一種製造記憶體裝置之方法，其包含：形成複數個具有溝渠於其間的導電線；形成接點層於溝 渠之中；以及形成垂直插入接點層的介電層。此介電層係配置用以將接點層分成兩個接點。
根據本發明之一些實施例，形成垂直插入於接點層之中的介電層，包含：形成具有開孔之硬遮罩層於接點層之上；透過開孔圖案化接點層，以形成通孔於接點層之中；以及填入介電材料於通孔之中。
根據本發明之一些實施例，製造記憶體裝置之方法更包含形成氣隙於接點之間。
根據本發明之一些實施例，形成氣隙於接點之間，包含：去除介電層；以及形成頂層於接點之上，以形成氣隙於接點之間。
根據本發明之一些實施例，去除介電層係藉由乾蝕刻、濕蝕刻、電漿蝕刻或其任意之組合的方式來進行。
根據本發明之一些實施例，製造記憶體裝置之方法更包含形成蝕刻停止層於介電層與接點之間。
根據本發明之一些實施例，製造記憶體裝置之方法更包含形成第二氣隙於導電線與接點之間。
根據本發明之一些實施例，形成第二氣隙於導電線與接點之間，包含：形成氧化層於導電線與接點之間；去除氧化層；以及形成第二頂層於導電線及接點之上，以形成第二氣隙於導電線與接點之間。
根據本發明之一些實施例，製造記憶體裝置之方法更包含形成第二蝕刻停止層於氧化層之側壁上。
110‧‧‧基板
112‧‧‧淺溝槽隔離
120‧‧‧第二閘極結構
122‧‧‧第一部分
124‧‧‧第二部分
126‧‧‧第二介電柱
128‧‧‧第二閘極介電層
130‧‧‧第一主動區域
140‧‧‧第二主動區域
170‧‧‧第一閘極結構
171‧‧‧多晶矽層
172‧‧‧金屬層
173‧‧‧金屬層
174‧‧‧金屬層
175‧‧‧介電帽蓋
178‧‧‧側壁間隔物
190‧‧‧第一介電柱
202‧‧‧溝渠
220‧‧‧氧化層
230‧‧‧間隔物層
240‧‧‧凹陷接點層
242‧‧‧接點
250‧‧‧硬罩幕
260‧‧‧蝕刻停止層
262‧‧‧頂層
280‧‧‧第二氧化層
302‧‧‧空間
304‧‧‧空間
402‧‧‧第二氣隙
404‧‧‧氣隙
1000‧‧‧方法
1002‧‧‧步驟
1004‧‧‧步驟
1006‧‧‧步驟
1008‧‧‧步驟
1010‧‧‧步驟
1012‧‧‧步驟
1014‧‧‧步驟
1016‧‧‧步驟
1018‧‧‧步驟
1020‧‧‧步驟
2000‧‧‧方法
2015‧‧‧步驟
2017‧‧‧步驟
2019‧‧‧步驟
W‧‧‧厚度
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本發明之態樣。應注意，根據工業中的標準實務，圖式中各特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小圖示特徵之尺寸。
第1圖係根據一些實施例，一種用於製造記憶體裝置之方法的示意流程圖。
第2圖至第11圖係根據一些實施例，於製造過程中不同階段之記憶體裝置的示意橫截面視圖。
以下揭示內容提供許多不同實施例或實例，以便實施本發明之不同特徵。下文描述組件及排列之特定實例以簡化本發明。當然，此等實例僅為示例且並不意欲為限制性。舉例而言，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外，本發明可在各實例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所論述之各實施例及/或配置之間的關係。
進一步地，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示一個元件或特徵與 另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且因此可同樣解讀本文所使用之空間相對性描述詞。
隨著記憶體裝置尺寸的縮小，各種與記憶體裝置相關之特徵也跟著縮小。其中一個特徵係位於兩個與主動區域(例如：源極或汲極)電器連接之接點間的接點間介電層。此接點間介電層為相鄰之接點提供電氣絕緣，且降低或阻止可能造成訊號品質下降或損壞儲存資料的電容耦合效應或寄生電容。然而，隨著接點間介電層尺寸的下降，需要更低介電常數之層間介電層以提供上述之功能。
為了解決由與具有高介電常數之接點間介電層相關之元件特性所造成的上述問題，一個預防上述寄生電容效應係降低接點間介電層之介電常數。空氣具有甚低於二氧化矽之介電常數。其中，二氧化矽的介電常數係3.9，而空氣之介電常數約為1。因此，由空氣所組成的接點間介電層可於兩個接點之間，提供更佳的電氣絕緣及更低的寄生電容效應。包含由空氣所組成之接點介電層的記憶體裝置及其製造方法將於後詳述之。
請參照第1圖，其係根據本揭露內容之實施例，一種製造記憶體裝置的示意流程圖。此流程圖僅繪示完整製造過程之某些相關部分。可於第1圖所示的步驟進行前、進行期間與進行後提供額外的步驟，且如下所述的一些步驟可 由本方法中額外的實施例所取代、刪除或變動。步驟的順序可自由交換。
如第1圖所示，提供一種製造具有接點間氣隙之記憶體裝置的方法1000。在步驟1002中，提供基板，其包含第一閘極結構於其上和第二閘極結構於其中。在步驟1004中，形成氧化層於第一閘極結構之側壁上。在步驟1006中，形成間隔層於氧化層之側壁上。在步驟1008中，形成凹陷接點層於間隔層之間。在步驟1010中，形成硬遮罩於凹陷接點層之上並沿著間隔層之上部的外邊緣。在步驟1012中，移除一部分無硬遮罩覆蓋之凹陷接點層。在步驟1014中，沉積蝕刻停止層。在步驟1016中，進行平坦化製程以暴露氧化層。在步驟1018中，移除氧化層以形成空間。在步驟1020中，沉積頂層以密封空間形成氣隙。在另一方法2000中，添加額外的步驟於方法1000之中，此額外步驟包含步驟2015、步驟2017及步驟2019。在步驟2015中，沉積第二氧化層。在步驟2017中，進行平坦化製程以暴露氧化層及第二氧化層。在步驟2019中，移除氧化層及第二氧化層以形成空間。現在，先討論方法1000如下。
請參照第1圖及第2圖，方法1000起始於步驟1002，其係提供基板110，其具有第一閘極結構170於其上和第二閘極結構120於其中。基板110可包含主體矽基板(bulk silicon substrate)。或者，基板110可能包含基本半導體(例如：晶體結構之矽或鍺)或化合物半導體，例如：鍺化矽、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦 和/或其任意之組合。基板110亦可包含絕緣層覆矽(silicon-on-insulator，SOI)基板。一般來說，SOI基板包含一層具有半導體材料(例如：矽、鍺、鍺化矽、絕緣層覆鍺化矽或其任意之組合)的層。可藉由氧離子植入矽晶隔離法(SIMOX)、晶圓貼合(bonding)和/或其他適合的方法來製造絕緣層覆矽(SOI)基板。
此外，基板110可能包含第一主動區域130、第二主動區域140及淺溝槽隔離112。第一主動區域130及第二主動區域140係交錯置於基板110中，且由淺溝槽隔離112及第二閘極結構120所隔離。第二閘極結構120將於後描述之。可藉由任何適合的製程，於第一主動區域130及第二主動區域140中摻雜一或多個雜質，以形成N型摻雜區域或P型摻雜區域，其種類依照設計需求而定。舉例來說，N型摻雜區域可能包含N型摻雜質，例如：磷(P)、砷(As)、銻(Sb)、鉍(Bi)、硒(Se)、碲(Te)及其任意之組合。而P型摻雜區域可能包含P型摻雜質，例如：硼(B)、二氟化硼(BF2)及其任意之組合。在一些實施例中，第一主動區域130及第二主動區域140可包含淡摻雜汲極(LDD)區域。
請再參照第二圖，第二閘極結構120係置於基板110中，且位於第一主動區域130及第二主動區域140之間。由於第二閘極結構120係置於基板110之中，以上描述之實施例中的記憶體裝置也可稱作凹槽存取元件(recess access device，RAD)。當一偏壓被施加於第二閘極結構120時，通道可形成於基板110內並且位於第二閘極結構 120的周圍。電流可以經由通道在第一主動區域130與第二主動區域140之間流動。第二閘極結構120可為單層或多層結構。在本實施例中，第二閘極結構120係多層結構，且包含第一部分122、第二部分124及選擇性的第二介電柱126。第一部分122及第二部分124可各自含有一材料選自一組合，其包含但不局限於：銀(Ag)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、鋁(Al)、鎳(Ni)、釕(Ru)、鈀(Pd)、鉑(Pt)、錳(Mn)、氮化鎢(WN)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鋁(AlN)、矽化鎢(WSi)、氮化鉬(MoN)、矽化鎳(Ni2Si)、矽化鈦(TiSi2)、鋁化鈦(TiAl)、砷(As)摻雜之多晶矽、氮化鋯(ZrN)、TaC、TaCN、TaSiN、TiAlN及其任意之組合。第二閘極結構120可藉由原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)或其他適合之製程來形成。在一些實施例中，記憶體裝置可能應用雙閘極系統。在一些實施例中，第二介電柱126可選擇性形成於第二閘極結構120之上部。第二介電柱126用作一絕緣層或一隔離層，以將第二閘極結構120的導電部分自第一閘極結構170隔離開來。第一閘極結構將於後敘述之。第二介電柱126可包含氧化物、氮化物、氮氧化物或其他適合的材料。在一些實施例中，第二介電柱126包含氣隙，以降低介電常數並提供更佳的電性絕緣效果。
第二閘極結構120可能更包含第二閘極介電層128，其置於第二閘極結構120的周圍且空間上將第二閘極結構120隔離自第一主動區域130及第二主動區域140。更 詳細地說，第二閘極介電層128係配置用以隔離第二閘極結構120，以避免漏電流自第二閘極結構120流入第一主動區域130、第二主動區域140及基板110。因此，第二閘極介電層128用作絕緣層或隔離層，且可包含任何適合的絕緣材料。舉例來說，但不局限於：氧化鑭(LaO)、一氧化鋁(AlO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3，STO)、鈦酸鋇(BaTiO3，BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、((Ba,Sr)TiO3，BST)、氧化鋁(Al2O3、氮化矽(Si3N4)、氮氧化矽(silicon oxynitrides，SiON)、二氧化矽(SiO2)、低介電常數材料及其任意之組合。此處所稱之低介電常數材料係指其介電常數(K)低於3.9(二氧化矽之K值)。在一些實施例中，第二閘極介電層128可藉由原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)或其他適合之製程來形成。
此外，淺溝槽隔離112可形成於基板110之中，且介於兩相鄰記憶單元(未圖示)之間。在一些實施例中，淺溝槽隔離112可能包含介電材料，例如：二氧化矽、氮化物、氮氧化物或類似於前述之第二閘極介電層128的材料。在一些實施例中，淺溝槽隔離112可能藉由任何氧化製程所形成，例如：在含有氧氣、水氣、一氧化氮或其組合之氣氛中進行濕氧化或乾氧化。或是藉由使用四乙氧基矽烷(TEOS)及氧作為作為反應源的化學氣相沉積(CVD)技術。
請再參照第2圖，第一閘極結構170係形成於基板110之上，且與第一主動區域130電氣相連。第一閘極結構170可能為導電線，例如：數位線(digital line)、字元線(word line)或位元線(bit line)。在一些實施例中，第一閘極結構170可為單層結構或由多晶矽、金屬和介電材料的堆疊所組成的多層結構。在本實施例中，第一閘極結構170包含多晶矽層171、複數個金屬層172、173、174及介電帽蓋175。介電帽蓋175係選擇性形成於金屬層174之頂表面上。在一些實施例中，第一閘極結構170僅簡單包含多晶矽層、金屬層及選擇性的介電帽蓋。金屬層172、173、174可能包含類似於前述之第一部分122的材料。介電帽蓋175可能包含類似於前述之第二閘極介電層128的材料，且用作絕緣層，以阻止漏電流自金屬層174流出。
此外，側壁間隔物178可能形成於第一閘極結構170之側壁上。在一些實施例中，側壁間隔物178可能覆蓋第一閘極結構170的頂表面，如第2圖所示。側壁間隔物178可能由氧化物、氮化物、氮氧化物或其他適合的材料所製成，且用作第一閘極結構170的絕緣層或蝕刻停止層。除此之外，選擇性形成由氧化物、氮化物、氮氧化物或其他適合的材料所組成的第一介電柱190於第一閘極結構170之上，以形成設計中的結構或應用於特殊之製程裡。
請參照第1圖及第3圖，方法1000進行至步驟1004，其係沿著側壁間隔物178之側壁，形成氧化層220。如第3圖所示，氧化層220可能藉由下述之一系列製程所形 成。首先，沉積氧化層(未標示)於基板110之上，此氧化層填滿位於兩側壁間隔物178間的溝渠202，並覆蓋第一介電柱190的頂表面。接著，進行光蝕刻微影技術。此光蝕刻微影技術包含沉積光阻層(未標示)於氧化層之上、圖案化此光阻層和去除部分的光阻層以形成開孔(未標示)。然後，藉由適合之製程(例如但不局限於：乾蝕刻、濕蝕刻或電漿蝕刻)，透過開孔以去除一部分未由圖案化之光阻層所覆蓋的氧化層。因而形成氧化層220於側壁間隔物178的側壁上。氧化層220可能包含二氧化矽或其他適合的材料。值得注意的是，將於後詳述之步驟中，去除氧化層220以形成空間。在其他實施例中，氧化層220可能於溝渠202的範圍內，形成於一部分的基板110之頂表面之上。在又另一實施力中，氧化層220可能形成於第一介電柱190之頂表面之上。在一些實施例中，於沉積氧化層220之前，藉由選擇性移除第二介電柱126，以形成氧化層220於第二介電柱126之中。換句話說，藉由調整氧化層220的位置及形狀，可調整後述步驟中將形成的空間(氣隙的前驅結構)的位置及形狀。
請參照第1圖及第4圖，方法1000進行至步驟1006，其係形成間隔物層230於氧化層220的側壁上。如第4圖所示，間隔物層230可能藉由下述之一系列製程所形成。首先，沉積間隔物層(未標示)於基板110之上，此間隔物層填滿位於兩氧化層220間的溝渠202，並覆蓋第一介電柱190的頂表面。接著，進行光蝕刻微影技術。此光蝕刻微影技術包含沉積光阻層(未標示)於間隔物層之上、圖案化此 光阻層和去除部分的光阻層以形成開孔(未標示)。然後，藉由適合之製程(例如但不局限於：乾蝕刻、濕蝕刻或電漿蝕刻)，透過開孔以去除一部分未由圖案化之光阻層所覆蓋的間隔物層。因而形成間隔物層230於氧化層220的側壁上。間隔物層230可能包含氮化物或類似於前述之側壁間隔物178的材料。值得注意的是，間隔物層230於後述之去除氧化層220的蝕刻製程中，用作保護層或蝕刻停止層。
請參照第1圖及第5圖，方法1000進行至步驟1008，其係形成凹陷接點層240於溝渠202之中。如第5圖所示，可藉由沉積接點層(未標示)於溝渠202之中並凹陷此接點層以形成凹陷接點層240。在本實施例中，過度填滿接點層於溝渠202之中，接著進行去除製程，例如但不局限於：化學機械研磨(CMP)、濕蝕刻、乾蝕刻、電漿蝕刻或其組合，以暴露第一介電柱190、氧化層220及間隔物層230。然後，沉積光阻層(未標示)並透過光蝕刻微影技術，圖案化此光阻層以形成開孔(未標示)。最後，藉由適合之製程(如：乾蝕刻、濕蝕刻或電漿蝕刻)，透過開孔，凹陷接點層以形成凹陷接點層240。凹陷接點層240可能包含多晶矽或其他適合的材料。在一些實施例中，具有多晶矽的凹陷接點層240可能摻雜N型摻雜質(如：P、As、Sb、Bi、Se或Te)或P型摻雜質(如：B或BF2)，以提升其電導度。
請參照第1圖及第6圖，方法1000進行至步驟1010，其係形成硬罩幕250於凹陷接點層240之上，且沿著間隔物層230之上部的外邊緣。如第6圖所示，硬罩幕250 可由下列方式形成。可於溝渠202範圍內，沉積硬罩幕層(未標示)於凹陷接點層240之上。接著，沉積光阻層(未標示)於硬罩幕層之上。透過光蝕刻微影技術，圖案化此光阻層，以形成開孔(未標示)。接著透過此開孔，去除部分的硬罩幕層以暴露凹陷接點層240。值得注意的是，硬罩幕250的厚度W定義將於後敘述之接點的厚度。而硬罩幕250間的距離則定義將於後敘述之第二氣隙的最大厚度。如在該領域具通常知識者所知，接點的厚度及接點間介電層的厚度(即第二氣隙的厚度)對於記憶體裝置的性能具有重大的影響。舉例來說，不足的接點間介電層的厚度(即第二氣隙的厚度)可能導致兩接點間產生寄生電容。而不足的接點厚度可能導致其電阻率上升。因此，藉由適當調整硬罩幕250的厚度W以得到理想的接點厚度及接點間介電層的厚度(即第二氣隙的厚度)，進而達到更佳的記憶體裝置性能。
請參照第1圖及第7圖，方法1000進行至步驟1012，其係移除部分的凹陷接點層240以暴露基板110，並形成接點242。如第7圖所示，於溝渠202內，藉由適合的製程(如：乾蝕刻、濕蝕刻或電漿蝕刻)，去除部分的凹陷接點層240，以暴露基板110。因而形成接點242於間隔物層230的側壁上，且位於硬罩幕250的正下方。換句話說，接點242與硬罩幕250成一直線，並具有相同的厚度W。在本實施例中，每個接點242各別與不同記憶單元之不同的第二主動區域140電氣相連。在其他實施例中，依照設計需求，接點242可能與不同類型的主動區域電氣相連。值得注意的是，每個 接點242係彼此分開，使得每個接點242能獨立運作，而不受與不同記憶單元之不同主動區域電氣相連的接點間之交互影響的干擾。因此，能改善不同記憶單元之訊號傳輸或資料儲存的狀況。
請參照第1圖及第8圖，方法1000進行至步驟1014，其係沉積蝕刻停止層260於基板110之上。如第8圖所示，蝕刻停止層260覆蓋著基板110、第一介電柱190、氧化層220、間隔物層230及硬罩幕250的頂表面，同時也覆蓋接點242及硬罩幕250的側壁。蝕刻停止層260於後述之蝕刻製程中，提供保護作用予基板110及接點242。此外，蝕刻停止層260也定義形成於溝渠202之接點間介電層(即第二氣隙)的厚度。在本實施例中，適當選擇蝕刻停止層260的厚度以於後述之蝕刻製程中，提供足夠的保護效果予基板110及接點242。在一些實施例中，於後述之蝕刻製程中，不移除蝕刻停止層260填滿溝渠202，而將其用作接點間介電層。蝕刻停止層260可由氧化物、氮化物、氮氧化物或其他適合的材料所組成。在一些實施例中，蝕刻停止層260可包含介電材料，且可視為介電層。
請參照第1圖及第9C圖，方法1000進行至步驟1016，其係將記憶體裝置的上部去除掉以暴露氧化層220。在本實施例中，可藉由進行適合的製程(如：化學機械研磨或蝕刻製程)，暴露氧化層220及介電帽蓋175。在一些實施例中，依照設計的需求，可能暴露一部分的金屬層172、 173、174或多晶矽層171。將於後述之製程中，移除氧化層220以形成氣隙。
請參照第1圖及第10圖，方法1000進行至步驟1018，其係移除氧化層220以形成空間304。如第10圖所示，可藉由選擇性蝕刻製程，直接移除氧化層220。其中，此選擇性蝕刻相對於其他元件(如介電帽蓋175)，對氧化層220具選擇性。去除氧化層220之後，便形成空間304。且前述之溝渠202稱作空間302。空間304及302將於後述之製程中，形成氣隙，其將於後詳述之。在本實施例中，於去除氧化層220之前，進行光蝕刻微影技術。此光蝕刻微影技術包含沉積光阻層(未標示)並圖案化此光阻層，以形成具有開孔(未標示)於氧化層之正上方的圖案化光阻層。接著進行選擇性乾蝕刻或選擇性濕蝕刻，以選擇性蝕刻氧化層220。值得注意的是，前述之蝕刻停止層260保護接點242免於蝕刻掉。值得注意的是，進行CMP製程以暴露氧化層220並隨後去除此氧化層220，提供一種簡單且易於控制的氣隙形成方法，而無須高複雜度的多步驟製程。此外，形成之氣隙具有預定的形狀(如：於剖面圖中呈長方形)，且可簡易且精準地控制此形狀。
請參照第1圖及第11圖，方法1000進行至步驟1020，其係沉積頂層262，以密封空間304及302而形成氣隙404及第二氣隙402。如第11圖所示，第二氣隙402隙形成於接點242之間，而氣隙404則形成於接點242及第一閘極結構170之間。在本實施例中，頂層262、間隔物層230 及側壁間隔物178係由相同的材料所組成，故無明顯的界線於頂層262、間隔物層230及側壁間隔物178之間。在其他實施例中，依照設計需求，頂層262、間隔物層230及側壁間隔物178可包含不同的材料。形成的氣隙404及第二氣隙402包含空氣於其中。具有氣態材料的氣隙404及第二氣隙402所提供的應力鬆弛功能，較填充固態材料之通常結構為佳。在一些實施例中，可於沉積頂層262前，填滿介電材料於空間302之中，以形成接點間介電層。在一些實施例中，可於沉積頂層262前，填入氮氣、氦氣、氬氣或其他適合的氣體於空間302和304之中，或將其抽為真空。此外，僅需頂層262而無須其他可能具有不規則形狀或突出角於其上部的密封層，便可密封且定義出氣隙。換句話說，形成的氣隙具有完整的形狀(如：於剖面圖上呈長方形)，而無任何的突出角或不規則的側壁，因而能增加記憶體裝置的穩定度並簡化製程步驟。
另一方面，另一方法2000新增有關額外氧化層的額外步驟於前述之方法1000中。方法2000起始於第8圖中的記憶體裝置，並接續於方法1000之步驟1014之後。
請參照第1圖及第9A圖，方法2000進行至步驟2015，其係於形成蝕刻停止層260後，沉積第二氧化層280於蝕刻停止層260之上，並填滿溝渠202。在本實施例中，第二氧化層280具有與氧化層220相同的材料。在其他實施例中，第二氧化層280可能包含與氧化層220不同的材料。在其他實施例中，第二氧化層280可包含其他介電材料。
請參照第1圖及第9B圖，方法2000進行至步驟2017，其係進行平坦化製程以暴露第二氧化層280及氧化層220。如前所述，平坦化製程可能包含化學機械研磨(CMP)、乾蝕刻、濕蝕刻、電漿蝕刻或其任意之組合。如前所述，本揭露內容之製造方法提供一種簡單且易於控制的方法，以形成氣隙於記憶體裝置中。在本揭露內容中，在形成所有的層和結構之後，藉由平坦化製程以暴露已計畫移除並形成氣隙的部分。因此，隨後的去除製程能簡單且直接地移除此暴露的部分以形成氣隙。藉由使用本揭露內容的方法，可提升記憶體裝置的穩定性，並擴大製程視窗。
請參照第1圖及第10圖，方法2000進行至步驟2019，其係去除第二氧化層280及氧化層220。如第10圖所示，可藉由前述步驟1018中的選擇性蝕刻製程，移除氧化層220及第二氧化層280，以形成空間302及304。如前所述，第二氧化層280形成第二氣隙402，而氧化層220則形成氣隙404。值得注意的是，在方法2000中，溝渠202內的第二氧化層280提供更佳的保護予溝渠202內的蝕刻停止層260。換句話說，於步驟1018之移除氧化層220的製程中，溝渠202範圍內的蝕刻停止層260可能會過度蝕刻而暴露基板110和/或淺溝槽隔離112，將對記憶體裝置造成損壞。因此，第二氧化層280提供更均勻的蝕刻速率並擴大製程視窗。在本實施例中，藉由方法2000所製造出的記憶體裝置，與方法1000所製造出的記憶體裝置具有相同的結構，如第11圖所示。值得注意的是，可藉由於沉積另一蝕刻停止層於 第二氧化層280之上，以保留而不去除第二氧化層280。藉由保留第二氧化層280而使其形成接點242間的介電層。
值得注意的是，在現實的應用中，第11圖的記憶體裝置可能包含各種其他的層、結構、特徵等。也就是說，第11圖的基本且示意性的記憶體裝置僅提供用於說明本發明。因此，不應從第11圖所架構及描述的記憶體裝置來限制本揭露內容之範圍。
以上所討論的本揭露內容之各實施例具有現有記憶體裝置與製程所沒有的優點，其優點總結如下。本揭露之記憶體裝置係一新穎的結構，其應用接點間介電層於相鄰的接點之間，以降低來自不同記憶單元之不同主動區域的訊號間的交互影響，進而避免儲存資料的損壞或運作效率的降低。此外，本揭露內容更將接點間介電層的固態介電材料取代為氣態材料的空隙或使其為真空狀態，以增加其電絕緣性質。因而能降低或消除兩接點間的電容耦合或寄生電容效應。此外，具有氣態材料的空隙所提供的應力鬆弛功能，較填充固態材料之通常結構為佳。因此，可以改進記憶體裝置的性能。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本發明之態樣。熟習此項技術者應瞭解，可輕易使用本發明作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫 離本發明之精神及範疇，且可在不脫離本發明之精神及範疇的情況下產生本文的各種變化、替代及更改。
110‧‧‧基板
112‧‧‧淺溝槽隔離
130‧‧‧第一主動區域
140‧‧‧第二主動區域
170‧‧‧第一閘極結構
171‧‧‧多晶矽層
172‧‧‧金屬層
173‧‧‧金屬層
174‧‧‧金屬層
175‧‧‧介電帽蓋
242‧‧‧接點
262‧‧‧頂層
402‧‧‧第二氣隙
404‧‧‧氣隙

Claims (20)

  1. 一種記憶體裝置，包含：一閘極結構置於一基板之上；兩接點置於相鄰之該閘極結構之間；以及一頂層於該些接點之上以定義一空間於該些接點之間。
  2. 如請求項1所述之記憶體裝置，其中該空間係填入一氣態材料。
  3. 如請求項2所述之記憶體裝置，其中該氣態材料包含空氣、氧氣、氮氣、氬氣、氦氣或其任意之組合。
  4. 如請求項1所述之記憶體裝置，其中該空間係真空。
  5. 如請求項1所述之記憶體裝置，其中該空間係填入一介電材料。
  6. 如請求項1所述之記憶體裝置，其中該基板包含一具有一第一主動區域及一第二主動區域於其中的儲存格單元。
  7. 如請求項6所述之記憶體裝置，其中該閘極結構係電氣連結至該第一主動區域。
  8. 如請求項6所述之記憶體裝置，其中每一個該些接點係各自電氣連結至不同儲存格單元之不同的第二主動區域。
  9. 如請求項1所述之記憶體裝置，更包含一氣隙於該接點與該閘極結構之間。
  10. 如請求項9所述之記憶體裝置，更包含一介電層於該接點之側壁上。
  11. 如請求項1所述之記憶體裝置，更包含一第二介電層於該閘極結構之側壁上。
  12. 一種製造記憶體裝置之方法，包含：形成複數個具有溝渠於其間的導電線；形成一接點層於該溝渠之中；以及形成一垂直插入於該接點層之中的介電層，該介電層係配置用以將該接點層分成兩個接點。
  13. 如請求項12所述之方法，其中形成該垂直插入於該接點層之中的介電層，包含：形成一具有一開孔之硬遮罩層於該接點層之上；透過該開孔圖案化該接點層，以形成通孔於該接點層之中；以及 填入一介電材料於該通孔之中。
  14. 如請求項12所述之方法，更包含形成一氣隙於該些接點之間。
  15. 如請求項14所述之方法，其中形成該氣隙於該些接點之間，包含：去除該介電層；以及形成一頂層於該些接點之上，以形成該氣隙於該些接點之間。
  16. 如請求項15所述之方法，其中去除該介電層係藉由乾蝕刻、濕蝕刻、電漿蝕刻或其任意之組合的方式來進行。
  17. 如請求項12所述之方法，更包含形成一蝕刻停止層於該介電層與該接點之間。
  18. 如請求項12所述之方法，更包含形成一第二氣隙於該導電線與該接點之間。
  19. 如請求項18所述之方法，其中形成該第二氣隙於該導電線與該接點之間，包含：形成一氧化層於該導電線與該接點之間； 去除該氧化層；以及形成一第二頂層於該導電線及該接點之上，以形成該第二氣隙於該導電線與該接點之間。
  20. 如請求項19所述之方法，更包含形成一第二蝕刻停止層於該氧化層之側壁上。
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