TWI721521B - 形成半導體裝置之方法及相關之半導體裝置、記憶體裝置及電子系統 - Google Patents

形成半導體裝置之方法及相關之半導體裝置、記憶體裝置及電子系統 Download PDF

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Abstract

一種半導體裝置包括：半導體柱；數位線，其等側向介於該等半導體柱之間；氮化物罩蓋，其等垂直地上覆於該等數位線；氮化物結構，其等上覆於該等氮化物罩蓋之表面；重佈材料結構，其等包括上覆於該等氮化物罩蓋及該等氮化物結構之上表面的上部部分、及上覆於該等半導體柱之上表面的下部部分；一低K介電材料，其側向介於該等數位線與該等半導體柱之間；氣隙，其等側向介於該低K介電材料與該等半導體柱之間，且具有該等氮化物罩蓋之該等上表面下方之上邊界；及氮化物介電材料，其側向介於該等氣隙與該等半導體柱之間。亦描述記憶體裝置、電子系統、及形成一半導體裝置之方法。

Description

形成半導體裝置之方法及相關之半導體裝置、記憶體裝置及電子系統
本發明之實施例係關於半導體裝置設計及製造之領域。更明確言之，本發明之實施例係關於形成包含氣隙之半導體裝置結構之方法，且係關於相關半導體裝置、記憶體裝置及電子系統。
半導體裝置設計者通常期望藉由減小個別特徵之尺寸且藉由減小鄰近特徵之間之分開距離而增大一半導體裝置內之特徵之整合位準或密度。另外，半導體裝置設計者通常期望設計不僅緊湊，而且提供效能優勢、以及簡化設計的架構。
一相對常見半導體裝置係一記憶體裝置。一記憶體裝置可包含具有配置成一網格圖案之若干記憶體胞的一記憶體陣列。一個類型之記憶體胞係一動態隨機存取記憶體(DRAM)。在最簡單設計組態中，一DRAM胞包含一個存取裝置(諸如一電晶體)及一個儲存裝置(諸如一電容器)。記憶體裝置之現代應用可利用配置成列及行之一陣列之大量DRAM單元胞。DRAM胞可透過沿陣列之列及行配置之數位線及字線電存取。
減小記憶體裝置特徵之尺寸及間隔對用於形成記憶體裝置特徵之方法提出愈來愈高的要求。舉例而言，DRAM裝置製造商在減小DRAM胞面積方面面臨一巨大挑戰，此係因為特徵間隔減小以適應增大特徵密度。減小緊密配置數位線之間之間隔可能導致非所要電耦合(例如，電容耦合)效應，此可能導致高速DRAM應用之顯著感測邊緣損失。減少此等非所要電耦合效應之一個方法係在陣列之數位線附近形成氣隙(例如，間隔之空隙)。然而，形成此等氣隙之習知程序可能非所要地侵蝕(例如，蝕刻)定位成緊鄰氣隙之陣列之其他特徵(例如，重佈層(RDL)結構)之導電材料(例如，金屬)。此侵蝕可實現減小特徵及裝置可靠性，通常導致將導電材料沈積於氣隙內，此可在DRAM裝置之使用及操作期間實現電短路。
因此，需要形成用於一半導體裝置(例如，一DRAM裝置)之半導體裝置結構(諸如(舉例而言)包含鄰近其數位線之氣隙之DRAM裝置結構)之新、簡單且具成本效率之方法。
100:半導體裝置結構
102:半導體柱
104:數位線
104A:主動數位線
104B:數位線/被動數位線
106:側向鄰近氮化物罩蓋/氮化物罩蓋
108:低K介電材料
110:氧化物介電材料
112:氮化物介電材料
114:上表面
116:上表面
117:凹入上表面
118:開口
120:隔離結構
122:半導體結構
124:導電互連結構
128:額外(第二)氮化物介電材料
130:氮化物介電結構/氮化物結構
132:凹入上表面
133:矽化物材料
134:重佈材料(RDM)/RDM結構
136:孔隙
142:底切區
144:另一(第三)氮化物介電材料
146:表面
148:氣隙
150:隔離材料
152:儲存節點結構
200:記憶體裝置
202:個別記憶體胞/記憶體胞
204:數位線
206:字線
208:列解碼器
210:行解碼器
212:記憶體控制器
214:感測裝置
216:輸入/輸出裝置
300:電子系統
302:記憶體裝置
304:電子信號處理器裝置
306:輸入裝置
308:輸出裝置
D1:第一垂直距離
D2:第二垂直距離
D3:第三垂直距離
H:高度
圖1至圖11係繪示根據本發明之實施例之形成一半導體裝置結構之一方法之簡化、部分橫截面視圖。
圖12係根據本發明之一實施例之一記憶體裝置之一功能方塊圖。
圖13係根據本發明之一實施例之一電子系統之一示意性方塊圖。
優先權主張
本申請案主張2018年8月22日申請之「Methods of Forming Semiconductor Devices,and Related Semiconductor Devices,Memory Devices,and Electronic Systems」之美國專利申請案序號16/109,215之申請日期之權利。
本文中描述形成半導體裝置之方法，以及相關半導體裝置、記憶體裝置及電子系統。在一些實施例中，一種形成一半導體裝置之方法包括形成一半導體裝置結構，其包括：側向交替的半導體柱及數位線；氮化物罩蓋，其等在該等數位線上或上方且具有偏離該等半導體柱之上表面(例如，相對於其等升高)的上表面；一低K介電材料，其側向鄰近該等數位線；氧化物介電材料，其側向鄰近該低K介電材料；及一第一氮化物介電材料，其側向鄰近該低K介電材料。可選擇性地移除氧化物介電材料之部分以使氧化物介電材料相對於半導體柱之上表面凹入。可在半導體柱、氮化物罩蓋、低K介電材料、氧化物材料、及第一氮化物材料之曝露表面上或上方形成(例如，保形地形成)一第二氮化物介電材料。可選擇性地移除(例如，非等向性地蝕刻)第二氮化物介電材料及半導體柱之部分以形成氮化物介電結構且進一步使半導體柱凹入。可在半導體柱、氮化物介電結構、及氮化物罩蓋之曝露表面上或上方形成重佈材料(RDM)結構(亦被稱為「重佈層(RDL)結構」)。可選擇性地移除未被RDM結構覆蓋之氮化物結構之部分以部分揭露(例如，曝露)氧化物介電材料。可在RDM結構、氮化物介電結構、及氧化物介電材料之曝露表面上或上方形成一第三氮化物介電材料。可選擇性地移除(例如，非等向性地蝕刻)上覆於氧化物介電材料之第三氮化物介電材料之部分以再次部分揭露(例如，曝露)氧化 物介電材料。接著，可選擇性地移除(例如，發掘)氧化物介電材料之部分以形成側向介於數位線與半導體柱之剩餘部分之間之氣隙。可在RDM結構及第三介電氮化物材料之曝露表面上或上方形成(例如，非保形地形成)一隔離材料同時實質上維持(例如，未填充)氣隙。本發明之方法可促成半導體裝置結構(例如，DRAM裝置結構，諸如DRAM胞)、半導體裝置(例如，記憶體裝置，諸如DRAM裝置)、及依靠高特徵密度之電子系統之提高的可靠性及效能。
以下描述提供諸如材料類型、材料厚度、及處理條件之特定細節以便提供本發明之實施例之一詳盡描述。然而，一般技術者將瞭解，可在未採用此等特定細節之情況下實踐本發明之實施例。實際上，可結合產業中採用之習知製造技術來實踐本發明之實施例。另外，下文提供之描述未形成用於製造一半導體裝置之一完整程序流程。下文描述之半導體裝置結構未形成一完整半導體裝置。下文僅詳細描述理解本發明之實施例所必需之該等程序行為及結構。由半導體裝置結構形成完整半導體裝置之額外行為可由習知製造技術執行。亦注意，本申請案附帶之任何圖式僅出於闡釋性目的，且因此未按比例繪製。此外，圖之間共同之元件可保留相同元件符號。
如本文中使用，術語「經組態」係指至少一個結構及至少一個設備之一或多者之以一預定方式促成該結構及該設備之一或多者之操作的一大小、形狀、材料組合物、材料分佈、定向、及配置。
如本文中使用，單數形式「一」、「一個」及「該」意欲同樣包含複數形式，除非上下文另外明確指示。
如本文中使用，「及/或」包含相關聯列出品項之一或多者 之任何及全部組合。
如本文中使用，術語「縱向」、「垂直」、「側向」及「水平」係指其中或其上形成一或多個結構及/或特徵之一基板(例如，基底材料、基底結構、基底構造等)之一主平面且不一定由地球之重力場界定。一「側向」或「水平」方向係實質上平行於基板之主平面的一方向，而一「縱向」或「垂直」方向係實質上垂直於基板之主平面的一方向。由與基板之其他表面相比具有一相對較大面積之基板之一表面界定基板之主平面。
如本文中使用，一特徵被引用為「在」一額外特徵「上方」意謂且包含特徵直接在額外特徵頂上、鄰近(例如，側向鄰近、垂直鄰近)額外特徵、在額外特徵下方、或與額外特徵直接接觸。其亦包含元件間接在額外特徵頂上、鄰近(例如，側向鄰近、垂直鄰近)額外特徵、在額外特徵下方、或在額外特徵附近，其中其他特徵定位於其間。相比之下，當一元件被稱為「在」另一元件「上」時，其間不存在中介特徵。
如本文中使用，為便於描述，諸如「在...下面」、「在...下方」、「下」、「底部」、「在...上方」、「上」、「頂部」、「前」、「後」、「左」、「右」及類似者之空間相對術語可用於描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中繪示。除非另外指定，除圖中描繪之定向以外，空間相對術語亦意欲涵蓋材料之不同定向。舉例而言，若圖中之材料倒轉，則被描述為「在」其他元件或特徵「下方」或「下面」或「下」或「底部上」之元件將接著定向成「在」其他元件或特徵「上方」或「頂上」。因此，術語「在...下方」可涵蓋上方及下方之一定向，此取決於使用術語之背景內容，其對於一般技術者而言將係顯而易見的。材料可以其 他方式經定向(例如，旋轉90度、倒轉、翻轉等)且本文中使用之空間相對描述符相應地解釋。
如本文中使用，關於一給定參數、性質或條件之術語「實質上」意謂且包含在一定程度上一般技術者將瞭解，給定參數、性質或條件依一定程度之變動被滿足，諸如在可接受容限內。舉實例，取決於實質上被滿足之特定參數、性質或條件，參數、性質或條件可能至少滿足90.0%、至少滿足95.0%、至少滿足99.0%、至少滿足99.9%、或甚至滿足100.0%。
如本文中使用，關於一特定參數之一數值之「約」或「近似」包含數值及一般技術者將瞭解在特定參數之可接受容限內之數值之一定程度之變動。舉例而言，關於一數值之「約」或「近似」可包含從數值之90.0%至110.0%之一範圍內，諸如從數值之95.0%至105.0%之一範圍內、從數值之97.5%至102.5%之一範圍內、從數值之99.0%至101.0%之一範圍內、從數值之99.5%至100.5%之一範圍內、或從數值之99.9%至100.1%之一範圍內的額外數值。
除非上下文另外指示，否則可藉由包含(但不限於)旋塗、毯覆式遮罩塗層(blanket coating)、化學氣相沈積(「CVD」)、原子層沈積(「ALD」)、電漿增強ALD、物理氣相沈積(「PVD」)(包含濺鍍、蒸鍍、離子化PVD、及/或電漿增強CVD)、或磊晶生長之任何適合程序形成本文中描述之材料。取決於待形成之特定材料，可由一般技術者選擇用於沈積或生長該材料之技術。另外，除非上下文另外指示，否則可藉由包含(但不限於)蝕刻(例如，乾式蝕刻、濕式蝕刻、蒸氣蝕刻)、離子銑削、研磨平坦化、或其他已知方法的任何適合程序完成本文中描述之材料之移 除。
圖1至圖11係繪示形成用於一半導體裝置(例如，一記憶體裝置，諸如一DRAM裝置)之一半導體裝置結構(例如，一記憶體裝置結構，諸如一DRAM結構)之一方法之實施例的簡化部分橫截面視圖。運用下文提供之描述，一般技術者將容易明白，本文中描述之方法可用於各種裝置中。換言之，每當期望形成一半導體裝置時可使用本發明之方法。
參考圖1，一半導體裝置結構100可形成為包含：半導體柱102；數位線104(例如，資料線、位元線)，其等側向中介於半導體柱102之間且分離半導體柱102；氮化物罩蓋106，其等垂直地上覆於數位線104；半導體結構122，其等垂直地下伏於數位線104；導電互連結構124，其等垂直地下伏於半導體結構122；及一低K介電材料108、氧化物介電材料110、及氮化物介電材料112之側向延伸堆疊，其等側向中介於半導體柱102與數位線104、氮化物罩蓋106、及半導體結構122之間且分離其等。另外，如圖1中展示，數位線104可形成為包含主動數位線104A及被動數位線104B。主動數位線104A經形成為藉由其等下方之半導體結構122與其等下方之導電互連結構124電連通。被動數位線104B經形成為藉由隔離結構120與其等下方之導電互連結構124電隔離，該等隔離結構120經形成為垂直地中介於垂直地下伏於被動數位線104B之半導體結構122與其等下方之導電互連結構124之間。
半導體柱102可各個別地由一半導體材料形成且包含該半導體材料，包含(但不限於)矽材料、矽鍺材料、鍺材料、砷化鎵材料、氮化鎵材料、及磷化銦材料之一或多者。在一些實施例中，半導體柱102由至少一個矽材料形成且包含至少一個矽材料。如本文中使用，術語「矽材 料」意謂且包含一材料，該材料包含元素矽或矽之一化合物。半導體柱102可(舉例而言)各個別地由單晶矽、多晶矽、或其等之組合形成且包含其等。在一些實施例中，半導體柱102各包括多晶矽。在隨後處理之後，半導體柱102可充當記憶體胞(例如，DRAM胞)接觸(例如，此項技術中常被稱為「胞接觸」)結構，如下文進一步詳細描述。
包含主動數位線104A及被動數位線104B之數位線104可各個別地由一導電材料形成且包含該導電材料，包含(但不限於)一金屬(例如，鎢、鈦、鎳、鉑、金)、一金屬合金、一含金屬材料(例如，金屬氮化物、金屬矽化物、金屬碳化物、金屬氧化物)、及一導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺、導電摻雜矽鍺)之一或多者。舉非限制實例，數位線104可個別地包括氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鈦鋁(TiAlN)、元素鈦(Ti)、元素鉑(Pt)、元素銠(Rh)、元素銥(Ir)、氧化銥(IrOx)、元素釕(Ru)、氧化釕(RuOx)、及其等之合金之一或多者。如圖1中展示，半導體柱102之各者可包含位於其相對側之側翼之兩(2)條數位線104。舉例而言，各半導體柱102可包含側向鄰近其之一第一側之主動數位線104A之一者、及側向鄰近其之與第一側相對之一第二側之被動數位線104B之一者。
氮化物罩蓋106可各個別地由一介電氮化物材料(諸如氮化矽(Si3N4))形成且包含該介電氮化物材料。在額外實施例中，可代替或結合介電氮化物材料採用一不同介電材料(例如，氧化物介電材料、氮氧化物介電材料、碳氮化物介電材料、碳氧氮化物介電材料)。氮化物罩蓋106可各形成為具有一所要高度H(例如，Z方向上之垂直尺寸)。氮化物罩蓋106之高度H可(舉例而言)在從約50奈米(nm)至約100nm(諸如從約60nm 至約100nm)之一範圍內。在一些實施例中，氮化物罩蓋106之各者之高度H係約60nm。氮化物罩蓋106垂直地延伸超過半導體柱102之最上邊界，使得氮化物罩蓋106之上表面116實質上與半導體柱102之上表面114非共面(例如，不均勻)。
繼續參考圖1，可在數位線104、氮化物罩蓋106、及半導體結構122之側表面(例如，側壁)上或上方形成低K介電材料108。低K介電材料108可由具有比Si3N4更低之一介電常數(K)且具有至少相對於氧化物介電材料110之蝕刻選擇性的至少一個介電材料形成且包含該至少一個介電材料。如下文進一步詳細描述，可相對於低K介電材料108選擇性地移除氧化物介電材料110之部分。舉非限制實例，低K介電材料108可包括碳氧化矽(SiOxCy)、氮氧化矽(SiOxNy)、氫化碳氧化矽(SiCxOyHz)、及氧碳氮化矽(SiOxCyNz)之一或多者。上文包含「x」、「y」及「z」之一或多者之配方(例如，SiOxCy、SiOxNy、SiCxOyHz、SiOxCyNz)表示一材料，其含有針對矽(Si)之每一個原子之一個元素之「x」個原子、另一元素之「y」個原子、及一額外元素(若有)之「z」個原子之一平均比率。由於配方表示相對原子比率且非嚴格化學結構，因此低K介電材料108可包括一或多個化學計量化合物及/或一或多個非化學計量化合物，且「x」、「y」及「z」(若有)之值可為整數或可為非整數。如本文中使用，術語「非化學計量化合物」意謂且包含具有無法由明確定義自然數之一比率表示且違反定比定律之一元素組合物之一化學化合物。在一些實施例中，低K介電材料108包括SiOxCyNz。另外，低K介電材料108可形成為任何所要厚度(例如，X方向上之側向尺寸)，諸如小於或等於約5nm之一厚度，諸如在從約1nm至約3nm或約2nm之一範圍內。低K介電材料108可促成相對於 Si3N4之經改良電氣性質(例如，較小電流電阻)，且亦可在較小厚度(例如，小於約4nm之厚度，諸如在從約1nm至約3nm、或約2nm之一範圍內)下展示相對於Si3N4之經改良連續性以在隨後材料移除(例如，蝕刻)程序期間較佳地保護至少數位線104之導電材料(例如，金屬)。在額外實施例中，可代替低K介電材料108採用一不同介電材料(例如，氮化物介電材料，諸如Si3N4)，只要可相對於不同介電材料選擇性地移除氧化物介電材料110之部分。
可在低K介電材料108之表面上或上方形成氧化物介電材料110。氧化物介電材料110可由具有相對於低K介電材料108及氮化物介電材料112之蝕刻選擇性之一或多個氧化物介電材料形成且包含該一或多個氧化物介電材料。如下文進一步詳細描述，可相對於低K介電材料108及氮化物介電材料112選擇性地移除氧化物介電材料110之部分。舉非限制實例，氧化物介電材料110可包括二氧化矽(SiO2)、氧化鋁(Al2O3)、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、及氟矽酸鹽玻璃之一或多者。在一些實施例中，氧化物介電材料110包括SiO2。在額外實施例中，可代替氧化物介電材料110採用一不同介電材料(例如，氮化物介電材料、氮氧化物介電材料、碳氮化物介電材料、碳氧氮化物介電材料)，只要不同介電材料具有相對於低K介電材料108及氮化物介電材料112之蝕刻選擇性。另外，氧化物介電材料110可形成為任何所要厚度(例如，X方向上之側向尺寸)，諸如小於或等於約10nm、小於或等於約6nm、或小於或等於約4nm之一厚度。
可在氧化物介電材料110之表面上或上方形成氮化物介電材料112。氮化物介電材料112可側向中介於氧化物介電材料110與半導體 柱102之間。氮化物介電材料112可由具有相對於氧化物介電材料110之蝕刻選擇性之一或多個氮化物介電材料形成且包含該一或多個氮化物介電材料。如下文進一步詳細描述，可相對於氮化物介電材料112選擇性地移除氧化物介電材料110之部分。氮化物介電材料112之一材料組合物可能實質上與氮化物罩蓋106之材料組合物相同或可能不同於氮化物罩蓋106之材料組合物。舉非限制實例，氮化物介電材料112可包括Si3N4。在額外實施例中，可代替氮化物介電材料112採用一不同介電材料(例如，氧化物介電材料、氮氧化物介電材料、碳氮化物介電材料、碳氧氮化物介電材料)，只要可相對於不同介電材料選擇性地移除氧化物介電材料110之部分。另外，氮化物介電材料112可形成為任何所要厚度(例如，X方向上之側向尺寸)，諸如小於或等於約10nm、小於或等於約6nm、或小於或等於約4nm之一厚度。
如先前提及，半導體柱102之上表面114相對於氮化物罩蓋106之上表面凹入。半導體柱102之上表面114可垂直地偏離氮化物罩蓋106之上表面達具有從氮化物罩蓋106之高度H之約四分之一(1/4)至約三分之一(1/3)之一範圍內之一量值的一第一垂直距離D1(例如，深度)。舉非限制實例，若氮化物罩蓋106展現約60nm之一高度，則半導體柱102之上表面114與氮化物罩蓋106之上表面之間之第一垂直距離D1可在從約15nm至約20nm之一範圍內。繼而，半導體柱102之上表面114與數位線104之上表面之間之一垂直距離可佔氮化物罩蓋106之高度H之一剩餘部分。舉非限制實例，若氮化物罩蓋106展現約60nm之一高度，則半導體柱102之上表面114與數位線104之上表面之間之垂直距離可在從約45nm(例如，若垂直距離D1係約15nm)至約40nm(例如，若垂直距離D1係約20nm)之 一範圍內。半導體柱102之上表面114可(舉例而言)藉由選擇性地回蝕具有更加垂直緊鄰氮化物罩蓋106之上表面116之一或多個上表面之一初始半導體材料而形成為垂直地偏離氮化物罩蓋106之上表面116。如圖1中展示，半導體柱102之上表面114可形成側向中介(例如，沿X方向)於側向鄰近氮化物罩蓋106之間之開口118(例如，溝槽、盲孔)之底板。可(舉例而言)至少由半導體柱102之上表面114及氮化物介電材料112及氧化物介電材料110之曝露側表面(例如，側壁)界定開口118。
接著參考圖2，可選擇性地移除氧化物介電材料110之上部部分以為氧化物介電材料110賦予相對於半導體柱102之上表面114及氮化物介電材料112之上表面凹入之上表面117。氧化物介電材料110之凹入上表面117可垂直地偏離氮化物罩蓋106之上表面達具有等於第一垂直距離D1加上從氮化物罩蓋106之高度H之約四分之一(1/4)至約三分之一(1/3)之一量值之一第二垂直距離D2(例如，深度)。舉非限制實例，若氮化物罩蓋106之高度H係約60nm且半導體柱102之上表面114與氮化物罩蓋106之上表面116之間之第一垂直距離D1係約20nm，則氧化物介電材料110之凹入上表面117與氮化物罩蓋106之上表面116之間之第二垂直距離D2可在從約20nm至約40nm之一範圍內。繼而，氧化物介電材料110之凹入上表面117與數位線104之上表面之間之一垂直距離可佔氮化物罩蓋106之高度H之一剩餘部分。舉非限制實例，若氮化物罩蓋106之高度H係約60nm且第一垂直距離D1係約20nm，則氧化物介電材料110之凹入上表面117與數位線104之上表面之間之垂直距離可在從約15nm(例如，若第二垂直距離D2係約35nm)至約20nm(例如，若第二垂直距離D2係約40nm)之一範圍內。
可藉由用經配製以在實質上未移除半導體柱102、氮化物罩蓋106、低K介電材料108、及氮化物介電材料112之曝露部分之情況下選擇性地移除氧化物介電材料110之曝露部分的至少一個蝕刻劑(例如，濕式蝕刻劑)處理半導體裝置結構100而選擇性地移除氧化物介電材料110之上部部分。舉非限制實例，蝕刻劑可包括氫氟酸(HF)、一緩衝氧化物蝕刻劑(BOE)、及硝酸(HNO3)之一或多者。在一些實施例中，蝕刻劑包括依從約500：1至約100：1之一範圍內之一比率之水及HF之一溶液。半導體裝置結構100可使用本文中未詳細描述之習知程序(例如，一旋塗程序、一噴塗程序、一浸塗程序、一蒸塗程序、一浸泡程序、其等之組合)及習知處理設備曝露於蝕刻劑。
接著，參考圖3，可在半導體裝置結構100之曝露(例如，未覆蓋、裸露)表面(例如，半導體柱102、氮化物罩蓋106、低K介電材料108、氧化物介電材料110、及氮化物介電材料112之曝露表面)上或上方形成一額外(例如，第二)氮化物介電材料128。如圖3中展示，額外氮化物介電材料128可至少部分(例如，實質上)符合由在其上形成額外氮化物介電材料128之表面(例如，上表面、側表面)界定之一形貌。額外氮化物介電材料128可由具有相對於氧化物介電材料110之蝕刻選擇性之一或多個氮化物介電材料形成且包含該一或多個氮化物介電材料。額外氮化物介電材料128之一材料組合物可能實質上與氮化物罩蓋106及/或氮化物介電材料112之材料組合物相同或可能與其不同。舉非限制實例，額外氮化物介電材料128可包括Si3N4。在額外實施例中，可代替額外氮化物介電材料128採用一不同介電材料(例如，氧化物介電材料、氮氧化物介電材料、碳氮化物介電材料、碳氧氮化物介電材料)，只要不同介電材料具有相對於氧 化物介電材料110之蝕刻選擇性。另外，額外氮化物介電材料128可經形成為任何所要厚度，諸如從半導體柱102之各者之一直徑(例如，寬度)之約25%至約40%之一範圍內之一厚度。舉例而言，若半導體柱102各具有約10nm之一寬度，則額外氮化物介電材料128可具有從約2.5nm至約4nm之一範圍內之一厚度。
可使用本文中未詳細描述之習知程序(例如，習知保形沈積程序)來形成(例如，保形地形成)額外氮化物介電材料128。舉非限制實例，可藉由一習知ALD程序形成額外氮化物介電材料128。
接著，參考圖4，可移除(此項技術中常被稱為「穿通」)上覆於半導體柱102之額外氮化物介電材料128(圖3)之部分，連同半導體柱102之上部部分，以形成氮化物介電結構130且修改半導體柱102(例如，減小其之一高度)以展現凹入上表面132。半導體柱102之凹入上表面132可垂直地偏離氮化物罩蓋106之上表面達大於第二垂直距離D2(圖3)之一第三垂直距離D3(例如，深度)。相應地，移除程序可增大開口118之深度。半導體柱102之凹入上表面132可垂直地定位於數位線104之垂直邊界(例如，上表面、下表面)處或其等之間。如圖4中展示，在一些實施例中，半導體柱102之凹入上表面132定位成垂直緊鄰數位線104之上表面(例如，實質上與其等共面)。在額外實施例中，半導體柱102之凹入上表面132相對於數位線104之上表面垂直地凹入且相對於數位線104之下表面垂直地升高。
可使用本文中未詳細描述之習知程序(例如，習知材料移除程序)選擇性地移除額外氮化物介電材料128(圖3)及半導體柱102之部分。舉非限制實例，額外氮化物介電材料128(圖3)及半導體柱102可能經 受非等向性蝕刻(例如，非等向性乾式蝕刻，諸如反應性離子蝕刻(RIE)、深RIE、電漿蝕刻、反應性離子束蝕刻、及化學輔助離子束蝕刻之一或多者)以選擇性地移除其等之部分且形成氮化物介電結構130及半導體柱102之凹入上表面132。
接著，參考圖5，可在半導體柱102上或上方形成矽化物材料133，且可在矽化物材料133上或上方形成重佈材料(RDM)結構134(亦被稱為「重佈層(RDL)結構」)。矽化物材料133可經組態且經配製以將半導體柱102之半導體材料耦合(例如，物理耦合、電耦合)至RDM結構134。舉非限制實例，矽化物材料133可包括矽化鈷(CoSi)、矽化鎢(WSi)、矽化鉭(TaSi)、矽化鉬(MoSi)、矽化鎳(NiSi)及矽化鈦(TiSi)之一或多者。
RDM結構134可經組態以有效地移位(例如，交錯、調整、修改)半導體柱102之側向位置(例如，沿X方向)以適應在半導體柱102垂直上方且與半導體柱102電連通之儲存節點(例如，電容器)結構之一所要配置(例如，一六邊形緊密堆積配置)。RDM結構134可各個別地由一導電材料形成且包含該導電材料，包含(但不限於)一金屬(例如，鎢、鈦、鎳、鉑、金)、一金屬合金、一含金屬材料(例如，金屬氮化物、金屬矽化物、金屬碳化物、金屬氧化物)、及一導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺、導電摻雜矽鍺)之一或多者。舉非限制實例，RDM結構134可個別地包括TiN、TaN、WN、TiAlN、Ti、Pt、Rh、Ir、IrOx、Ru、RuOx、及其等之合金之一或多者。
如圖5中展示，RDM結構134可部分填充垂直地上覆於半導體柱102之開口118(圖4)。RDM結構134之下部部分可定位在開口118 (圖4)內，且定位在上覆於半導體柱102之上表面之矽化物材料133上或上方。RDM結構134之上部部分可定位在開口118(圖4)外部，且定位在至少氮化物罩蓋106、低K介電材料108、及氮化物介電結構130之上表面上或上方。另外，對於各開口118(圖4)，與其相關聯之RDM結構134可實質上覆蓋與開口118(圖4)一起安置之側向鄰近氮化物介電結構130之一者之側表面(例如，側壁)而實質上未覆蓋與開口118(圖4)一起安置之側向鄰近氮化物介電結構130之另一者之側表面(例如，側壁)。相應地，RDM結構134可部分界定孔隙136且藉由孔隙136側向分離，該等孔隙136具有側向偏離(例如，沿X方向)RDM結構134部分定位於其內之開口118(圖4)之中心線的中心線。各孔隙136可(舉例而言)個別地展現一下部部分垂直邊界(例如，底板)及由RDM結構134之一者(例如，一第一者)界定之一第一側向邊界、及由氮化物介電結構130之一者及垂直地上覆於氮化物介電結構130之一者之RDM結構134之另一者(例如，一第二者)界定之一第二側向邊界。
可使用本文中未詳細描述之習知程序(例如，習知材料沈積程序、習知光微影圖案化程序、習知材料移除程序)及習知處理設備來形成矽化物材料133及RDM結構134。
接著，參考圖6，半導體裝置結構100可能經受至少一個材料移除程序以選擇性地移除可透過孔隙136接達之至少氮化物介電結構130、氧化物介電材料110、及氮化物介電材料112之部分。如圖6中展示，材料移除程序可移除未由RDM結構134保護(例如，未由其等覆蓋)之氮化物介電結構130、氧化物介電材料110、及氮化物介電材料112之部分。材料移除程序可(舉例而言)回蝕經曝露或變得曝露在孔隙136內之氮 化物介電結構130、氧化物介電材料110、及氮化物介電材料112之側表面。相應地，對於各孔隙136，材料移除程序可側向擴展孔隙136之一側(例如，由氮化物介電結構130之一者界定之一側)以形成側向延伸於RDM結構134之一者之一上部部分下方的一底切區142，而未實質上側向擴展孔隙136之另一側(例如，由RDM結構134之另一者界定之一側)。材料移除程序可使氧化物介電材料110之表面146曝露在孔隙136內。
可藉由用對RDM結構134上方之氮化物介電結構130、氧化物介電材料110、及氮化物介電材料112具選擇性之至少一個蝕刻劑(例如，濕式蝕刻劑)處理半導體裝置結構100而選擇性地移除可透過孔隙136接達之氮化物介電結構130、氧化物介電材料110、及氮化物介電材料112之部分。舉非限制實例，蝕刻劑可包括一或多個基於HF之蝕刻劑。在一些實施例中，蝕刻劑包括包含依從約500：1至約100：1之一範圍內之一比率之水及HF的一溶液。半導體裝置結構100可使用本文中未詳細描述之習知程序(例如，一旋塗程序、一噴塗程序、一浸塗程序、一蒸塗程序、一浸泡程序、其等之組合)及習知處理設備曝露於蝕刻劑。
接著，參考圖7，可在半導體裝置結構100之曝露(例如，未覆蓋、裸露)表面(例如，RDM結構134、氮化物介電結構130、低K介電材料108、氧化物介電材料110、及氮化物介電材料112之曝露表面)上或上方形成另一(例如，第三)氮化物介電材料144。如圖7中展示，另一氮化物介電材料144可至少部分(例如，實質上)符合由在其上形成另一氮化物介電材料144之表面(例如，上表面、側表面)界定之一形貌。另一氮化物介電材料144可由具有相對於氧化物介電材料110之蝕刻選擇性之一或多個氮化物介電材料形成且包含該一或多個氮化物介電材料。另一氮化物介電 材料144之一材料組合物可能實質上與氮化物罩蓋106、氮化物介電材料112、及/或氮化物介電結構130之材料組合物相同或可能與其不同。舉非限制實例，另一氮化物介電材料144可包括Si3N4。在額外實施例中，可代替另一氮化物介電材料144採用一不同介電材料(例如，氧化物介電材料、氮氧化物介電材料、碳氮化物介電材料、碳氧氮化物介電材料)，只要不同介電材料具有相對於氧化物介電材料110之蝕刻選擇性。另外，另一氮化物介電材料144可形成為任何所要厚度，諸如小於或等於約10nm、小於或等於約8nm、或從約4nm至約8nm之一範圍內之一厚度。在一些實施例中，另一氮化物介電材料144經形成為約8nm之一厚度。
可使用本文中未詳細描述之習知程序(例如，習知保形沈積程序)來形成(例如，保形地形成)另一氮化物介電材料144。舉非限制實例，可藉由一習知ALD程序形成另一氮化物介電材料144。
接著，參考圖8，可移除(例如，「穿通」)上覆於孔隙136內之氧化物介電材料110之另一氮化物介電材料144之部分以再次曝露(例如，揭露)孔隙136內之氧化物介電材料110之表面146。可維持孔隙136內之另一氮化物介電材料144之其他部分(例如，上覆於RDM結構134之部分)。另一氮化物介電材料144之剩餘部分可用於在隨後處理(例如，隨後蝕刻程序)期間保護其等下方之特徵，如下文進一步詳細描述。
可使用本文中未詳細描述之習知程序選擇性地移除上覆於孔隙136內之氧化物介電材料110之另一氮化物介電材料144之部分。舉非限制實例，另一氮化物介電材料144可能經受非等向性蝕刻(例如，非等向性乾式蝕刻，諸如RIE、深RIE、電漿蝕刻、反應性離子束蝕刻、及化學輔助離子束蝕刻之一或多者)以選擇性地移除其上覆於孔隙136內之氧化物 介電材料110之部分。
接著，參考圖9，可選擇性地移除(例如，發掘)可透過孔隙136接達之氧化物介電材料110之部分以形成側向鄰近數位線104之氣隙148。氣隙148可從數位線104之上表面垂直上方(但在RDM結構134、氮化物罩蓋106、及氮化物介電結構130之上表面下方)之位置垂直地延伸至數位線104之下表面垂直下方之位置。如圖9中展示，在一些實施例中，氣隙148垂直地終止於緊鄰數位線104之下表面之位置處。因而，可維持定位於數位線104之下表面垂直下方之氧化物介電材料110之至少一些部分。在額外實施例中，可移除額外數量(例如，全部；更多，但少於全部)之氧化物介電材料110，使得氣隙148垂直地終止於更遠離數位線104之下表面之位置處。
可藉由用經配製以選擇性地移除氧化物介電材料110之曝露部分而實質上未移除另一氮化物介電材料144、RDM結構134、氮化物介電結構130、氮化物罩蓋106、低K介電材料108、及氮化物介電材料112之曝露部分的至少一個蝕刻劑(例如，濕式蝕刻劑)處理半導體裝置結構100而選擇性地移除可透過孔隙136接達之氧化物介電材料110之部分。舉非限制實例，蝕刻劑可包括HF、BOE、及HNO3之一或多者。在一些實施例中，蝕刻劑包括包含依從約500：1至約100：1之一範圍內之一比率之水及HF的一溶液。可使用本文中未詳細描述之習知程序(例如，一旋塗程序、一噴塗程序、一浸塗程序、一蒸塗程序、一浸泡程序、其等之組合)及習知處理設備使半導體裝置結構100曝露於蝕刻劑。
接著，參考圖10，可在半導體裝置結構100之曝露表面上方非保形地形成一隔離材料150。如圖10中展示，隔離材料150可實質上 填充孔隙136(圖9)之剩餘部分而實質上未填充氣隙148。相應地，氣隙148可在形成隔離材料150之後保持側向鄰近數位線104。隔離材料150可包括至少一個介電材料，諸如一介電氧化物材料(例如，二氧化矽；磷矽酸鹽玻璃；硼矽酸鹽玻璃；硼磷矽酸鹽玻璃；氟矽酸鹽玻璃；氧化鋁；高k氧化物，諸如HfOx；其等之一組合)、一介電氮化物材料(例如，SiN)、一介電氮氧化物材料(例如，SiON)、一介電碳氮化物材料(例如，SiCN)、及一介電碳氧氮化物材料(例如，SiOCN)、及非晶碳之一或多者。隔離材料150之一材料組合物可能實質上與氮化物罩蓋106、低K介電材料108、氧化物介電材料110、氮化物介電材料112、氮化物介電結構130、及另一氮化物介電材料144之一或多者之材料組合物相同或可能與其不同。
可使用本文中未詳細描述之習知程序(例如，習知沈積程序)及習知處理設備來形成隔離材料150。舉例而言，可使用一或多個習知非保形沈積程序(例如，一非保形PVD程序)在半導體裝置結構100之曝露表面之部分上或上方形成隔離材料150。
在形成隔離材料150之後，半導體裝置結構100可能根據需要經受額外處理。舉例而言，參考圖11，儲存節點結構152(例如，電容器結構)可形成為在RDM結構134垂直上方且與RDM結構134電連通。此額外處理可採用習知程序及習知處理設備，且因此在本文中未詳細描述。
因此，根據本發明之實施例，一種形成一半導體裝置之方法包括形成一半導體裝置結構，該半導體裝置結構包括：半導體柱；數位線，其等介於該等半導體柱之間；氮化物罩蓋，其等上覆於該等數位線且具有偏離該等半導體柱之上表面的上表面；及介電堆疊，其等延伸在該等 半導體柱與該等數位線之間且各包括一低K介電材料、氧化物材料、及氮化物材料。在氮化物罩蓋及氧化物材料之表面上方形成氮化物結構。在半導體柱、氮化物結構、及氮化物罩蓋之曝露表面上方形成重佈材料結構。選擇性地移除未被重佈材料結構覆蓋之氮化物結構之部分以部分揭露氧化物材料。在重佈材料結構、氮化物結構、及氧化物材料之曝露表面上方形成另一氮化物材料。選擇性地移除上覆於氧化物材料之另一氮化物材料之部分。選擇性地移除氧化物材料之部分以在數位線與半導體柱之剩餘部分之間形成氣隙。在重佈材料結構及另一氮化物材料之曝露表面上方形成一隔離材料同時實質上維持氣隙。
此外，根據本發明之實施例之一半導體裝置包括：半導體柱；數位線，其等側向介於該等半導體柱之間；氮化物罩蓋，其等垂直地上覆於該等數位線；氮化物結構，其等上覆於該等氮化物罩蓋之表面；重佈材料結構，其等包括上覆於該等氮化物罩蓋及該等氮化物結構之上表面的上部部分、及上覆於該等半導體柱之上表面的下部部分；一低K介電材料，其側向介於該等數位線與該等半導體柱之間；氣隙，其等側向介於該低K介電材料與該等半導體柱之間，且具有該等氮化物罩蓋之該等上表面下方之上邊界；及氮化物介電材料，其側向介於該等氣隙與該等半導體柱之間。
圖12繪示根據本發明之一實施例之一記憶體裝置200之一功能方塊圖。記憶體裝置200可包含(舉例而言)本文中先前描述之半導體裝置結構100之一實施例。如圖12中展示，記憶體裝置200可包含記憶體胞202、數位線204(例如，位元線)、字線206(例如，存取線)、一列解碼器208、一行解碼器210、一記憶體控制器212、一感測裝置214、及一輸 入/輸出裝置216。
記憶體裝置200之記憶體胞202可程式化為至少兩個不同邏輯狀態(例如，邏輯0及邏輯1)。各記憶體胞202可個別地包含一電容器及電晶體(例如，一傳遞電晶體)。電容器儲存表示記憶體胞202之可程式化邏輯狀態(例如，一經充電電容器可表示一第一邏輯狀態，諸如一邏輯1；且一未充電電容器可表示一第二邏輯狀態，諸如一邏輯0)之一電荷。電晶體在將一最小臨限電壓施加(例如，藉由字線206之一者)至其之一半導體通道時授予對電容器進行存取以對電容器進行操作(例如，讀取、寫入、重寫)。
數位線204藉由記憶體胞202之電晶體連接至記憶體胞202之電容器。字線206垂直於數位線204延伸，且連接至記憶體胞202之電晶體之閘極。可藉由啟動適當數位線204及字線206而對記憶體胞202執行操作。啟動一數位線204或一字線206可包含將一電壓電位施加至數位線204或字線206。記憶體胞202之各行可個別地連接至數位線204之一者，且記憶體胞202之各列可個別地連接至字線206之一者。個別記憶體胞202可經定址且透過數位線204及字線206之交點(例如，交叉點)進行存取。
記憶體控制器212可透過包含列解碼器208、行解碼器210、及感測裝置214之各個組件來控制記憶體胞202之操作。記憶體控制器212可產生經引導至列解碼器208以啟動(例如，將一電壓電位施加至)預定字線206之列位址信號，且可產生經引導至行解碼器210以啟動(例如，將一電壓電位施加至)預定數位線204之行位址信號。記憶體控制器212亦可產生且控制在記憶體裝置200之操作期間所採用之各種電壓電位。一般而言，一所施加電壓之振幅、形狀及/或持續時間可經調整(例如，改變)， 且可針對記憶體裝置200之各種操作而不同。
在記憶體裝置200之使用及操作期間，在存取之後，可藉由感測裝置214讀取(例如，感測)一記憶體胞202。感測裝置214可比較一適當數位線204之一信號(例如，一電壓)與一參考信號以便判定記憶體胞202之邏輯狀態。若(舉例而言)數位線204具有比參考電壓更高之一電壓，則感測裝置214可判定記憶體胞202之所儲存邏輯狀態係一邏輯1，且反之亦然。感測裝置214可包含用以偵測及放大信號之一差異(此項技術中常被稱為「鎖存」)的電晶體及放大器。一記憶體胞202之所偵測邏輯狀態可透過行解碼器210輸出至輸入/輸出裝置216。另外，可藉由類似地啟動記憶體裝置200之一適當字線206及一適當數位線204而設定(例如，寫入)一記憶體胞202。藉由在啟動字線206時控制數位線204，可設定記憶體胞202(例如，可將一邏輯值儲存於記憶體胞202中)。行解碼器210可接受來自輸入/輸出裝置216之資料以寫入至記憶體胞202。此外，一記憶體胞202亦可藉由讀取記憶體胞202而再新(例如，再充電)。讀取操作會將記憶體胞202之內容放置於適當數位線204上，接著藉由感測裝置214將該適當數位線204上拉至完全位準(例如，完全充電或放電)。當與記憶體胞202相關聯之字線206被撤銷啟動時，與字線206相關聯之列中之全部記憶體胞202復原至完全充電或放電。
因此，根據本發明之實施例之一記憶體裝置包括一記憶體控制器、一列解碼器、一行解碼器、字線、數位線、記憶體胞、胞接觸結構、氮化物結構、重佈結構、一低K介電材料、氣隙、及氮化物介電材料。列解碼器可操作地耦合至記憶體控制器。行解碼器可操作地耦合至記憶體控制器。字線可操作地耦合至列解碼器。數位線延伸至行解碼器且可 操作地耦合至該列解碼器。記憶體胞經定位於字線及數位線之交點處，且包括電容器及電連接至該等電容器之電晶體。胞接觸結構側向介於數位線之間。重佈結構可操作地耦合至胞接觸結構及記憶體胞之電容器且延伸在其等之間。重佈結構包括上覆於氮化物結構之上表面的上部部分、及上覆於胞接觸結構之上表面的下部部分。低K介電材料側向介於數位線與胞接觸結構之間。氣隙側向介於低K介電材料與胞接觸結構之間，且具有氮化物結構之上表面下方之上邊界。氮化物介電材料側向介於氣隙與胞接觸結構之間。
根據本發明之實施例之半導體裝置結構(例如，半導體裝置結構100)及半導體裝置(例如，記憶體裝置200)可用於本發明之電子系統之實施例中。舉例而言，圖13係根據本發明之實施例之一闡釋性電子系統300之一方塊圖。電子系統300可包括(舉例而言)一電腦或電腦硬體組件、一伺服器或其他網路硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、攜帶型媒體(例如，音樂)播放器、一Wi-Fi或蜂巢式啟用平板電腦(諸如(舉例而言)一iPad®或SURFACE®平板電腦)、一電子書、一導航裝置等。電子系統300包含至少一個記憶體裝置302。記憶體裝置302可包括(舉例而言)本文中先前描述之一半導體裝置結構(例如，半導體裝置結構100)及一半導體裝置(例如，記憶體裝置200)之一或多者之一實施例。電子系統300可進一步包含至少一個電子信號處理器裝置304(通常被稱為一「微處理器」)。電子信號處理器裝置304可視情況包含本文中先前描述之一半導體裝置結構(例如，半導體裝置結構100)及一半導體裝置(例如，記憶體裝置200)之一實施例。電子系統300可進一步包含用於由一使用者將資訊輸入至電子系統300中的一或多個輸入裝置306，諸如(舉例而 言)一滑鼠或其他指標裝置、一鍵盤、一觸控墊、一按鈕、或一控制面板。電子系統300可進一步包含用於將資訊(例如，視覺或音訊輸出)輸出給一使用者的一或多個輸出裝置308，諸如(舉例而言)一監視器、一顯示器、一印表機、一音訊輸出插孔、一揚聲器等。在一些實施例中，輸入裝置306及輸出裝置308可包括一單一觸控螢幕裝置，該單一觸控螢幕裝置可用於將資訊輸入至電子系統300且將視覺資訊輸出給一使用者。輸入裝置306及輸出裝置308可與記憶體裝置302及電子信號處理器裝置304之一或多者電連通。
因此，根據本發明之實施例之一電子系統包括一輸入裝置、一輸出裝置、可操作地耦合至該輸入裝置及該輸出裝置的一處理器裝置、及可操作地耦合至該處理器裝置的一記憶體裝置。記憶體裝置包括一半導體裝置結構，該半導體裝置結構包括：側向交替半導體柱及數位線；一低K介電材料，其中介於該等數位線與該等半導體柱之間；氣隙，其等中介於該低K介電材料與該等半導體柱之間；氮化物介電材料，其中介於該等氣隙與該等半導體柱之間；氮化物介電結構，其等垂直地上覆於該等數位線且具有該等氣隙之最上邊界垂直上方的最上邊界；及導電重佈結構，其等將該等半導體柱電連接至電容器。導電重佈結構之上部部分垂直地上覆於氮化物介電結構之最上邊界，且導電重佈結構之下部部分垂直地上覆於半導體柱之最上邊界。
相較於習知半導體裝置(例如，習知記憶體裝置，諸如習知DRAM裝置)及習知系統(例如，習知電子系統)，本發明之方法可促成形成具有提高效能、提高效率、提高可靠性、及提高耐久性之一或多者之半導體裝置(例如，記憶體裝置，諸如DRAM裝置)及系統(例如，電子系 統)。舉例而言，本發明之方法可促成形成側向鄰近數位線之氣隙以實現非所要電容耦合之減少，同時亦保護導電特徵(例如，RDM結構)使之在形成氣隙期間不被非所要地蝕刻以便維持導電特徵及氣隙兩者之完整性。保護導電特徵使之在形成氣隙期間不被蝕刻(例如，藉由本發明之氮化物結構及材料)可(舉例而言)實質上防止其等之導電材料沈積於氣隙內，此可能以其他方式增加電短路之風險。本發明之氮化物結構(例如，氮化物結構130)亦可為本發明之RDM結構(例如，RDM結構134)提供增強支撐，從而減輕或防止本發明之半導體裝置中之非所要結構變形(例如，彎曲)。
雖然本發明易於以多種修改及替代形式呈現，但特定實施例已舉實例在圖式中展示且已在本文中詳細描述。然而，本發明非意欲限於所揭示之特定形式。實情係，本發明將涵蓋落在如藉由以下隨附發明申請專利範圍及其等合法等效物定義之本發明之範疇內之全部修改、等效物、及替代。
100:半導體裝置結構
102:半導體柱
104:數位線
104A:主動數位線
104B:數位線/被動數位線
106:側向鄰近氮化物罩蓋/氮化物罩蓋
108:低K介電材料
110:氧化物介電材料
112:氮化物介電材料
120:隔離結構
122:半導體結構
124:導電互連結構
130:氮化物介電結構/氮化物結構
133:矽化物材料
134:重佈材料(RDM)/RDM結構
144:另一(第三)氮化物介電材料
148:氣隙
150:隔離材料
152:儲存節點結構
D2:第二垂直距離
H:高度

Claims (26)

  1. 一種形成一半導體裝置之方法，其包括： 形成一半導體裝置結構，其包括半導體柱、介於該等半導體柱之間之數位線、上覆於該等數位線且具有偏離該等半導體柱之上表面的上表面之氮化物罩蓋、及延伸在該等半導體柱與該等數位線之間且各包括一低K介電材料、氧化物材料、及氮化物材料的介電堆疊； 在該等氮化物罩蓋及該氧化物材料之表面上方形成氮化物結構； 在該等半導體柱、該等氮化物結構、及該等氮化物罩蓋之曝露表面上方形成重佈材料結構； 選擇性地移除未被該等重佈材料結構覆蓋之該等氮化物結構之部分以部分揭露該氧化物材料； 在該等重佈材料結構、該等氮化物結構、及該氧化物材料之曝露表面上方形成另一氮化物材料； 選擇性地移除上覆於該氧化物材料之該另一氮化物材料之部分； 選擇性地移除該氧化物材料之部分以在該等數位線與該等半導體柱之剩餘部分之間形成氣隙；及 在該等重佈材料結構及該另一氮化物材料之曝露表面上方形成一隔離材料同時實質上維持該等氣隙。
  2. 如請求項1之方法，其中形成一半導體裝置結構包括使該等半導體柱之該等上表面形成為相對於該等氮化物罩蓋之該等上表面垂直地凹入達從該等氮化物罩蓋之一高度之約四分之一至約三分之一之一範圍內的一距離。
  3. 如請求項1之方法，其進一步包括選擇該低K介電材料以包括SiOx Cy 、SiOx Ny 、SiCx Oy Hz 及SiOx Cy Nz 之一或多者。
  4. 如請求項1之方法，其中在該等氮化物罩蓋及該氧化物材料之表面上方形成氮化物結構包括： 使該氧化物材料相對於該等半導體柱之該等上表面凹入； 在該等半導體柱、該等氮化物罩蓋、該低K介電材料、該氧化物材料、及該氮化物材料之曝露表面上方形成一額外氮化物材料；及 移除該額外氮化物材料及該等半導體柱之部分以形成該等氮化物結構且進一步使該等半導體柱凹入。
  5. 如請求項4之方法，其中使該氧化物材料相對於該等半導體柱之該等上表面凹入包括：選擇性地移除該氧化物材料之一上部部分，以使該氧化物材料之上表面自該等半導體柱之該等上表面垂直地凹入達從該等氮化物罩蓋之一高度之約四分之一至約三分之一之一範圍內的一距離。
  6. 如請求項4之方法，其中在該等半導體柱、該等氮化物罩蓋、該低K介電材料、該氧化物材料、及該氮化物材料之曝露表面上方形成一額外氮化物材料包括：在該等半導體柱、該等氮化物罩蓋、該低K介電材料、該氧化物材料、及該氮化物材料之該等曝露表面上方保形地形成該額外氮化物材料。
  7. 如請求項4之方法，其中移除該額外氮化物材料及該等半導體柱之部分包括：選擇性地非等向性地蝕刻上覆於該等半導體柱之該額外氮化物材料之部分及其等下方之該等半導體柱之上部部分。
  8. 如請求項1之方法，其中在該等半導體柱、該等氮化物結構、及該等氮化物罩蓋之曝露表面上方形成重佈材料結構包括：形成該等重佈材料結構以展現上覆於該等半導體柱之上邊界的下部部分及側向偏離該等下部部分且上覆於該等氮化物結構及該等氮化物罩蓋之上邊界的上部部分。
  9. 如請求項8之方法，其中選擇性地移除未被該重佈材料覆蓋之該等氮化物結構之部分包括：形成在該等重佈材料結構之該等上部部分下面側向延伸的底切區。
  10. 如請求項1之方法，其中在該等重佈材料結構、該等氮化物結構、及該氧化物材料之曝露表面上方形成另一氮化物材料包括：將該另一氮化物材料保形地沈積於該等重佈材料結構、該等氮化物結構、及該氧化物材料之該等曝露表面上方。
  11. 如請求項1之方法，其中選擇性地移除上覆於該氧化物材料之該另一氮化物材料之部分包括：選擇性地非等向性地乾式蝕刻該另一氮化物材料之該等部分。
  12. 如請求項1之方法，其中選擇性地移除該氧化物材料之部分以在該等數位線與該等半導體柱之剩餘部分之間形成氣隙包括：使該等氣隙形成為從該等氮化物罩蓋之該等上表面下方之上邊界垂直地延伸至該等數位線之下表面下方之下邊界。
  13. 如請求項1之方法，其中在該等重佈材料結構及該另一氮化物材料之曝露表面上方形成一隔離材料同時實質上維持該等氣隙包括：非保形地沈積該隔離材料。
  14. 如請求項1之方法，其進一步包括形成在該等重佈材料結構之最上表面上方且與該等最上表面電接觸的電容器。
  15. 一種半導體裝置，其包括： 半導體柱； 數位線，其等側向介於該等半導體柱之間； 氮化物罩蓋，其等垂直地上覆於該等數位線； 氮化物結構，其等上覆於該等氮化物罩蓋之表面； 重佈材料結構，其等包括上覆於該等氮化物罩蓋及該等氮化物結構之上表面的上部部分、及上覆於該等半導體柱之上表面的下部部分； 一低K介電材料，其側向介於該等數位線與該等半導體柱之間； 氣隙，其等側向介於該低K介電材料與該等半導體柱之間，且具有該等氮化物罩蓋之該等上表面下方之上邊界；及 氮化物介電材料，其側向介於該等氣隙與該等半導體柱之間。
  16. 如請求項15之半導體裝置，其中該低K介電材料具有比Si3 N4 更低之一介電常數及從約1 nm至約3 nm之一範圍內之一厚度。
  17. 如請求項15之半導體裝置，其中該等氣隙從該等數位線之下表面垂直下方之位置垂直地延伸至該等數位線之上表面垂直上方之其他位置。
  18. 如請求項15之半導體裝置，其進一步包括在該等氣隙垂直下方且與該等氣隙接觸的氧化物介電材料。
  19. 如請求項15之半導體裝置，其中該等重佈材料結構包括與該等半導體柱電連通的一導電材料。
  20. 如請求項19之半導體裝置，其進一步包括垂直地上覆於該等重佈材料結構之該等上部部分且與該等上部部分電連通的電容器。
  21. 如請求項15之半導體裝置，其中該等氮化物罩蓋及該等氮化物結構包括彼此不同之介電氮化物材料。
  22. 一種記憶體裝置，其包括： 一記憶體控制器； 一列解碼器，其可操作地耦合至該記憶體控制器； 一行解碼器，其可操作地耦合至該記憶體控制器； 字線，其等可操作地耦合至該列解碼器； 數位線，其等可操作地耦合至該行解碼器； 記憶體胞，其等定位於該等字線及該等數位線之交點處，該等記憶體胞包括電容器及電連接至該等電容器之電晶體； 胞接觸結構，其等側向介於該等數位線之間； 氮化物結構，其等垂直地上覆於該等數位線； 重佈結構，其等可操作地耦合至該等胞接觸結構及該等記憶體胞之該等電容器且延伸在其等之間，該等重佈結構包括： 上部部分，其等上覆於該等氮化物結構之上表面；及 下部部分，其等上覆於該等胞接觸結構之上表面； 一低K介電材料，其側向介於該等數位線與該等胞接觸結構之間； 氣隙，其等側向介於該低K介電材料與該等胞接觸結構之間，且具有該等氮化物結構之該等上表面下方之上邊界；及 氮化物介電材料，其側向介於該等氣隙與該等胞接觸結構之間。
  23. 如請求項22之記憶體裝置，其中該等氣隙從該等數位線之最上邊界上方之位置垂直地延伸至該等數位線之最下邊界下方之額外位置。
  24. 如請求項22之記憶體裝置，其中該低K介電材料包括具有比Si3 N4 更低之一介電常數之一含碳介電材料。
  25. 如請求項22之記憶體裝置，其中該等胞接觸結構包括與該等數位線側向交替的半導體柱。
  26. 一種電子系統，其包括： 一輸入裝置； 一輸出裝置； 一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及 一記憶體裝置，其可操作地耦合至該處理器裝置且包括一半導體裝置結構，該半導體裝置結構包括： 側向交替的半導體柱及數位線； 一低K介電材料，其中介於該等數位線與該等半導體柱之間； 氣隙，其等中介於該低K介電材料與該等半導體柱之間； 氮化物介電材料，其中介於該等氣隙與該等半導體柱之間； 氮化物介電結構，其等垂直地上覆於該等數位線且具有該等氣隙之最上邊界垂直上方之最上邊界；及 導電重佈結構，其等將該等半導體柱電連接至電容器，該等導電重佈結構之上部部分垂直地上覆於該等氮化物介電結構之該等最上邊界，且該等導電重佈結構之下部部分垂直地上覆於該等半導體柱之最上邊界。
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