TWI725510B - 使用深寬比相依蝕刻效應形成裝置之方法與相關裝置、記憶體裝置及電子系統 - Google Patents

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Abstract

一種形成一裝置之方法包括形成包括按相對於一側向方向從約30°至約75°之一第一角度延伸之平行結構及平行溝槽的一圖案化遮蔽材料。在該圖案化遮蔽材料上方提供一遮罩且該遮罩包括按相對於該側向方向從約0°至約90°之一第二不同角度延伸的額外平行結構及平行孔隙。進一步使用該遮罩圖案化該圖案化遮蔽材料以形成包括藉由該等平行溝槽及該等額外平行溝槽分離之長形結構的一圖案化遮蔽結構。下伏於該圖案化遮蔽結構之一硬遮罩材料之曝露部分經受ARDE以形成一圖案化硬遮罩材料。移除下伏於該圖案化硬遮罩材料之一半導體材料之曝露部分以形成半導體柱結構。亦描述裝置及電子系統。

Description

使用深寬比相依蝕刻效應形成裝置之方法與相關裝置、記憶體裝置及電子系統
本發明之實施例係關於半導體裝置設計及製造之領域。更明確言之，本發明之實施例係關於使用深寬比相依蝕刻效應形成半導體裝置之方法，且係關於相關半導體裝置、記憶體裝置及電子系統。
半導體裝置設計者通常期望藉由減小個別特徵之尺寸且藉由減小鄰近特徵之間之分開距離而增大一半導體裝置內之特徵之整合位準或密度。另外，半導體裝置設計者通常期望設計不但緊湊，而且提供效能優勢、以及簡化設計的架構。
一相對常見半導體裝置係一記憶體裝置。一記憶體裝置可包含具有配置成一網格圖案之若干記憶體胞的一記憶體陣列。一個類型之記憶體胞係一動態隨機存取記憶體(DRAM)。在最簡單設計組態中，一DRAM胞包含一個存取裝置(諸如一電晶體)及一個儲存裝置(諸如一電容器)。記憶體裝置之現代應用可利用配置成列及行之一陣列之大量DRAM單元胞。DRAM胞可透過沿陣列之列及行配置之數位線及字線電存取。
減小記憶體裝置特徵之尺寸及間隔對用於形成記憶體裝置特徵之方法提出愈來愈高的要求。舉例而言，記憶體裝置之持續縮小之限制因素之一者係與其相關聯之接觸件之電阻。如本文中使用，一「接觸件」係指促成至少兩個結構之間之一導電路徑之一連接。舉例而言，在展現一雙位元記憶體胞結構之一DRAM裝置中，在一數位線與一基板中或上方形成之一存取裝置(例如，一電晶體)之間提供一數位線接觸件，且在存取裝置與電荷可儲存於其中之一儲存節點(例如，一電容器)之間形成儲存節點接觸件。當記憶體裝置(例如，DRAM裝置)特徵之尺寸減小時，與其相關聯之接觸件之尺寸亦減小，從而導致增大之接觸電阻。增大之接觸電阻減小記憶體裝置之驅動電流，此可能不利地影響記憶體裝置效能。
用於減小一記憶體裝置內之接觸電阻之一個方法係增大其接觸件之表面積。舉例而言，可從一記憶體裝置特徵之多個表面移除材料以形成一三維(3D)接觸件，從而展現比記憶體裝置特徵將以其他方式展現更大之接觸表面積。然而，形成展現較低臨界尺寸(諸如小於約20奈米(nm)之臨界尺寸)之一DRAM裝置結構之3D接觸件之習知方法可能需要複雜且昂貴的程序以相對於數位線(例如，位元線)接觸件充分形成並對準3D儲存節點接觸件以確保DRAM裝置之適當效能。
舉例而言，形成展現較低臨界尺寸之3D接觸件之一個習知方法包含將一遮罩結構中之開口及特徵之一圖案轉印至上覆於一半導體材料之一硬遮罩材料中，及接著使用圖案化硬遮罩材料來選擇性地蝕刻(例如，選擇性地乾式蝕刻)下伏半導體材料且形成各包含兩個儲存節點(例如，記憶體元件)接觸區及側向介於該兩個儲存節點接觸區之間之一數位線接觸區的半導體柱。然而，將遮罩結構之圖案轉印至硬遮罩材料中通常需要硬遮罩材料之深寬比相依蝕刻(ARDE)，此可在隨後形成之半導體柱中實現非所要結構特性。在ARDE期間，材料(例如，硬遮罩材料)移除之速率取決於形成之開口(例如，溝槽)之深寬比，其被定義為開口之深度與寬度(例如，直徑)之比率。相較於具有相對較小深寬比之開口，更緩慢地蝕刻具有相對較高深寬比之開口。換言之，就每單位時間蝕刻之線性深度而言，相較於對於低深寬比開口，蝕刻速率對於高深寬比開口而言較小。因此，圖案化硬遮罩材料之一些特徵(例如，柱結構)可展現跨其高度之可變側向尺寸，此取決於遮罩結構中之開口之寬度之變動。繼而，此等可變側向尺寸可在使用圖案化硬遮罩材料形成之半導體柱中實現非所要側向尺寸及形狀，此可留下極小程序裕度以規避包含半導體柱之一DRAM裝置中之數位線至儲存元件(例如，記憶體元件)短路。
因此，需要形成用於一半導體裝置(例如，一DRAM裝置)之半導體裝置結構(諸如(舉例而言)具有小於約20 nm之臨界尺寸之DRAM裝置結構)之新的、簡單且具成本效率方法。
本文中描述使用ARDE效應形成裝置之方法，以及相關裝置、記憶體裝置及電子系統。舉例而言，在一些實施例中，形成一裝置之一方法包括在上覆於一半導體材料之一硬遮罩材料上方形成一圖案化遮蔽材料。圖案化遮蔽材料包括各按相對於一第一側向方向從約30度至約75度之一範圍內之一第一角度側向延伸的平行線結構及平行線性溝槽。在圖案化遮蔽材料上方提供一遮罩。遮罩包括各按不同於第一角度且在相對於第一側向方向從約0度至約90度之一範圍內之一第二角度側向延伸的額外平行線結構及平行線性孔隙。圖案化遮蔽材料進一步使用遮罩圖案化以形成包括藉由按第一角度側向延伸之平行線性溝槽及按第二角度側向延伸之額外平行線性溝槽彼此分離之長形柱結構之一圖案化遮蔽結構。平行線性溝槽及額外平行線性溝槽之重疊區定位成側向鄰近長形柱結構之邊角。未被長形柱結構覆蓋的硬遮罩材料之部分經受深寬比相依蝕刻以形成包括展現垂直地下伏於圖案化遮蔽結構之平行線性溝槽及額外平行線性溝槽之重疊區之側向邊界且在其等內之部分之長形硬遮罩結構之一圖案化硬遮罩材料。移除未被長形硬遮罩結構覆蓋的半導體材料之部分以形成包括長形半導體柱結構之一圖案化半導體材料。
在額外實施例中，一裝置包括長形半導體柱，其等各個別地包括側向安置在兩個儲存節點接觸區之間之一數位線接觸區。兩個儲存節點接觸區之各者具有比數位線接觸區更大之一寬度。
在進一步實施例中，一記憶體裝置包括一記憶體控制器、一列解碼器、一行解碼器、字線、數位線、記憶體胞、及長形半導體柱。列解碼器可操作地耦合至記憶體控制器。行解碼器可操作地耦合至記憶體控制器。字線可操作地耦合至列解碼器。數位線可操作地耦合至行解碼器。記憶體胞經定位成緊鄰字線及數位線之交點，且包括儲存節點結構及電連接至該等儲存節點結構之存取裝置。長形半導體柱可操作地耦合至儲存節點結構記憶體胞及數位線。長形半導體柱各包括儲存節點接觸區、及側向介於記憶體胞接觸區之間且展現比該等記憶體胞接觸區更窄之一寬度的一數位線接觸區。
在又進一步實施例中，一電子系統包括一輸入裝置、一輸出裝置、可操作地耦合至該輸入裝置及該輸出裝置的一處理器裝置、及可操作地耦合至該處理器裝置的一記憶體裝置。記憶體裝置包括至少一個長形半導體柱，該至少一個長形半導體柱包括一數位線接觸區、及側向位於該數位線接觸區側翼之儲存節點接觸區。儲存節點接觸區之各者個別地展現比數位線接觸區更大之一側向橫截面面積。
優先權主張 本申請案主張2018年8月24日申請之「Methods of Forming Semiconductor Devices Using Aspect Ratio Dependent Etching Effects, and Related Semiconductor Devices, Memory Devices, and Electronic Systems」之美國專利申請案序號16/111,499之申請日期之權利。
本文中描述使用ARDE效應形成半導體裝置之方法，以及相關半導體裝置、記憶體裝置及電子系統。在一些實施例中，形成一半導體裝置之一方法包括在上覆於一半導體材料之一硬遮罩材料上方形成一圖案化遮蔽材料。圖案化遮蔽材料可包括各按相對於一第一側向方向(例如，一X方向)之從約30度至約75度之一範圍內之一第一角度側向延伸的平行線結構及平行線性溝槽。可在圖案化遮蔽材料上方提供一遮罩(例如，一蝕刻遮罩、一減成移除遮罩、一削減遮罩(chop mask))。遮罩可包括各按不同於第一角度且在相對於第一側向方向從約0度至約90度之一範圍內之一第二角度側向延伸的額外平行線結構及平行線性孔隙。可選擇性地移除未被遮罩之額外平行線結構覆蓋的圖案化遮蔽材料之部分以形成包括藉由按第一角度側向延伸之平行線性溝槽及按第二角度側向延伸之額外平行線性溝槽彼此分離之長形柱結構之一圖案化遮蔽結構。圖案化遮蔽結構之平行線性溝槽及額外平行線性溝槽之重疊區定位成側向鄰近長形柱結構之尖端(例如，邊角)。未被長形柱結構覆蓋的硬遮罩材料之部分經受ARDE以形成包括展現垂直地下伏於圖案化遮蔽結構之平行線性溝槽及額外平行線性溝槽之重疊區之側向邊界且在其等內之部分之長形硬遮罩結構之一圖案化硬遮罩材料。選擇性地移除未被長形硬遮罩結構覆蓋的半導體材料之部分以形成包括長形半導體柱結構之一圖案化半導體材料。本發明之方法可促成半導體裝置結構(例如，DRAM裝置結構，諸如DRAM胞)、半導體裝置(例如，DRAM裝置)、及依靠高特徵密度之電子系統中之提高的可靠性及效能。
以下描述提供諸如材料類型、材料厚度、及處理條件之特定細節以便提供本發明之實施例之一詳盡描述。然而，一般技術者將瞭解，可在未採用此等特定細節之情況下實踐本發明之實施例。實際上，可結合產業中採用之習知製造技術來實踐本發明之實施例。另外，下文提供之描述未形成用於製造一半導體裝置之一完整程序流程。下文描述之半導體裝置結構未形成一完整半導體裝置。下文僅詳細描述理解本發明之實施例所必需之該等程序行為及結構。由半導體裝置結構形成完整半導體裝置之額外行為可藉由習知製造技術執行。亦注意，本申請案附帶之任何圖式僅出於闡釋性目的，且因此未按比例繪製。此外，圖之間共同之元件可保留相同元件符號。
如本文中使用，術語「經組態」係指至少一個結構及至少一個設備之一或多者之以一預定方式促成該結構及該設備之一或多者之操作的一大小、形狀、材料組合物、材料分佈、定向、及配置。
如本文中使用，單數形式「一」、「一個」及「該」意欲同樣包含複數形式，除非上下文另外明確指示。
如本文中使用，「及/或」包含相關聯列出品項之一或多者之任何及全部組合。
如本文中使用，術語「縱向」、「垂直」、「側向」及「水平」係指其中或其上形成一或多個結構及/或特徵之一基板(例如，基底材料、基底結構、基底構造等)之一主平面且不一定由地球之重力場界定。一「側向」或「水平」方向係實質上平行於基板之主平面的一方向，而一「縱向」或「垂直」方向係實質上垂直於基板之主平面的一方向。由與基板之其他表面相比具有一相對較大面積之基板之一表面界定基板之主平面。
如本文中使用，為便於描述，諸如「在…下面」、「在…下方」、「下」、「底部」、「在…上方」、「上」、「頂部」、「前」、「後」、「左」、「右」及類似者之空間相對術語可用於描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中繪示。除非另外指定，除圖中描繪之定向以外，空間相對術語亦意欲涵蓋材料之不同定向。舉例而言，若圖中之材料倒轉，則被描述為「在」其他元件或特徵「下方」或「下面」或「下」或「底部上」之元件將接著定向成「在」其他元件或特徵「上方」或「頂上」。因此，術語「在…下方」可涵蓋上方及下方之一定向，此取決於使用術語之背景內容，其對於一般技術者而言將係顯而易見的。材料可以其他方式經定向(例如，旋轉90度、倒轉、翻轉等)且本文中使用之空間相對描述符相應地解釋。
如本文中使用，關於一給定參數、性質或條件之術語「實質上」意謂且包含在一定程度上一般技術者將瞭解，給定參數、性質或條件依一定程度之變動被滿足，諸如在可接受容限內。藉由實例，取決於實質上被滿足之特定參數、性質或條件，參數、性質或條件可能至少滿足90.0%、至少滿足95.0%、至少滿足99.0%、至少滿足99.9%、或甚至滿足100.0%。
如本文中使用，關於一特定參數之一數值之「約」或「近似」包含數值及一般技術者將瞭解在特定參數之可接受容限內之數值之一定程度之變動。舉例而言，關於一數值之「約」或「近似」可包含從數值之90.0%至110.0%之一範圍內，諸如從數值之95.0%至105.0%之一範圍內、從數值之97.5%至102.5%之一範圍內、從數值之99.0%至101.0%之一範圍內、從數值之99.5%至100.5%之一範圍內、或從數值之99.9%至100.1%之一範圍內的額外數值。
圖1A至圖7B係繪示形成用於一半導體裝置(例如，一記憶體裝置，諸如一DRAM裝置)之一半導體裝置結構(例如，一記憶體裝置結構，諸如一DRAM裝置結構)之一方法之實施例的簡化部分自上而下視圖(圖1A、圖2A、圖3A、圖4A、圖5A、圖6A及圖7A)及簡化部分橫截面視圖(圖1B、圖2B、圖3B、圖4B、圖5B、圖6B及圖7B)。運用下文提供之描述，一般技術者將容易明白，本文中描述之方法可用於各種裝置中。換言之，每當期望形成一半導體裝置時可使用本發明之方法。
共同參考圖1A及圖1B，一半導體裝置結構100可包含一半導體材料102 (圖1B)、半導體材料102上或上方之一硬遮罩材料104、及硬遮罩材料104上或上方之一圖案化遮蔽材料106。半導體材料102可(舉例而言)包括矽材料、矽鍺材料、鍺材料、砷化鎵材料、氮化鎵材料、及磷化銦材料之一或多者。在一些實施例中，半導體材料102包括至少一個矽材料。如本文中使用，術語「矽材料」意謂且包含一材料，該材料包含元素矽或矽之一化合物。半導體材料102可(舉例而言)包括單晶矽及多晶矽之一或多者。
硬遮罩材料104可包括適合用作一蝕刻遮罩以在圖案化硬遮罩材料104之後圖案化半導體材料102 (圖1B)之部分之至少一個材料，如下文進一步詳細描述。藉由非限制實例，硬遮罩材料104可由非晶碳、矽、氧化矽、氮化矽、碳氧化矽、氧化鋁、及氮氧化矽之至少一者形成且包含其等之至少一者。在一些實施例中，硬遮罩材料104包括至少一個氧化物介電材料(例如，二氧化矽及氧化鋁之一或多者)。硬遮罩材料104可為同質的(例如，可包括一單一材料)，或可為異質的(例如，可包括包含至少兩個不同材料之一堆疊)。
半導體材料102及硬遮罩材料104可各個別地使用包含(但不限於)物理氣相沈積(「PVD」)、化學氣相沈積(「CVD」)、原子層沈積(「ALD」)、原位生長、旋塗塗覆、及毯覆塗覆之一或多者之習知程序來形成。CVD包含(但不限於)電漿增強CVD (「PECVD」)及低壓CVD (「LPCVD」)。PVD包含(但不限於)濺鍍、蒸鍍、及離子化PVD。此等程序在此項技術中已知且因此在本文中未詳細描述。
圖案化遮蔽材料106可包含藉由平行線性溝槽110彼此分離的平行線結構108。如本文中使用，術語「平行」意謂實質上平行。平行線結構108之各者可(舉例而言)由具有相對於硬遮罩材料104之蝕刻選擇性之一材料形成且包含該材料。可透過一或多個材料移除程序相對於硬遮罩材料104選擇性地移除平行線結構108之至少一些部分，及/或可透過一或多個其他材料移除程序相對於平行線結構108選擇性地移除硬遮罩材料104之至少一些部分。在一些實施例中，平行線結構108包括氮化物介電材料(例如，氮化矽)。在額外實施例中，平行線結構108包括光阻劑材料。
圖案化遮蔽材料106之平行線結構108之各者可至少具有實質上相同寬度(例如，較小側向尺寸)，且可藉由實質上相同距離(對應於平行線性溝槽110之各者之一寬度)規則地間隔。相應地，鄰近平行線結構108之中心線之間之一間距在整個圖案化遮蔽材料106中可為實質上均勻的。可選擇圖案化遮蔽材料106之平行線結構108 (及因此平行線性溝槽110)之尺寸及間距以在考量ARDE效應時為隨後由硬遮罩材料104形成之特徵提供所要側向尺寸及側向間距，如下文進一步詳細描述。在一些實施例中，平行線結構108之各者之寬度小於或等於約20 nm，且側向鄰近平行線結構108之間之距離大於或等於平行線結構108之寬度。
如圖1A中展示，可按偏離其中一或多個隨後形成之結構(例如，存取線，諸如字線)可側向延伸之一第一側向方向(例如，X方向)之一第一角度θ形成圖案化遮蔽材料106之平行線結構108之各者。平行線結構108 (及因此平行線性溝槽110)之第一角度θ相對於第一側向方向可(舉例而言)大於零(0)度且小於或等於約九十(90)度，諸如在從約十(10)度至約八十(80)度、從約三十(30)度至約七十五(75)度、或從約四十(40)度至約七十(70)度之一範圍內。可至少部分基於半導體裝置結構100之一所要架構，且基於待使用圖案化遮蔽材料106之部分由硬遮罩材料104形成之特徵之所要尺寸來選擇平行線結構108之第一角度θ，如下文進一步詳細描述。平行線結構108及平行線性溝槽110之第一角度θ部分影響透過ARDE由硬遮罩材料104形成之特徵之尺寸及形狀，該等尺寸及形狀繼而影響由半導體材料102形成之特徵之尺寸及形狀。在一些實施例中，平行線結構108之第一角度θ係約六十九(69)度。在圖1A中，線A-A在X方向上延伸，且對應於圖1B中描繪之半導體裝置結構100之橫截面。
可使用本文中未詳細描述之習知程序(例如，習知沈積程序，諸如原位生長、旋塗塗覆、毯覆塗覆、CVD、ALD、及PVD之一或多者；習知圖案化及材料移除程序，諸如習知光微影曝光程序、習知顯影程序、習知蝕刻程序)及習知處理設備來形成圖案化遮蔽材料106。
接著，參考圖2A，可在圖案化遮蔽材料106上或上方提供一遮罩112 (例如，一蝕刻遮罩、一削減遮罩)。遮罩112可由適合用作障壁以選擇性地移除圖案化遮蔽材料106之額外平行線結構114之部分之至少一個材料形成且包含該至少一個材料，如下文進一步詳細描述。遮罩112之材料組合物可至少部分取決於圖案化遮蔽材料106之額外平行線結構114之材料組合物，且取決於待與遮罩112一起採用之材料移除程序之特性(例如，蝕刻劑)。藉由非限制實例，遮罩112可由非晶碳、矽、氧化矽、氮化矽、碳氧化矽、氧化鋁、及氮氧化矽之至少一者形成且包含其等之至少一者。遮罩112可為同質的(例如，可包括一單一材料層)，或可為異質的(例如，可包括展現至少兩個不同材料層之一堆疊)。圖2B係處於圖2A中描繪之處理階段之圍繞線A-A (圖2A)之半導體裝置結構100之一簡化部分橫截面視圖。
遮罩112展現待轉印至圖案化遮蔽材料106之額外平行線結構114中之一所要圖案。舉例而言，如圖2A中展示，遮罩112可包含藉由平行線性孔隙116 (例如，平行線性開口、平行線性溝槽)彼此分離的額外平行線結構114。遮罩112之額外平行線結構114之各者可具有實質上相同寬度(例如，較小側向尺寸)，且可藉由實質上相同距離(對應於平行線性孔隙116之各者之一寬度)規則地間隔。相應地，側向鄰近額外平行線結構114之中心線之間之一間距在整個遮罩112中可為實質上均勻的。可選擇圖案化遮蔽材料106之額外平行線結構114 (及因此平行線性孔隙116)之尺寸及間距以為由額外平行線結構114形成之特徵提供所要側向尺寸、側向形狀、及側向間距，該等側向尺寸、側向形狀、及側向間距繼而可經選擇以在考量ARDE效應時為由硬遮罩材料104及半導體材料102形成之特徵提供所要側向尺寸及側向形狀，如下文進一步詳細描述。在一些實施例中，遮罩112之額外平行線結構114之各者之寬度大於圖案化遮蔽材料106之平行線結構108之各者之寬度，且遮罩112之側向鄰近額外平行線結構114之間之距離(例如，對應於平行線性孔隙116之各者之一寬度)實質上與圖案化遮蔽材料106之側向鄰近平行線結構108之間之距離相同。
如圖2A中展示，可各按不同於(例如，小於、大於)圖案化遮蔽材料106之平行線結構108及平行線性溝槽110之第一角度θ的相對於第一側向方向(例如，X方向)之一第二角度α形成遮罩112之額外平行線結構114及平行線性孔隙116。可基於半導體裝置結構100之一所要架構，且基於待由額外平行線結構114形成之特徵之所要側向尺寸及側向形狀鑑於第一角度θ來選擇第二角度α，該等側向尺寸及側向形狀繼而可經選擇以在考量ARDE效應時為由硬遮罩材料104及半導體材料102 (圖2B)形成之特徵提供所要側向尺寸及所要側向形狀。舉例而言，可相對於第一角度θ選擇第二角度α以控制圖案化遮蔽材料106之平行線性溝槽110與使用遮罩112在圖案化遮蔽材料106中形成之額外平行線性溝槽之間之交點之側向尺寸及側向位置。此等交點之側向尺寸及側向位置可能影響在隨後ARDE期間使用平行線結構108之剩餘部分移除之硬遮罩材料104之數量及位置，以便影響透過ARDE由硬遮罩材料104形成之特徵之側向尺寸及側向形狀以及隨後待使用由硬遮罩材料104形成之此等特徵由半導體材料102 (圖2B)形成之特徵之側向尺寸及側向形狀。在一些實施例中，額外平行線結構114及平行線性孔隙116之第二角度α係約四十一(41)度。
在額外實施例中，遮罩112可展現與圖2A中描繪不同之一組態。藉由非限制實例，遮罩112可展現多個系列之離散、長形(例如，非圓形、非等邊)孔隙(例如，卵形孔隙、矩形孔隙)來代替平行線性孔隙116之各者。離散、長形孔隙可由代替額外平行線結構114之一單一連續遮罩結構側向包圍且界定。各系列之離散、長形孔隙可實質上彼此對準，且可個別地及共同地具有實質上與圖2A中展示之平行線性孔隙116相同之定向(例如，相對於X方向之相同第二角度α)。各系列之離散、長形孔隙之各離散、長形孔隙可個別地側向定位以垂直地上覆於圖案化遮蔽材料106之平行線結構108之一者之一部分。因而，離散、長形孔隙(以及側向包圍且界定離散、長形孔隙之單一連續遮罩結構)可促成以實質上類似於平行線性孔隙116之一方式選擇性移除圖案化遮蔽材料106之平行線結構108之部分。
返回參考圖2A，可使用本文中未詳細描述之習知程序(例如，習知沈積程序，諸如原位生長、旋塗塗覆、毯覆塗覆、CVD、ALD及PVD之一或多者；習知光微影程序；習知材料移除程序；習知對準程序)及習知處理設備來形成並定位遮罩112 (包含其額外平行線結構114及平行線性孔隙116)。
接著，參考圖3A，保持未被遮罩112 (圖2A及圖2B)之額外平行線結構114 (圖2A及圖2B)覆蓋的圖案化遮蔽材料106 (圖2A及圖2B)之平行線結構108 (圖2A及圖2B)之部分可能經受至少一個材料移除程序以形成一圖案化遮蔽結構118。如圖3A中展示，圖案化遮蔽結構118可包含長形柱結構120、平行線性溝槽110、及額外平行線性溝槽122。長形柱結構120可藉由平行線性溝槽110在一個側向方向上彼此分離，且可藉由額外平行線性溝槽122在一額外側向方向上彼此分離。長形柱結構120可各展現一平行四邊形側向橫截面形狀。長形柱結構120可各個別地包含按第一角度θ彼此平行延伸的第一相對側表面117、按第二角度α彼此平行延伸的第二相對側表面119、及中介於第一相對側表面117與第二相對側表面119之間的尖端126 (例如，邊角，諸如成角度邊角)。另外，如圖3A中展示，在形成圖案化遮蔽結構118之後，可移除遮罩112 (圖2A及圖2B)。圖3B係處於圖3A中描繪之處理階段之圍繞線A-A (圖3A)之半導體裝置結構100之一簡化部分橫截面視圖。
如圖3A中展示，圖案化遮蔽結構118之平行線性溝槽110與額外平行線性溝槽122之間之交點(例如，接面、交叉點)可界定側向中介於側向鄰近長形柱結構120之尖端126之間之重疊溝槽區124 (用圖3A中之虛線展示)。重疊溝槽區124之側向形狀及側向尺寸至少部分取決於平行線性溝槽110之第一角度θ及額外平行線性溝槽122之第二角度α。重疊溝槽區124之側向邊界內之側向鄰近長形柱結構120之間之側向間隔可能大於重疊溝槽區124之側向邊界外之側向鄰近長形柱結構120之間之側向間隔。重疊溝槽區124可有效地充當側向鄰近較小臨界尺寸開口(例如，由平行線性溝槽110及額外平行線性溝槽122之非交叉部分界定之開口)的較大臨界尺寸開口。相應地，在硬遮罩材料104之隨後ARDE期間，可按與非下伏於重疊溝槽區124之硬遮罩材料104之其他部分不同之速率移除(例如，垂直地蝕刻)下伏於重疊溝槽區124之硬遮罩材料104之部分。此移除速率可變性可實現具有在其等之整個高度(例如，垂直尺寸)上展現可變側向尺寸之區之特徵之形成，如下文進一步詳細描述。
用於形成圖案化遮蔽結構118之材料移除程序可包括採用對圖案化遮蔽材料106 (圖2A及圖2B)之平行線結構108 (圖2A及圖2B)之材料具選擇性之一蝕刻劑之一習知非等向性蝕刻程序，其在本文中未詳細描述。舉例而言，取決於平行線結構108 (圖2A及圖2B)之材料組合物，材料移除程序可包括將平行線結構108 (圖2A及圖2B)之部分曝露於非等向性乾式蝕刻(例如，反應性離子蝕刻(RIE)、深RIE、電漿蝕刻、反應性離子束蝕刻、化學輔助離子束蝕刻)及非等向性濕式蝕刻(例如，氫氟酸(HF)蝕刻、一緩衝HF蝕刻、緩衝氧化物蝕刻)之一或多者。另外，可在形成圖案化遮蔽結構118之後使用本文中未詳細描述之一或多個其他習知材料移除程序(例如，一習知濕式蝕刻程序、一習知乾式蝕刻程序)選擇性地移除遮罩112 (圖2A及圖2B)之剩餘部分。
接著，參考圖4A，可透過ARDE移除保持未被圖案化遮蔽結構118之長形柱結構120覆蓋的硬遮罩材料104 (圖3A及圖3B)之部分以形成一圖案化硬遮罩材料128。如圖3A中展示，圖案化硬遮罩材料128可包含長形硬遮罩結構130、第一溝槽132、及第二溝槽134。長形硬遮罩結構130可藉由第一溝槽132在一個側向方向上彼此分離，且可藉由第二溝槽134在不同側向方向上彼此分離。長形硬遮罩結構130可各個別地包含第一相對側表面121、第二相對側表面123、及中介於第一相對側表面121與第二相對側表面123之間的尖端127 (例如，邊角，諸如圓角(radiused corner))。圖4B係處於圖4A中描繪之處理階段之圍繞線A-A (圖4A)之半導體裝置結構100之一簡化部分橫截面視圖。
如圖4A及圖4B中展示，長形硬遮罩結構130之部分可在硬遮罩材料104 (圖3A及圖3B)之ARDE之後定位於圖案化遮蔽結構118之重疊溝槽區124之側向邊界垂直下方及內。舉例而言，長形硬遮罩結構130之第一相對側表面121、第二相對側表面123、及尖端127之一或多者之一或多個部分可垂直地下伏於圖案化遮蔽結構118之重疊溝槽區124之側向邊界且在其等內。如圖4B中展示，重疊溝槽區124之側向邊界垂直下方及內之長形硬遮罩結構130之第一相對側表面121之一或多者之部分可相對於半導體材料102之一上表面漸縮(例如，成角度)，使得相較於第一相對側表面121之部分之垂直較高區，第一相對側表面121之部分之垂直較低區向內側向延伸(例如，側向突出)至下伏於重疊溝槽區124之區域之更遠處。在一些實施例中，垂直地下伏於重疊溝槽區124之側向邊界且在其等內之長形硬遮罩結構130之第一相對側表面121之部分具有相對於半導體材料102之上表面之小於90°之至少一個角度，諸如介於約80°與約90°之間之一角度。定位於重疊溝槽區124之側向邊界垂直下方及內之長形硬遮罩結構130之第二相對側表面123 (圖4A)及尖端127 (圖4A)之部分可展現類似於重疊溝槽區124之側向邊界垂直下方及內之長形硬遮罩結構130之第一相對側表面121之部分的漸縮。圖案化遮蔽結構118之重疊溝槽區124之側向邊界外之長形硬遮罩結構130之第一相對側表面121、第二相對側表面123、及尖端127之其他部分可展現較少漸縮，使得其他部分具有相對於半導體材料102之上表面之較接近90°之角度。因而，相較於非垂直地下伏於重疊溝槽區124之側向邊界且在其等內之側向鄰近長形硬遮罩結構130之其他部分之垂直下部區，垂直地下伏於圖案化遮蔽結構118之重疊溝槽區124之側向邊界且在其等內之側向鄰近長形硬遮罩結構130之部分之垂直下部區可更靠近在一起(例如，更少側向分離)。垂直地下伏於圖案化遮蔽結構118之重疊溝槽區124之側向邊界且在其等內之長形硬遮罩結構130之第一相對側表面121、第二相對側表面123、及尖端127之部分之漸縮可能由於在用於形成長形硬遮罩結構130之ARDE期間重疊溝槽區124之側向邊界內之硬遮罩材料104 (圖3A及圖3B)之表面之相對增加鈍化所致。
接著，參考圖5A，可選擇性地移除保持未被圖案化硬遮罩材料128之長形硬遮罩結構130 (圖4A及圖4B)覆蓋的半導體材料102 (圖4B)之部分以形成一圖案化半導體材料136。如圖5A中展示，圖案化半導體材料136可包含長形半導體柱138、第一溝槽140、及第二溝槽142。長形半導體柱138可藉由第一溝槽140在一第一側向方向上彼此分離，且可藉由第二溝槽142在一第二不同側向方向上彼此分離。長形半導體柱138可各個別地包含第一相對側表面137、第二相對側表面139、及中介於第一相對側表面137與第二相對側表面139之間的尖端141 (例如，邊角，諸如圓角)。另外，如圖5A中展示，在形成圖案化半導體材料136之後，可移除圖案化硬遮罩材料128 (圖4A及圖4B)及圖案化遮蔽結構118 (圖4A及圖4B)之剩餘部分(若有)。圖5B係處於圖5A中描繪之處理階段之圍繞線A-A (圖5A)之半導體裝置結構100之一簡化部分橫截面視圖。
如圖5A中展示，長形半導體柱138之各者可包含一數位線(例如，位元線)接觸區138a、及儲存節點(例如，記憶體胞)接觸區138b。儲存節點接觸區138b可定位成緊鄰長形半導體柱138之各者之第二相對側表面139，且數位線接觸區138a可定位成側向介於儲存節點接觸區138b之間且緊鄰長形半導體柱138之各者之一中心。對於在X方向上側向鄰近彼此之一些長形半導體柱138，側向鄰近長形半導體柱138之一者之數位線接觸區138a可定位成側向鄰近側向鄰近長形半導體柱138之另一者之儲存節點接觸區138b之一者。
長形半導體柱138之各者之儲存節點接觸區138b可各個別地展現比其間之數位線接觸區138a更大之側向尺寸。儲存節點接觸區138b可能比數位線接觸區138a更寬(例如，具有一更大較小側向尺寸)，使得長形半導體柱138之第一相對側表面137各實質上非共面。儲存節點接觸區138b可展現相對於許多習知半導體柱之習知儲存節點接觸區之較大側向橫截面積。與習知半導體柱側向幾何組態相比，長形半導體柱138之側向幾何組態(例如，側向形狀、側向尺寸)可增加儲存節點(例如，記憶體胞)對準裕度，可改良儲存節點接觸區域，可允許增大儲存節點側向尺寸，及/或可降低短路及接面洩漏之風險。長形半導體柱138之側向形狀及側向尺寸(包含其儲存節點接觸區138b及數位線接觸區138a之側向形狀及側向尺寸)可對應於用於形成長形半導體柱138之長形硬遮罩結構130 (圖4A及圖4B)之垂直最低區之側向形狀及側向尺寸。相應地，如受平行線性溝槽110 (圖4A及圖4B)之第一角度θ及額外平行線性溝槽122 (圖4A及圖4B)之第二角度α影響之圖案化遮蔽結構118 (圖4A及圖4B)之重疊溝槽區124 (圖4A及圖4B)之側向形狀及側向尺寸促成在形成長形硬遮罩結構130 (圖4A及圖4B)期間對ARDE效應之控制，以便允許對長形半導體柱138之側向形狀及側向尺寸之所要及預定操縱。
因此，根據本發明之實施例，形成一半導體裝置之一方法包括在上覆於一半導體材料之一硬遮罩材料上方形成一圖案化遮蔽材料。圖案化遮蔽材料包括各按相對於一第一側向方向從約30度至約75度之一範圍內之一第一角度側向延伸的平行線結構及平行線性溝槽。在圖案化遮蔽材料上方提供一遮罩。遮罩包括各按不同於第一角度且在相對於第一側向方向從約0度至約90度之一範圍內之一第二角度側向延伸的額外平行線結構及平行線性孔隙。圖案化遮蔽材料進一步使用遮罩圖案化以形成包括藉由按第一角度側向延伸之平行線性溝槽及按第二角度側向延伸之額外平行線性溝槽彼此分離之長形柱結構之一圖案化遮蔽結構。平行線性溝槽及額外平行線性溝槽之重疊區定位成側向鄰近長形柱結構之邊角。未被長形柱結構覆蓋的硬遮罩材料之部分經受深寬比相依蝕刻以形成包括展現垂直地下伏於圖案化遮蔽結構之平行線性溝槽及額外平行線性溝槽之重疊區之側向邊界且在其等內之部分之長形硬遮罩結構之一圖案化硬遮罩材料。移除未被長形硬遮罩結構覆蓋的半導體材料之部分以形成包括長形半導體柱結構之一圖案化半導體材料。
此外，根據本發明之實施例之一半導體裝置包括長形半導體柱，其等各個別地包括側向安置在兩個儲存節點接觸區之間之一數位線接觸區。兩個儲存節點接觸區之各者具有比數位線接觸區更大之一寬度。
在形成長形半導體柱138之後，半導體裝置結構100可能經受額外處理。藉由非限制實例，共同參考圖6A，長形半導體柱138之各者之儲存節點接觸區138b及數位線接觸區138a可藉由具有形成於其中之字線143之隔離溝槽彼此分離。另外，可在長形半導體柱138之儲存節點接觸區138b中形成儲存節點接觸件144，可在長形半導體柱138之數位線接觸區138a中形成數位線接觸件146，且可在數位線接觸件146上或上方形成數位線148。字線143可在一第一側向方向(例如，X方向)上延伸且數位線148可在一第二不同側向方向(例如，Y方向)上延伸。此外，可在半導體裝置結構100之特徵之間之空間(例如，第一溝槽140、第二溝槽142、額外開口)中形成一或多個隔離材料(例如，介電材料)。此外，如作為處於圖6A中描繪之處理階段之圍繞線A-A (圖6A)之半導體裝置結構100之一簡化部分橫截面視圖的圖6B中展示，可在數位線接觸件146上或上方形成介電罩蓋結構150 (例如，氮化物介電罩蓋結構)。
字線143、儲存節點接觸件144、數位線接觸件146、及數位線148可各個別地由至少一個導電材料形成且包含該至少一個導電材料，包含(但不限於)一金屬(例如，鎢、鈦、鎳、鉑、金)、一金屬合金、一含金屬材料(例如，金屬氮化物、金屬矽化物、金屬碳化物、金屬氧化物)、及一導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺、導電摻雜矽鍺)之一或多者。藉由非限制實例，字線143、儲存節點接觸件144、數位線接觸件146、及數位線148可各個別地包括氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鈦鋁(TiAlN)、元素鈦(Ti)、元素鉑(Pt)、元素銠(Rh)、元素銥(Ir)、氧化銥(IrOx )、元素釕(Ru)、氧化釕(RuOx )、及其等之合金之一或多者。
可各個別地使用本文中未詳細描述之習知程序(例如，習知沈積程序，諸如原位生長、旋塗塗覆、毯覆塗覆、CVD、ALD、及PVD之一或多者；習知圖案化及材料移除程序，諸如習知對準程序、習知光微影曝光程序、習知顯影程序、習知蝕刻程序)及習知處理設備來形成字線143、儲存節點接觸件144、數位線接觸件146、及數位線148。
接著，參考圖7A，可在儲存節點接觸件144上或上方形成重佈材料(RDM)結構152 (亦被稱為「重佈層(RDL)結構」)，且儲存節點結構154 (例如，電容器結構)可形成於RDM結構152上方且與RDM結構152電連通。圖7B係處於圖7A中描繪之處理階段之圍繞線A-A (圖7A)之半導體裝置結構100之一簡化部分橫截面視圖。
RDM結構152可經組態以有效地移位(例如，交錯、調整、修改)儲存節點接觸件144之側向位置(例如，沿X方向)以適應在儲存節點接觸件144上方且與其電連通之儲存節點結構154之一所要配置(例如，一六邊形緊密堆積配置)。RDM結構152可各個別地由一導電材料形成且包含該導電材料，包含(但不限於)一金屬(例如，鎢、鈦、鎳、鉑、金)、一金屬合金、一含金屬材料(例如，金屬氮化物、金屬矽化物、金屬碳化物、金屬氧化物)、及一導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺、導電摻雜矽鍺)之一或多者。藉由非限制實例，RDM結構152可個別地包括TiN、TaN、WN、TiAlN、Ti、Pt、Rh、Ir、IrOx 、Ru、RuOx 、及其等之合金之一或多者。
儲存節點結構154可經組態以儲存表示一可程式化邏輯狀態之一電荷。舉例而言，儲存節點結構154之一充電狀態可表示一第一邏輯狀態(例如，一邏輯1)，且儲存節點結構154之一未充電狀態可表示一第二邏輯狀態(例如，一邏輯0)。在一些實施例中，儲存節點結構154包括經組態以儲存與一邏輯狀態相關聯之一電荷的一介電材料。介電材料可(舉例而言)包括包含二氧化矽、氮化矽、聚醯亞胺、二氧化鈦(TiO2 )、氧化鉭(Ta2 O5 )、氧化鋁(Al2 O3 )、氧化物-氮化物-氧化物材料(例如，二氧化矽-氮化矽-二氧化矽)、鈦酸鍶(SrTiO3 ) (STO)、鈦酸鋇(BaTiO3 )、氧化鉿(HfO2 )、氧化鋯(ZrO2 )、一鐵電材料(例如，鐵電氧化鉿、鐵電氧化鋯、鋯鈦酸鉛(PZT)等)、及一高k介電材料之一或多者。在一些實施例中，儲存節點結構154包括氧化鋯。
可各個別地使用本文中未詳細描述之習知程序(例如，習知沈積程序，諸如原位生長、旋塗塗覆、毯覆塗覆、CVD、ALD、及PVD之一或多者；習知圖案化及材料移除程序，諸如習知對準程序、習知光微影曝光程序、習知顯影程序、習知蝕刻程序)及習知處理設備來形成RDM結構152及儲存節點結構154。
返回參考圖5A及圖5B，在額外實施例中，半導體裝置結構100藉由修改圖案化遮蔽材料106之平行線結構108 (圖1A及圖1B)及平行線性溝槽110 (圖1A及圖1B)之第一角度θ、及遮罩112 (圖2A及圖2B)之額外平行線結構114 (圖2A及圖2B)及平行線性孔隙116 (圖2A及圖2B)之第二角度α之一或多者而形成為展現長形半導體柱138之不同側向幾何組態(例如，不同側向形狀、不同側向尺寸)。藉由非限制實例，圖8A至圖9E係繪示形成本發明之額外半導體裝置結構之方法之實施例的簡化部分自上而下視圖。為避免重複，本文中未詳細描述圖8A至圖9E中展示之全部特徵。實情係，除非下文另外描述，否則由作為一先前描述特徵(無論先前描述特徵在本段落之前首先描述，或在本段落之後首先描述)之元件符號之100增量的一元件符號指定之一特徵將被理解為實質上類似於先前描述特徵且亦將被理解為以實質上與先前描述特徵相同之方式形成。
根據本發明之額外實施例，圖8A至圖8E係繪示形成一半導體裝置結構200之一方法之簡化部分自上而下視圖。參考圖8A，一半導體裝置結構200可包含在一硬遮罩材料204上或上方的一圖案化遮蔽材料206。硬遮罩材料204可經定位於實質上類似於先前參考圖1B描述之半導體材料102的一半導體材料上或上方。如圖8A中展示，圖案化遮蔽材料206可包含藉由平行線性溝槽210彼此分離的平行線結構208，其中平行線結構208及平行線性溝槽210之組態分別實質上類似於先前參考圖1A及圖1B描述之平行線結構108及平行線性溝槽110之組態。在一些實施例中，各按偏離一第一側向方向(例如，X方向)達約六十九(69)度之一第一角度θ形成平行線結構208及平行線性溝槽210。
接著，參考圖8B，可在圖案化遮蔽材料206上或上方提供包含額外平行線結構214及平行線性孔隙216之一遮罩212 (例如，一蝕刻遮罩、一削減遮罩)。額外平行線結構214及平行線性孔隙216可分別實質上類似於先前參考圖2A及圖2B描述之遮罩112之額外平行線結構114及平行線性孔隙116，惟額外平行線結構214及平行線性孔隙216可按與額外平行線結構114 (圖2A及圖2B)及平行線性孔隙116 (圖2A及圖2B)不同之相對於第一側向方向(例如，X方向)之一第二角度α定向除外。舉例而言，額外平行線結構214及平行線性孔隙216之第二角度α可大於四十一(41)度，諸如大於四十一(41)度且小於或等於九十(90)度。在一些實施例中，額外平行線結構214及平行線性孔隙216之第二角度α係約九十(90)度。額外平行線結構214及平行線性孔隙216相對於額外平行線結構114 (圖2A及圖2B)及平行線性孔隙116 (圖2A及圖2B)之不同定向(例如，不同第二角度α)影響透過ARDE由硬遮罩材料204形成之特徵之側向尺寸及側向形狀以及隨後待使用由硬遮罩材料204形成之此等特徵由下伏於硬遮罩材料204之半導體材料形成之特徵之側向尺寸及側向形狀，如下文進一步詳細描述。
接著，參考圖8C，保持未被遮罩212 (圖8B)之額外平行線結構214 (圖8B)覆蓋的圖案化遮蔽材料206 (圖8A)之平行線結構208 (圖8A)之部分可能經受至少一個材料移除程序以形成包含長形柱結構220、平行線性溝槽210、及額外平行線性溝槽222的一圖案化遮蔽結構218。長形柱結構220可各展現一平行四邊形側向橫截面形狀。另外，長形柱結構220可各個別地包含按第一角度θ彼此平行延伸的第一相對側表面217、按第二角度α彼此平行延伸的第二相對側表面219、及中介於第一相對側表面217與第二相對側表面219之間的尖端226 (例如，邊角，諸如成角度邊角)。如圖8C中展示，遮罩212 (圖8B)之平行線性孔隙216 (圖8B)相對於遮罩112 (圖2A及圖2B)之平行線性孔隙116 (圖2A及圖2B)之較大第二角度α修改平行線性溝槽210與額外平行線性溝槽222之間之交點之組態，使得由交點界定之重疊溝槽區224展現相對於長形柱結構220之不同側向尺寸及側向定位。舉例而言，側向中介於側向鄰近長形柱結構220之尖端226之間之重疊溝槽區224可側向終止於較接近一些側向鄰近長形柱結構220之中心區處。繼而，重疊溝槽區224之相對不同組態可修改隨後由硬遮罩材料204形成之特徵之側向形狀及側向尺寸，如下文進一步詳細描述。舉例而言，重疊溝槽區224 (相對於圖案化遮蔽結構218之重疊溝槽區124)之經修改組態可修改在其等之整個高度(例如，垂直尺寸)上展現可變側向尺寸之隨後形成特徵之區之位置及/或量值。
接著，參考圖8D，可透過ARDE移除保持未被圖案化遮蔽結構218之長形柱結構220 (圖8C)覆蓋的硬遮罩材料204 (圖8C)之部分以形成包含長形硬遮罩結構230、第一溝槽232、及第二溝槽234的一圖案化硬遮罩材料228。長形硬遮罩結構230可各個別地包含第一相對側表面221、第二相對側表面223、及中介於第一相對側表面221與第二相對側表面223之間的尖端227 (例如，邊角，諸如圓角)。如圖8D中展示，由於圖案化遮蔽結構218之重疊溝槽區224 (相對於先前參考圖4A及圖4B描述之圖案化遮蔽結構118之重疊溝槽區124)之經修改組態所致，向外側向延伸至圖案化遮蔽結構218之長形柱結構220之側向邊界外之圖案化硬遮罩材料228之長形硬遮罩結構230之部分(例如，垂直下部)之側向位置、側向形狀及側向尺寸可能不同於向外側向延伸至圖案化遮蔽結構118 (圖4A及圖4B)之長形柱結構120 (圖4A及圖4B)之側向邊界外之圖案化硬遮罩材料128 (圖4A及圖4B)之長形柱結構120 (圖4A及圖4B)之部分(例如，垂直下部)之側向位置、側向形狀及側向尺寸。舉例而言，由於重疊溝槽區224之不同終止點所致，定位於長形硬遮罩結構230之中心區處之長形硬遮罩結構230之第一相對側表面221之區(例如，垂直下部區)可側向延伸(例如，側向突出)至下伏於圖案化遮蔽結構218之重疊溝槽區224之區域中。
接著，參考圖8E，可選擇性地移除保持未被圖案化硬遮罩材料228 (圖8D)之長形硬遮罩結構230 (圖8D)覆蓋的一半導體材料202 (圖8D)之部分以形成包含長形半導體柱238、第一溝槽240、及第二溝槽242的一圖案化半導體材料236。長形半導體柱238可各個別地包含第一相對側表面237、第二相對側表面239、及中介於第一相對側表面237與第二相對側表面239之間的尖端241 (例如，邊角，諸如圓角)。另外，長形半導體柱238可各包含緊鄰其等之第二相對側表面239的儲存節點接觸區238b、及定位成側向介於儲存節點接觸區238b之間且緊鄰長形半導體柱238之一中心的一數位線接觸區238a。長形半導體柱238之側向形狀及側向尺寸(包含其等之儲存節點接觸區238b及數位線接觸區238a之側向形狀及側向尺寸)可對應於用於形成長形半導體柱238之長形硬遮罩結構230 (圖8D)之垂直最下部之側向形狀及側向尺寸。舉例而言，如圖8E中展示，藉由透過平行線性溝槽210 (圖8D)之第一角度θ及圖案化遮蔽結構218 (圖8D)之額外平行線性溝槽222 (圖8D)之第二角度α之選擇來控制硬遮罩材料204 (圖8C)之ARDE，可形成長形半導體柱238，使得(在移除長形柱結構220之前)其等之儲存節點接觸區238b及數位線接觸區238a之部分向外側向延伸至用於形成長形半導體柱238之圖案化遮蔽結構218 (圖8D)之長形柱結構220 (圖8D)之側向邊界外。(在移除圖案化遮蔽結構218之前)向外側向延伸至第二相對側表面219 (圖8D)之邊界外之長形半導體柱238之至少部分可允許長形半導體柱238之儲存節點接觸區238b展現相對於許多習知半導體柱之習知儲存節點接觸區之較大側向橫截面積。相應地，與習知半導體柱側向幾何組態相比，長形半導體柱238之側向幾何組態(例如，側向形狀、側向尺寸)可增加儲存節點(例如，記憶體胞)對準裕度，可改良儲存節點接觸區域，可允許增大儲存節點側向尺寸，及/或可降低短路及接面洩漏之風險。
在形成長形半導體柱238之後，半導體裝置結構200可能根據需要經受額外處理。半導體裝置結構200可(舉例而言)在形成長形半導體柱138之後經受先前關於半導體裝置結構100描述之額外處理行為(例如，參考圖6A至圖7B描述之額外處理行為)。
根據本發明之額外實施例，圖9A至圖9E係繪示形成一半導體裝置結構300之一方法之簡化部分自上而下視圖。參考圖9A，一半導體裝置結構300可包含在一硬遮罩材料304上或上方的一圖案化遮蔽材料306。硬遮罩材料304可經定位於實質上類似於先前參考圖1B描述之半導體材料102的一半導體材料上或上方。如圖9A中展示，圖案化遮蔽材料306可包含藉由平行線性溝槽310彼此分離的平行線結構308。平行線結構308及平行線性溝槽310可實質上類似於先前參考圖1A及圖1B描述之圖案化遮蔽材料106之平行線結構108及平行線性溝槽110，惟平行線結構308及平行線性溝槽310可按與平行線結構108 (圖1A及圖1B)及平行線性溝槽110 (圖1A及圖1B)不同之相對於第一側向方向(例如，X方向)之一第一角度θ定向除外。舉例而言，平行線結構308及平行線性溝槽310之第一角度θ可小於六十九(69)度，諸如介於六十九(69)度與零(0)度之間。在一些實施例中，平行線結構308及平行線性溝槽310之第一角度θ係約四十九(49)度。平行線結構308及平行線性溝槽310相對於平行線結構108 (圖1A及圖1B)及平行線性溝槽110 (圖1A及圖1B)之不同定向(例如，不同第一角度θ)至少部分影響透過ARDE由硬遮罩材料304形成之特徵之側向尺寸及側向形狀，以及隨後待使用由硬遮罩材料304形成之此等特徵由下伏於硬遮罩材料304之半導體材料形成之特徵之側向尺寸及側向形狀，如下文進一步詳細描述。
接著，參考圖9B，可在圖案化遮蔽材料306上或上方提供包含額外平行線結構314及平行線性孔隙316之一遮罩312 (例如，一蝕刻遮罩、一削減遮罩)。額外平行線結構314及平行線性孔隙316可分別實質上類似於先前參考圖8B描述之遮罩212之額外平行線結構214及平行線性孔隙216。在一些實施例中，各按偏離第一側向方向(例如，X方向)達約九十(90)度之一第二角度α形成額外平行線結構314及平行線性孔隙316。額外平行線結構314及平行線性孔隙316相對於圖案化遮蔽材料306之平行線結構308及平行線性溝槽310之不同定向(例如，不同第一角度θ)的定向(例如，第二角度α)影響透過ARDE由硬遮罩材料304形成之特徵之側向尺寸及側向形狀，以及隨後待使用由硬遮罩材料304形成之此等特徵由下伏於硬遮罩材料304之半導體材料形成之特徵之側向尺寸及側向形狀，如下文進一步詳細描述。
接著，參考圖9C，保持未被遮罩312 (圖9B)之額外平行線結構314 (圖9B)覆蓋的圖案化遮蔽材料306 (圖9A)之平行線結構308 (圖9A)之部分可能經受至少一個材料移除程序以形成包含長形柱結構320、平行線性溝槽310、及額外平行線性溝槽322的一圖案化遮蔽結構318。長形柱結構320可各展現一平行四邊形側向橫截面形狀。另外，長形柱結構320可各個別地包含按第一角度θ彼此平行延伸的第一相對側表面317、按第二角度α彼此平行延伸的第二相對側表面319、及中介於第一相對側表面317與第二相對側表面319之間的尖端326 (例如，邊角，諸如成角度邊角)。如圖9C中展示，平行線結構308 (圖9A)及平行線性溝槽310 (圖9A)相對於平行線結構108 (圖1A及圖1B)及平行線性溝槽110 (圖1A及圖1B)之較小第一角度θ結合遮罩312 (圖9B)之平行線性孔隙316 (圖9B)相對於遮罩112 (圖2A及圖2B)之平行線性孔隙116 (圖2A及圖2B)之較大第二角度α修改平行線性溝槽310與額外平行線性溝槽322之間之交點之組態，使得圖案化遮蔽結構318之重疊溝槽區324展現相對於圖案化遮蔽結構118、218 (圖3A及圖8C)之重疊溝槽區124、224 (圖3A及圖8C)之不同側向形狀、側向尺寸、及側向定位。舉例而言，側向中介於側向鄰近長形柱結構320之尖端326之間之重疊溝槽區324可展現與重疊溝槽區124、224 (圖3A及圖8C)不同之側向形狀，且可側向終止於較接近長形柱結構320之第二相對側表面319處。繼而，重疊溝槽區324之相對不同組態可修改隨後由硬遮罩材料304形成之特徵之側向形狀及側向尺寸，如下文進一步詳細描述。舉例而言，重疊溝槽區324 (相對於圖案化遮蔽結構218之重疊溝槽區224)之經修改組態可修改在其等之整個高度(例如，垂直尺寸)上展現可變側向尺寸之隨後形成特徵之區之位置及/或量值。
接著，參考圖9D，可透過ARDE移除保持未被圖案化遮蔽結構318之長形柱結構320 (圖9C)覆蓋的硬遮罩材料304 (圖9C)之部分以形成包含長形硬遮罩結構330、第一溝槽332、及第二溝槽334的一圖案化硬遮罩材料328。長形硬遮罩結構330可各個別地包含第一相對側表面321、第二相對側表面323、及中介於第一相對側表面321與第二相對側表面323之間的尖端327 (例如，邊角，諸如圓角)。如圖9D中展示，由於圖案化遮蔽結構318之重疊溝槽區324 (相對於先前參考圖4A及圖8D描述之圖案化遮蔽結構118、218之重疊溝槽區124、224)之經修改組態所致，向外側向延伸至圖案化遮蔽結構318之長形柱結構320之側向邊界外之長形柱結構320之部分(例如，垂直下部)之側向位置、側向形狀及側向尺寸可能不同於向外側向延伸至圖案化遮蔽結構118、218 (圖4A及圖8D)之長形柱結構120、220 (圖4A及圖8D)之側向邊界外之長形柱結構120、220 (圖4A及圖8D)之部分(例如，垂直下部)之側向位置、側向形狀及側向尺寸。舉例而言，由於重疊溝槽區324之不同終止點所致，定位成處於及/或緊鄰長形硬遮罩結構330之尖端327之長形硬遮罩結構330之第一相對側表面321、第二相對側表面323、及尖端327之一或多個部分之區(例如，垂直下部區)可側向延伸(例如，側向突出)至下伏於圖案化遮蔽結構318之重疊溝槽區324之區域中。
接著，參考圖9E，可選擇性地移除保持未被圖案化硬遮罩材料328 (圖9D)之長形硬遮罩結構330 (圖9D)覆蓋的一半導體材料302 (圖9C)之部分以形成包含長形半導體柱338、第一溝槽340、及第二溝槽342的一圖案化半導體材料336。長形半導體柱338可各個別地包含第一相對側表面337、第二相對側表面339、及中介於第一相對側表面337與第二相對側表面339之間的尖端341 (例如，邊角，諸如圓角)。另外，長形半導體柱338可各包含緊鄰其等之第二相對側表面339的儲存節點接觸區338b、及定位成側向介於儲存節點接觸區338b之間且緊鄰長形半導體柱338之一中心的一數位線接觸區338a。長形半導體柱338之側向形狀及側向尺寸(包含其等之儲存節點接觸區338b及數位線接觸區338a之側向形狀及側向尺寸)可對應於用於形成長形半導體柱338之長形硬遮罩結構330 (圖9D)之垂直最下部之側向形狀及側向尺寸。舉例而言，如圖9E中展示，藉由透過平行線性溝槽310 (圖9D)之第一角度θ及圖案化遮蔽結構318 (圖9D)之額外平行線性溝槽322 (圖9D)之第二角度α之選擇來控制硬遮罩材料304 (圖9C)之ARDE，可形成長形半導體柱338，使得(在移除長形柱結構320之前)儲存節點接觸區338b之部分向外側向延伸至用於形成長形半導體柱338之圖案化遮蔽結構318 (圖9D)之長形柱結構320 (圖9D)之側向邊界外而數位線接觸區338a實質上限制於長形柱結構320 (圖9D)之側向邊界內。(在移除圖案化遮蔽結構318之前)向外側向延伸至處於或緊鄰尖端326 (圖9D)之長形柱結構320 (圖9D)之第一相對側表面317 (圖9D)、第二相對側表面319 (圖9D)、及尖端326 (圖9D)之邊界外之長形半導體柱338之至少部分可允許長形半導體柱338之儲存節點接觸區338b展現相對於許多習知半導體柱之習知儲存節點接觸區之較大側向橫截面積。相應地，與習知半導體柱側向幾何組態相比，長形半導體柱338之側向幾何組態(例如，側向形狀、側向尺寸)可增加儲存節點(例如，記憶體胞)對準裕度，可改良儲存節點接觸區域，可允許增大儲存節點側向尺寸，及/或可降低短路及接面洩漏之風險。
在形成長形半導體柱338之後，半導體裝置結構300可能根據需要經受額外處理。半導體裝置結構300可(舉例而言)在形成長形半導體柱138之後經受先前關於半導體裝置結構100描述之額外處理行為(例如，參考圖6A至圖7B描述之額外處理行為)。
圖10繪示根據本發明之一實施例之一記憶體裝置400之一功能方塊圖。記憶體裝置400可包含(舉例而言)本文中先前描述之半導體裝置結構100之一實施例。如圖10中展示，記憶體裝置400可包含記憶體胞402、數位線404 (例如，對應於圖6A至圖7B中展示之半導體裝置結構100之數位線148)、字線406 (例如，對應於圖6A及圖7A中展示之半導體裝置結構100之字線143)、一列解碼器408、一行解碼器410、一記憶體控制器412、一感測裝置414、及一輸入/輸出裝置416。
記憶體裝置400之記憶體胞402可程式化為至少兩個不同邏輯狀態(例如，邏輯0及邏輯1)。各記憶體胞402可個別地包含一電容器及電晶體(例如，一傳遞電晶體)。電容器儲存表示記憶體胞402之可程式化邏輯狀態(例如，一充電電容器可表示一第一邏輯狀態，諸如一邏輯1；且一未充電電容器可表示一第二邏輯狀態，諸如一邏輯0)之一電荷。電晶體在將一最小臨限電壓施加(例如，藉由字線406之一者)至其之一半導體通道時授予對電容器之存取以對電容器進行操作(例如，讀取、寫入、重寫)。
數位線404藉由記憶體胞402之電晶體連接至記憶體胞402之電容器(例如，對應於圖7A及圖7B中展示之半導體裝置結構100之儲存節點結構154)。字線406垂直於數位線404延伸，且連接至記憶體胞402之電晶體之閘極。可藉由啟動適當數位線404及字線406而對記憶體胞402執行操作。啟動一數位線404或一字線406可包含將一電壓電位施加至數位線404或字線406。記憶體胞402之各行可個別地連接至數位線404之一者，且記憶體胞402之各列可個別地連接至字線406之一者。個別記憶體胞402可經定址且透過數位線404及字線406之交點(例如，交叉點)進行存取。
記憶體控制器412可透過包含列解碼器408、行解碼器410、及感測裝置414之各個組件來控制記憶體胞402之操作。記憶體控制器412可產生經引導至列解碼器408以啟動(例如，將一電壓電位施加至)預定字線406之列位址信號，且可產生經引導至行解碼器410以啟動(例如，將一電壓電位施加至)預定數位線404之行位址信號。記憶體控制器412亦可產生且控制在記憶體裝置400之操作期間所採用之各種電壓電位。一般而言，一所施加電壓之振幅、形狀及/或持續時間可經調整(例如，改變)，且可針對記憶體裝置400之各種操作而不同。
在記憶體裝置400之使用及操作期間，在被存取之後，可藉由感測裝置414讀取(例如，感測)一記憶體胞402。感測裝置414可比較一適當數位線404之一信號(例如，一電壓)與一參考信號以便判定記憶體胞402之邏輯狀態。若(舉例而言)數位線404具有比參考電壓更高之一電壓，則感測裝置414可判定記憶體胞402之所儲存邏輯狀態係一邏輯1，且反之亦然。感測裝置414可包含用以偵測及放大信號之一差異(此項技術中常被稱為「鎖存」)的電晶體及放大器。一記憶體胞402之所偵測邏輯狀態可透過行解碼器410輸出至輸入/輸出裝置416。另外，可藉由類似地啟動記憶體裝置400之一適當字線406及一適當數位線404而設定(例如，寫入)一記憶體胞402。藉由在啟動字線406時控制數位線404，可設定記憶體胞402 (例如，可將一邏輯值儲存於記憶體胞402中)。行解碼器410可接受來自輸入/輸出裝置416之資料以寫入至記憶體胞402。此外，一記憶體胞402亦可藉由讀取記憶體胞402而再新(例如，再充電)。讀取操作會將記憶體胞402之內容放置於適當數位線404上，接著藉由感測裝置414將該適當數位線404上拉至完全位準(例如，完全充電或放電)。當與記憶體胞402相關聯之字線406被撤銷啟動時，與字線406相關聯之列中之全部記憶體胞402復原至完全充電或放電。
因此，根據本發明之實施例之一記憶體裝置包括一記憶體控制器、一列解碼器、一行解碼器、字線、數位線、記憶體胞、及長形半導體柱。列解碼器可操作地耦合至記憶體控制器。行解碼器可操作地耦合至記憶體控制器。字線可操作地耦合至列解碼器。數位線可操作地耦合至行解碼器。記憶體胞經定位成緊鄰字線及數位線之交點，且包括儲存節點結構及電連接至該等儲存節點結構之存取裝置。長形半導體柱可操作地耦合至儲存節點結構記憶體胞及數位線。長形半導體柱各包括儲存節點接觸區、及側向介於記憶體胞接觸區之間且展現比該等記憶體胞接觸區更窄之一寬度的一數位線接觸區。
根據本發明之實施例之半導體裝置結構(例如，半導體裝置結構100、200、300)及半導體裝置(例如，記憶體裝置400)可用於本發明之電子系統之實施例中。舉例而言，圖11係根據本發明之實施例之一闡釋性電子系統500之一方塊圖。電子系統500可包括(舉例而言)一電腦或電腦硬體組件、一伺服器或其他網路硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、攜帶型媒體(例如，音樂)播放器、一Wi-Fi或蜂巢式啓用平板電腦(諸如(舉例而言)一iPad®或SURFACE®平板電腦)、一電子書、一導航裝置等。電子系統500包含至少一個記憶體裝置502。記憶體裝置502可包括(舉例而言)本文中先前描述之一半導體裝置結構(例如，半導體裝置結構100、200、300)及一半導體裝置(例如，記憶體裝置400)之一或多者之一實施例。電子系統500可進一步包含至少一個電子信號處理器裝置504 (通常被稱為一「微處理器」)。電子信號處理器裝置504可視情況包含本文中先前描述之一半導體裝置結構(例如，半導體裝置結構100、200、300)及一半導體裝置(例如，記憶體裝置400)之一實施例。電子系統500可進一步包含用於由一使用者將資訊輸入至電子系統500中的一或多個輸入裝置506，諸如(舉例而言)一滑鼠或其他指標裝置、一鍵盤、一觸控墊、一按鈕、或一控制面板。電子系統500可進一步包含用於將資訊(例如，視覺或音訊輸出)輸出給一使用者的一或多個輸出裝置508，諸如(舉例而言)一監視器、一顯示器、一印表機、一音訊輸出插孔、一揚聲器等。在一些實施例中，輸入裝置506及輸出裝置508可包括一單一觸控螢幕裝置，該單一觸控螢幕裝置可用於將資訊輸入至電子系統500且將視覺資訊輸出給一使用者。輸入裝置506及輸出裝置508可與記憶體裝置502及電子信號處理器裝置504之一或多者電連通。
因此，根據本發明之實施例之一電子系統包括一輸入裝置、一輸出裝置、可操作地耦合至該輸入裝置及該輸出裝置的一處理器裝置、及可操作地耦合至該處理器裝置的一記憶體裝置。記憶體裝置包括至少一個長形半導體柱，該至少一個長形半導體柱包括一數位線接觸區、及側向位於該數位線接觸區側翼之儲存節點接觸區。儲存節點接觸區之各者個別地展現比數位線接觸區更大之一側向橫截面積。
本發明之方法提供一有效且可靠方式以使用ARDE效應來操縱一半導體裝置(例如，一記憶體裝置，諸如一DRAM裝置)之半導體裝置結構(例如，半導體裝置結構100、200、300)之特徵(例如，長形半導體柱138、238、338)之尺寸、形狀、及間距。該等方法促成數位線接觸件及儲存節點接觸件之簡單且具成本效率形成及對準，其中與形成並對準一半導體裝置結構之數位線接觸件及儲存節點接觸件之習知方法相比降低短路及接面洩漏之風險。與形成並對準一半導體裝置結構之接觸件(例如，數位線接觸件、儲存節點接觸件)之習知方法相比，本發明之方法可促成經改良裝置效能、較低成本、組件之增加小型化、經改良圖案品質、及較大封裝密度。
下文描述本發明之額外非限制例示性實施例。
實施例1：一種形成一裝置之方法，該方法包括：在上覆於一半導體材料之一硬遮罩材料上方形成一圖案化遮蔽材料，該圖案化遮蔽材料包括各按相對於一第一側向方向從約30度至約75度之一範圍內之一第一角度側向延伸的平行線結構及平行線性溝槽；在該圖案化遮蔽材料上方提供一遮罩，該遮罩包括各按不同於該第一角度且在相對於該第一側向方向從約0度至約90度之一範圍內之一第二角度側向延伸的額外平行線結構及平行線性孔隙；進一步使用該遮罩圖案化該圖案化遮蔽材料以形成包括藉由按該第一角度側向延伸之該等平行線性溝槽及按該第二角度側向延伸之額外平行線性溝槽彼此分離之長形柱結構的一圖案化遮蔽結構，該等平行線性溝槽及該等額外平行線性溝槽之重疊區經定位成側向鄰近該等長形柱結構之邊角；使未被該等長形柱結構覆蓋的該硬遮罩材料之部分經受深寬比相依蝕刻以形成包括展現垂直地下伏於該圖案化遮蔽結構之該等平行線性溝槽及該等額外平行線性溝槽之該等重疊區之側向邊界且在其等內之部分之長形硬遮罩結構的一圖案化硬遮罩材料；及移除未被該等長形硬遮罩結構覆蓋的該半導體材料之部分以形成包括長形半導體柱結構的一圖案化半導體材料。
實施例2：如實施例1之方法，其中形成一圖案化遮蔽材料包括將該第一角度選擇為相對於該第一側向方向約69度。
實施例3：如實施例1及2之一者之方法，其中在該圖案化遮蔽材料上方提供一遮罩包括將該第二角度選擇為在相對於該第一側向方向從約41度至約90度之一範圍內。
實施例4：如實施例1之方法，其中形成一圖案化遮蔽材料包括將該第一角度選擇為相對於該第一側向方向約41度。
實施例5：如實施例1及4之一者之方法，其中在該圖案化遮蔽材料上方提供一遮罩包括將該第二角度選擇為相對於該第一側向方向小於或等於約90度。
實施例6：如實施例1至5之任一者之方法，其中進一步使用該遮罩圖案化該圖案化遮蔽材料以形成包括長形柱結構之一圖案化遮蔽結構包括形成該等長形柱結構之各者以展現一平行四邊形側向橫截面形狀。
實施例7：如實施例1至6之任一者之方法，其中使未被該等長形柱結構覆蓋的該硬遮罩材料之部分經受深寬比相依蝕刻包括形成垂直地下伏於該圖案化遮蔽結構之該等平行線性溝槽及該等額外平行線性溝槽之該等重疊區之側向邊界且在其等內之該等長形硬遮罩結構之該等部分以展現漸縮側壁。
實施例8：如實施例7之方法，其進一步包括形成該圖案化遮蔽結構之該等平行線性溝槽及該等額外平行線性溝槽之該等重疊區之該等側向邊界外之該等長形硬遮罩結構之其他部分以展現相較於該等長形硬遮罩結構之該等部分之較少漸縮側壁。
實施例9：如實施例1至8之任一者之方法，其中移除未被該等長形硬遮罩結構覆蓋的該半導體材料之部分以形成一圖案化半導體材料包括形成該等長形半導體柱結構之各者以個別地包括側向介於相對較寬第二接觸區之間之一第一接觸區。
實施例10：如實施例1至9之任一者之方法，其中移除未被該等長形硬遮罩結構覆蓋的該半導體材料之部分包括形成該等長形半導體柱結構以展現實質上類似於該等長形硬遮罩結構之垂直最下區之側向形狀及側向尺寸。
實施例11：如實施例1至10之任一者之方法，其進一步包括：形成處於長形半導體柱結構之側向中心位置之數位線接觸件；形成位於該等數位線接觸件側翼且緊鄰長形半導體柱結構之末端之儲存節點接觸件；形成與該等數位線接觸件電連通之數位線；形成沿與該等數位線不同之一方向側向延伸之字線；及形成與該等儲存節點接觸件電連通且定位成緊鄰該等數位線及該等字線之交點的儲存節點結構。
實施例12：如實施例11之方法，其進一步包括形成與該等儲存節點接觸件及該等儲存節點結構電連通且延伸在其等之間的重佈結構，該等重佈結構之上部下伏於該等儲存節點結構且側向偏離上覆於該等儲存節點接觸件之該等重佈結構之下部。
實施例13：一種裝置，其包括長形半導體柱，該等長形半導體柱各個別地包括安置成側向介於兩個儲存節點接觸區之間的一數位線接觸區，該兩個儲存節點接觸區之各者具有比該數位線接觸區更大之一寬度。
實施例14：如實施例13之裝置，其進一步包括：第一溝槽，其等鄰近該等長形半導體柱之第一相對側表面且按偏離一第一側向方向從約30度至約75度之一範圍內之一第一角度定向；及第二溝槽，其等鄰近該等長形半導體柱之第二相對側表面且按偏離該第一側向方向從約0度至約90度之一範圍內之一第二不同角度定向。
實施例15：如實施例14之裝置，其中該等長形半導體柱之各者之第一相對側表面及該等第二相對側表面實質上垂直。
實施例16：如實施例14及15之一者之裝置，其中該等長形半導體柱之各者之至少該等第一相對側表面實質上非平坦。
實施例17：如實施例14至16之任一者之裝置，其中該第一角度係約69度且該第二角度係約41度。
實施例18：如實施例14至16之任一者之裝置，其中該第一角度係約69度且該第二角度係約90度。
實施例19：如實施例14至16之任一者之裝置，其中該第一角度係約49度且該第二角度係約90度。
實施例20：如實施例13至19之任一者之裝置，其進一步包括：一數位線接觸件，其處於該等長形半導體柱結構之各者之該數位線接觸區；儲存節點接觸件，其等處於該等長形半導體柱結構之各者之該兩個儲存節點接觸區；數位線，其等個別地與該等長形半導體柱結構之各者之該數位線接觸件電連通；字線，其等沿與該等數位線不同之一方向側向延伸；及儲存節點結構，其等個別地與該等儲存節點接觸件電連通，且定位成緊鄰該等數位線及該等字線之交點。
實施例21：如實施例20之裝置，其進一步包括與該等儲存節點接觸件及該等儲存節點結構電連通且延伸在其等之間的重佈結構，該等重佈結構之上部下伏於該等儲存節點結構且側向偏離上覆於該等儲存節點接觸件之該等重佈結構之下部。
實施例22：一種記憶體裝置，其包括：一記憶體控制器；一列解碼器，其可操作地耦合至該記憶體控制器；一行解碼器，其可操作地耦合至該記憶體控制器；字線，其等可操作地耦合至該列解碼器；數位線，其等可操作地耦合至該行解碼器；數位線，其等可操作地耦合至該行解碼器；記憶體胞，其等經定位成緊鄰該等字線及該等數位線之交點，該等記憶體胞包括儲存節點結構及電連接至該等儲存節點結構之存取裝置；及長形半導體柱，其等可操作地耦合至該等儲存節點結構記憶體胞及該等數位線，且各包括：儲存節點接觸區；及一數位線接觸區，其側向介於該等記憶體胞接觸區之間且展現比該等記憶體胞接觸區更窄之一寬度。
實施例23：如實施例22之記憶體裝置，其中該等長形半導體柱按偏離該等字線側向延伸之一方向約69度之一角度側向延伸。
實施例24：如實施例22之記憶體裝置，其中該等長形半導體柱按偏離該等字線側向延伸之一方向約49度之一角度側向延伸。
實施例25：一種電子系統，其包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地耦合至該處理器裝置且包括至少一個長形半導體柱，該至少一個長形半導體柱包括：一數位線接觸區；及側向位於該數位線接觸區側翼之儲存節點接觸區，該等儲存節點接觸區之各者個別地展現比該數位線接觸區更大之一側向橫截面積。
雖然本發明易於以多種修改及替代形式呈現，但特定實施例已藉由實例在圖式中展示且已在本文中詳細描述。然而，本發明非意欲限於所揭示之特定形式。實情係，本發明將涵蓋落在如藉由以下隨附發明申請專利範圍及其等合法等效物定義之本發明之範疇內之全部修改、等效物、及替代。
100:半導體裝置結構 102:半導體材料 104:硬遮罩材料 106:圖案化遮蔽材料 108:平行線結構 110:平行線性溝槽 112:遮罩 114:額外平行線結構 116:平行線性孔隙 117:第一相對側表面 118:圖案化遮蔽結構 119:第二相對側表面 120:長形柱結構 121:第一相對側表面 122:額外平行線性溝槽 123:第二相對側表面 124:溝槽區 126:尖端 127:尖端 128:圖案化硬遮罩材料 130:長形硬遮罩結構 132:第一溝槽 134:第二溝槽 136:圖案化半導體材料 137:第一相對側表面 138:長形半導體柱 138a:數位線接觸區 138b:記憶體胞接觸區/儲存節點接觸區 139:第二相對側表面 140:第一溝槽 141:尖端 142:第二溝槽 143:字線 144:儲存節點接觸件 146:數位線接觸件 148:數位線 150:介電罩蓋結構 152:重佈材料(RDM)結構 154:儲存節點結構 200:半導體裝置結構 202:半導體材料 204:硬遮罩材料 206:圖案化遮蔽材料 208:平行線結構 210:平行線性溝槽 212:遮罩 214:額外平行線結構 216:平行線性孔隙 217:第一相對側表面 218:圖案化遮蔽結構 219:第二相對側表面 220:長形柱結構 221:第一相對側表面 222:額外平行線性溝槽 223:第二相對側表面 224:溝槽區 226:尖端 227:尖端 228:圖案化硬遮罩材料 230:長形硬遮罩結構 232:第一溝槽 234:第二溝槽 236:圖案化半導體材料 237:第一相對側表面 238:長形半導體柱 238a:數位線接觸區 238b:儲存節點接觸區 239:第二相對側表面 240:第一溝槽 241:尖端 242:第二溝槽 300:半導體裝置結構 302:半導體材料 304:硬遮罩材料 306:圖案化遮蔽材料 308:平行線結構 310:平行線性溝槽 312:遮罩 314:額外平行線結構 316:平行線性孔隙 317:第一相對側表面 318:圖案化遮蔽結構 319:第二相對側表面 320:長形柱結構 321:第一相對側表面 322:額外平行線性溝槽 323:第二相對側表面 324:溝槽區 326:尖端 327:尖端 328:圖案化硬遮罩材料 330:長形硬遮罩結構 332:第一溝槽 334:第二溝槽 336:圖案化半導體材料 337:第一相對側表面 338:長形半導體柱 338a:數位線接觸區 338b:儲存節點接觸區 339:第二相對側表面 340:第一溝槽 341:尖端 342:第二溝槽 400:記憶體裝置 402:記憶體胞 404:數位線 406:字線 408:列解碼器 410:行解碼器 412:記憶體控制器 414:感測裝置 416:輸入/輸出裝置 500:電子系統 502:記憶體裝置 504:電子信號處理器裝置 506:輸入裝置 508:輸出裝置 θ:第一角度 α:第二角度
圖1A至圖7B係繪示根據本發明之實施例之形成一半導體裝置結構之一方法的簡化部分自上而下視圖(圖1A、圖2A、圖3A、圖4A、圖5A、圖6A及圖7A)及簡化部分橫截面視圖(圖1B、圖2B、圖3B、圖4B、圖5B、圖6B及圖7B)。 圖8A至圖8E係繪示根據本發明之額外實施例之形成另一半導體裝置結構之一方法之簡化部分自上而下視圖。 圖9A至圖9E係繪示根據本發明之額外實施例之形成另一半導體裝置結構之一方法之簡化部分自上而下視圖。 圖10係根據本發明之一實施例之一記憶體裝置之一功能方塊圖。 圖11係根據本發明之一實施例之一電子系統之一示意性方塊圖。
100:半導體裝置結構
102:半導體材料
110:平行線性溝槽
117:第一相對側表面
118:圖案化遮蔽結構
119:第二相對側表面
120:長形柱結構
121:第一相對側表面
122:額外平行線性溝槽
123:第二相對側表面
124:溝槽區
126:尖端
127:尖端
128:圖案化硬遮罩材料
130:長形硬遮罩結構
132:第一溝槽
134:第二溝槽
θ:第一角度
α:第二角度

Claims (20)

  1. 一種形成一半導體裝置之方法，其包括：在上覆於一半導體材料之一硬遮罩材料上方形成一圖案化遮蔽材料，該圖案化遮蔽材料包括各按相對於一第一側向方向從約30度至約75度之一範圍內之一第一角度側向延伸的平行線結構及平行線性溝槽(trenches)；在該圖案化遮蔽材料上方提供一遮罩，該遮罩包括各按不同於該第一角度且在相對於該第一側向方向從約0度至約90度之一範圍內之一第二角度側向延伸的額外平行線結構及平行線性孔隙(apertures)；進一步使用該遮罩圖案化該圖案化遮蔽材料以形成包括藉由按該第一角度側向延伸之該等平行線性溝槽及按該第二角度側向延伸之額外平行線性溝槽彼此分離之長形柱(elongate pillar)結構的一圖案化遮蔽結構，該等平行線性溝槽及該等額外平行線性溝槽之重疊區經定位成側向鄰近該等長形柱結構之邊角(corners)；使未被該等長形柱結構覆蓋的該硬遮罩材料之部分經受深寬比相依蝕刻(aspect ratio dependent etching)以形成包括展現垂直地下伏於(vertically underlying)該圖案化遮蔽結構之該等平行線性溝槽及該等額外平行線性溝槽之該等重疊區之側向邊界且在其等內之部分之長形硬遮罩結構的一圖案化硬遮罩材料；及移除未被該等長形硬遮罩結構覆蓋的該半導體材料之部分以形成包括長形半導體柱結構的一圖案化半導體材料。
  2. 如請求項1之方法，其中：形成一圖案化遮蔽材料包括將該第一角度選擇為相對於該第一側向方向約69度；且在該圖案化遮蔽材料上方提供一遮罩包括將該第二角度選擇為在相對於該第一側向方向從約41度至約90度之一範圍內。
  3. 如請求項1之方法，其中：形成一圖案化遮蔽材料包括將該第一角度選擇為相對於該第一側向方向約41度；且在該圖案化遮蔽材料上方提供一遮罩包括將該第二角度選擇為相對於該第一側向方向小於或等於約90度。
  4. 如請求項1至3中任一項之方法，其中進一步使用該遮罩圖案化該圖案化遮蔽材料以形成包括長形柱結構之一圖案化遮蔽結構包括：形成該等長形柱結構之各者以展現一平行四邊形側向橫截面形狀。
  5. 如請求項1至3中任一項之方法，其中使未被該等長形柱結構覆蓋的該硬遮罩材料之部分經受深寬比相依蝕刻包括：形成垂直地下伏於該圖案化遮蔽結構之該等平行線性溝槽及該等額外平行線性溝槽之該等重疊區之側向邊界且在其等內之該等長形硬遮罩結構之該等部分以展現漸縮側壁。
  6. 如請求項5之方法，其進一步包括：形成該圖案化遮蔽結構之該等平行線性溝槽及該等額外平行線性溝槽之該等重疊區之該等側向邊界外之該 等長形硬遮罩結構之其他部分，以展現相較於該等長形硬遮罩結構之該等部分之較少漸縮側壁。
  7. 如請求項1至3中任一項之方法，其中移除未被該等長形硬遮罩結構覆蓋的該半導體材料之部分以形成一圖案化半導體材料包括：形成該等長形半導體柱結構之各者以個別地包括側向介於相對較寬第二接觸區之間之一第一接觸區。
  8. 如請求項1至3中任一項之方法，其中移除未被該等長形硬遮罩結構覆蓋的該半導體材料之部分包括：形成該等長形半導體柱結構以展現實質上類似於該等長形硬遮罩結構之垂直最下區之側向形狀及側向尺寸。
  9. 如請求項1至3中任一項之方法，其進一步包括：形成處於長形半導體柱結構之側向中心位置之數位線接觸件；形成位於該等數位線接觸件側翼且緊鄰長形半導體柱結構之末端之儲存節點接觸件；形成與該等數位線接觸件電連通之數位線；形成沿與該等數位線不同之一方向側向延伸之字線；及形成與該等儲存節點接觸件電連通且定位成緊鄰該等數位線及該等字線之交點的儲存節點結構。
  10. 如請求項9之方法，其進一步包括：形成與該等儲存節點接觸件及該等儲存節點結構電連通且延伸在其等之間的重佈結構，該等重佈結構之上 部下伏於該等儲存節點結構且側向偏離上覆於該等儲存節點接觸件之該等重佈結構之下部。
  11. 一種半導體裝置，其包括：長形半導體柱，該等長形半導體柱之各者個別地包括安置成側向介於兩個儲存節點接觸區之間的一數位線接觸區，該兩個儲存節點接觸區之各者具有比該數位線接觸區更大之一寬度，該等長形半導體柱之各者包括：第一相對側表面；第二相對側表面，該等第二相對側表面緊鄰(proximate)該兩個儲存節點接觸區；及中介於(intervening)該等第一相對側表面與該等第二相對側表面之間的圓角(radiused corner)。
  12. 如請求項11之半導體裝置，其進一步包括：第一溝槽，其等鄰近該等長形半導體柱之該等第一相對側表面且按偏離一第一側向方向從約30度至約75度之一範圍內之一第一角度定向；及第二溝槽，其等鄰近該等長形半導體柱之該等第二相對側表面且按偏離該第一側向方向從約0度至約90度之一範圍內之一第二不同角度定向。
  13. 如請求項12之半導體裝置，其中該等長形半導體柱之各者之該等第一相對側表面及該等第二相對側表面實質上垂直。
  14. 如請求項13之半導體裝置，其中該等長形半導體柱之各者之至少該等第一相對側表面實質上非平坦。
  15. 如請求項12之半導體裝置，其中該第一角度係約69度且該第二不同角度係約41度。
  16. 如請求項12之半導體裝置，其中該第一角度係約69度且該第二不同角度係約90度。
  17. 如請求項12之半導體裝置，其中該第一角度係約49度且該第二不同角度係約90度。
  18. 如請求項11至17中任一項之半導體裝置，其進一步包括：一數位線接觸件，其處於該等長形半導體柱之各者之該數位線接觸區；儲存節點接觸件，其等處於該等長形半導體柱之各者之該兩個儲存節點接觸區；數位線，其等個別地與該等長形半導體柱之各者之該數位線接觸件電連通；字線，其等沿與該等數位線不同之一方向側向延伸；儲存節點結構，其等個別地與該等儲存節點接觸件電連通，且定位成緊鄰該等數位線及該等字線之交點；及 重佈結構，其等與該等儲存節點接觸件及該等儲存節點結構電連通且延伸在其等之間，該等重佈結構之上部下伏於該等儲存節點結構且側向偏離上覆於該等儲存節點接觸件之該等重佈結構之下部。
  19. 一種記憶體裝置，其包括：一記憶體控制器；一列解碼器，其可操作地耦合至該記憶體控制器；一行解碼器，其可操作地耦合至該記憶體控制器；字線，其等可操作地耦合至該列解碼器；數位線，其等可操作地耦合至該行解碼器；記憶體胞，其等經定位成緊鄰該等字線及該等數位線之交點，該等記憶體胞包括儲存節點結構及電連接至該等儲存節點結構之存取裝置；及如請求項11之該半導體裝置之該等長形半導體柱，其等可操作地耦合至該等記憶體胞之該等儲存節點結構及該等數位線。
  20. 一種電子系統，其包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦合至該輸入裝置及該輸出裝置；及如請求項11之該半導體裝置，其可操作地耦合至該處理器裝置。
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