JP2002359361A

JP2002359361A - 強誘電体メモリ及びその製造方法

Info

Publication number: JP2002359361A
Application number: JP2002098319A
Authority: JP
Inventors: Masao Nakayama; 雅夫中山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-03-30
Filing date: 2002-04-01
Publication date: 2002-12-13

Abstract

(57)【要約】【課題】精密な加工が可能な強誘電体メモリ及びその
製造方法を提供することにある。【解決手段】強誘電体メモリの製造方法は、強誘電体
材料膜１４を、レジスト１６をマスクとしてエッチング
する。強誘電体材料膜１４のエッチングに伴って生じた
二次生成物によって、レジスト１６の側面に堆積物１８
を形成する。堆積物１８が付着したレジスト１６をマス
クとして、エッチングによりアンダーエッチング残膜２
０を除去し、下部電極材料膜１２をパターニングする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体メモリ及
びその製造方法に関する。

【０００２】

【背景技術】強誘電体メモリ（ＦｅＲＡＭ）は、キャパ
シタ部分に強誘電体膜を用い、その自発分極によりデー
タを保持するものである。その形成には、ドライエッチ
ングが適用されている。キャパシタ部分を構成する材料
は、エッチングに用いられるガスに対しての反応性が低
いため、物理的作用を高めたエッチング（スパッタエッ
チング）を行うことが知られている。この場合、エッチ
ングにより生じる二次生成物は気相中に除去されずに、
レジスト等の側壁に再付着してしまう。特開平１１−１
２６７７８号公報には、再付着物を化学的又は機械的研
磨によって除去することが記載されているが、これは非
常に困難である。あるいは、化学的作用を高めたエッチ
ングを行うと、レジストが後退しながらエッチングが進
行するので、エッチング精度が悪くなるという問題があ
った。

【０００３】本発明は、この問題点を解決するものであ
り、その目的は、精密な加工が可能な強誘電体メモリ及
びその製造方法を提供することにある。

【０００４】

【課題を解決するための手段】（１）本発明に係る強誘
電体メモリの製造方法は、（ａ）下部電極材料膜上に形
成された強誘電体材料膜を、レジストをマスクとして、
前記下部電極材料膜が露出しないように、アンダーエッ
チングによってアンダーエッチング残膜が形成されるよ
うにパターニングし、前記強誘電体材料膜のアンダーエ
ッチングに伴って生じた二次生成物によって、前記レジ
ストの側面に堆積物を形成し、（ｂ）前記堆積物をエッ
チングしながら、前記堆積物及び前記レジストをマスク
として、エッチングにより前記アンダーエッチング残膜
を除去し、前記下部電極材料膜をパターニングすること
を含む。

【０００５】本発明によれば、（ａ）工程でレジストの
側面に堆積物が付着する条件でエッチングを行うので、
強誘電体材料膜を精密にパターニングすることができ
る。また、（ａ）工程では、下部電極材料膜をエッチン
グしないので、下部電極材料膜のエッチングに伴って生
じる除去し難い二次生成物がレジストに付着しない。そ
して、（ｂ）工程で、下部電極材料膜をパターニングす
るときに堆積物を除去するので、工程が増えない。

【０００６】（２）この強誘電体メモリの製造方法にお
いて、前記（ａ）工程で、前記アンダーエッチング残膜
を、平均値において、エッチング前の前記強誘電体材料
膜の厚みの１０％以下であって０％より大きい厚みにな
るように形成してもよい。

【０００７】これによれば、アンダーエッチング残膜が
薄いので、これを（ｂ）工程で簡単にエッチングするこ
とができる。

【０００８】（３）この強誘電体メモリの製造方法にお
いて、前記（ａ）工程のアンダーエッチングで、フロン
系ガス及びＡｒガスの混合ガスであって、前記フロン系
ガスの流量比が１０％以上３０％以下である混合ガスを
使用してもよい。

【０００９】（４）この強誘電体メモリの製造方法にお
いて、前記（ａ）工程で、前記強誘電体材料膜のエッチ
ング量ａと、前記レジストのエッチング量ｂとが、０．７≦ａ／ｂとなる条件でエッチングを行ってもよい。

【００１０】（５）この強誘電体メモリの製造方法にお
いて、前記（ｂ）工程で、前記下部電極材料膜のエッチ
ング量Ａと、前記レジストのエッチング量Ｂとが、Ａ／Ｂ≦０．６となる条件でエッチングを行ってもよい。

【００１１】（６）本発明に係る強誘電体メモリは、上
記方法により製造されたものである。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１（Ａ）〜図３は、本発
明を適用した強誘電体メモリの製造方法を示す図であ
る。強誘電体メモリは、不揮発性半導体記憶装置であ
る。情報の記憶の最小単位は、メモリセルであり、例え
ば一つのトランジスタと一つのキャパシタ部分が組み合
わされてメモリセルが構成されている。このような複数
のメモリセルが並べられてメモリアレイを構成すること
ができる。この場合、複数のメモリセルは規則正しく、
複数行複数列で並べることができる。

【００１３】本実施の形態では、基板１０上に強誘電体
メモリを形成する。基板１０は、Ｓｉ基板とその上に形
成されたＳｉＯ₂膜から構成されていてもよい。基板１
０（そのＳｉ基板）には、トランジスタ等の機能デバイ
スが形成されている。トランジスタの形成には、公知の
方法を適用すればよい。

【００１４】強誘電体メモリのキャパシタ部分の製造方
法を説明する。例えば、図１（Ａ）に示すように、基板
１０（そのＳｉＯ₂膜）上に、下部電極材料膜１２を形
成し、その上に強誘電体材料膜１４を形成する。

【００１５】下部電極材料膜１２は、Ｐｔ又はＩｒ等の
貴金属や、その酸化物（ＩｒＯ_x等）で形成してもよ
い。また、下部電極材料膜１２は、単層でもよいし積層
した複数層でもよい。下部電極材料膜１２は、その上に
ＳＢＴ（Strontium Bismuth Tantalates）を成膜する場
合には、Ｐｔで形成することが考えられる。本実施の形
態では、基板１０（そのＳｉＯ₂膜）上にＴｉ膜をスパ
ッタで形成し、これを酸化炉で酸化することによりＴｉ
Ｏ_x膜（例えば約４０ｎｍの厚み）を形成し、その上に
Ｐｔ膜（例えば約２００ｎｍの厚み）をスパッタにより
形成する。こうして、ＴｉＯ_x膜及びその上のＰｔ膜か
らなる下部電極材料膜１２を形成する。下部電極材料膜
１２の厚みは、バリヤ性能（厚いほどよい）及びエッチ
ングされやすさ（薄いほどよい）を考慮して決める。

【００１６】強誘電体材料膜１４の材料は、ＰＺＴ（Le
ad Zirconate Titanate）、ＳＢＴ（Strontium Bismuth
Tantalates）、ＢＳＴ（Barium Strontium Titanate）
などである。成膜方法として、溶液塗布法（ゾル・ゲル
法及びＭＯＤ（Metal Organic Decomposition）法を含
む。）、スパッタ法又はＣＶＤ（Chemical Vapor Depos
ition）法（ＭＯＣＶＤ（Metal Organic Chemical Vapo
r Deposition）法を含む。）などがある。本実施の形態
では、ＳＢＴを材料として、約１２０ｎｍの厚みで強誘
電体材料膜１４を形成する。

【００１７】次に、図１（Ｂ）に示すように、強誘電体
材料膜１４上にレジスト１６を形成する。レジスト１６
は、周知の方法でパターニングする。詳しくは、複数の
強誘電体部２２（図１（Ｃ）参照）の形成領域を覆うよ
うにレジスト１６を形成する。本実施の形態では、１．
０μｍの厚みでレジスト１６を形成する。

【００１８】そして、レジスト１６をマスクとして、強
誘電体材料膜１４をエッチングによりパターニングす
る。エッチングにはドライエッチングを適用することが
できる。ドライエッチングでは、ＩＣＰ（Inductively
Coupled Plasma）などの高密度プラズマを用いてもよ
い。このエッチングで、フロン系ガス（ＣＦ₄ガスやＣ
ＨＦ₃ガス等）及びＡｒガスの混合ガスであって、フロ
ン系ガスの流量比が１０％以上３０％以下である混合ガ
スを使用してもよい。フロン系ガスの流量比が３０％を
超えると、エッチング選択比が小さくなって強誘電体材
料膜１４をエッチングしにくくなる。また、フロン系ガ
スの流量比が１０％より小さくなると、後述する堆積物
１８が厚くなりすぎて除去しにくくなる。強誘電体材料
膜１４のエッチング量をａとし、レジスト１６のエッチ
ング量をｂとして、ａ／ｂで示されるエッチング選択比
が、０．７≦ａ／ｂ程度となる条件でエッチングを行ってもよい。また、エ
ッチングを、１．０Ｐａ以下の圧力で行えば、エッチン
グレート及びエッチング選択比が向上する。

【００１９】本実施の形態によれば、強誘電体材料膜１
４を精密にパターニングすることができる。そして、エ
ッチング終了時に、強誘電体部２２のテーパ角αを８０
°以上にすることができる（図１（Ｃ）参照）。一方、
上述した条件でエッチングを行うと、図１（Ｃ）に示す
ように、強誘電体材料膜１４のエッチングに伴って生じ
た二次生成物からなる堆積物１８がレジスト１６の側面
に形成される。ただし、堆積物１８を１０ｎｍ以下にす
る。

【００２０】また、本実施の形態では、強誘電体材料膜
１４をアンダーエッチングする。アンダーエッチングを
適用して、下部電極材料膜１２が露出しないようにす
る。これにより、下部電極材料膜１２のエッチングに伴
う二次生成物（強誘電体材料膜１４のエッチングに伴う
二次生成物よりも除去し難い。）が、強誘電体部２２に
堆積しない。したがって、上部電極２８及び下部電極２
６（図３参照）がショートすることがない。

【００２１】こうして、図１（Ｃ）に示すように、複数
の強誘電体部２２と、アンダーエッチング残膜２０とを
形成する。アンダーエッチング残膜２０は、強誘電体部
２２以外の領域（強誘電体部２２の間や強誘電体部２２
の周囲の領域）に形成されている。アンダーエッチング
残膜２０は、エッチング装置の精度に応じて可能な限り
薄くしてもよい。例えば、±１０％のエッチングレート
均一性を示すエッチング装置を使用する場合には、アン
ダーエッチング残膜２０の厚みｔを、平均値において、
エッチング前の強誘電体材料膜１４の厚みＴの１０％程
度の厚みにする。または、平均値において、０＜ｔ≦０．１×Ｔの関係が成立してもよい。本実施の形態では、０＜ｔ≦２０ｎｍ程度となるようにアンダーエッチング残膜２０が形成さ
れている。

【００２２】次に、下部電極材料膜１２をパターニング
する。また、アンダーエッチング残膜２０もエッチング
する。本実施の形態では、図２（Ａ）〜図２（Ｃ）に示
すように、側面に堆積物１８が付着したレジスト１６を
マスクとして、下部電極材料膜１２（及びアンダーエッ
チング残膜２０）をエッチングする。レジスト１６に堆
積物１８が付着しているので、エッチングに伴って、レ
ジスト１６が後退（縮小）しにくくなっている。したが
って、強誘電体部２２の端部が欠けないように、下部電
極材料膜１２（及びアンダーエッチング残膜２０）を精
密にエッチングすることができる。こうして、図２
（Ｃ）に示すように、下部電極２６を形成することがで
きる。また、アンダーエッチング残膜２０を除去するこ
とができる。

【００２３】エッチングには、上述した強誘電体材料膜
１４をエッチングするときの装置を使用してもよい。ま
た、下部電極材料膜１２のエッチング量をＡとし、レジ
スト１６のエッチング量をＢとして、Ａ／Ｂで示される
エッチング選択比が、Ａ／Ｂ≦０．６程度となる条件でエッチングを行う。この条件でエッチ
ングを行えば、堆積物１８もエッチングすることができ
る。この場合、堆積物１８の除去工程を増やさなくても
すむ。さらに、下部電極材料膜１２のエッチングに伴っ
て生じる二次生成物が強誘電体部２２に付着しても、こ
れをエッチングすることができる。

【００２４】例えば、Ｃｌ₂ガスとＡｒガスとが、流量
比において、Ｃｌ₂：Ａｒ＝３：２程度となる混合ガスを使用し、１．０Ｐａの圧力で、高
周波電力８００Ｗの条件でエッチングを行う。そして、
Ｏ₂アッシングなどによって、レジスト１６を除去し
て、エッチング精度の高い強誘電体部２２が得られる。

【００２５】次に、図３に示すように、上部電極２８を
形成し、絶縁膜（層間絶縁膜）３０を形成する。絶縁膜
３０には、コンタクトホールを形成してコンタクト層３
２及び配線層３４を形成する。

【００２６】変形例として、図４に示すように、先に上
部電極２８を形成してもよい。すなわち、下部電極材料
膜１２及び強誘電体材料膜１４を形成し、強誘電体材料
膜１４上に上部電極材料膜を形成し、この上部電極材料
膜をパターニングして上部電極２８を形成してもよい。
例えば、Ｐｔ膜を、スパッタ等によって約２００ｎｍ形
成し、レジストを約１．０μｍ塗布し、Ｐｔ膜のエッチ
ングを行って上部電極２８を形成する。エッチング条件
は、例えば、Ｃｌ₂／Ａｒガス（３：２の流量比）を使
用し、０．６Ｐａの圧力で、９００Ｗのプラズマソース
で、４５０Ｗのバイアスとする。この場合、エッチング
選択比は、０．５である。こうして、上部電極２８を形
成し、図１（Ｂ）に示す工程と同様に、レジスト１６を
設けて、強誘電体材料膜１４をエッチングする。

【００２７】こうして、図３に示す強誘電体メモリを製
造することができる。本実施の形態に係る強誘電体メモ
リは、下部電極２６と、下部電極２６上に形成された強
誘電体部２２と、各強誘電体部２２上の上部電極２８と
を有する。その他の構成は、上述した製造方法の結果と
して得られる内容が該当する。

【００２８】図５は、本発明を適用した実施の形態に係
る強誘電体メモリ装置を模式的に示す断面図である。強
誘電体メモリ装置は、電界効果型トランジスタ１２０
と、キャパシタ１３０とを有する。

【００２９】電界効果型トランジスタ（以下「トランジ
スタ」という）１２０は半導体基板１１０の上に形成さ
れ、かつ、トランジスタ１２０の形成領域は素子分離領
域１１２によって画定されている。トランジスタ１２０
は、ゲート絶縁層１２２と、ゲート電極１２４と、ソー
ス／ドレイン領域１２６とを有する。半導体基板１１０
の上には、トランジスタ１２０を覆うようにして、第１
の層間絶縁層１４０が形成されている。

【００３０】キャパシタ１３０は、第１の層間絶縁層１
４０の上に形成されている。キャパシタ１３０は、下部
電極１３２、強誘電体部１３４および上部電極１３６が
順次積層して、構成されている。

【００３１】キャパシタ１３０の一部（例えば上部電極
１３６）上にバリヤ層（図示せず）が形成されている。
バリヤ層は、水素をブロックして、強誘電体部１３４が
水素と接触するのを防止する機能を有する。すなわち、
バリヤ層は、強誘電体部１３４が水素によって還元され
るのを防止する機能を有する。バリヤ層を、キャパシタ
１３０の側面にも形成すれば、強誘電体部１３４の構成
物質が第２の層間絶縁層１６０に拡散するのを防止する
機能も有する。バリヤ層は、第１の層間絶縁層１４０の
上にも形成されている。バリヤ層の上には、第２の層間
絶縁層１６０が形成されている。

【００３２】第２の層間絶縁層１６０を貫通するように
して、第１のスルーホール１７０が形成されている。ま
た、第２の層間絶縁層１６０、バリヤ層および第１の層
間絶縁層１４０を貫通するようにして、第２のスルーホ
ール１７２および第３のスルーホール１７４が形成され
ている。第１〜第３のスルーホール１７０，１７２，１
７４内には、それぞれ、第１〜第３のコンタクト層１８
０，１８２，１８４が形成されている。また、第２の層
間絶縁層１６０の上には、第１のコンタクト層１８０と
第２のコンタクト層１８４とを接続するための局所配線
層１９０が形成されている。また、第２の層間絶縁層１
６０の上には、第３のコンタクト層１８４と電気的に接
続されているビット配線層１９２が形成されている。

【００３３】図６（Ａ）は、本発明を適用した他の実施
の形態に係る強誘電体メモリ装置を模式的に示す平面図
であり、図６（Ｂ）は、図６（Ａ）のVIＢ−VIＢ線に沿
って強誘電体メモリ装置の一部を模式的に示す断面図で
ある。

【００３４】本実施の形態の強誘電体メモリ装置は、メ
モリセルアレイ２００と、周辺回路部２０２とを有す
る。そして、メモリセルアレイ２００と周辺回路部２０
２とは、異なる層に形成されている。周辺回路部２０２
は、メモリセルアレイ２００の外側の領域において形成
されている。具体的には、周辺回路部の形成領域Ａ２０
２（図６（Ｂ）参照）は、メモリセルアレイの形成領域
Ａ２００（図６（Ｂ）参照）の外側の領域において設け
られている。この例では、下層に周辺回路部２０２が、
上層にメモリセルアレイ２００が形成されている。周辺
回路部２０２の具体例としては、Ｙゲート、センスアン
プ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレス
デコーダまたはアドレスバッファを挙げることができ
る。

【００３５】メモリセルアレイ２００は、行選択のため
の下部電極（ワード線）２１２と、列選択のための上部
電極（ビット線）２１６とが直交するように配列されて
いる。なお、信号電極は、上記の逆でもよく、下部電極
がビット線、上部電極がワード線でもよい。

【００３６】そして、図６（Ｂ）に示すように、下部電
極２１２と上部電極２１６との間には強誘電体材料膜２
１４が配置されている。従って、下部電極２１２と上部
電極２１６との交差領域において、キャパシタ部分を含
むメモリセルが構成されている。

【００３７】そして、下部電極２１２、強誘電体材料膜
２１４および上部電極２１６を覆うように、絶縁層から
なる第１保護層２１８が形成されている。さらに、第２
配線層２２２を覆うように第１保護層２１８上に絶縁性
の第２保護層２２０が形成されている。

【００３８】周辺回路部２０２は、図６（Ａ）に示すよ
うに、前記メモリセルに対して選択的に情報の書き込み
もしくは読み出しを行うための各種回路を含み、例え
ば、下部電極２１２を選択的に制御するための第１駆動
回路２２４と、上部電極２１６を選択的に制御するため
の第２駆動回路２２６と、センスアンプなどの信号検出
回路（図示せず）とを含む。

【００３９】また、周辺回路部２０２は、図６（Ｂ）に
示すように、半導体基板２４０上に形成されたＭＯＳト
ランジスタ２３０を含む。ＭＯＳトランジスタ２３０
は、ゲート絶縁層２３２，ゲート電極２３４およびソー
ス／ドレイン領域２３６を有する。各ＭＯＳトランジス
タ２３０は素子分離領域２４２によって分離されてい
る。ＭＯＳトランジスタ２３０が形成された半導体基板
２４０上には、第１層間絶縁層２１０が形成されてい
る。そして、周辺回路部２０２とメモリセルアレイ２０
０とは、第１配線層２２２によって電気的に接続されて
いる。

【００４０】次に、本実施の形態の強誘電体メモリ装置
における書き込み，読み出し動作の一例について述べ
る。

【００４１】まず、読み出し動作においては、選択セル
のキャパシタに読み出し電圧「Ｖ₀」が印加される。こ
れは、同時に‘０’の書き込み動作を兼ねている。この
とき、選択されたビット線を流れる電流またはビット線
をハイインピーダンスにしたときの電位をセンスアンプ
にて読み出す。このとき、非選択セルのキャパシタに
は、読み出し時のクロストークを防ぐため、所定の電圧
が印加される。

【００４２】書き込み動作においては、‘１’の書き込
みの場合は、選択セルのキャパシタに「−Ｖ₀」の電圧
が印加される。‘０’の書き込みの場合は、選択セルの
キャパシタに、該選択セルの分極を反転させない電圧が
印加され、読み出し動作時に書き込まれた‘０’状態を
保持する。このとき、非選択セルのキャパシタには、書
き込み時のクロストークを防ぐため、所定の電圧が印加
される。

【００４３】以上の構成の強誘電体メモリ装置によれ
ば、メモリセルアレイ２００の下には、周辺回路部が形
成されていない。このため、第１層間絶縁層２１０の下
の基体は平坦であるため、第１層間絶縁層２１０の堆積
時の膜厚を一定にし易い。第１層間絶縁層２１０の堆積
時の膜厚が一定であるほど、第１層間絶縁層２１０の平
坦化が容易となる。その結果、所定のパターンを有する
メモリセルアレイ２００を容易に形成することができ
る。

【００４４】本発明は、上述した実施の形態に限定され
るものではなく、種々の変形が可能である。例えば、本
発明は、実施の形態で説明した構成と実質的に同一の構
成（例えば、機能、方法及び結果が同一の構成、あるい
は目的及び結果が同一の構成）を含む。また、本発明
は、実施の形態で説明した構成の本質的でない部分を置
き換えた構成を含む。また、本発明は、実施の形態で説
明した構成と同一の作用効果を奏する構成又は同一の目
的を達成することができる構成を含む。また、本発明
は、実施の形態で説明した構成に公知技術を付加した構
成を含む。

【図面の簡単な説明】

【図１】図１（Ａ）〜図１（Ｃ）は、本発明の実施の形
態に係る強誘電体メモリの製造方法を示す図である。

【図２】図２（Ａ）〜図２（Ｃ）は、本発明の実施の形
態に係る強誘電体メモリの製造方法を示す図である。

【図３】図３は、本発明の実施の形態に係る強誘電体メ
モリを示す図である。

【図４】図４は、本発明の実施の形態の変形例に係る強
誘電体メモリの製造方法を示す図である。

【図５】図５は、本発明の実施の形態に係る強誘電体メ
モリ装置を示す図である。

【図６】図６（Ａ）及び図６（Ｂ）は、本発明の実施の
形態に係る強誘電体メモリ装置を示す図である。

【符号の説明】

１２下部電極材料膜１４強誘電体材料膜１６レジスト１８堆積物２０アンダーエッチング残膜２２強誘電体部

Claims

【特許請求の範囲】

【請求項１】（ａ）下部電極材料膜上に形成された強
誘電体材料膜を、レジストをマスクとして、前記下部電
極材料膜が露出しないように、アンダーエッチングによ
ってアンダーエッチング残膜が形成されるようにパター
ニングし、前記強誘電体材料膜のアンダーエッチングに
伴って生じた二次生成物によって、前記レジストの側面
に堆積物を形成し、（ｂ）前記堆積物をエッチングしながら、前記堆積物及
び前記レジストをマスクとして、エッチングにより前記
アンダーエッチング残膜を除去し、前記下部電極材料膜
をパターニングすることを含む強誘電体メモリの製造方
法。
【請求項２】請求項１記載の強誘電体メモリの製造方
法において、前記（ａ）工程で、前記アンダーエッチング残膜を、平
均値において、エッチング前の前記強誘電体材料膜の厚
みの１０％以下であって０％より大きい厚みになるよう
に形成する強誘電体メモリの製造方法。
【請求項３】請求項１又は請求項２記載の強誘電体メ
モリの製造方法において、前記（ａ）工程のアンダーエッチングで、フロン系ガス
及びＡｒガスの混合ガスであって、前記フロン系ガスの
流量比が１０％以上３０％以下である混合ガスを使用す
る強誘電体メモリの製造方法。
【請求項４】請求項３記載の強誘電体メモリの製造方
法において、前記（ａ）工程で、前記強誘電体材料膜のエッチング量ａと、前記レジスト
のエッチング量ｂとが、０．７≦ａ／ｂとなる条件でエッチングを行う強誘電体メモリの製造方
法。
【請求項５】請求項１から請求項４のいずれかに記載
の強誘電体メモリの製造方法において、前記（ｂ）工程で、前記下部電極材料膜のエッチング量Ａと、前記レジスト
のエッチング量Ｂとが、Ａ／Ｂ≦０．６となる条件でエッチングを行う強誘電体メモリの製造方
法。
【請求項６】請求項１から請求項５のいずれかに記載
の方法により製造された強誘電体メモリ。