JP2003243626A

JP2003243626A - 強誘電体メモリ装置の製造方法

Info

Publication number: JP2003243626A
Application number: JP2002041928A
Authority: JP
Inventors: Masao Nakayama; 雅夫中山; Kazumasa Hasegawa; 和正長谷川; Eiji Natori; 栄治名取
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-02-19
Filing date: 2002-02-19
Publication date: 2003-08-29

Abstract

(57)【要約】【課題】強誘電体キャパシタの構成部分をエッチング
する際、フェンスが生じても、そのフェンスを除去する
ことができる、強誘電体メモリ装置の製造方法を提供す
る。【解決手段】少なくとも、下部電極、強誘電体層およ
び上部電極により構成され強誘電体キャパシタを有す
る、強誘電体メモリ装置の製造方法は、以下の工程を含
む。強誘電体キャパシタを構成する少なくとも一部分の
ための層状体を形成する工程、層状体の上に、所定のパ
ターンを有するマスク層２５０を形成する工程、マスク
層２５０をマスクとして、層状体をエッチングする工
程、層状体を覆うように、絶縁層２２０を堆積する工
程、絶縁層２２０およびマスク層２５０をエッチングす
る工程を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体メモリ装
置の製造方法に関し、特に、強誘電体キャパシタを構成
する少なくとも一部のパターニングに係る強誘電体メモ
リ装置の製造方法に関する。

【０００２】

【背景技術】強誘電体メモリ（ＦｅＲＡＭ）は、キャパ
シタ部分に強誘電体膜を用いてその自発分極によりデー
タを保持するものである。

【０００３】従来、キャパシタの構成部分（たとえば電
極、強誘電体膜）のパターニングは、パターン化したフ
ォトレジストをマスクとし、反応性ガスを利用したドラ
イエッチングによって行われている。このエッチングに
より生ずる残さ物（電極材料や強誘電体材料の飛沫ある
いは反応生成物）は気相中に除去されずに、フォトレジ
ストの側壁に付着し、フェンスが生じてしまう。そし
て、このフェンスは、フォトレジストの除去の際に取り
除かれず、キャパシタの特性を劣化させる問題を引き起
こす。

【０００４】

【発明が解決しようとする課題】本発明の目的は、強誘
電体キャパシタの構成部分をエッチングする際、フェン
スが生じても、そのフェンスを除去することができる、
強誘電体メモリ装置の製造方法を提供することにある。

【０００５】

【課題を解決するための手段】１．第１の強誘電体メモ
リ装置の製造方法は、強誘電体キャパシタを有する、強
誘電体メモリ装置の製造方法であって、前記強誘電体キ
ャパシタは、少なくとも、下部電極、強誘電体層および
上部電極により構成され、以下の工程（ａ）〜（ｅ）を
含む、強誘電体メモリ装置の製造方法。（ａ）前記強誘電体キャパシタを構成する少なくとも一
部分のための層状体を形成する工程、（ｂ）前記層状体
の上に、所定のパターンを有するマスク層を形成する工
程、（ｃ）前記マスク層をマスクとして、前記層状体を
エッチングする工程、（ｄ）前記層状体を覆うように、
絶縁層を堆積する工程、および（ｅ）前記絶縁層および
前記マスク層をエッチングする工程。

【０００６】本発明によれば、工程（ｅ）で、絶縁層の
みならずマスク層もエッチングしている。このため、工
程（ｃ）でマスク層の側壁にフェンスが生じても、工程
（ｅ）でマスク層のエッチングの際に、そのフェンスも
除去することができる。

【０００７】本発明は、少なくとも次のいずれかの態様
をとることができる。

【０００８】（１）前記層状体は、前記下部電極のため
の導電層、前記強誘電体層、若しくは、前記上部電極の
ための導電層、又は互いに隣り合う関係にあるこれら２
層を含む積層膜、又はこれら３層を含む積層膜である態
様。

【０００９】（２）前記マスク層は、前記絶縁層とほぼ
同一のエッチングレートとすることができる材質からな
る態様。この態様の場合、絶縁層のエッチングの際に、
マスク層を確実にエッチングすることができる。

【００１０】（３）前記絶縁層の上に、レジスト層を形
成する工程を含む態様。この態様の場合、絶縁層および
マスク層のエッチング後において、上面を平坦にするこ
とができる。

【００１１】また、前記絶縁層の上面は、平坦である態
様である場合には、レジスト層を形成しなくても、絶縁
層およびマスク層のエッチング後において、上面を平坦
にすることができる。この絶縁層としては、たとえば、
ＳＯＧ層がある。

【００１２】（４）前記強誘電体キャパシタからなるメ
モリセルがマトリクス状に配列されたメモリセルアレイ
を含む態様。

【００１３】２．第２の強誘電体メモリ装置の製造方法本発明の第２の強誘電体メモリ装置の製造方法は、強誘
電体キャパシタからなるメモリセルがマトリクス状に配
列されたメモリセルアレイを有する強誘電体メモリ装置
の製造方法であって、以下の工程を含む。（ａ）基体の上に、第１導電層を形成する工程、（ｂ）
前記第１導電層の上に、強誘電体層を形成する工程、
（ｃ）前記強誘電体層の上に、第２導電層を形成する工
程、（ｄ）前記第２導電層の上に、所定のパターンを有
するマスク層を形成する工程、（ｅ）前記マスク層をマ
スクとして、少なくとも、前記強誘電体層および前記第
２導電層をパターニングする工程、（ｆ）前記基体の上
に、前記第１導電層、前記強誘電体層および前記第２導
電層を含む積層体を覆うように絶縁層を形成する工程、
（ｇ）前記第２導電層の上面が露出するまで、前記絶縁
層および前記マスク層を除去する工程、および（ｈ）前
記第２導電層と部分的に重なるように、所定のパターン
を有する第３導電層を形成する工程。

【００１４】本発明によれば、工程（ｇ）で、絶縁層の
みならずマスク層もエッチングしている。このため、工
程（ｅ）でマスク層の側壁にフェンスが生じても、工程
（ｇ）でマスク層のエッチングの際に、そのフェンスも
除去することができる。

【００１５】また、本発明によれば、強誘電体層の上に
第２導電層を形成している。このため、前記工程（ｇ）
で、絶縁層を除去する際、強誘電体層は第２導電層によ
って保護されることとなる。したがって、強誘電体層の
表面の構造が乱れず、特性悪化を抑えることができる。
すなわち、キャパシタが受けるダメージを抑えることが
できる。

【００１６】また、本発明は、前記工程（ｈ）の後に、
前記第１導電層と前記第３導電層の交差領域に、前記第
２導電層が残るように、該第２導電層をパターニングす
る工程を含むことができる。これにより、ヒステリシス
ループの角型が向上した強誘電体メモリ装置を製造する
ことができる。

【００１７】

【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照しながら説明する。

【００１８】１．第１の実施の形態１．１デバイスの構造図１は、強誘電体メモリ装置を模式的に示す平面図であ
り、図２は、図１のＡ−Ａ線に沿って強誘電体メモリ装
置の一部を模式的に示す断面図である。図３は、図１の
Ｂ−Ｂ線に沿って強誘電体メモリ装置の一部を模式的に
示す断面図である。図４は、図２におけるメモリセルア
レイを拡大した断面模式図である。図５は、図３におけ
るメモリセルアレイを拡大した断面模式図である。

【００１９】強誘電体メモリ装置１０００は、メモリセ
ルアレイ１００と、周辺回路部２００とを有する。そし
て、メモリセルアレイ１００と周辺回路部２００とは、
異なる層に形成されている。周辺回路部２００は、メモ
リセルアレイ１００の外側の領域において形成されてい
る。具体的には、周辺回路部の形成領域Ａ２００は、メ
モリセルアレイの形成領域Ａ１００の外側の領域におい
て設けられている。この例では、下層に周辺回路部２０
０が、上層にメモリセルアレイ１００が形成されてい
る。周辺回路部２００の具体例としては、Ｙゲート、セ
ンスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙ
アドレスデコーダまたはアドレスバッファを挙げること
ができる。

【００２０】メモリセルアレイ１００は、行選択のため
の下部電極（ワード線）１２と、列選択のための上部電
極（ビット線）１６とが直交するように配列されてい
る。すなわち、Ｘ方向に沿って下部電極１２が所定ピッ
チで配列され、Ｘ方向と直交するＹ方向に沿って上部電
極１６が所定ピッチで配列されている。なお、下部電極
１２がビット線、上部電極１６がワード線でもよい。

【００２１】メモリセルアレイ１００は、図２および図
３に示すように、第１層間絶縁層１０の上に設けられて
いる。メモリセルアレイ１００は、図４および図５に示
すように、第１層間絶縁層１０上に、下部電極１２、強
誘電体キャパシタを構成する強誘電体部１４、中間電極
１８および上部電極（上電極）１６が積層されて構成さ
れている。強誘電体部１４および中間電極１８は、下部
電極１２と上部電極１６との交差領域に設けられてい
る。すなわち、下部電極１２と上部電極１６との交差領
域において、強誘電体キャパシタ２０からなるメモリセ
ルが構成されている。

【００２２】図５に示すように、強誘電体キャパシタ２
０における下部電極１２を少なくとも覆うように、絶縁
層７０が形成されている。この絶縁層７０は、上部電極
１６の下に設けられている。絶縁層７０が設けられてい
ることにより、下部電極１２と、中間電極１８または上
部電極１６との短絡が防止されている。絶縁層７０は、
たとえば絶縁性を有する第１水素バリア膜４０と、第１
絶縁層７２との積層構造であることができる。第１水素
バリア膜４０を形成することにより、強誘電体キャパシ
タ２０の強誘電体部１４が還元されるのを抑えることが
できる。なお、第１水素バリア膜４０が形成されていな
くてもよい。

【００２３】また、図４および図５に示すように、強誘
電体キャパシタ２０を覆うように、第２水素バリア膜４
２が形成されていてもよい。第２水素バリア膜４２を形
成することにより、強誘電体キャパシタ２０の強誘電体
部１４が還元されるのを抑えることができる。

【００２４】また、図２および図３に示すように、メモ
リセルアレイ１００を覆うように、第１層間絶縁層１０
の上に、第１保護層３６が形成されている。さらに、第
２配線層４０を覆うように第１保護層３６上に絶縁性の
第２保護層３８が形成されている。第１保護層３６と、
第２保護層３８との間には、必要に応じて第３水素バリ
ア膜４４が形成される。第３水素バリア膜４４は、メモ
リセルアレイ領域Ａ１００に形成されることができる。
すなわち、第３水素バリア膜４４は、周辺回路領域Ａ２
００には形成されていないことができる。これにより、
周辺回路部Ａ２００を水素により回復することができる
と同時に、メモリセルアレイ１００が水素により還元さ
れるのを抑えることができる。

【００２５】周辺回路部２００は、図１に示すように、
前記メモリセルに対して選択的に情報の書き込みもしく
は読み出しを行うための各種回路を含み、例えば、下部
電極１２を選択的に制御するための第１駆動回路５０
と、上部電極３４を選択的に制御するための第２駆動回
路５２と、センスアンプなどの信号検出回路（図示せ
ず）とを含む。

【００２６】また、周辺回路部２００は、図２に示すよ
うに、半導体基板１１０上に形成されたＭＯＳトランジ
スタ１１２を含む。ＭＯＳトランジスタ１１２は、ゲー
ト絶縁層１１２ａ，ゲート電極１１２ｂおよびソース／
ドレイン領域１１２ｃを有する。各ＭＯＳトランジスタ
１１２は素子分離領域１１４によって分離されている。
ＭＯＳトランジスタ１１２が形成された半導体基板１１
０上には、第１層間絶縁層１０が形成されている。そし
て、周辺回路部２００とメモリセルアレイ１００とは、
第１配線層４０によって電気的に接続されている。

【００２７】次に、強誘電体メモリ装置１０００におけ
る書き込み，読み出し動作の一例について述べる。

【００２８】まず、読み出し動作においては、選択セル
のキャパシタに読み出し電圧「Ｖ₀」が印加される。こ
れは、同時に‘０’の書き込み動作を兼ねている。この
とき、選択されたビット線を流れる電流またはビット線
をハイインピーダンスにしたときの電位をセンスアンプ
にて読み出す。このとき、非選択セルのキャパシタに
は、読み出し時のクロストークを防ぐため、所定の電圧
が印加される。

【００２９】書き込み動作においては、‘１’の書き込
みの場合は、選択セルのキャパシタに「−Ｖ₀」の電圧
が印加される。‘０’の書き込みの場合は、選択セルの
キャパシタに、該選択セルの分極を反転させない電圧が
印加され、読み出し動作時に書き込まれた‘０’状態を
保持する。このとき、非選択セルのキャパシタには、書
き込み時のクロストークを防ぐため、所定の電圧が印加
される。

【００３０】１．２デバイスの作用効果以下、強誘電体メモリ装置１０００の作用効果を説明す
る。

【００３１】強誘電体部１４は、上部電極１２と下部電
極１６との交差領域に形成されている。このため、キャ
パシタから外側へ電気力線がはみ出すのを抑えることが
できる。その結果、強誘電体部１４における電界を強め
ることができるため、強誘電体部１４を一定分極値にす
るのに必要な電圧を抑えることができる。したがって、
ヒステリシスループの角型性を向上させることができ
る。すなわち、ヒステリシスループを方形に近づけるこ
とができる。その結果、強誘電体メモリ装置１０００に
よれば、強誘電体キャパシタ２０の特性を向上させるこ
とができる。

【００３２】１．３プロセス次に、上述した強誘電体メモリ装置の製造方法の一例に
ついて述べる。図６〜図１４は、強誘電体メモリ装置１
０００の製造工程を模式的に示す断面図である。なお、
図７〜図１４は、メモリセルアレイ領域のみに着目して
示した断面図である。

【００３３】図６に示すように、公知のＬＳＩプロセス
を用いて、周辺回路２００を形成する。具体的には、半
導体基板１１０上にＭＯＳトランジスタ１１２を形成す
る。例えば、半導体基板１１０上の所定領域にトレンチ
分離法，ＬＯＣＯＳ法などを用いて素子分離領域１１４
を形成し、ついでゲート絶縁層１１２ａおよびゲート電
極１１２ｂを形成し、その後、半導体基板１１０に不純
物をドープすることでソース／ドレイン領域１１２ｃを
形成する。このようにして駆動回路５０，５２および信
号検出回路５４などの各種回路を含む周辺回路部２００
が形成される。ついで、公知の方法により、第１層間絶
縁層１０を形成する。

【００３４】次に、第１層間絶縁層１０の上に、メモリ
セルアレイ領域Ａ１００を形成する。以下、図７〜図１
４を参照しながら、メモリセルアレイ１００の形成方法
を説明する。

【００３５】まず、図７に示すように、第１層間絶縁層
１０の上に、下部電極１２のための第１導電層１２ａを
形成する。第１導電層１２ａの材質としては、強誘電体
キャパシタの電極となり得るものであれば特に限定され
ない。第１導電層１２ａの材質としては、たとえばＩ
ｒ，ＩｒＯ_x，Ｐｔ，ＲｕＯ_x，ＳｒＲｕＯ_x，ＬａＳｒ
ＣｏＯ_xを挙げることができる。また、第１導電層１２
ａは、単層または複数の層を積層したものを用いること
ができる。第１導電層１２ａの形成方法としては、スパ
ッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。

【００３６】次に、第１導電層１２ａの上に、強誘電体
部１４のための強誘電体層１４ａを形成する。強誘電体
層１４ａの材質としては、強誘電性を示してキャパシタ
絶縁層として使用できれば、その組成は任意のものを適
用することができる。このような強誘電体としては、た
とえばＰＺＴ（ＰｂＺｒ_zＴｉ_1-zＯ₃）、ＳＢＴ（Ｓｒ
Ｂｉ₂Ｔａ₂Ｏ₉）を挙げることができ、さらに、これら
の材料にニオブやニッケル、マグネシウム等の金属を添
加したもの等が適用できる。強誘電体層１４ａの成形方
法としては、たとえば、ゾルゲル材料やＭＯＤ材料を用
いたスピンコート法やディッピング法、スパッタ法、Ｍ
ＯＣＶＤ法、レーザアブレーション法を挙げることがで
きる。

【００３７】次に、強誘電体層１４ａの上に、中間電極
１８のための第２導電層１８ａを形成する。第２導電層
１８ａの材質および形成方法は、第１導電層１２ａと同
様のものを適用することができる。

【００３８】次に、全面に、マスク層６０を形成し、リ
ソグラフィおよびエッチングにより所定のパターンを有
するマスク層６０をパターニングする。すなわち、下部
電極１２を形成しようとする領域上に、マスク層６０を
形成する。マスク層６０の材質は、第２導電層１８ａ、
強誘電体層１４ａおよび第１導電層１２ａのエッチング
の際に、マスクとして機能し得る材質であれば特に限定
されず、たとえば、窒化シリコン、酸化シリコン、窒化
チタンを挙げることができる。マスク層６０は、たとえ
ばＣＶＤ法により形成されることができる。

【００３９】次に、図８に示すように、マスク層６０を
マスクとして、第２導電層１８ａ、強誘電体層１４ａお
よび第１導電層１２ａをエッチングし、第２導電層１８
ａ、強誘電体層１４ａおよび第１導電層１２ａをパター
ニングする。第１導電層１２ａをパターニングすること
により、所定のパターンを有する下部電極１２が形成さ
れる。エッチング方法としては、ＲＩＥ、スパッタエッ
チング、高密度プラズマエッチングなどの方法を挙げる
ことができる。

【００４０】次に、必要に応じて、図９に示すように、
全面に、第１水素バリア膜４０を形成する。第１水素バ
リア膜４０の材質としては、強誘電体層１４ａが水素に
よって還元されるのを防ぐことができる材質であれば特
に限定されず、たとえば酸化アルミニウム、酸化チタ
ン、酸化マグネシウムを挙げることができる。第１水素
バリア膜４０の形成方法としては、スパッタ法、ＣＶＤ
法、レーザアブレーション法を挙げることができる。

【００４１】次に、全面に第１絶縁層７２を形成する。
第１絶縁層７２の材質は、後の第１絶縁層のエッチバッ
ク工程で、マスク層６０と同一のエッチングレートにす
ることができるものであれば特に限定されない。第１絶
縁層７２の材質としては、たとえば酸化シリコン、窒化
シリコン、酸化アルミニウム、酸化タンタルを挙げるこ
とができる。第１絶縁層７２の形成方法としては、たと
えばＣＶＤ法を挙げることができる。第１絶縁層７２の
材質および形成方法が、マスク層６０の材質および形成
方法と同じであると、本プロセスを特に容易に行うこと
ができる。第１絶縁層７２は、下部電極１２と強誘電体
層１４ａと第２導電層１８ａとマスク層６０の積層体
（以下「積層体」という）を覆い、その積層体の相互間
を充填するように形成される。

【００４２】次に、図１０に示すように、第１絶縁層７
２の上に、レジスト層Ｒ１を形成する。レジスト層Ｒ１
は、その上面が平坦となるように形成される。レジスト
層Ｒ１は、回転塗布法により形成されることができる。
レジスト層Ｒ１の厚さは、第１絶縁層７２に形成されて
いる凹部の深さの２倍程度（たとえば０．８μｍ）であ
ることができる。なお、塗布法を利用して上面が平坦な
第１絶縁層７２を形成した場合には、レジスト層Ｒ１を
形成しなくてもよい。具体的には、第１絶縁層７２がＳ
ＯＧ（Spin On Glass）層によりなる場合には、レジス
ト層Ｒ１を形成しなくてもよい。

【００４３】次に、図１１に示すように、第１絶縁層７
２およびレジスト層Ｒ１をエッチバックする。このエッ
チバックと同時に、マスク層６０を除去し、第２導電層
１８ａの上面を露出させる。エッチング方法は、たとえ
ばＲＩＥなどのドラインエッチングにより行うことがで
きる。また、レジスト層Ｒ１と第１絶縁層７２とのエッ
チングレートが同じ条件で行われることができる。たと
えば、エッチングのエッチャントとしては、ＣＨＦ₃と
Ｏ₂との混合ガスを適用することができ、レジスト層Ｒ
１と第１絶縁層７２とのエッチングレートの比は、ＣＨ
Ｆ₃とＯ₂との混合比により制御することができる。この
エッチバックの際、第１絶縁層７２と第１水素バリア膜
４０とからなる絶縁層７０が、少なくとも下部電極１２
の側壁を覆うようにする。

【００４４】次に、図１２に示すように、全面に、第３
導電層１６ａを堆積する。第３導電層１６ａの材質およ
び形成方法は、たとえば第１導電層１２ａの材質および
形成方法と同様であることができる。

【００４５】次に、第３導電層１６ａの上に、所定のパ
ターンを有するレジスト層Ｒ２を形成する。レジスト層
Ｒ２は、上部電極１６を形成しようとする領域上に形成
される。

【００４６】次に、レジスト層Ｒ２をマスクとして、第
３導電層１６ａ、第２層導電層１８ａ、強誘電体層１４
ａ、第１絶縁層７２および第１水素バリア膜４０をエッ
チングする。こうして、図１３に示すように、第３導電
層１６ａがパターニングされることにより上部電極１６
が形成される。また、第２導電層１８ａおよび強誘電体
層１４ａがパターニングされることにより、上部電極１
６と下部電極１２との交差領域に、中間電極層１８およ
び強誘電体部１４が形成される。なお、上部電極１６と
下部電極１２との交差領域以外の、上部電極１６の下に
は、第１絶縁層７２および第１水素バリア膜４０が残る
こととなる。こうして、メモリセルアレイ１００が形成
される。

【００４７】次に、図１および図１４に示すように、必
要に応じて、メモリセルアレイ１００上に、第２水素バ
リア膜４２を形成する。第２水素バリア膜４２の材質お
よび形成方法は、第１水素バリア膜４０で述べたものを
適用することができる。

【００４８】次に、第２水素バリア膜４２の上に、公知
の方法により、第１保護層３６を形成する。次に、必要
に応じて、第１保護層３６を平坦化する。次に、第１保
護層の上に、必要に応じて、メモリセルアレイ領域Ａ１
００上に、第３水素バリア膜４４を形成する。次に、第
１保護層３６および第３水素バリア膜４４の上に、第２
保護層３８を形成する。

【００４９】１．４プロセスの作用効果以下、本実施の形態に係る強誘電体メモリ装置の製造方
法による作用効果を説明する。

【００５０】１）一般に、強誘電体キャパシタを構成す
る導電層や強誘電体層のエッチングの際に、マスクの側
壁に反応生成物からなるフェンスが生じないように、エ
ッチングを制御する必要がある。たとえば高温でエッチ
ングしたり、または、断面がテーパ状となるようにエッ
チングしたりする必要がある。

【００５１】しかし、本実施の形態においては、マスク
層６０をマスクとして第１導電層１２ａ、強誘電体層１
４ａおよび第２導電層１８ａをエッチングしている。そ
して、マスク層６０は、第１絶縁層７２のエッチバック
工程で除去している。このマスク層６０の除去の際に、
マスク層６０の側壁にフェンスが生じていたとしても、
そのフェンスは除去されることとなる。このため、第２
導電層１８ａ等をエッチングする際、フェンスが生じる
ようにエッチングしても、生じたフェンスは除去される
ため、フェンスに起因する問題が生じない。したがっ
て、フェンスが生じないように第２導電層１８ａ等を断
面がテーパ状となるようにエッチングする必要がなくな
るため、断面形状のテーパー角が９０°に近い積層体を
形成することができる。また、フェンスができないよう
に、高温でエッチングする必要がないため、通常のエッ
チング装置で第２導電層１８ａ等をエッチングすること
ができる。

【００５２】２）マスク層６０を用いて、第２導電層１
８ａ、強誘電体層１４ａおよび第１導電層１２ａをエッ
チングしている。マスク層６０によれば、レジスト層の
ようにエッチング中において後退がないため、被エッチ
ング物の断面形状のテーパー角を９０°に近くすること
ができるほか、レジスト層に比べて厚さを小さくするこ
とができるため、寸法精度のよいマスク形成が行える。
その結果、マスク層によって微細加工を図ることができ
る。

【００５３】３）本実施の形態においては、強誘電体層
１４ａの上に、第２導電層１８ａを形成している。この
ため、第１絶縁層７２およびマスク層６０のエッチバッ
ク工程において、強誘電体層１４ａは第２導電層１８ａ
に覆われているため、強誘電体層１４ａがエッチャント
と接触することがない。このため、強誘電体層１４ａの
表面の構造が乱れず、特性悪化を抑えることができる。
すなわち、キャパシタが受けるダメージを抑えることが
できる。

【００５４】４）パターニング前の第１導電層１２ａの
上に、強誘電体層１４ａを形成している。これにより、
平坦な第１導電層１２ａの上に強誘電体層１４ａを形成
できるため、強誘電体層１４ａを形成し易く、強誘電体
成膜法の自由度が増す。

【００５５】１．５変形例１．５．１第１の変形例第１の変形例は、第１導電層１２ａ、強誘電体層１４ａ
および第２導電層１８ａの積層体の相互間を充填する第
１絶縁層７２の形成方法の変形例である。

【００５６】まず、図１７に示すように、積層体を含む
第１層間絶縁層１０の表面を表面処理する。この表面処
理は、積層体を含む第１層間絶縁層１０の表面が、第１
絶縁層７２の材料液（たとえばミスト）と親和性を有す
るようにするために行われる。表面処理の方法として
は、たとえば次の方法を挙げることができる。

【００５７】第１層間絶縁層１０の表面の全面に表面修
飾層８０を形成する。この表面修飾層８０は、第１絶縁
層７２の材料液（ミスト）と親和性を有する。

【００５８】表面修飾層８０の材質は、第１絶縁層７２
の材料液（ミスト）と親和性を有する材質であれば特に
限定されず、たとえば、ヘキサメチルジシラザン、テト
ラヒドラフラン、メタノール、メチルエチルケトンなど
が挙げられる。

【００５９】表面修飾層８０は、スパッタリング法やＣ
ＶＤ法等の気相成長法によって形成してもよいし、イン
クジェット法、スピンコート法、ディップ法およびミス
トデポジション法等の液相を用いた方法によって形成し
てもよく、その場合には液体又は溶媒に溶かした物質を
使用することもでき、その場合には液体又は溶媒に溶か
した物質を使用してもよい。また、ヘキサメチルジシラ
ザン、テトラヒドラフラン、メタノール、メチルエチル
ケトンなどから選択される溶媒を原料液に添加してもよ
い。これにより、絶縁層の側に表面修飾層に対する親和
性を持たせることができるため、表面修飾層を形成した
場合と同様の効果が得られる。次に、積層体の相互間
に、水素を発生させないプロセスにより、第１絶縁層７
２を形成する。具体的には、次のように第１絶縁層７２
を形成することができる。

【００６０】第１絶縁層７２の材料液（ミスト）を第１
層間絶縁層１０の上に付与する。積層体を含む第１層間
絶縁層１０の表面に表面修飾層８０が形成されているた
め、第１絶縁層７２の材料液と第１層間絶縁層１０との
塗れ性が高まり、積層体の相互間に第１絶縁層７２の材
料液が流れ込みやすくなる。第１絶縁層７２の材料液の
堆積方法は、特に限定されず、たとえばＬＳＭＣＤ（Li
quid Source Mist Chemical Deposition）法を挙げるこ
とができる。ＬＣＭＣＤ法によれば、第１絶縁層７２の
材料液が積層体の相互間により流れ込みやすくなる。第
１絶縁層７２の材料液としては、酸化シリコンの液体原
料を挙げることができる。次に、第１絶縁層７２の材料
液を熱処理することにより、第１絶縁層を形成する。

【００６１】この変形例によれば、次の作用効果を奏す
ることができる。

【００６２】１）絶縁層は、水素を発生させないプロセ
スにより形成されている。具体的には、第１絶縁層７２
の材料液（ミスト）を第１層間絶縁層１０の上に付与し
て、熱処理するこにより絶縁層を形成している。このた
め、強誘電体層１４ａが還元されるのを抑えることでき
る。

【００６３】２）また、第１層間絶縁層１０の表面と第
１絶縁層の材料液とが親和性を有するすように、表面処
理をしている。このため、積層体間に第１絶縁層の材料
液を流れ込みやすくすることができる。

【００６４】なお、本変形例において、表面処理の工程
を省略してもよい。

【００６５】１．５．２その他の変形例１）絶縁層７０は、少なくとも下部電極１２を覆ってい
れば、図１５に示すような積層体の相互間の中央部の絶
縁層７０が完全に除去されている態様であってもよく、
また、図１６に示すように絶縁層７０の上面が第２導電
層１８ａの上面より低くなっていてもよい。

【００６６】２）上記実施の形態においては、第２導電
層１８ａ、強誘電体層１４ａおよび第１導電層１２ａを
一括してパターニングした。しかし、これに限定され
ず、第１導電層１２ａをパターニングした後、強誘電体
層１４ａおよび第１導電層１２ａを形成してもよい。

【００６７】３）周辺回路部２００は、メモリセルアレ
イの下に設けられていてもよい。

【００６８】２．第２の実施の形態２．１プロセス以下、第２の実施の形態に係る強誘電体メモリ装置の製
造方法について説明する。図１８〜図２２は、第２の実
施の形態に係る強誘電体メモリ装置の製造工程を模式的
に示す断面図である。なお、図２０は、図１９（Ｂ）に
おける紙面に対して垂直な面（Ｃ−Ｃ線を含む面）で切
った断面図である。図２１〜図２２は、図２０の断面と
同様な断面における断面図である。

【００６９】図１８（Ａ）に示すように、基体（たとえ
ば基板の上に設けられた層間絶縁層）２１０上に、必要
に応じて、バリア層２１８を形成する。バリア層２１８
は、たとえば酸化チタンからなることができる。たとえ
ば、スパッタ法によりチタン膜を形成し、酸化炉でチタ
ン膜を酸化することにより形成される。

【００７０】次に、バリア層２１８の上に、下部電極の
ための第１導電層２１２ａを形成する。第１導電層２１
２ａの材質、形成方法は、第１の実施の形態に係る第１
導電層１２ａの材質、形成方法を適用することができ
る。第１導電層２１２ａの厚さは、特に限定されない
が、たとえば２００ｎｍであることができる。

【００７１】次に、第１導電層２１２ａの上に第１マス
ク層２５０を形成する。第１マスク層２５０の形成方法
および材質としては、第１の実施の形態で述べた形成方
法および材質を適用することができる。第１マスク層２
５０の厚さは、特に限定されないが、第１導電層２１２
ａの厚さの１．５〜２倍であることができる。第１マス
ク層２１２ａの厚さは、たとえば、４００ｎｍであるこ
とができる。

【００７２】次に、第１マスク層２５０の上に、所定の
パターンを有するレジスト層Ｒ１０を形成する。レジス
ト層Ｒ１０は、下部電極を形成しようとする領域の上に
形成する。レジスト層Ｒ１０の厚さは、特に限定され
ず、たとえば１μｍ程度であることができる。

【００７３】次に、図１８（Ｂ）に示すように、レジス
ト層Ｒ１０をマスクとして、第１マスク層２５０をエッ
チングする。第１マスク層２５０のエッチングの方法
は、公知のドライエッチング方法であることができる。
具体的には、第１マスク層２５０は、ＲＩＥ（Reactive
Ion Etching）のエッチング装置を用いて、ＣＨＦ₃と
Ａｒの混合ガスによりエッチングを行うことができる。
次に、たとえばＯ₂プラズマにより、レジスト層Ｒ１０
を除去する。

【００７４】次に、図１８（Ｃ）に示すように、第１マ
スク層２５０をマスクとして、第１導電層２１２ａをエ
ッチングし、下部電極２１２を形成する。このエッチン
グは、たとえば高密度プラズマドライエッチング装置
（例えば、ＩＣＰエッチング装置）によるドライエッチ
ング方法により行うことができる。エッチングガスとし
てＣｌ₂とＡｒの混合ガスを使用し、１．０Ｐａ以下の
低圧力、高バイアスパワーでエッチングを行うと寸法変
換差の少ないエッチングを行うことができる。

【００７５】次に、図１９（Ａ）に示すように、全面
に、第１絶縁層２２０を形成する。絶縁層２２０の材質
および形成方法は、第２の実施の形態の第１絶縁層７２
と同様のものを挙げることができる。なお、第１絶縁層
２２０の材質および形成方法が、第１マスク層２５０の
材質および形成方法と同じであると、本プロセスを容易
に行うことができる。また、第１絶縁層２２０の厚さ
は、たとえば、下部電極２１２間を埋め込むことを考慮
して下部電極２１２の厚さ以上であることができる。具
体的には、第１絶縁層２２０の厚さは、６００ｎｍであ
ることができる。

【００７６】次に、第１絶縁層２２０の上に、レジスト
層Ｒ１２を形成する。レジスト層Ｒ１２は、その上面が
平坦となるように形成される。なお、レジスト層Ｒ１２
は、回転塗布法により形成されることができる。レジス
ト層Ｒ１２の厚さは、第１絶縁層２２０に形成されてい
る凹部の深さの２倍程度（たとえば０．８μｍ）である
ことができる。なお、塗布法を利用して上面が平坦な第
１絶縁層２２０を形成した場合には、レジスト層Ｒ１２
を形成しなくてもよい。具体的には、第１絶縁層２２０
がＳＯＧ（Spin On Glass）層によりなる場合には、レ
ジスト層Ｒ１２を形成しなくてもよい。

【００７７】次に、図１９（Ｂ）に示すように、第１絶
縁層２２０をエッチバックすると同時に、第１マスク層
２５０をエッチングし、下部電極２１２の上面を露出さ
せる。この際、下部電極２１２のエッチングの際に第１
マスク層２５０の側壁に、第１導電層２１２ａのエッチ
ングでフェンス（反応残さ物）が生じていても、第１マ
スク層２５０のエッチングと同時に、フェンスも除去さ
れる。第１絶縁層２２０のエッチング方法は、たとえば
ＲＩＥなどのドラインエッチングにより行うことができ
る。また、レジスト層Ｒ１２と第１絶縁層２２０とのエ
ッチングレートが同じ条件で行われることができる。た
とえば、エッチングのエッチャントとしては、ＣＨＦ₃
とＯ₂との混合ガスを適用することができ、レジスト層
Ｒ１２と第１絶縁層２２０とのエッチングレートの比
は、ＣＨＦ₃とＯ₂との混合比により制御することができ
る。

【００７８】次に、図１９（Ｃ）に示すように、下部電
極２１２および第１絶縁層２２０の上に、強誘電体層２
１４ａを形成する。強誘電体層２１４ａの厚さは、たと
えば１２０ｎｍである。強誘電体層２１４ａの形成方法
および材質は、第１の実施の形態に係る強誘電体層１４
ａの形成方法および材質を適用することができる。

【００７９】次に、強誘電体層２１４ａの上に、上部電
極のための第２導電層２１６ａを形成する。第２導電層
２１６ａの材質および形成方法は、第１の実施の形態の
第１導電層１２ａと同様のものであることができる。

【００８０】なお、図１９（Ｃ）の紙面に対して垂直な
面（Ｃ−Ｃ線を含む面）における断面を図２０に示す。
以下、図２０で示された断面に基づいて説明していく。

【００８１】次に、図２１（Ａ）に示すように、第２導
電層２１６ａの上に、所定のパターンを有する第２マス
ク層２５２を形成する。第２マスク層２５２は、上部電
極を形成しようとする領域を覆うように形成する。第２
マスク層２５２の材質および形成方法は、第１マスク層
２５０と同様のものを適用することができる。

【００８２】次に、図２１（Ｂ）に示すように、第２マ
スク層２５２をマスクとして、第２導電層２１６ａをエ
ッチングする。これにより、上部電極２１６が形成され
る。なお、この際、必要に応じて、強誘電体層２１４ａ
までエッチングしてもよい。

【００８３】次に、図２２（Ａ）に示すように、全面
に、第２絶縁層２２２を堆積する。第２絶縁層２２２の
材質および形成方法は、第１絶縁層２２０と同様のもの
であることができる。第２絶縁層２２２の厚さは、たと
えば、上部電極２１６の厚さ以上であることができる。

【００８４】次に、第２絶縁層２２２の上に、レジスト
層Ｒ１４を形成する。塗布法を利用して上面が平坦な第
２絶縁層２２２を形成した場合には、レジスト層Ｒ１４
を形成しなくてもよい。レジスト層Ｒ１４は、上記のレ
ジスト層Ｒ１２と同様にして形成されることができる。

【００８５】次に、図２２（Ｂ）に示すように、第２絶
縁層２２２をエッチバックする。この際、同時に、第２
マスク層２５２をエッチング除去する。なお、第２マス
ク層２５２の側壁に、第２導電層２１６ａのエッチング
際に生じたフェンスがある場合には、この第２マスク層
２５２のエッチングの際に除去される。こうして、下部
電極２１２、強誘電体層２１４ａおよび上部電極２１６
を含む強誘電体キャパシタが形成される。

【００８６】２．２作用効果以下、第２の実施の形態に係る作用効果を説明する。

【００８７】（１）本実施の形態においては、第１マス
ク層２５０をマスクとして第１導電層２１２ａをエッチ
ングし、第１絶縁層２２０のエッチバック工程で、第１
マスク層２５０を除去している。このため、第１絶縁層
２２０のエッチバック工程で、第１マスク層２５０の側
壁にフェンスが生じても、そのフェンスを除去すること
ができる。このため、第１導電層２１２ａ等をエッチン
グする際、フェンスが生じるようにエッチングしても、
生じたフェンスは除去されるため、フェンスに起因する
問題が生じない。したがって、フェンスが生じないよう
に第１導電層２１２ａを断面がテーパ状となるようにエ
ッチングする必要がなくなるため、断面形状がいい下部
電極２１２を形成することができる。すなわち、下部電
極２１２の側面と基体の表面とのなす角をほぼ垂直にす
ることができる。また、フェンスができないように、高
温でエッチングする必要がないため、通常のエッチング
装置で第１導電層２１２ａをエッチングすることができ
る。

【００８８】（２）また、本実施の形態においては、第
２マスク層２５２をマスクとして第２導電層２１６ａを
エッチングし、第２絶縁層２２２エッチバック工程で、
第２マスク層２５２を除去している。このため、作用効
果（１）と同様の理由で、断面形状がいい上部電極２１
６を形成することができる。また、通常のエッチング装
置で第２導電層２１６ａをエッチングすることができ
る。

【００８９】（３）本実施の形態によれば、下部電極２
１２間に埋め込まれた第１絶縁層２２０は、エッチバッ
クしている。このため、第１絶縁層２２０の上面と下部
電極２１２の上面とは、ほぼ面一になり、それらの上面
が平坦となる。したがって、本実施の形態によれば、強
誘電体層２１４ａを形成し易い。

【００９０】２．３変形例マスク層を用いて強誘電体キャパシタを構成する層状体
をエッチングして、絶縁層のエッチバックをする際、そ
のマスク層を除去する技術は、強誘電体キャパシタを構
成する層状体が次の場合にも適用することができる（１）その層状体が、強誘電体層の場合。

【００９１】（２）その層状体が、下部電極のための導
電層と、強誘電体層との積層体の場合。

【００９２】マスク層を用いて強誘電体キャパシタの構
成する層をエッチングして、絶縁層のエッチバックをす
る際、そのマスク層を除去する技術は、１Ｔ１Ｃ型の強
誘電体メモリ装置や、２Ｔ２Ｃ型の強誘電体メモリ装置
にも適用することができる。

【００９３】本発明は、上記の実施の形態に限定され
ず、本発明の要旨の範囲で種々の変更が可能である。

【図面の簡単な説明】

【図１】強誘電体メモリ装置を模式的に示す平面図であ
る。

【図２】図１のＡ−Ａ線に沿って強誘電体メモリ装置の
一部を模式的に示す断面図である。

【図３】図１のＢ−Ｂ線に沿って強誘電体メモリ装置の
一部を模式的に示す断面図である。

【図４】図２におけるメモリセルアレイを拡大した断面
模式図である。

【図５】図３におけるメモリセルアレイを拡大した断面
模式図である。

【図６】強誘電体メモリ装置の製造工程を模式的に示す
断面図である。

【図７】強誘電体メモリ装置の製造工程を模式的に示す
断面図である。

【図８】強誘電体メモリ装置の製造工程を模式的に示す
断面図である。

【図９】強誘電体メモリ装置の製造工程を模式的に示す
断面図である。

【図１０】強誘電体メモリ装置の製造工程を模式的に示
す断面図である。

【図１１】強誘電体メモリ装置の製造工程を模式的に示
す断面図である。

【図１２】強誘電体メモリ装置の製造工程を模式的に示
す断面図である。

【図１３】強誘電体メモリ装置の製造工程を模式的に示
す断面図である。

【図１４】強誘電体メモリ装置の製造工程を模式的に示
す断面図である。

【図１５】第２の実施の形態の変形例を模式的に示す断
面図である。

【図１６】第２の実施の形態の変形例を模式的に示す断
面図である。

【図１７】第１の変形例に係る製造工程の要部を模式的
に示す断面図である。

【図１８】第２の実施の形態に係る強誘電体メモリ装置
の製造工程を模式的に示す断面図である。

【図１９】第２の実施の形態に係る強誘電体メモリ装置
の製造工程を模式的に示す断面図である。

【図２０】第２の実施の形態に係る強誘電体メモリ装置
の製造工程を模式的に示す断面図である。

【図２１】第２の実施の形態に係る強誘電体メモリ装置
の製造工程を模式的に示す断面図である。

【図２２】第２の実施の形態に係る強誘電体メモリ装置
の製造工程を模式的に示す断面図である。

【符号の説明】

１０第１層間絶縁層１２下部電極１４強誘電体部１６上部電極１８中間電極層３６第１保護層３８第２保護層４０第１水素バリア膜４２第２水素バリア膜４４第３水素バリア膜５０第１駆動回路５２第２駆動回路６０マスク層７０絶縁層７２第１絶縁層８０表面修飾層９０前駆体層９２帯電層１００メモリセルアレイ１１０半導体基板１１２ＭＯＳトランジスタ１１２ａゲート絶縁層１１２ｂゲート電極１１２ｃソース／ドレイン領域１１４素子分離領域２００周辺回路部２１２下部電極２１４ａ強誘電体層２１６上部電極２１８バリヤ層２２０第１絶縁層２２２第２絶縁層２５０第１マスク層２５２第２マスク層１０００強誘電体メモリ装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者名取栄治長野県諏訪市大和３丁目３番５号セイコーエプソン株式会社内Ｆターム(参考） 5F083 FR00 FR01 FR02 FR03 GA27 JA02 JA06 JA15 JA17 JA19 JA38 JA40 JA43 JA44 LA12 LA16 MA06 MA19 PR03 PR39

Claims

【特許請求の範囲】

【請求項１】強誘電体キャパシタを有する、強誘電体
メモリ装置の製造方法であって、前記強誘電体キャパシタは、少なくとも、下部電極、強
誘電体層および上部電極により構成され、以下の工程を含む、強誘電体メモリ装置の製造方法。（ａ）前記強誘電体キャパシタを構成する少なくとも一
部分のための層状体を形成する工程、（ｂ）前記層状体
の上に、所定のパターンを有するマスク層を形成する工
程、（ｃ）前記マスク層をマスクとして、前記層状体を
エッチングする工程、（ｄ）前記層状体を覆うように、
絶縁層を堆積する工程、（ｅ）前記絶縁層および前記マ
スク層をエッチングする工程を含む。
【請求項２】請求項１において、前記層状体は、前記下部電極のための導電層、前記強誘
電体層、若しくは、前記上部電極のための導電層、又は
互いに隣り合う関係にあるこれら２層を含む積層膜、又
はこれら３層を含む積層膜である、強誘電体メモリ装置
の製造方法。
【請求項３】請求項１または２において、前記マスク層は、前記絶縁層とほぼ同一のエッチングレ
ートとすることができる材質からなる、強誘電体メモリ
装置の製造方法。
【請求項４】請求項１〜３のいずれかにおいて、前記絶縁層の上に、レジスト層を形成する工程を含む、
強誘電体メモリ装置の製造方法。
【請求項５】請求項１〜３のいずれかにおいて、前記絶縁層の上面は、平坦である、強誘電体メモリ装置
の製造方法。
【請求項６】請求項５において、前記絶縁層は、ＳＯＧ層である、強誘電体メモリ装置の
製造方法。
【請求項７】請求項１〜６のいずれかにおいて、前記強誘電体キャパシタからなるメモリセルがマトリク
ス状に配列されたメモリセルアレイを含む、強誘電体メ
モリ装置の製造方法。
【請求項８】強誘電体キャパシタからなるメモリセル
がマトリクス状に配列されたメモリセルアレイを有する
強誘電体メモリ装置の製造方法であって、以下の工程を
含む、強誘電体メモリ装置の製造方法。（ａ）基体の上に、第１導電層を形成する工程、（ｂ）
前記第１導電層の上に、強誘電体層を形成する工程、
（ｃ）前記強誘電体層の上に、第２導電層を形成する工
程、（ｄ）前記第２導電層の上に、所定のパターンを有
するマスク層を形成する工程、（ｅ）前記マスク層をマ
スクとして、少なくとも、前記強誘電体層および前記第
２導電層をパターニングする工程、（ｆ）前記基体の上
に、前記第１導電層、前記強誘電体層および前記第２導
電層を含む積層体を覆うように絶縁層を形成する工程、
（ｇ）前記第２導電層の上面が露出するまで、前記絶縁
層および前記マスク層を除去する工程、および（ｈ）前
記第２導電層と部分的に重なるように、所定のパターン
を有する第３導電層を形成する工程。
【請求項９】請求項８において、前記工程（ｈ）の後に、前記第１導電層と前記第３導電
層の交差領域に、前記第２導電層が残るように、該第２
導電層をパターニングする工程を含む、強誘電体メモリ
装置の製造方法。