JP4678430B2 - メモリセルアレイおよびその製造方法、ならびに強誘電体メモリ装置 - Google Patents
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Description
本発明の強誘電体キャパシタを有するメモリセルアレイは、
強誘電体キャパシタからなるメモリセルがマトリクス状に配列され、
前記強誘電体キャパシタは、下部電極と、上部電極と、該下部電極と該上部電極との間に設けられた強誘電体部とを含み、
前記強誘電体部は、前記下部電極と前記上部電極との交差領域に設けられ、
前記強誘電体部と前記上部電極との間に、中間電極が設けられている。
本発明のメモリセルアレイの製造方法は、
強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイの製造方法であって、以下の工程を含む。
(a)基体の上に、第1導電層を形成する工程、
(b)前記第1導電層の上に、強誘電体層を形成する工程、
(c)前記強誘電体層の上に、第2導電層を形成する工程、
(d)少なくとも、前記強誘電体層および前記第2導電層をパターニングする工程、
(e)前記基体の上に、前記第1導電層、前記強誘電体層および前記第2導電層を含む積層体を覆うように絶縁層を形成する工程、
(f)前記第2導電層の上面が露出するまで、前記絶縁層を除去する工程、および
(g)前記第2導電層と部分的に重なるように、所定のパターンを有する第3導電層を形成する工程。
本発明の強誘電体メモリ装置は、本発明のメモリセルアレイを含む。
1.1 デバイスの構造
図1は、第1の実施の形態に係る強誘電体メモリ装置を模式的に示す平面図であり、図2は、図1のA−A線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図3は、図1のB−B線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図4は、図2におけるメモリセルアレイを拡大した断面模式図である。図5は、図3におけるメモリセルアレイを拡大した断面模式図である。
以下、本実施の形態に係る強誘電体メモリ装置1000の作用効果を説明する。
2.1 プロセス
次に、上述した強誘電体メモリ装置の製造方法の一例について述べる。図6〜図14は、強誘電体メモリ装置1000の製造工程を模式的に示す断面図である。なお、図7〜図14は、メモリセルアレイ領域のみに着目して示した断面図である。
以下、本実施の形態に係る強誘電体メモリ装置の製造方法による作用効果を説明する。
3.1 第1の変形例
第1の変形例は、第1導電層12a、強誘電体層14aおよび第2導電層18aの積層体の相互間を充填する第1絶縁層72の形成方法の変形例である。
次に、第1絶縁層72の材料液を熱処理することにより、第1絶縁層を形成する。
1)本実施の形態においては、マスク層60をマスクとして、第2導電層18a、強誘電体層14aおよび第1導電層12aをエッチングした。しかし、これに限定されず、マスク層60を形成せずに、レジスト層をマスクとして第2導電層18a、強誘電体層14aおよび第1導電層12aをエッチングしてもよい。
実施例と、比較例とで、ヒステリシスループがどの程度異なるかを調べた。図18は、実施例に係るヒステリシスループを示す図である。図19は、比較例に係るヒステリシスループを示す図である。
18 中間電極層、 36 第1保護層、 38 第2保護層、 40 第1水素バリア膜、 42 第2水素バリア膜、 44 第3水素バリア膜、 50 第1駆動回路、
52 第2駆動回路、 60 マスク層、 70 絶縁層、 72 第1絶縁層、
80 表面修飾層、 90 前駆体層、 92 帯電層、 100 メモリセルアレイ、 110 半導体基板、 112 MOSトランジスタ、 112a ゲート絶縁層、
112b ゲート電極、 112c ソース/ドレイン領域、 114 素子分離領域、 200 周辺回路部、 1000 強誘電体メモリ装置
Claims (8)
- 基体上に配置されたメモリセルアレイであって、
第1の方向に延びる下部電極と、
第2の方向に延びる上部電極と、
前記下部電極と前記上部電極との交差領域に設けられた強誘電体と、
前記強誘電体と前記上部電極との間に配置された中間電極と、
前記強誘電体が水素により還元されることを防止するための第1の部材、及び第2の部材と、
を含み、
前記強誘電体は前記第1の方向と交差する第1の面及び第2の面を有し、さらに前記第2の方向と交差する第3の面及び第4の面を有し、
前記第1の部材が前記第3の面及び前記第4の面に接し、
前記第2の部材が前記第1の面及び前記第2の面に接することを特徴とする、メモリセルアレイ。 - 請求項1において、
前記上部電極及び前記第1の部材に接する絶縁部材をさらに含むことを特徴とする、メモリセルアレイ。 - 請求項1または2において、
前記第2の部材の表面に配置される保護部材と、
前記強誘電体が水素により還元されることを防止するための第3の部材と、
をさらに含み、
前記保護部材の表面に前記第3の部材が配置されることを特徴とする、メモリセルアレイ。 - 請求項1乃至3のいずれかにおいて、
前記第1の部材は、酸化アルミニウム、酸化チタン、酸化マグネシウムのうちのいずれか1つの材料からなることを特徴とする、メモリセルアレイ。 - 請求項2において、
前記絶縁部材は、酸化シリコン、酸化アルミニウムのうちのいずれか1つの材料からなることを特徴とする、メモリセルアレイ。 - 請求項1乃至5のいずれかに記載のメモリセルアレイを含むことを特徴とする強誘電体メモリ装置。
- (a)基体の上に、第1の下部電極を形成する工程と、
(b)前記第1の下部電極の表面に、第1の強誘電体を形成する工程と、
(c)前記第1の強誘電体の表面に、第1の導電材料を形成する工程と、
(d)前記第1の導電材料、前記第1の強誘電体、及び前記第1の下部電極をパターニングすることにより、ストライプ形状を有する第2の導電材料、ストライプ形状を有する第2の強誘電体、およびストライプ形状を有する第2の下部電極を形成する工程と、
(e)前記第2の導電材料、前記第2の強誘電体、及び前記第2の下部電極を覆うように、前記第2の強誘電体が水素により還元されるのを防止するための第1の部材を形成する工程と、
(f)前記第1の部材を覆うように第1の絶縁材料を形成する工程と、
(g)前記第2の導電材料の表面が露出するまで前記第1の絶縁材料を除去することにより、第2の絶縁材料を形成する工程と、
(h)前記第2の導電材料及び前記第2の絶縁材料の表面に第1の上部電極を形成する工程と、
(i)前記第1の上部電極、前記第2の導電材料、前記第2の強誘電体、前記第2の絶縁材料をパターニングすることにより、ストライプ形状を有する第2の上部電極、前記第2の上部電極と前記第2の下部電極との交差領域に配置された第3の導電材料、前記第2の上部電極と前記第2の下部電極との交差領域に配置された第3の強誘電体、及び、前記第2の上部電極及び前記第1の部材に接する第3の絶縁材料を形成する工程と、
(j)前記第2の上部電極、前記第3の導電材料、前記第3の強誘電体、及び前記第3の絶縁材料を覆うように前記第3の強誘電体が水素により還元されるのを防止するための第2の部材を形成する工程と、
を含むことを特徴とする、メモリセルアレイの製造方法。 - 請求項7において、さらに、
(k)前記第2の部材を覆うように保護部材を形成する工程と、
(l)前記保護部材の表面に前記第3の強誘電体が水素により還元されるのを防止するための第3の部材を形成する工程と、
を含むことを特徴とする、メモリセルアレイの製造方法。
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