JP2009010424A - メモリセルアレイおよびその製造方法、ならびに強誘電体メモリ装置 - Google Patents
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Abstract
【解決手段】メモリセルアレイ100は、強誘電体キャパシタ20からなるメモリセルがマトリクス状に配列されている。強誘電体キャパシタ20は、下部電極12と、上部電極16と、下部電極12と上部電極16との間に設けられた強誘電体部14とを含む。強誘電体部14は、下部電極12と上部電極16との交差領域に設けられ、強誘電体部14と上部電極16との間に、中間電極18が設けられている。
【選択図】図13
Description
本発明の強誘電体キャパシタを有するメモリセルアレイは、
強誘電体キャパシタからなるメモリセルがマトリクス状に配列され、
前記強誘電体キャパシタは、下部電極と、上部電極と、該下部電極と該上部電極との間に設けられた強誘電体部とを含み、
前記強誘電体部は、前記下部電極と前記上部電極との交差領域に設けられ、
前記強誘電体部と前記上部電極との間に、中間電極が設けられている。
本発明のメモリセルアレイの製造方法は、
強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイの製造方法であって、以下の工程を含む。
(a)基体の上に、第1導電層を形成する工程、
(b)前記第1導電層の上に、強誘電体層を形成する工程、
(c)前記強誘電体層の上に、第2導電層を形成する工程、
(d)少なくとも、前記強誘電体層および前記第2導電層をパターニングする工程、
(e)前記基体の上に、前記第1導電層、前記強誘電体層および前記第2導電層を含む積層体を覆うように絶縁層を形成する工程、
(f)前記第2導電層の上面が露出するまで、前記絶縁層を除去する工程、および
(g)前記第2導電層と部分的に重なるように、所定のパターンを有する第3導電層を形成する工程。
本発明の強誘電体メモリ装置は、本発明のメモリセルアレイを含む。
1.1 デバイスの構造
図1は、第1の実施の形態に係る強誘電体メモリ装置を模式的に示す平面図であり、図2は、図1のA−A線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図3は、図1のB−B線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図4は、図2におけるメモリセルアレイを拡大した断面模式図である。図5は、図3におけるメモリセルアレイを拡大した断面模式図である。
以下、本実施の形態に係る強誘電体メモリ装置1000の作用効果を説明する。
2.1 プロセス
次に、上述した強誘電体メモリ装置の製造方法の一例について述べる。図6〜図14は、強誘電体メモリ装置1000の製造工程を模式的に示す断面図である。なお、図7〜図14は、メモリセルアレイ領域のみに着目して示した断面図である。
以下、本実施の形態に係る強誘電体メモリ装置の製造方法による作用効果を説明する。
3.1 第1の変形例
第1の変形例は、第1導電層12a、強誘電体層14aおよび第2導電層18aの積層体の相互間を充填する第1絶縁層72の形成方法の変形例である。
次に、第1絶縁層72の材料液を熱処理することにより、第1絶縁層を形成する。
1)本実施の形態においては、マスク層60をマスクとして、第2導電層18a、強誘電体層14aおよび第1導電層12aをエッチングした。しかし、これに限定されず、マスク層60を形成せずに、レジスト層をマスクとして第2導電層18a、強誘電体層14aおよび第1導電層12aをエッチングしてもよい。
実施例と、比較例とで、ヒステリシスループがどの程度異なるかを調べた。図18は、実施例に係るヒステリシスループを示す図である。図19は、比較例に係るヒステリシスループを示す図である。
18 中間電極層、 36 第1保護層、 38 第2保護層、 40 第1水素バリア膜、 42 第2水素バリア膜、 44 第3水素バリア膜、 50 第1駆動回路、
52 第2駆動回路、 60 マスク層、 70 絶縁層、 72 第1絶縁層、
80 表面修飾層、 90 前駆体層、 92 帯電層、 100 メモリセルアレイ、 110 半導体基板、 112 MOSトランジスタ、 112a ゲート絶縁層、
112b ゲート電極、 112c ソース/ドレイン領域、 114 素子分離領域、 200 周辺回路部、 1000 強誘電体メモリ装置
Claims (21)
- 強誘電体キャパシタからなるメモリセルがマトリクス状に配列され、
前記強誘電体キャパシタは、下部電極と、上部電極と、該下部電極と該上部電極との間に設けられた強誘電体部とを含み、
前記強誘電体部は、前記下部電極と前記上部電極との交差領域に設けられ、
前記強誘電体部と前記上部電極との間に、中間電極が設けられている、強誘電体キャパシタを有するメモリセルアレイ。 - 請求項1において、
少なくとも、前記強誘電体キャパシタにおける前記下部電極の側面を覆うように、絶縁層が設けられている、強誘電体キャパシタを有するメモリセルアレイ。 - 請求項2において、
前記絶縁層は、前記強誘電体キャパシタにおける、前記下部電極、強誘電体層および前記中間電極の側面を覆うように設けられている、強誘電体キャパシタを有するメモリセルアレイ。 - 請求項2または3において、
前記絶縁層は、前記上部電極の下に設けられている、強誘電体キャパシタを有するメモリセルアレイ。 - 請求項1〜4のいずれかにおいて、
前記絶縁層の少なくとも一部は、水素バリア膜から構成されている、強誘電体キャパシタを有するメモリセルアレイ。 - 請求項1〜5のいずれかにおいて、
少なくとも複数の前記強誘電体キャパシタの上方で該複数の強誘電体キャパシタを覆う位置に水素バリア膜が形成を有する強誘電体メモリ装置。 - 請求項6において、
さらに、前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部を含み、
前記周辺回路部の上には、前記水素バリア膜が形成されていない、強誘電体メモリ装置。 - 請求項6または7において、
前記メモリセルアレイの上に設けられた層間絶縁層を含み、
前記水素バリア膜は、前記層間絶縁層と前記メモリセルアレイとの間に設けられている、強誘電体メモリ装置。 - 請求項6または7において、
前記水素バリア膜は、前記層間絶縁層の上に設けられている、強誘電体メモリ装置。 - 請求項6または7において、
前記水素バリア膜は、層間絶縁層として機能する、強誘電体メモリ装置。 - 強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイの製造方法であって、以下の工程を含む、メモリセルアレイの製造方法。
(a)基体の上に、第1導電層を形成する工程、
(b)前記第1導電層の上に、強誘電体層を形成する工程、
(c)前記強誘電体層の上に、第2導電層を形成する工程、
(d)少なくとも、前記強誘電体層および前記第2導電層をパターニングする工程、
(e)前記基体の上に、前記第1導電層、前記強誘電体層および前記第2導電層を含む積層体を覆うように絶縁層を形成する工程、
(f)前記第2導電層の上面が露出するまで、前記絶縁層を除去する工程、および
(g)前記第2導電層と部分的に重なるように、所定のパターンを有する第3導電層を形成する工程。 - 請求項11において、
前記第1導電層は、前記工程(d)でパターニングされる、メモリセルアレイの製造方法。 - 請求項11において、
前記工程(b)の前に、前記第1導電層をパターニングする工程を含む、メモリセルアレイの製造方法。 - 請求項11において、
前記製造工程(e)において、
水素を発生させない方法により絶縁層を形成する工程を含む、強誘電体メモリの製造方法。 - 請求項14において、
前記絶縁層の形成工程をLSMCD法によって行う、強誘電体メモリの製造方法。 - 請求項11において、
前記工程(d)のために、第2導電層の上に所定のパターンを有するマスク層を形成する工程を含み、且つ、前記工程(f)において、前記絶縁層と前記マスク層を除去する工程を含む、メモリセルアレイの製造方法。 - 請求項16において、
前記マスク層が、窒化シリコン、酸化シリコン、窒化チタンのいずれかからなる、メモリセルアレイの製造方法。 - 請求項16又は17において、
前記マスク層は、前記絶縁層とほぼ同一のエッチングレートをとすることができる材質からなるメモリセルアレイの製造方法。 - 請求項11〜18のいずれかにおいて、
前記工程(g)の後に、前記第2導電層および前記強誘電体層をパターニングする、メモリセルアレイの製造方法。 - 請求項11〜18のいずれかにおいて、
前記絶縁層は、水素バリア膜を含む、メモリセルアレイの製造方法。 - 請求項1〜10のいずれかに記載のメモリセルアレイを含む、強誘電体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008262593A JP4678430B2 (ja) | 2008-10-09 | 2008-10-09 | メモリセルアレイおよびその製造方法、ならびに強誘電体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008262593A JP4678430B2 (ja) | 2008-10-09 | 2008-10-09 | メモリセルアレイおよびその製造方法、ならびに強誘電体メモリ装置 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002041925A Division JP4243823B2 (ja) | 2002-02-19 | 2002-02-19 | メモリセルアレイの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009010424A true JP2009010424A (ja) | 2009-01-15 |
JP4678430B2 JP4678430B2 (ja) | 2011-04-27 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP4678430B2 (ja) |
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US11917834B2 (en) | 2021-07-20 | 2024-02-27 | Micron Technology, Inc. | Integrated assemblies and methods of forming integrated assemblies |
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