JP2010232229A - 不揮発性記憶装置及びその製造方法 - Google Patents

不揮発性記憶装置及びその製造方法 Download PDF

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Abstract

【課題】不揮発性記憶装置の信頼性を向上させる。
【解決手段】第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子を有した記憶セルと、前記記憶セル間に配置された素子分離層と、を備え、前記記憶セルの側面に、前記素子分離層よりも密度の高い、少なくとも一層の絶縁膜が配置していることを特徴とする不揮発性記憶装置が提供される。
【選択図】図１

Description

本発明は、不揮発性記憶装置及びその製造方法に関する。
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢ（Universal Serial Bus）メモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビット当たりの製造コストの削減によってさらに市場の拡大を続けている。また、新規のアプリケーションも急速に立ち上がってきており、微細化及び製造コスト低減が新たな市場を発掘するという好循環を実現している。
特にＮＡＮＤ型フラッシュメモリは、複数のアクティブエリア（「ＡＡ」）がゲートコンダクタ（「ＧＣ」）を共有することで実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化が進められている。このため、近年ＮＡＮＤ型フラッシュメモリは半導体の微細加工を先導するようになっており、最小加工寸法は量産レベルでも６０ｎｍ以下に達している。
しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記憶するトランジスタ動作を利用しており、今後のさらなる特性の高均一化、高信頼性化、高速動作化、高集積化に限界があるといわれており、新しい不揮発性メモリの開発が望まれている。
その中で、例えば、抵抗変化素子や相変化メモリ素子は、抵抗材料の可変抵抗状態を利用して動作するために、書込み／消去動作にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善することから、今後の要求に応える、特性の高均一化、高信頼性化、高速動作化、及び高密度化を実現するものとして期待されている（例えば、特許文献１参照）。
特開２００８−２３５６３７号公報
しかしながら、抵抗変化素子等を備えた記憶セルは、通常、素子分離層によって互いに絶縁されている。最近では、素子の微細化が進むにつれ記憶セル間のスペースも微細化されることから、より良質な素子分離構造が望まれている。例えば、素子分離層としては、記憶セルを劣化させず、絶縁性が高く、誤動作を抑制できる構造であることが望ましい。
本発明は、この課題を解決するものである。
本発明の一態様によれば、第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子を有した記憶セルと、前記記憶セル間に配置された素子分離層と、を備え、前記記憶セルの側面に、前記素子分離層よりも密度の高い、少なくとも一層の絶縁膜が配置していることを特徴とする不揮発性記憶装置が提供される。
また、本発明の一態様によれば、第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子を有した記憶セルと、
前記記憶セル間に配置された素子分離層と、を有し、前記記憶セルの側面に、前記素子分離層よりも密度の高い、少なくとも一層の絶縁膜が配置している不揮発性記憶装置の製造方法であって、前記絶縁膜を原子層堆積法または分子層堆積法により形成することことを特徴とする不揮発性記憶装置の製造方法が提供される。
また、本発明の一態様によれば、第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子を有した記憶セルと、前記記憶セル間に配置された素子分離層と、を備え、前記記憶セルの側面に、前記素子分離層よりも密度の高い、少なくとも一層の絶縁膜が配置している不揮発性記憶装置の製造方法であり、前記絶縁膜を、前記絶縁膜の前駆体膜を形成してから、前記前駆体膜を酸化処理または窒化処理することにより形成することを特徴とする不揮発性記憶装置の製造方法が提供される。
本発明により、信頼性の高い不揮発性記憶装置が形成される。
不揮発性記憶装置のセル断面構造の要部断面模式図である（その１）。 不揮発性記憶装置のセル断面構造の要部断面模式図である（その２）。 ＲｅＲＡＭメモリセルアレイを製造する方法を説明するための要部断面模式図である（その１）。 ＲｅＲＡＭメモリセルアレイを製造する方法を説明するための要部断面模式図である（その２）。 ＲｅＲＡＭメモリセルアレイを製造する方法を説明するための要部断面模式図である（その３）。 ＲｅＲＡＭメモリセルアレイを製造する方法を説明するための要部断面模式図である（その４）。 ＲｅＲＡＭメモリセルアレイを製造する方法を説明するための要部断面模式図である（その５）。 ＲｅＲＡＭメモリセルアレイを製造する方法を説明するための要部断面模式図である（その６）。 比較例のＲｅＲＡＭメモリセルアレイを説明するための要部断面模式図である。 不揮発性記憶装置のセル断面構造の要部断面模式図である（その３）。 ＲｅＲＡＭメモリセルアレイを製造する方法を説明するための要部断面模式図である（その７）。 ＲｅＲＡＭメモリセルアレイを製造する方法を説明するための要部断面模式図である（その８）。 ＲｅＲＡＭメモリセルアレイを製造する方法を説明するための要部断面模式図である（その９）。 ＲｅＲＡＭメモリセルアレイを製造する方法を説明するための要部断面模式図である（その１０）。 ＲｅＲＡＭメモリセルアレイを製造する方法を説明するための要部断面模式図である（その１１）。 不揮発性記憶装置のセル断面構造の変形例を説明するための要部断面模式図である。
以下、図面を参照しつつ、本発明の実施の形態について説明する。
図１は、本実施の形態に係わる不揮発性記憶装置のセル断面構造の要部断面模式図である。ここで、図１（ａ）には、図１（ｂ）のＡ−Ａ’断面が示され、図１（ｂ）には、図１（ａ）のＢ−Ｂ’断面が示されている。また、各図の左下に示された矢印は、素子の向きを表し、例えば、３次元座標でいうＸ軸と、Ｘ軸に垂直なＹ軸と、Ｘ軸及びＹ軸に垂直なＺ軸が表示されている。
図１（ａ）に示すように、ＲｅＲＡＭメモリセルアレイ１ａにおいては、基板ｓｕｂ上にビッドラインである配線層ＢＬ１（下部配線）を設け、配線層ＢＬ１上に記憶セル（単位メモリセル）８０を設け、記憶セル８０上に、配線層ＷＬ１を設けている。
ここで、配線層ＢＬ１は、第１の方向（Ｘ軸方向）に延在し、配線層ＷＬ１は、前記第１の方向に対して非平行な第２の方向（図中のＹ軸方向）に延在している。すなわち、記憶セル８０は、互いに交差した配線層ＢＬ１と配線層ＷＬ１との間に配置されている。
また、ＲｅＲＡＭメモリセルアレイ１ａにおいては、隣接するセル間の絶縁を確保するために、素子分離層７０が周期的に配置されている。ここで、素子分離層７０は、例えば、スピンコート等の塗布法により形成され、所謂ｌｏｗ−ｋ材となっている。そして、素子分離層７０と、記憶セル８０及び配線層ＢＬ１との間には、絶縁膜７１が配置されている。
この絶縁膜７１は、例えば、ＡＬＤ（Atomic Layer Deposition）法により形成されており、膜厚が均一で、膜質が緻密に構成されている。すなわち、絶縁膜７１は、素子分離層７０よりも密度が高く構成されている。また、一般的に、絶縁膜の密度が高いほど、その誘電率が高くなることから、絶縁膜７１は、素子分離層７０よりも、誘電率が高く構成されている。
また、基板ｓｕｂとは、例えば、半導体基板の上層に形成された層間絶縁膜であり、当該層間絶縁膜の下層にＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路等が配置されている。
また、不揮発性記憶装置においては、このようなＲｅＲＡＭメモリセルアレイ１ａを層間絶縁膜を介して複数段に積層させてもよい（図中のＺ軸方向に積層）。これにより、さらなる大記憶容量の記憶装置が得られる。
図２は、本実施の形態に係わる不揮発性記憶装置のセル断面構造の要部断面模式図である。図２では、記憶セル８０の拡大図が例示されている。
記憶セル８０においては、配線層ＢＬ１を下地とし、下層から上層に向かって、電極層１０、整流素子であるダイオード層２０、電極層３０、記憶素子である抵抗変化膜４０、電極層５０を配置している。そして、記憶セル８０においては、ダイオード層２０と抵抗変化膜４０とが直列に接続されて、記憶セル８０の一方向に電流が流れる構成となっている。
そして、配線層ＷＬ１と配線層ＢＬ１とを介して、それぞれの抵抗変化膜４０に電流が供給されると、抵抗変化膜４０は、第１の状態と第２の状態との間を可逆的に遷移することができる。
ここで、配線層ＷＬ１，ＢＬ１の材質は、例えば、高温熱耐性に優れ、抵抗率の低いタングステン（Ｗ）が適用される。また、窒化タングステン（ＷＮ）、炭化タングステン（ＷＣ）を用いてもよい。
また、電極層１０，３０，５０の材質は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等が適用される。
また、本実施の形態では、記憶素子の一例として、抵抗変化型素子を用いた場合を例示しているが、抵抗変化膜４０の代わりに相変化膜を用いて相変化型記憶素子としてもよい。
また、抵抗変化膜４０は、配線層ＷＬ１と配線層ＢＬ１とに与える電位の組み合わせによって、抵抗変化膜４０の主面間に印加される電圧が変化し、抵抗変化膜４０の特性（例えば、抵抗値）によって、情報を記憶したり消去したりすることができる。このため、抵抗変化膜４０には、印加される電圧によって特性が変化する任意の材料を用いることができる。
例えば、抵抗変化膜４０の材質としては、印加される電圧によって抵抗値が可逆的に遷移可能な可変抵抗層、あるいは結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層などが適用される。抵抗変化膜４０としては、アンチフューズ素子であってもよい。
具体的な抵抗変化膜４０の材質としては、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ膜、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、両端に印加された電圧で発生するジュール熱により抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅｘＳｂｙＴｅｚ）、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、ＩｎｘＧｅｙＴｅｚ等から選択された少なくとも１つを含む材料が適用される。
さらに、抵抗変化膜４０の構成としては、それ自体をＭＩＭ（Metal-Insulator-Metal）構造としてもよい。
例えば、上述した酸化膜またはカルコゲナイド系材料を中間に配置し、その上下に、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化チタンアルミニウム（ＡｌＴｉＮ）、窒化タンタル（ＴａＮ）、窒化チタンシリサイド（ＴｉＮＳｉ）、炭化タンタル（ＴａＣ）、チタンシリサイド（ＴｉＳｉ）、タングステンシリサイド（ＷＳｉ）、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、ニッケル白金シリサイド（ＮｉＰｔＳｉ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、白金ロジウム（ＰｔＲｈ）、イリジウム（Ｉｎ）等から選択された少なくとも１つを含む材料を配置した構造であってもよい。
また、素子分離層７０の材質としては、素子分離層７１よりも、密度（または、誘電率）が低く構成され、例えば、酸化シリコン（ＳｉＯ２）、ＦＳＧ（ＳｉＯＦ）、ＢＳＧ（ＳｉＯ２−Ｂ２Ｏ３、ＳｉＯＢ）、ＨＳＱ（Ｓｉ−Ｈ含有ＳｉＯ２）、多孔質シリカ、炭素含有多孔質シリカ、炭素含有ＳｉＯ２（ＳｉＯＣ）、ＭＳＱ（メチル基含有ＳｉＯ２）、多孔質ＭＳＱ、ポリイミド系高分子樹脂、パリレン系高分子樹脂、テフロン（登録商標）系高分子樹脂、アモルファスカーボン、フッ素含有アモルファスカーボン等が適用される。
そして、絶縁膜７０の比誘電率ｋは、例えば、酸化シリコン（ｋ＜３．９）、ＦＳＧ（ｋ＝３．４〜３．６）、ＢＳＧ（ｋ＝３．５〜３．７）、ＨＳＱ（ｋ＝２．８〜３．０）、多孔質シリカ（ｋ＜３．０）、炭素含有多孔質シリカ（ｋ＜３．０）、炭素含有ＳｉＯ２（ｋ＝２．７〜２．９）、ＭＳＱ（ｋ＝２．７〜２．９）、多孔質ＭＳＱ（ｋ＝２．４〜２．７）、ポリイミド系高分子樹脂（ｋ＝３．０〜３．５）、パリレン系高分子樹脂（ｋ＝２．７〜３．０）、テフロン（登録商標）系高分子樹脂（ｋ＝２．０〜２．４）、アモルファスカーボン（ｋ＜２．５）、フッ素含有アモルファスカーボン（ｋ＜２．５）である。
また、絶縁膜７１の材質としては、素子分離層７０よりも、密度（または、誘電率）が高く構成され、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ２Ｏ３）が適用される。それぞれの密度ｎは、例えば、酸化シリコン（ｎ＝約２．２（ｇ／ｃｍ３））、窒化シリコン（ｎ＝２．４〜３．１（ｇ／ｃｍ３））、窒化アルミニウム（ｎ＝約３．２（ｇ／ｃｍ３））、アルミナ（ｎ＝約４．０（ｇ／ｃｍ３））である。なお、絶縁膜７１の比誘電率ｋは、酸化シリコン（ｋ≧３．９）、窒化シリコン（ｋ＝７〜８）、窒化アルミニウム（ｋ＝８〜９）、アルミナ（ｋ＝約１０）である。また、絶縁膜７１の材質として、素子分離層７０よりも、密度が高い酸化窒化シリコン（ＳｉＯＮ）、ハフニア（ＨｆＯ２）等を用いてもよい。
また、記憶セル８０は、上述したように、整流素子としてのダイオード層２０を備えている。これにより、配線層ＷＬ１及び配線層ＢＬ１の組み合わせによって、任意の記憶セル８０が選択されても、当該記憶セル８０内に流れる電流の方向が規制される。
ダイオード層２０の材質は、例えば、ポリシリコン（poly-Ｓｉ）を主成分としている。あるいは、アモルファスシリコン、エピタキシャルシリコン、金属シリコン等であってもよい。また、ダイオード層２０としては、例えば、ＰＩＮ型ダイオード、ＰＮ接合ダイオード、ショットキーダイオード、ツェナーダイオード等が適用される。
なお、ダイオード層２０としては、シリコン（Ｓｉ）の他、ゲルマニウム（Ｇｅ）等の半導体材料、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物の半導体材料を組み合わせて用いてもよい。
また、リセット（消去）動作において抵抗変化膜４０の加熱を効率よく行うために、抵抗変化膜４０の近傍にヒートシンク層を介設してもよい（図示しない）。
次に、不揮発性記憶装置のＲｅＲＡＭメモリセルアレイ１ａを製造する方法について説明する。
図３〜図８は、不揮発性記憶装置のＲｅＲＡＭメモリセルアレイ１ａを製造する方法を説明するための要部断面模式図である。
まず、図３（ａ）に示すように、ストライプ状の配線に加工される前の平面状（べた状）の配線層ＢＬ１と、記憶セル８０の形態に加工される前の平面状の積層体８０ａが形成される。ここで、図３（ａ）では、積層体８０ａ等をＸ軸方向に略垂直に切断した断面が例示されている。
すなわち、基板ｓｕｂ上に、分断されていない平面状の配線層ＢＬ１と、平面状の電極層１０、ダイオード層２０、電極層３０、抵抗変化膜４０、電極層５０（図２参照）がスパッタリング法またはＣＶＤ（Chemical Vapor Deposition）法で成膜される。なお、配線層ＢＬ１及び積層体８０ａの厚みは、例えば、３００ｎｍ以上に構成されている。また、ダイオード層２０、抵抗変化膜４０においては、必要に応じて加熱処理を施してもよい。
次いで、リソグラフィ技術等により、Ｘ軸方向に延在するマスク部材９０が積層体８０ａ上にパターニングされる。マスク部材９０の材質は、例えば、酸化シリコン（ＳｉＯ２）が適用される。
次に、図３（ｂ）に示すように、マスク部材９０をマスクとして、ＲＩＥ（Reactive Ion Etching）により積層体８０ａ並びに配線層ＢＬ１が加工される。ここで、図３（ｂ）では、積層体等をＸ軸方向に略垂直に切断した断面が例示されている。
すなわち、エッチングにより、積層体８０ａ並びに配線層ＢＬ１がストライプ状に加工される。これにより、積層体８０ａがトレンチＴＲ１を隔ててＹ軸方向に分断されると共に、基板ｓｕｂ上にＸ軸方向に延在する配線層ＢＬ１が形成される。トレンチＴＲ１のＹ軸方向の幅は、例えば、４０ｎｍである。
この段階でのＲＩＥは、積層体を構成する各被膜毎にエッチング条件を変えて処理される。例えば、エッチング用ガス、放電条件等がそれぞれの被膜毎に変えて処理される。
具体的には、抵抗変化膜４０をエッチングする際には、ハロゲン系のガスが用いられる。ここで、ハロゲン系のガスとしては、例えば、Ｃｌ２、ＢＣｌ３等が適用される。また、抵抗変化膜４０の材質として、高い蒸気圧を有する材を選択した場合には、加熱をしながら抵抗変化膜４０のエッチング処理を実施してもよい。
また、電極層１０，３０，５０、配線層ＢＬ１をエッチングする際には、ハロゲン系のガスを含めたガスが用いられる。ハロゲン系のガスとしては、例えば、ＮＦ３、Ｃｌ２等が適用される。
次に、図４（ａ）に示すように、分断された積層体８０ａの側面等が絶縁膜７１により被覆される。ここで、図４（ａ）では、積層体等をＸ軸方向に略垂直に切断した断面が例示されている。
すなわち、分断された積層体８０ａの表面及び側面と、配線層ＢＬ１の側面と、配線層ＢＬ１が配置されていない基板ｓｕｂの表面とが絶縁膜７１によって被覆される。
ここで、絶縁膜７１は、上述したように、ＡＬＤ法（原子層堆積法）により形成される。原料ガスとしては、例えば、絶縁膜７１の材質を酸化シリコンとするときは、ジクロロシラン（ＳｉＨ２Ｃｌ２）、テトラクロロシラン（ＳｉＣｌ４）、ヘキサクロロシラン（Ｓｉ２Ｃｌ６）、トリスジメチルアミノシラン（ＴＤＭＡＳ；ＳｉＨ（Ｎ（ＣＨ３）２）３）等が用いられる。また、原料ガスには、酸素、オゾン、酸素ラジカル、水等のガスを混在させて処理される。また、処理温度は、３００℃〜５００℃である。
このようなＡＬＤ法は、段差被覆性が良好であり、原子層相当の厚みで構成元素を積層していくことから、トレンチＴＲ１内に形成される絶縁膜７１は、膜厚が均一であり、且つ、膜質が緻密な構成になる。例えば、トレンチＴＲ１が高アスペクト比（例えば、アスペクト比＞４０）であっても、トレンチＴＲ１には、膜厚が均一で、膜質が緻密な絶縁膜７１が形成される。
なお、絶縁膜７１は、ＡＬＤ法のほか、分子層堆積法（ＭＬＤ）によって形成してもよい。分子層堆積法（ＭＬＤ）によっても、上述したような膜厚が均一で、膜質が緻密な被膜が形成される。
また、絶縁膜７１については、必要に応じて、化学気相成長法（ＣＶＤ）、物理気相成長法（ＰＶＤ）によって形成してもよい。
次に、図４（ｂ）に示すように、トレンチＴＲ１内に素子分離層７０が埋設される。ここで、図４（ｂ）には、Ｘ軸方向に略垂直に積層体を切断した断面が例示されている。
また、この段階では、高アスペクト比のトレンチＴＲ１内に絶縁層を埋め込むために、埋め込み性の良好な塗布法を用いて、素子分離層７０が形成される。
例えば、酸化シリコン（ＳｉＯ２）を主成分とする素子分離層７０をレンチＴＲ１内に形成する場合には、その原材料を含んだ溶液を用いて塗布法により素子分離層７０を形成する。具体的には、ポリシラザン系材料であるペルヒドロポリシラザン（ＰＨＰＳ）溶液を用いて、スピンコート等の塗布法により、トレンチＴＲ１内に酸化シリコン（ＳｉＯ２）を主成分とする素子分離層７０が埋設される。
そして、トレンチＴＲ１内に埋設した素子分離層７０は、所謂ｌｏｗ−ｋ材であり、絶縁膜７１よりも誘電率が低く構成されている。例えば、素子分離層７０の構造として、ポーラス状の絶縁層が挙げられる。
なお、素子分離層７０は、上記塗布法のほか、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）によって形成してもよい。
また、素子分離層７０を配置した後に、例えば、酸素、酸素イオン、オゾン、酸素ラジカル、水、水酸化物イオン、水酸基ラジカルの少なくともいずれかを含むガス雰囲気で、素子分離層７０を、例えば、７５０℃以下で加熱処理をしてもよい。あるいは、素子分離層７０を配置した後に、窒素、水素、希ガスの少なくともいずれかを含むガス雰囲気で、素子分離層７０を、例えば、７５０℃以下で加熱処理をしてもよい。
次に、図５（ａ）に示すように、素子分離層７０、及び積層体８０ａ上の絶縁膜７１に、ＣＭＰ(Chemical Mechanical Polishing)研磨が施されて、素子分離層７０及び積層体８０ａの表面の平坦化がなされる。これにより、積層体８０ａの表面が露出する。
なお、図５（ｂ）には、図５（ａ）のＢ−Ｂ’断面が示されている。すなわち、この段階での図５（ａ）のＢ−Ｂ’断面では、積層体８０ａは分離されていない。そして、Ｘ軸方向に積層体８０ａを分断するために、加工が施される。
すなわち、図６（ａ）に示すように、リソグラフィ技術等により、Ｙ軸方向に延在するマスク部材９０が積層体８０ａ上にパターニングされる。マスク部材９０の材質は、例えば、酸化シリコン（ＳｉＯ２）が適用される。
次に、図６（ｂ）に示すように、マスク部材９０をマスクとして、ＲＩＥにより積層体８０ａが加工される。ここで、図６（ｂ）では、積層体等をＹ軸方向に略垂直に切断した断面が例示されている。
すなわち、エッチングにより、上記積層体８０ａが加工されて、配線層ＢＬ１上に島状の記憶セル８０が形成する。トレンチＴＲ２のＸ軸方向の幅は、例えば、４０ｎｍである。
また、この段階でのＲＩＥは、積層体を構成する各被膜毎にエッチング条件を変えて処理される。例えば、エッチング用ガス、放電条件等がそれぞれの被膜毎に変えて処理される。
具体的には、抵抗変化膜４０をエッチングする際には、ハロゲン系のガスが用いられる。ここで、ハロゲン系のガスとしては、例えば、Ｃｌ２、ＢＣｌ３等が適用される。また、抵抗変化膜４０の材質として、高い蒸気圧を有する材を選択した場合には、加熱をしながら抵抗変化膜４０のエッチング処理を実施してもよい。
また、電極層１０，３０，５０、配線層ＢＬ１をエッチングする際には、ハロゲン系のガスを含めたガスが用いられる。ハロゲン系のガスとしては、例えば、ＮＦ３、Ｃｌ２等が適用される。
次に、図７（ａ）に示すように、記憶セル８０のＸ軸方向の側面等が絶縁膜７１により被覆される。ここで、図７（ａ）では、積層体等をＹ軸方向に略垂直に切断した断面が例示されている。
すなわち、記憶セル８０の表面及びＸ軸方向の側面と、記憶セル８０が配置されていない配線層ＢＬ１の表面とが絶縁膜７１によって被覆される。
ここで、絶縁膜７１は、上述したように、ＡＬＤ法により形成される。原料ガスとしては、例えば、絶縁膜７１の材質を酸化シリコンとするときは、ジクロロシラン（ＳｉＨ２Ｃｌ２）、テトラクロロシラン（ＳｉＣｌ４）、ヘキサクロロシラン（Ｓｉ２Ｃｌ６）、トリスジメチルアミノシラン（ＴＤＭＡＳ；ＳｉＨ（Ｎ（ＣＨ３）２）３）等が用いられる。また、原料ガスには、酸素、オゾン、酸素ラジカル、水等のガスを混在させて処理される。また、処理温度は、３００℃〜５００℃である。
このようなＡＬＤ法は、段差被覆性が良好であり、原子層相当の厚みで積層し、成膜していくことから、トレンチＴＲ２内に形成される絶縁膜７１は、膜厚が均一であり、且つ膜質が緻密な構成になる。例えば、トレンチＴＲ２が高アスペクト比（例えば、アスペクト比＞４０）であっても、トレンチＴＲ２には、膜厚が均一で、膜質が緻密な絶縁膜７１が形成される。
なお、この段階での絶縁膜７１は、ＡＬＤ法のほか、分子層堆積法（ＭＬＤ）によって形成してもよい。分子層堆積法（ＭＬＤ）によっても、上述したような膜厚が均一で、膜質が緻密な被膜が形成される。
また、絶縁膜７１については、必要に応じて、化学気相成長法（ＣＶＤ）、物理気相成長法（ＰＶＤ）によって形成してもよい。
次に、図７（ｂ）に示すように、トレンチＴＲ２内に素子分離層７０が埋設される。ここで、図７（ｂ）には、Ｙ軸方向に略垂直に積層体を切断した断面が例示されている。
また、この段階では、高アスペクト比のトレンチＴＲ２内に絶縁層を埋め込むために、塗布法を用いて、素子分離層７０が形成される。
例えば、酸化シリコン（ＳｉＯ２）を主成分とする素子分離層７０をトレンチＴＲ２内に形成する場合には、素子分離層７０の原材料を含んだ溶液を用いた塗布法により素子分離層７０を形成する。具体的には、ポリシラザン系材料であるペルヒドロポリシラザン（ＰＨＰＳ）溶液を用いて、スピンコート等の塗布法により、トレンチＴＲ２内に酸化シリコン（ＳｉＯ２）を主成分とする素子分離層７０が埋設される。
そして、この段階でトレンチＴＲ２内に埋設した素子分離層７０は、所謂ｌｏｗ−ｋ材であり、絶縁膜７１よりも誘電率が低く構成されている。例えば、素子分離層７０の構造として、ポーラス状の絶縁層が挙げられる。
なお、素子分離層７０は、上記塗布法のほか、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）によって形成してもよい。
また、素子分離層７０を配置した後に、例えば、酸素、酸素イオン、オゾン、酸素ラジカル、水、水酸化物イオン、水酸基ラジカルの少なくともいずれかを含むガス雰囲気で、素子分離層７０を熱処理してもよい。あるいは、素子分離層７０を配置した後に、窒素、水素、希ガスの少なくともいずれかを含むガス雰囲気で、素子分離層７０を熱処理してもよい。
次に、図８（ａ）に示すように、素子分離層７０、及び記憶セル８０上の絶縁膜７１に、ＣＭＰ研磨が施されて、素子分離層７０及び記憶セル８０の表面の平坦化がなされる。これにより、記憶セル８０の表面が露出する。
次に、図８（ｂ）に示すように、素子分離層７０及び記憶セル８０の表面に、平面状の配線層ＷＬ１が形成される。配線層ＷＬ１は、例えば、スパッタ法あるいはＣＶＤ法により形成される。
そして、この後においては、配線層ＷＬ１がリソグラフィ技術により加工されて、パターニングされた配線層ＷＬ１が記憶セル８０上に配置される（図１参照）。
このように、本実施の形態では、絶縁膜７１を、例えば、ＡＬＤ法により形成している。従って、記憶セル８０の側面には、膜厚が均一で且つ膜質が緻密な絶縁膜７１が形成されている。
また、素子分離層７０については、塗布法により形成し、その材質をｌｏｗ−ｋ材としている。
従って、素子分離層７０内に残存する微量な溶媒（例えば、水）、不純物（例えば、炭素系不純物、窒素系不純物）が素子分離層７０外に拡散しても、記憶セル８０の劣化が起き難い。すなわち、塗布法で素子分離層７０を形成しても、絶縁膜７１の高バリア性により記憶セル８０の変質が起き難い。
また、絶縁膜７１の膜厚が均一で、その膜質が緻密であることから、絶縁膜７１の絶縁性が高い。従って、記憶セル８０間の電流リークが抑制される。
また、素子分離層７０をｌｏｗ−ｋ材としていることから、記憶セル８０間の寄生容量が低い。従って、ＲｅＲＡＭメモリセルアレイ１ａの高速動作が可能になる。
さらに、本実施の形態では、トレンチＴＲ１，ＴＲ２内の素子分離層７０を、埋め込み性の高い塗布法により形成している。従って、トレンチＴＲ１，ＴＲ２が高アスペクト比であっても、素子分離層７０内にはボイドが発生し難い。
例えば、比較例として、埋め込み性の悪い方法で素子分離層７０を形成し、素子分離層７０の内部にボイド１０１が発生したＲｅＲＡＭメモリセルアレイ１００を、図９に示す。
このＲｅＲＡＭメモリセルアレイ１００では、ボイド１０１がＣＭＰ処理によって、素子分離層７０の上面に表出している。そして、ボイド１０１内に配線層ＷＬ１が埋め込まれている。
このような形態のＲｅＲＡＭメモリセルアレイ１００を作動させると、記憶セル８０に印加される電界は、配線層ＷＬ１及び配線層ＢＬ１のクロスポイントで発生するほか、ボイド１０１内の配線層ＷＬ１と配線層ＢＬ１間においても発生してしまう。従って、ＲｅＲＡＭメモリセルアレイ１００では、記憶セル８０の抵抗変化膜４０を第１の状態あるいは第２の状態に正常に遷移することができない。
然るに、本実施の形態では、埋め込み性の良好な塗布法により、素子分離層７０を形成している。従って、高アスペクト比のトレンチＴＲ１，ＴＲ２であっても、トレンチＴＲ１，ＴＲ２内の素子分離層７０内にはボイドが発生し難い。その結果、記憶セル８０の抵抗変化膜４０を第１の状態あるいは第２の状態に正常に遷移することができる。これにより、ＲｅＲＡＭメモリセルアレイ１ａでは、記憶セル８０への誤書き込み、誤消去、誤読み出しが抑制される。
このように、本実施の形態では、信頼性の高いＲｅＲＡＭメモリセルアレイ１ａが形成される。
次に、ＲｅＲＡＭメモリセルアレイの別の形態について説明する。以下の図では、ＲｅＲＡＭメモリセルアレイ１ａと同一の部材には、同一の符号を付し、その詳細な説明については省略する。
図１０は、本実施の形態に係わる不揮発性記憶装置のセル断面構造の要部断面模式図である。ここで、図１０（ａ）には、図１０（ｂ）のＡ−Ａ’断面が示され、図１０（ｂ）には、図１０（ａ）のＢ−Ｂ’断面が示されている。
図１０（ａ）に示すように、ＲｅＲＡＭメモリセルアレイ１ｂにおいては、基板ｓｕｂ上にビッドラインである配線層ＢＬ１を設け、配線層ＢＬ１上に記憶セル８０を設け、記憶セル８０上に、配線層ＷＬ１を設けている。
また、ＲｅＲＡＭメモリセルアレイ１ｂにおいては、隣接するセル間の絶縁を確保するために、素子分離層７０が周期的に配置されている。ここで、素子分離層７０は、例えば、塗布法により形成され、所謂ｌｏｗ−ｋ材となっている。そして、ＲｅＲＡＭメモリセルアレイ１ｂにおいては、素子分離層７０と絶縁膜７１との間に、さらに絶縁膜７２が配置されている。
この絶縁膜７１，７２は、例えば、ＡＬＤ法により形成されており、膜厚が均一で、膜質が緻密に構成されている。すなわち、絶縁膜７１，７２は、素子分離層７０よりも密度が高く構成されている。また、絶縁膜７１，７２の密度が素子分離層７０の密度よりも高く構成されていることから、絶縁膜７１，７２は、素子分離層７０よりも、密度が高く、さらに誘電率が高く構成されている。
また、絶縁膜７２の材質としては、絶縁膜７１の材質と同じとしていよい。但し、絶縁膜７２においては、記憶セル８０間の容量を低減させるために、絶縁膜７１よりも誘電率を低く構成してもよい。
また、不揮発性記憶装置においては、このようなＲｅＲＡＭメモリセルアレイ１ｂを層間絶縁膜を介して複数段に積層させてもよい（図中のＺ軸方向に積層）。これにより、さらなる大記憶容量の記憶装置が得られる。
次に、不揮発性記憶装置のＲｅＲＡＭメモリセルアレイ１ｂを製造する方法について説明する。ただし、上述した図３（ａ）〜図４（ａ）までは、ＲｅＲＡＭメモリセルアレイ１ｂの製造工程においても転用できるので、図４（ａ）の直後の工程から説明する。
図１１〜図１２は、不揮発性記憶装置のＲｅＲＡＭメモリセルアレイ１ｂを製造する方法を説明するための要部断面模式図である。
図１１（ａ）に示すように、絶縁膜７１の表面及び側面が絶縁膜７２により被覆される。ここで、図１１（ａ）では、積層体等をＸ軸方向に略垂直に切断した断面が例示されている。
すなわち、絶縁膜７２がＡＬＤ法（原子層堆積法）により形成される。原料ガスとしては、例えば、絶縁膜７２の材質を酸化シリコンとするときは、ジクロロシラン（ＳｉＨ２Ｃｌ２）、テトラクロロシラン（ＳｉＣｌ４）、ヘキサクロロシラン（Ｓｉ２Ｃｌ６）、トリスジメチルアミノシラン（ＴＤＭＡＳ；ＳｉＨ（Ｎ（ＣＨ３）２）３）等が用いられる。また、原料ガスには、酸素、オゾン、酸素ラジカル、水等のガスを混在させて処理される。また、処理温度は、３００℃〜５００℃である。
このようなＡＬＤ法は、段差被覆性が良好であり、原子層相当の厚みで構成元素を積層していくことから、絶縁膜７１の表面及び側面に形成される絶縁膜７２は、膜厚が均一であり、且つ、膜質が緻密な構成になる。
なお、絶縁膜７２は、ＡＬＤ法のほか、分子層堆積法（ＭＬＤ）によって形成してもよい。分子層堆積法（ＭＬＤ）によっても、上述したような膜厚が均一で、膜質が緻密な被膜が形成される。
また、絶縁膜７２については、必要に応じて、化学気相成長法（ＣＶＤ）、物理気相成長法（ＰＶＤ）によって形成してもよい。
なお、この段階では、積層体８０ａ間は、絶縁膜７２によって埋設されず、積層体８０ａ間に、Ｘ軸方向に延在するトレンチＴＲ３が形成している。
次に、図１１（ｂ）に示すように、トレンチＴＲ３内に素子分離層７０が埋設される。ここで、図１１（ｂ）には、Ｘ軸方向に略垂直に積層体を切断した断面が例示されている。
また、この段階では、高アスペクト比のトレンチＴＲ３内に絶縁層を埋め込むために、上記と同様に塗布法を用いて、素子分離層７０が形成される。
また、トレンチＴＲ３内に埋設した素子分離層７０は、所謂ｌｏｗ−ｋ材であり、絶縁膜７１，７２よりも誘電率が低く構成されている。例えば、素子分離層７０の構造として、ポーラス状の絶縁層が挙げられる。
なお、素子分離層７０は、上記塗布法のほか、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）によって形成してもよい。
次に、図１２に示すように、素子分離層７０、及び積層体８０ａ上の絶縁膜７１，７２に、ＣＭＰ研磨が施されて、素子分離層７０及び積層体８０ａの表面の平坦化がなされる。これにより、積層体８０ａの表面が露出する。
そして、この後においては、図１０（ｂ）に示すように、Ｘ軸方向の記憶セル８０の側面に、ＡＬＤ法により絶縁膜７１が形成される。また、絶縁膜７１上にＡＬＤ法により絶縁膜７２が形成される。また、Ｙ軸方向の切断面においても、素子分離層７０が形成される。
このように、本実施の形態では、絶縁膜７１，７２を、例えば、ＡＬＤ法により形成している。従って、記憶セル８０の側面には、膜厚が均一で且つ膜質が緻密な絶縁膜７１,７２が２層となって形成されている。
また、素子分離層７０については、塗布法により形成し、その材質をｌｏｗ−ｋ材としている。
従って、素子分離層７０内に残存する微量な溶媒（例えば、水）、不純物が素子分離層７０外に拡散しても、記憶セル８０の劣化が起き難い。すなわち、塗布法で素子分離層７０を形成しても、２層構造の絶縁膜７１,７２の高バリア性により記憶セル８０の変質がより起き難い。
また、絶縁膜７１,７２の膜厚が均一で、その膜質が緻密であることから、絶縁膜７１,７２の絶縁性が高い。従って、記憶セル８０間の電流リークがより抑制される。
また、素子分離層７０をｌｏｗ−ｋ材としていることから、記憶セル８０間の容量が低い。従って、ＲｅＲＡＭメモリセルアレイ１ｂの高速動作が可能になる。
さらに、本実施の形態では、素子分離層７０を、埋め込み性の高い塗布法により形成している。従って、素子分離層７０内にはボイドが発生し難い。
これにより、ＲｅＲＡＭメモリセルアレイ１ｂでは、記憶セル８０への誤書き込み、誤消去、誤読み出しが抑制される。
このように、本実施の形態では、より信頼性の高いＲｅＲＡＭメモリセルアレイ１ｂが形成される。
なお、記憶セル８０の側面に形成する絶縁膜は２層構造に限らない。必要に応じて、３層以上としてもよい。
次に、ＲｅＲＡＭメモリセルアレイのさらに別の形態について説明する。
この形態は、図１に示す絶縁膜７１を、絶縁膜７１とは異なる方法により形成させた絶縁膜（後述する絶縁膜７３）に代えた構成にしている。その絶縁膜の形成方法を以下に説明する。ここで、以下の説明では、図３（ｂ）に示す、基板ｓｕｂ上に、配線層ＢＬ１及び積層体８０ａをトレンチＴＲ１を隔ててＹ軸方向に分断させる工程までは、ＲｅＲＡＭメモリセルアレイ１ａの製造工程と同じであることから、この次の工程から説明する。
図１３〜図１５は、不揮発性記憶装置のＲｅＲＡＭメモリセルアレイ１ｃを製造する方法を説明するための要部断面模式図である。
まず、図３（ｂ）に示す形態の積層体８０ａの表面及び側面と、配線層ＢＬ１の側面と、配線層ＢＬ１が配置されていない基板ｓｕｂの表面とが後述する絶縁膜７３の前駆体膜７３ａによって被覆される。この状態を、図１３（ａ）に示す。この図１３（ａ）では、Ｘ軸方向に積層体８０ａ等を切断した断面が示されている。
ここで、前駆体膜７３ａの材質は、例えば、アモルファスシリコン（ａ−Ｓｉ）、多結晶シリコン（poly−Ｓｉ）、エピタキシャルシリコン、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）等の金属膜のいずれかを主成分としている。また、このような前駆体膜７３ａは、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、分子層堆積法（ＭＬＤ）、または塗布法により形成される。また、前駆体膜７３ａは、酸素（または、酸化性ガス）が存在しない雰囲気で形成される。
また、前駆体膜７３ａを形成する際には、下地（積層体８０ａの表面及び側面、配線層ＢＬ１の側面及び配線層ＢＬ１が配置されていない基板ｓｕｂの表面）の温度を４００℃以下としている。例えば、その温度を３５０℃としている。
次に、図１３（ｂ）に示すように、前駆体膜７３ａを改質して、前駆体膜７３ａを絶縁膜７３にする。その改質方法としては、次の（１）、（２）が挙げられる。
まず、方法（１）として、酸素、酸素イオン、酸素ラジカル、酸素プラズマ、オゾン、水、水酸化物イオン、水酸基ラジカルのいずれかを前駆体膜７３ａに晒すことにより、前駆体膜７３ａの酸化処理を施し、前駆体膜７３ａを酸化物で構成される絶縁膜７３に変化させる。このときの処理温度は、例えば、３００℃とする。
また、方法（２）として、窒素、窒素イオン、窒素ラジカル、窒素プラズマ、アンモニア、アンモニウムイオン、アミド、アンモニアラジカルのいずれかを前駆体膜７３ａに晒すことにより、前駆体膜７３ａの窒化処理を施し、前駆体膜７３ａを窒化物で構成される絶縁膜７３に変化させる。このときの処理温度は、例えば、３００℃とする。
なお、（１）の処理の後に（２）の処理を施してもよく、（２）の処理の後に（１）の処理を施してもよい。特に、絶縁膜７３を窒化物を含有させることにより、後工程プロセス中での抵抗変化膜４０から素子分離層７０への不純物の移動や、素子分離層７０から抵抗変化膜４０への不純物の移動をより抑制することができる。
すなわち、この段階では、酸素が存在しない雰囲気、且つ４００℃以下という低温で前駆体膜７３ａを一旦形成させた後、続いて、４００℃以下という低温で酸化処理または窒化処理を行って、絶縁膜７３を形成している。
このような２段階に分けて、絶縁膜７３を形成することにより、積層体８０ａ中の抵抗変化膜４０の側面は、一旦、前駆体膜７３ａで被覆され、続いて、前駆体膜７３ａ自体が絶縁膜７３に改質される。すなわち、絶縁膜７３を形成する工程では、抵抗変化膜４０の側面が酸素（または、酸化性ガス）に晒されることなく、抵抗変化膜４０の側面に絶縁膜７３が形成される。従って、抵抗変化膜４０の側面は、過剰に酸化されることがなく、抵抗変化膜４０の側面と内部との組成にばらつきが生じることがない。
また、絶縁膜７３を形成する工程では、４００℃という低温処理で絶縁膜７３を形成している。従って、積層体８０ａ中の抵抗変化膜４０は、熱ダメージを受けることがなく、製造プロセス中に、抵抗変化膜４０の組成変化が起きにくい。これにより、所望の組成の抵抗変化膜４０を形成することができる。
例えば、比較例として、絶縁膜７３を、４００℃よりも高温のＣＶＤにより形成すると、抵抗変化膜４０の側面は、酸素（または、酸化性ガス）に直接晒されたり、あるいは熱ダメージを受けたりする。従って、高温ＣＶＤで絶縁膜７３を形成すると、抵抗変化膜４０内で組成のばらつきや、抵抗変化膜４０の組成変化を招来する場合がある。ここで、組成変化とは、例えば、抵抗変化膜４０内での元素の移動や拡散等により引き起こされる。
このように、抵抗変化膜４０内での組成の斑、組成変化が生じると、抵抗変化膜４０のスイッチング特性（例えば、フォーミング電圧（Ｖｆｏｒｍ）、セット電圧（Ｖｓｅｔ）、リセット電圧（Ｖｒｅｓｅｔ）がばらついてしまい、抵抗変化膜４０のスイッチング特性が安定しなくなるという弊害が生じる。
然るに、本実施の形態では、絶縁膜７３を形成しても、上述したように、抵抗変化膜４０の組成に斑を生じさせず、絶縁膜７３の形成前後において、その組成を一定に維持できる。従って、抵抗変化膜４０のスイッチング特性が安定する。
なお、絶縁膜７３の材質は、前駆体膜７３ａを酸化あるいは窒化させたことから、 酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ２Ｏ３）酸化窒化シリコン（ＳｉＯＮ）、ハフニア（ＨｆＯ２）等が適用される。
次に、図１４（ａ）に示すように、トレンチＴＲ１内に素子分離層７０が埋設される。 この段階では、上述したように、高アスペクト比のトレンチＴＲ１内に絶縁層を埋め込むために、埋め込み性の良好な塗布法を用いて、素子分離層７０が形成される。なお、は、上記塗布法のほか、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）によって素子分離層７０を形成してもよい。また、素子分離層７０を配置した後に、例えば、酸素、酸素イオン、オゾン、酸素ラジカル、水、水酸化物イオン、水酸基ラジカルの少なくともいずれかを含むガス雰囲気で、素子分離層７０を、例えば、７５０℃以下で加熱処理をしてもよい。あるいは、素子分離層７０を配置した後に、窒素、水素、希ガスの少なくともいずれかを含むガス雰囲気で、素子分離層７０を、例えば、７５０℃以下で加熱処理をしてもよい。
このような処理を行っても、積層体８０ａの側面には、絶縁膜７３が形成されていることから、抵抗変化膜４０から素子分離層７０へのイオンの移動や、素子分離層７０から抵抗変化膜４０へのイオンの移動をより抑制することができる。
次に、図１４（ｂ）に示すように、素子分離層７０、及び積層体８０ａ上の絶縁膜７３に、ＣＭＰ研磨が施されて、素子分離層７０及び積層体８０ａの表面の平坦化がなされる。これにより、積層体８０ａの表面が露出する。
そして、図１４（ｂ）に示すＹ軸方向にも、上述した製造工程を繰り返し実施させて、最終的には、図１５に示すＲｅＲＡＭメモリセルアレイ１ｃが形成される。ここで、図１５（ａ）には、図１５（ｂ）のＡ−Ａ’断面が示され、図１５（ｂ）には、図１５（ａ）のＢ−Ｂ’断面が示されている。
図１５（ａ）に示すように、ＲｅＲＡＭメモリセルアレイ１ｃにおいては、基板ｓｕｂ上に配線層ＢＬ１を設け、配線層ＢＬ１上に記憶セル８０を設け、記憶セル８０上に、配線層ＷＬ１を設けている。
また、ＲｅＲＡＭメモリセルアレイ１ｃにおいては、隣接するセル間の絶縁を確保するために、素子分離層７０が周期的に配置されている。そして、素子分離層７０と、記憶セル８０及び配線層ＢＬ１との間には、絶縁膜７３が配置されている。この絶縁膜７３は、膜厚が均一で、膜質が緻密に構成されている。すなわち、絶縁膜７３は、素子分離層７０よりも密度が高く構成されている。また、一般的に、絶縁膜の密度が高いほど、その誘電率が高くなることから、絶縁膜７３は、素子分離層７０よりも、誘電率が高く構成されている。そして、絶縁膜７３の物性値は、絶縁膜７３の成膜条件を調製することこにより、上述した絶縁膜７１と同じとすることができる。
従って、ＲｅＲＡＭメモリセルアレイ１ｃにおいても、素子分離層７０内に残存する微量な溶媒（例えば、水）、不純物（例えば、炭素系不純物、窒素系不純物）が素子分離層７０外に拡散しても、記憶セル８０の劣化が起き難い。すなわち、塗布法で素子分離層７０を形成しても、絶縁膜７３の高バリア性により記憶セル８０の変質が起き難い。
また、絶縁膜７３の膜厚が均一で、その膜質が緻密であることから、絶縁膜７３の絶縁性が高い。従って、記憶セル８０間の電流リークが抑制される。
また、素子分離層７０をｌｏｗ−ｋ材としていることから、記憶セル８０間の容量が低い。従って、ＲｅＲＡＭメモリセルアレイ１ｃの高速動作が可能になる。
なお、このようなＲｅＲＡＭメモリセルアレイ１ｃを層間絶縁膜を介して複数段に積層させてもよい（図中のＺ軸方向に積層）。これにより、さらなる大記憶容量の記憶装置が得られる。
図１６は、本実施の形態に係わる不揮発性記憶装置のセル断面構造の変形例を説明するための要部断面模式図である。
図１６（ａ）に示すＲｅＲＡＭメモリセルアレイ１ａ’は、ＲｅＲＡＭメモリセルアレイ１ａの構造を変形させたものであり、このＲｅＲＡＭメモリセルアレイ１ａ’では、図１に例示する配線層ＢＬ１上の絶縁膜７１が除去されている。
これにより、ＲｅＲＡＭメモリセルアレイ１ａ’では、配線層ＢＬ１の配線容量がＲｅＲＡＭメモリセルアレイ１ａに比べ減少することになり、より高速動作が可能になる。
また、図１６（ｂ）に示すＲｅＲＡＭメモリセルアレイ１ｂ’は、ＲｅＲＡＭメモリセルアレイ１ｂの構造を変形させたものであり、このＲｅＲＡＭメモリセルアレイ１ｂ’では、図１に例示する配線層ＢＬ１上の絶縁膜７１，７２が除去されている。
これにより、ＲｅＲＡＭメモリセルアレイ１ｂ’では、配線層ＢＬ１の配線容量がＲｅＲＡＭメモリセルアレイ１ｂに比べ減少することになり、より高速動作が可能になる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本実施の形態はこれらの具体例に限定されるものではない。すなわち、以上の具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものも含まれる。
１ａ、１ｂ、１ｃ、１ａ’、１ｂ’ ＲｅＲＡＭメモリセルアレイ
１０、３０、５０ 電極層
２０ ダイオード層
４０ 抵抗変化膜
７０ 素子分離層
７１、７２、７３ 絶縁膜
７３ａ 前駆体膜
８０ 記憶セル
８０ａ 積層体
９０ マスク部材
１００ ＲｅＲＡＭメモリセルアレイ
１０１ ボイド
ＢＬ１、ＷＬ１ 配線層
ＴＲ１、ＴＲ２、ＴＲ３ トレンチ
ｓｕｂ 基板

Claims (12)

  1. 第１の方向に延在する、少なくとも一つの第１の配線と、
    前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、
    前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子を有した記憶セルと、
    前記記憶セル間に配置された素子分離層と、
    を備え、
    前記記憶セルの側面に、前記素子分離層よりも密度の高い、少なくとも一層の絶縁膜が配置していることを特徴とする不揮発性記憶装置。
  2. 前記素子分離層に含有する不純物の濃度が前記絶縁膜に含有する不純物の濃度よりも高いことを特徴とする請求項１に記載の不揮発性記憶装置。
  3. 前記記憶セルの側面に、前記素子分離層よりも密度の高い第１の絶縁膜が配置され、前記第１の絶縁膜よりも誘電率が低く、前記素子分離層よりも密度が高い第２の絶縁膜が前記第１の絶縁膜上に配置されていることを特徴とする請求項１に記載の不揮発性記憶装置。
  4. 第１の方向に延在する、少なくとも一つの第１の配線と、
    前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、
    前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子を有した記憶セルと、
    前記記憶セル間に配置された素子分離層と、
    を有し、前記記憶セルの側面に、前記素子分離層よりも密度の高い、少なくとも一層の絶縁膜が配置している不揮発性記憶装置の製造方法であって、
    前記絶縁膜を原子層堆積法または分子層堆積法により形成することことを特徴とする不揮発性記憶装置の製造方法。
  5. 前記素子分離層を塗布法を用いて形成することを特徴とする請求項４に記載の不揮発性記憶装置の製造方法。
  6. 前記素子分離層を塗布法を用いて形成させた後、前記素子分離層を酸素、酸素イオン、オゾン、酸素ラジカル、水、水酸化物イオン、水酸基ラジカル、窒素、水素、希ガスの少なくともいずれかのガス雰囲気で加熱処理することを特徴とする請求項４または５に記載の不揮発性記憶装置の製造方法。
  7. 第１の方向に延在する、少なくとも一つの第１の配線と、
    前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、
    前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子を有した記憶セルと、
    前記記憶セル間に配置された素子分離層と、
    を備え、前記記憶セルの側面に、前記素子分離層よりも密度の高い、少なくとも一層の絶縁膜が配置している不揮発性記憶装置の製造方法であり、前記絶縁膜を、前記絶縁膜の前駆体膜を形成してから、前記前駆体膜を酸化処理または窒化処理することにより形成することを特徴とする不揮発性記憶装置の製造方法。
  8. 前記前駆体膜を４００℃以下で形成することを特徴とする請求項７に記載の不揮発性記憶装置の製造方法。
  9. 前記前駆体膜として、アモルファスシリコン膜、多結晶シリコン膜、エピタキシャルシリコン膜、金属膜のいずれか１つを用いることを特徴とする請求項７または８に記載の不揮発性記憶装置の製造方法。
  10. 前記窒化処理は、窒素、窒素イオン、窒素ラジカル、アンモニア、アンモニウムイオン、アミド、アンモニアラジカルのいずれか１つにより実施されることを特徴とする請求項７に記載の不揮発性記憶装置の製造方法。
  11. 前記酸化処理は、酸素、酸素イオン、オゾン、酸素ラジカル、水、水酸化物イオン、水酸基ラジカルのいずれか１つにより実施されることを特徴とする請求項７に記載の不揮発性記憶装置の製造方法。
  12. 前記窒化処理または前記酸化処理を４００℃以下で実施することを特徴とする請求項７、１０、１１のいずれか１つに記載の不揮発性記憶装置の製造方法。
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