KR20180134048A - 전자 장치 및 그 제조방법 - Google Patents

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KR20180134048A
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김명섭
김치호
이수연
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Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 각각 가변 저항층을 포함하는 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 공간에 형성된 치환 유전체층; 및 상기 복수의 메모리 셀 사이의 공간에서 상기 가변 저항층의 측면의 적어도 일부에 인접하여 형성되는 비치환 유전체층을 포함할 수 있으며, 상기 비치환 유전체층은 상기 치환 유전체층으로 치환되지 않은 유동성 유전체층을 포함할 수 있다.

Description

전자 장치 및 그 제조방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 공정을 용이하게 하고 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있는 반도체 메모리를 포함하는 전자 장치 및 그 제조방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 각각 가변 저항층을 포함하는 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 공간에 형성된 치환 유전체층; 및 상기 복수의 메모리 셀 사이의 공간에서 상기 가변 저항층의 측면의 적어도 일부에 인접하여 형성되는 비치환 유전체층을 포함할 수 있으며, 상기 비치환 유전체층은 상기 치환 유전체층으로 치환되지 않은 유동성 유전체층을 포함할 수 있다.
위 전자 장치에 있어서, 상기 치환 유전체층은 Si-O 결합을 가지며, 상기 비치환 유전체층은 Si-N 결합 및 Si-H 결합을 가질 수 있다. 상기 치환 유전체층은 SiO2를 포함하고, 상기 비치환 유전체층은 실라잔((SiH2NH)n)을 포함할 수 있다. 상기 메모리 셀의 각각은 가변 저항 특성을 갖는 상변화 물질 또는 금속 산화물을 포함할 수 있다. 상기 메모리 셀의 각각은 상기 가변 저항층으로의 접근을 제어하는 선택 소자층을 더 포함할 수 있다. 상기 상기 반도체 메모리는 상기 메모리 셀의 적어도 측면에 형성된 캡핑층을 더 포함할 수 있다. 상기 반도체 메모리는 상기 기판 상에 배치되고, 상기 메모리 셀 아래에서 제1 방향으로 연장하는 제1 배선; 및 상기 메모리 셀 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선을 포함하고, 상기 복수의 메모리 셀은, 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 각각 가변 저항층을 포함하는 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 공간에 형성된 제1 유전체층; 및 상기 복수의 메모리 셀 사이의 공간에서 상기 가변 저항층의 측면의 적어도 일부에 인접하여 형성되는 제2 유전체층을 포함할 수 있으며, 상기 제2 유전체층은 상기 제1 유전체층보다 큰 다공성을 가질 수 있다.
위 전자 장치에 있어서, 상기 제1 유전체층은 Si-O 결합을 가지며, 상기 제2 유전체층은 Si-N 결합 및 Si-H 결합을 가질 수 있다. 상기 제1 유전체층은 SiO2를 포함하고, 상기 제2 유전체층은 실라잔((SiH2NH)n)을 포함할 수 있다. 상기 메모리 셀의 각각은 가변 저항 특성을 갖는 상변화 물질 또는 금속 산화물을 포함할 수 있다. 상기 메모리 셀의 각각은 상기 가변 저항층으로의 접근을 제어하는 선택 소자층을 더 포함할 수 있다. 상기 상기 반도체 메모리는 상기 메모리 셀의 적어도 측면에 형성된 캡핑층을 더 포함할 수 있다. 상기 반도체 메모리는 상기 기판 상에 배치되고, 상기 메모리 셀 아래에서 제1 방향으로 연장하는 제1 배선; 및 상기 메모리 셀 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선을 포함하고, 상기 복수의 메모리 셀은, 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 각각 가변 저항층을 포함하는 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 공간에 형성된 제1 유전체층; 및 상기 복수의 메모리 셀 사이의 공간에서 상기 가변 저항층의 측면의 적어도 일부에 인접하여 형성되는 제2 유전체층을 포함할 수 있으며, 상기 제2 유전체층은 상기 제1 유전체층을 구성하는 원소와 동일한 원소를 포함하고, 상기 제1 유전체층보다 낮은 열전도율을 가질 수 있다.
위 전자 장치에 있어서, 상기 제1 유전체층은 Si-O 결합을 가지며, 상기 제2 유전체층은 Si-N 결합 및 Si-H 결합을 가질 수 있다. 상기 제1 유전체층은 SiO2를 포함하고, 상기 제2 유전체층은 실라잔((SiH2NH)n)을 포함할 수 있다. 상기 메모리 셀의 각각은 가변 저항 특성을 갖는 상변화 물질 또는 금속 산화물을 포함할 수 있다. 상기 메모리 셀의 각각은 상기 가변 저항층으로의 접근을 제어하는 선택 소자층을 더 포함할 수 있다. 상기 상기 반도체 메모리는 상기 메모리 셀의 적어도 측면에 형성된 캡핑층을 더 포함할 수 있다. 상기 반도체 메모리는 상기 기판 상에 배치되고, 상기 메모리 셀 아래에서 제1 방향으로 연장하는 제1 배선; 및 상기 메모리 셀 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선을 포함하고, 상기 복수의 메모리 셀은, 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조방법은, 기판 상에 각각 가변 저항층을 포함하는 복수의 메모리 셀을 형성하는 단계; 상기 복수의 메모리 셀 사이의 공간에 유동성 유전체층을 형성하는 단계; 및 상기 유동성 유전체층을 경화시켜 치환 유전체층으로 치환시키되, 상기 가변 저항층의 측면의 적어도 일부에 인접하는 위치에는 상기 유동성 유전체층이 상기 치환 유전체층으로 치환되지 않고 비치환 유전체층으로 잔류하도록 하는 단계를 포함할 수 있다.
위 제조방법에 있어서, 상기 유동성 유전체층 형성 단계는 Si-N 결합 및 Si-H 결합을 갖는 재료를 이용하는 유동성 화학 기상 증착 공정을 수행하는 것을 포함할 수 있다. 상기 유동성 유전체층 형성 단계는 트리실릴아민(TSA), 테트라옥시메틸사이클로테트라실록산(TOMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 테트라에톡시실란(TEOS), 트리에톡시실란(TES), 트리메틸실란(TMS), 메틸트리에톡시실란(MTEOS), 테트라메틸오르토실리케이트(TMOS), 메틸트리메톡시실란(MTMOS), 디메틸디메톡시실란(DMDMOS), 디에톡시실란(DES), 트리페닐에톡시실란, 1-(트리에톡시실릴)-2-(디에톡시메틸실릴)에탄, 트리-t-부톡실실라놀 및 테트라메톡시실란로 이루어진 군으로부터 선택되는 1종 이상의 실리콘 함유 화합물을 이용하여 수행될 수 있다. 상기 유동성 유전체층은 실라잔((SiH2NH)n)을 포함할 수 있다. 상기 유동성 유전체층 경화 단계는 열 어닐링 수행, O2, O3 또는 그 조합에 이용하는 플라즈마에의 노출, 또는 그 조합에 의해 수행될 수 있다. 상기 유동성 유전체층을 경화시켜 치환된 상기 유전체층은 Si-O 결합을 가질 수 있다. 상기 유동성 유전체층을 경화시켜 형성된 상기 치환 유전체층은 SiO2를 포함할 수 있다. 상기 가변 저항층의 측면의 적어도 일부에 인접하는 위치에는 상기 유동성 유전체층이 상기 치환 유전체층으로 치환되지 않고 비치환 유전체층으로 잔류하도록 하는 단계는, 상기 메모리 셀의 치수, 상기 유동성 유전체층의 두께, 상기 유동성 유전체층의 증착 조건 및 상기 경화 단계의 공정 조건으로 이루어진 군으로부터 선택되는 일 이상의 조건을 조절함으로써 이루어질 수 있다. 상기 메모리 셀의 각각은 가변 저항 특성을 갖는 상변화 물질 또는 금속 산화물을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조방법은, 복수의 메모리 셀이 배치되는 제1 영역 및 상기 제1 영역 주변의 제2 영역을 포함하는 기판을 제공하는 단계; 상기 제1 영역의 상기 기판 상에 각각 가변 저항층을 포함하는 복수의 메모리 셀을 형성하는 단계; 상기 복수의 메모리 셀이 형성된 결과물 상에 제1 영역의 상면이 제2 영역의 상면보다 높은 유동성 유전체층을 형성하는 단계; 상기 유동성 유전체층을 경화시켜 치환 유전체층으로 치환시키되, 상기 가변 저항층의 측면의 적어도 일부에 인접하는 위치에는 상기 유동성 유전체층이 상기 치환 유전체층으로 치환되지 않고 비치환 유전체층으로 잔류하도록 하는 단계; 상기 제2 영역의 상기 기판 상에 형성된 상기 치환 유전체층을 제거하는 단계; 및 상기 제1 영역의 상기 치환 유전체층 및 상기 메모리 셀, 및 상기 제2 영역의 상기 기판을 덮도록 층간절연막을 형성하는 단계를 포함할 수 있다.
위 제조방법에 있어서, 상기 층간절연막을 형성하는 단계 이후, 상기 메모리 셀의 상면이 드러날 때까지 평탄화 공정을 수행하는 단계를 더 포함할 수 있다. 상기 복수의 메모리 셀 형성 단계 전에, 상기 제1 영역의 상기 기판 상에, 상기 메모리 셀 아래에서 제1 방향으로 연장하는 복수의 제1 배선을 형성하는 단계; 및 상기 평탄화 공정 후에, 상기 메모리 셀과 접촉하면서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선을 형성하는 단계를 더 포함할 수 있다. 상기 제2 영역의 상기 기판 상에 형성된 상기 유전체층을 제거하는 단계는 습식 식각에 의해 수행될 수 있다. 상기 유동성 유전체층 형성 단계는 Si-N 결합 및 Si-H 결합을 갖는 재료를 이용하는 유동성 화학 기상 증착 공정을 수행하는 것을 포함할 수 있다. 상기 유동성 유전체층 형성 단계는 트리실릴아민(TSA), 테트라옥시메틸사이클로테트라실록산(TOMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 테트라에톡시실란(TEOS), 트리에톡시실란(TES), 트리메틸실란(TMS), 메틸트리에톡시실란(MTEOS), 테트라메틸오르토실리케이트(TMOS), 메틸트리메톡시실란(MTMOS), 디메틸디메톡시실란(DMDMOS), 디에톡시실란(DES), 트리페닐에톡시실란, 1-(트리에톡시실릴)-2-(디에톡시메틸실릴)에탄, 트리-t-부톡실실라놀 및 테트라메톡시실란로 이루어진 군으로부터 선택되는 1종 이상의 실리콘 함유 화합물을 이용하여 수행될 수 있다. 상기 유동성 유전체층은 실라잔((SiH2NH)n)을 포함할 수 있다. 상기 유동성 유전체층 경화 단계는 열 어닐링 수행, O2, O3 또는 그 조합에 이용하는 플라즈마에의 노출, 또는 그 조합에 의해 수행될 수 있다. 상기 유동성 유전체층을 경화시켜 형성된 상기 치환 유전체층은 Si-O 결합을 가질 수 있다. 상기 유동성 유전체층을 경화시켜 형성된 상기 치환 유전체층은 SiO2를 포함할 수 있다. 상기 가변 저항층의 측면의 적어도 일부에 인접하는 위치에는 상기 유동성 유전체층이 상기 치환 유전체층으로 치환되지 않고 비치환 유전체층으로 잔류하도록 하는 단계는, 상기 메모리 셀의 치수, 상기 유동성 유전체층의 두께, 상기 유동성 유전체층의 증착 조건 및 상기 경화 단계의 공정 조건으로 이루어진 군으로부터 선택되는 일 이상의 조건을 조절함으로써 이루어질 수 있다. 상기 메모리 셀의 각각은 가변 저항 특성을 갖는 상변화 물질 또는 금속 산화물을 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치 및 그 제조방법에 의하면, 공정을 용이하게 하고 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 사시도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3f는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는, 메모리 셀 영역에서, 제1 방향으로 연장하는 제1 배선(110), 제1 배선(110) 상에 위치하고 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선(180), 및 제1 배선(110)과 제2 배선(180)의 사이에서 이들 각각의 교차점에 배치되는 메모리 셀(120)을 포함하는 크로스 포인트 구조를 가질 수 있다.
이하의 도 2a 내지 도 2e의 단면도는 도 1의 A-A' 선에 따라 도시된 것일 수 있다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조방법을 설명하기 위한 단면도이다.
먼저, 제조방법을 설명하기로 한다.
도 2a를 참조하면, 요구되는 소정의 하부 구조물(미도시됨)이 형성된 기판(100)을 제공할 수 있다. 일례로서, 하부 구조물은 기판(100) 상에 형성되는 제1 배선(110) 및/또는 제2 배선(도 1 및 도 2e에서 도면부호 180 참조)을 제어하기 위한 트랜지스터를 포함할 수 있다.
이어서, 기판(100) 상에 제1 방향으로 연장하는 제1 배선(110)을 형성할 수 있다. 제1 배선(110)은 금속, 금속 질화물 등의 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 제1 배선(110)은 도전 물질의 증착 및 패터닝 공정에 의하여 형성될 수 있고, 제1 배선(110) 사이의 공간은 절연 물질(미도시됨)로 매립될 수 있다.
이어서, 제1 배선(110) 상에 복수의 메모리 셀(120)을 형성할 수 있다. 본 실시예에서 복수의 메모리 셀(120) 각각은 기둥 형상을 갖고, 제1 배선(110)과 후술하는 제2 배선(180)이 교차 영역과 중첩하도록 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 본 실시예에서, 메모리 셀(120)은 제1 배선(110)과 제2 배선(180)의 교차 영역 이하의 사이즈를 가지나, 다른 실시예에서 메모리 셀(120)은 이 교차 영역보다 큰 사이즈를 가질 수도 있다.
이러한 메모리 셀(120) 형성은, 제1 배선(110) 및 제1 배선(110) 사이의 절연 물질 상에 메모리 셀(120) 형성을 위한 물질층들을 증착하고, 물질층들 상에 하드마스크 패턴(130)을 형성한 후, 이 하드마스크 패턴(130)을 식각 베리어로 물질층들을 식각하는 방식에 의할 수 있다. 그에 따라 메모리 셀(120) 상에는 메모리 셀(120)과 정렬된 측벽을 갖는 하드마스크 패턴(130)이 존재할 수 있다.
하드마스크 패턴(130)은 메모리 셀(120) 형성을 위한 식각 시 식각 베리어로서 기능하는 것으로, 메모리 셀(120)과 식각 선택비를 확보할 수 있는 다양한 물질을 포함할 수 있다. 일례로, 하드마스크 패턴(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물 등 다양한 절연 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
또한, 본 실시예에서 복수의 메모리 셀(120)은 순차적으로 적층된 하부 전극층(121), 선택 소자층(123), 중간 전극층(125), 가변 저항층(127) 및 상부 전극층(129)을 포함할 수 있다.
구체적으로, 하부 전극층(121)은 메모리 셀(120)의 최하부에 위치하여 제1 배선(110)과 메모리 셀(120) 사이의 전류 또는 전압의 전달 통로로 기능할 수 있고. 중간 전극층(125)은 선택 소자층(123)과 가변 저항층(127)을 물리적으로 구분하면서 이들을 전기적으로 접속시키는 기능을 할 수 있고, 상부 전극층(129)은 메모리 셀(120)의 최상부에 위치하여 제2 배선(180)과 메모리 셀(120) 사이의 전류 또는 전압의 전달 통로로 기능할 수 있다. 하부 전극층(121), 중간 전극층(125) 및 상부 전극층(129)은 다양한 도전 물질, 예컨대, 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
선택 소자층(123)은 가변 저항층(127)으로의 접근을 제어하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(123)은 선택 소자 특성 즉, 인가되는 전압 또는 전류의 크기가 소정 임계값 이하인 경우에는 전류를 거의 흘리지 않다가, 소정 임계값을 초과하면 인가되는 전압 또는 전류의 크기에 실질적으로 비례하여 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이러한 선택 소자층(123)으로는, NbO2, TiO2 등과 같은 MIT(Metal Insulator Transition) 소자, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등과 같은 MIEC(Mixed Ion-Electron Conducting) 소자, Ge2Sb2Te5, As2Te3, As2, As2Se3 등과 같이 칼코게나이드(chalcogenide) 계열 물질을 포함하는 OTS(Ovonic Threshold Switching) 소자, 기타 실리콘 산화물, 실리콘 질화물, 금속 산화물 등 다양한 절연 물질로 이루어지면서 얇은 두께를 가짐으로써 특정 전압 또는 전류 하에서 전자의 터널링을 허용하는 터널링 절연층 등이 이용될 수 있다. 선택 소자층(123)은 단일막 구조를 갖거나 또는 2 이상의 막의 조합으로 선택 소자 특성을 나타내는 다중막 구조를 가질 수 있다.
가변 저항층(127)은 상단 및 하단을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 기능을 할 수 있다. 예컨대, 가변 저항층(127)이 저저항 상태에 있는 경우, 데이터 '0'이 저장될 수 있고, 가변 저항층(127)이 고저항 상태에 있는 경우, 데이터 '1'이 저장될 수 있다. 가변 저항층(127)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 가변 저항층(127)은 단일막 구조를 갖거나 또는 2 이상의 막의 조합으로 가변 저항 특성을 나타내는 다중막 구조를 가질 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 메모리 셀(120)은 가변 저항층(127) 대신 다양한 방식으로 서로 다른 데이터를 저장할 수 있는 다른 메모리층을 포함할 수도 있다.
본 실시예에서, 메모리 셀(120)은 순차적으로 적층된 하부 전극층(121), 선택 소자층(123), 중간 전극층(125), 가변 저항층(127) 및 상부 전극층(129)을 포함하나, 메모리 셀 구조물(120)이 데이터 저장 특성을 갖기만 하면 다양하게 변형될 수 있다. 예를 들어, 하부 전극층(121), 중간 전극층(125), 및 상부 전극층(129) 중 적어도 하나는 생략될 수 있다. 또는, 선택 소자층(123)이 생략될 수 있다. 또한, 선택 소자층(123)과 가변 저항층(127)의 위치가 서로 뒤바뀔 수도 있다. 또한, 메모리 셀(120)은 층들(121 내지 129)에 더하여 메모리 셀(120)의 특성을 향상시키거나 공정을 개선하기 위한 하나 이상의 층(미도시됨)을 더 포함할 수도 있다.
이와 같이 형성된 복수의 메모리 셀들(120)은 일정 간격으로 서로 떨어져 위치하며, 그 사이에는 트렌치가 형성될 수 있다. 복수의 메모리 셀들(120) 사이의 트렌치는 예를 들어, 약 1:1 내지 40:1, 또는 약 10:1 내지 40:1, 또는 약 10:1 내지 20:1, 또는 약 5:1 내지 10:1, 또는 약 10:1 내지 15:1, 또는 약 1:1 내지 25:1, 또는 약 1:1 내지 30:1, 또는 약 1:1 내지 35:1, 또는 1:1 내지 45:1, 또는 약 1:1 내지 40:1의 범위 내의 높이-대-폭(H/W) 종횡비를 가질 수 있다.
일부 실시예에서, 이러한 트렌치들은 기판(100)의 상부 표면에 대하여 실질적으로 수직인 측벽을 가질 수 있다. 또한, 일 실시예에서, 이웃하는 트렌치들은 서로 실질적으로 등거리로 이격될 수 있다. 그러나, 다른 일 실시예에서, 이웃하는 트렌치들의 간격은 변화될 수 있다.
도 2b를 참조하면, 도 2a의 공정 결과물을 따라 메모리 셀(120)을 보호하기 위한 캡핑층(140)을 형성할 수 있다. 캡핑층(140)은 메모리 셀(120)의 측벽 및 하드마스크 패턴(130)의 측벽 및 상면을 따라 형성될 수 있다. 캡핑층(140)은 실리콘 질화물 등 다양한 절연 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 캡핑층(140)은 생략될 수도 있다.
도 2c를 참조하면, 캡핑층(140) 상에 유동성 유전체(flowable dielectric layer)층(150)을 형성할 수 있다.
유동성 유전체층(150)은 유동성 화학 기상 증착(FCVD) 공정을 이용하여 증착될 수 있는 하나 이상의 유동성 유전체 재료를 증착함으로써 형성될 수 있다. FCVD 공정은 예를 들어 원격 플라즈마 증강 화학 기상 증착(RPECDV)을 포함할 수 있다. RPECDV 공정은 처리 온도를 낮게 유지시켜, 유동성 유전체층(150)의 유동성을 유지하는 것을 도울 수 있다.
유동성 유전체층(150)을 형성하기 위한 재료는 후속되는 경화 공정에 의해 산화물 기반, 질화물 기반, 또는 탄화물 기반의 유전체층(150)으로 전환되는 재료를 포함할 수 있다. 일 실시예에서, 유동성 유전체층(150)은 실리콘 함유 화합물을 이용하여 형성될 수 있다. 적합한 실리콘 함유 화합물은 플라즈마 중합 반응이 가능한 화합물이고, 유기 실란 및 유기 실록산을 포함할 수 있다. 예컨대, 유동성 유전체층(150)에 이용될 수 있는 실리콘 함유 화합물은 트리실릴아민(TSA), 테트라옥시메틸사이클로테트라실록산(TOMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 테트라에톡시실란(TEOS), 트리에톡시실란(TES), 트리메틸실란(TMS), 메틸트리에톡시실란(MTEOS), 테트라메틸오르토실리케이트(TMOS), 메틸트리메톡시실란(MTMOS), 디메틸디메톡시실란(DMDMOS), 디에톡시실란(DES), 트리페닐에톡시실란, 1-(트리에톡시실릴)-2-(디에톡시메틸실릴)에탄, 트리-t-부톡실실라놀, 테트라메톡시실란 등을 포함할 수 있다.
또한, 유동성 유전체층(150)을 형성하기 위한 증착 공정시 반응 기체는 전술한 실리콘 함유 화합물과 함께 산화제 및/또는 촉매를 더 포함할 수 있다.
산화제는 실리콘 함유 화합물과 반응하여 유동성 막을 형성할 수 있는 임의의 적합한 산화제일 수 있다. 예를 들면, 유동성 유전체층(150) 형성에 이용될 수 있는 산화제는 오존, 하이드로젠 퍼옥사이드, 산소, 물, 또는 알코올 등을 포함할 수 있다.
촉매는 유동성 막 형성을 촉매화하여 도울 수 있으며, 예를 들어, 본 실시예에 이용가능한 촉매는 기체화하고, 쉽게 해리되거나 이온화되어 유동성 막 형성을 촉매화하는 이온종을 형성할 수 있다. 촉매를 이용할 경우, 가교결합, 반응속도, 및/또는 기판 커버리지(substrate coverage)를 향상시켜 유전체층 증착을 도울 수 있다. 예를 들면, 촉매는 할로겐(F-, Cl- 및 Br- 등) 및 오니움(oniums), 예를 들어, 암모늄(NH4 +) 및 포스포늄(PH4 +)과 같은 친핵체(nucleophiles)를 포함할 수 있다. 오니움은 예를 들어, NH4OH, NH4OAc, NH3, (CH3)4NOH, (CH3)4NOAc, PH3 등을 포함할 수 있다.
유동성 유전체층(150)을 형성하기 위한 반응 조건은 전술한 실리콘 함유 화합물, 산화제 및/또는 촉매와 같은 유동성 유전체층(150)을 형성하기 위한 재료가 도 2b의 공정 결과물 상에서 유동성 막을 형성할 수 있는 중합 반응을 겪도록 조절될 수 있다.
일 실시예에서, 실리콘 함유 화합물로서 트리실릴아민을 이용하고, 촉매로서 NH3를 이용하여 유동성 유전체층(150)을 형성하는 경우, 증착 공정에 의해 실라잔((SiH2NH)n) 막이 형성될 수 있다. 실라잔(SiH2NH)n 막은 Si-N 결합 및 Si-H 결합을 포함할 수 있다.
이와 같이, 증착만 이루어진 상태의 유동성 유전체층(150)은 용융 전이를 갖는 겔 형태의 비정질 폴리머로서 특징지워질 수 있으며, 기계적 특성이 약하다. 이러한 약한 기계적 특성을 증강시켜 유동성 유전체층(150)의 막질을 강화하기 위하여 유동성 유전체층(150)은 경화될 수 있다.
도 2d를 참조하면, 유동성 유전체층(150)에 대하여 인 시츄로 경화 공정이 수행됨으로써, 유동성 유전체층(150)이 고형화되고 수축되어, 치환 유전체층(150B)으로 변환될 수 있다.
경화 공정은 순수한 열 어닐링 및/또는 플라즈마에의 노출에 의해 이루어질 수 있다.
열 어닐링 온도는 300℃ 이상일 수 있으며, 아르곤(Ar), 헬륨(He) 등의 비활성 분위기에서, 또는 잠재적 반응성 분위기에서 수행될 수 있다. 또는, O2, N2O, O3, H2O, H2O2 등을 이용하는 산화 분위기에서 수행될 수도 있다.
플라즈마 처리는 비활성 플라즈마 또는 반응성 플라즈마를 이용하여 수행될 수 있으며, 예를 들어, O2, O3 및/또는 다른 산화제를 이용하여 이루어질 수 있다. 플라즈마 처리 공정의 온도는 0 내지 550℃일 수 있으며, 온도 범위의 상한은 특정 공정 단계에서의 열적 부담에 의해 결정될 수 있다. 압력은 0.1 내지 10 Torr일 수 있다.
일 실시예에서, 이와 같은 유동성 유전체층(150)에 대한 경화 공정을 수행함으로써, 유동성 유전체층(150)에 존재하는 Si-N 결합 및/또는 Si-H 결합이 감소하고, 대신에 Si-O 결합이 증가할 수 있다. 즉, 경화 공정에 의해, 유동성 유전체층(150)에 함유된 Si-N 결합 및/또는 Si-H 결합이 Si-O 결합으로 치환될 수 있다. 따라서, 일 실시예에서, 유동성 유전체층(150)은 SiO2와 같은 안정한 산화물을 포함하는 치환 유전체층(150B)으로 전환될 수 있다.
또한, 다른 일 실시예에서, 증착된 유동성 유전체층(150)은 경화 공정에 의해 실리콘 질화물과 같은 안정된 질화물로 전환될 수 있다.
또한, 또 다른 일 실시예에서, 증착된 유전체층(150)은 경화 공정에 의해 안정된 탄화물로 전환될 수 있다.
본 실시예에서는, 이와 같은 유동성 유전체층(150)에 대한 경화 공정에 의해 치환 유전체층(150B)을 형성하되, 비치환 유전체층(150A)이 가변 저항층(127)의 측면의 적어도 일부분에 인접하여 위치시킬 수 있다. 일 실시예에서, 비치환 유전체층(150A)은 가변 저항층(127)의 측면의 적어도 일부분에 직접 접촉할 수 있다. 본 실시예에 따르면, 유동성 유전체층(150)을 경화시키는 경우, 유동성 유전체층(150)에 함유된 Si-N 결합 및/또는 Si-H 결합이 Si-O 결합으로 치환되어 치환 유전체층(150B) 층을 형성하되, 가변 저항층(127)의 측면의 적어도 일부분에 인접한 위치에는 유동성 유전체층(150)에 함유된 Si-N 결합 및/또는 Si-H 결합이 Si-O 결합으로 치환되지 않은 비치환 유전체층(150A)으로 잔류할 수 있다.
즉, 본 실시예에서, 치환 유전체층(150B)은 유동성 유전체층(150)을 경화시켜 형성된 유전체층으로, 유동성 유전체층(150)에 함유된 Si-N 결합 및/또는 Si-H 결합이 Si-O 결합으로 치환된 층을 나타낼 수 있으며, 비치환 유전체층(150A)은 유동성 유전체층(150)을 경화시키는 경우 공정 조건을 조절하여 가변 저항층(127)의 측면의 적어도 일부분에 인접한 위치에 형성되는, 유동성 유전체층(150)에 함유된 Si-N 결합 및/또는 Si-H 결합이 Si-O 결합으로 치환되지 않은 층을 나타낼 수 있다.
비치환 유전체층(150A)은 치환 유전체층(150B)보다 큰 다공성을 가져, 밀도가 치환 유전체층(150B)보다 낮을 수 있다.
또한, 치환 유전체층(150B)과 비치환 유전체층(150A)은 서로 동일한 구성 원소, 예를 들면, Si를 포함할 수 있으나, 서로 상이한 전도율을 가질 수 있다. 일 실시예에서, 비치환 유전체층(150A)은 치환 유전체층(150B)보다 열전도율이 더 낮을 수 있다.
이와 같이 가변 저항층(127)의 측면의 적어도 일부분에 인접한 위치에는 비치환 유전체층(150A)이 형성되도록 함으로써, 열적 교란(thermal disturbance)을 방지하고 특성을 개선할 수 있다. 또한, 도 1 및 도 2a 내지 2e에 도시된 실시예는 1층의 크로스 포인트 구조물을 예시하고 있으나, 다른 실시예에서 2층 이상의 크로스 포인트 구조물이 적층될 수도 있다. 이와 같이, 2층 이상의 크로스 포인트 구조물이 적층되는 경우, 메모리 셀들(120) 사이의 트렌치에 유동성 유전체층(150)을 형성하고, 이를 치환 유전체층(150B)으로 변환시킴으로써, 높은 종횡비를 갖는 트렌치에서 보이드(void)나 심(seam) 결함이 없는 갭 필이 가능해져 브리지 페일(bridge fail)을 개선할 수 있으며, 워드라인과 비트라인 갭 필 차이에 따른 열적 교란(thermal disturbance)의 불균형을 개선할 수 있다.
비치환 유전체층(150A)이 가변 저항층(127)의 측면의 적어도 일부분에 인접하여 위치하도록 제어하는 것은, 구체적인 제조 환경에 따라 공정 조건의 적절한 제어를 통하여 이루어질 수 있다. 예를 들면, 메모리 셀(120)의 치수, 유동성 유전체층(150)의 두께, 유동성 유전체층(150)의 증착 조건, 경화 공정 조건 등을 구체적인 제조 조건에 따라 적절히 조절함으로써, 비치환 유전체층(150A)을 가변 저항층(127)의 측면의 적어도 일부분에 인접하여 위치시킬 수 있다.
이어서, 메모리 셀(120)의 상면이 드러날 때까지 치환 유전체층(150B) 및 캡핑층(140)에 대하여 평탄화 공정을 수행할 수 있다. 이러한 평탄화 공정은 화학적 기계적 평탄화(CMP) 공정, 식각 및 세정 공정, 또는 다른 임의의 적합한 평탄화 공정에 의해 이루어질 수 있다. 본 공정에서 메모리 셀(120)의 상면이 드러날 때까지 평탄화 공정이 수행되므로, 하드마스크 패턴(130)도 함께 제거될 수 있다.
도 2e를 참조하면, 메모리 셀(120), 캡핑층(140) 및 치환 유전체층(150B) 상에 메모리 셀(120)의 상면과 접속하면서 제1 방향과 교차하는 제2 방향, 예컨대, 도 1의 A-A'선에 수직인 방향으로 연장하는 복수의 제2 배선(180)을 형성할 수 있다. 제2 배선(180)은 금속, 금속 질화물 등의 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 제2 배선(180)은 도전 물질의 증착 및 패터닝 공정에 의하여 형성될 수 있고, 제2 배선(180) 사이의 공간은 절연 물질(미도시됨)로 매립될 수 있다.
이상으로 설명한 공정에 의하여 도 2e와 같은 반도체 메모리가 형성될 수 있다.
도 2e를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는, 제1 방향으로 연장하는 제1 배선(110)과 제2 방향으로 연장하는 제2 배선(180) 사이에, 제1 배선(110)과 제2 배선(180)의 교차 영역과 중첩하는 메모리 셀(120)이 형성될 수 있다. 여기서, 메모리 셀(120)의 측벽은 절연성의 캡핑층(140) 및/또는 치환 유전체층(150B)과 직접 접촉할 수 있으며, 특히 가변 저항층(127)의 측벽의 적어도 일부분에 인접한 위치에 비치환 유전체층(150A)이 형성될 수 있다.
제1 배선(110)과 제2 배선(180)을 통하여 인가되는 전압 또는 전류에 따라 메모리 셀(120)은 서로 다른 데이터를 저장할 수 있다. 특히, 메모리 셀 구조물(120)이 가변 저항 소자를 포함하는 경우, 메모리 셀 구조물(120)은 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장할 수 있다.
제1 배선(110)과 제2 배선(180) 중 하나는 워드라인으로 기능하고, 다른 하나는 비트라인으로 기능할 수 있다.
이상으로 설명한 반도체 메모리 및 그 제조방법에 의하면, 메모리 셀(120)의 치수, 유동성 유전체층(150)의 두께, 유동성 유전체층(150)의 증착 조건, 경화 공정 조건 등을 구체적인 제조 조건에 따라 적절히 조절함으로써, 예를 들면 Si-O 결합을 갖는 산화물로 치환되지 않은 비치환 유전체층(150A)을 가변 저항층(127)의 측면의 적어도 일부분에 인접하여 위치시킴으로써, 열적 교란(thermal disturbance)에 의한 열화를 방지하고 특성을 개선할 수 있다. 또한, 본 실시예에서는 1층의 크로스 포인트 구조물에 관하여 설명하였으나, 2층 이상의 크로스 포인트 구조물이 수직 방향으로 적층될 수도 있다. 이러한 경우, 복수의 메모리 셀들(120) 사이의 높은 종회비를 갖는 공간을 유동성 유전체층(150)을 이용하여 완전히 갭 필하고 이를 경화시켜 예를 들면 Si-O 결합을 갖는 안정한 산화물로 치환함으로써 보이드(void)나 심(seam) 결함이 없고 브리지 페일(bridge fail)을 개선할 수 있으며, 워드라인과 비트라인 갭 필 차이에 따른 열적 교란(thermal disturbance)의 불균형을 개선할 수 있다.
도 3a 내지 도 3f는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조방법을 설명하기 위한 단면도이다. 전술한 실시예와 실질적으로 동일한 부분에 대해서는 그 상세한 설명을 생략하기로 한다.
먼저, 제조방법을 설명하기로 한다.
도 3a를 참조하면, 제1 영역(A) 및 제2 영역(B)이 정의되고, 요구되는 소정의 하부 구조물(미도시됨)이 형성된 기판(200)을 제공할 수 있다.
여기서, 제1 영역(A)은 복수의 메모리 셀이 배치되는 메모리 셀 영역일 수 있다. 제2 영역(B)은 제1 영역(A)의 주변에 배치되는 영역으로, 예컨대, 주변회로 등이 형성되는 주변회로 영역일 수 있다. 하부 구조물은, 제1 영역(A) 및/또는 제2 영역(B)의 구현에 필요한 다양한 소자로서, 트랜지스터, 도전 라인 등을 포함할 수 있다.
이어서, 제1 영역(A)의 기판(200) 상에, 제1 방향으로 연장하는 제1 배선(210), 제1 배선(110) 상에 위치하고, 순차적으로 적층된 하부 전극층(221), 선택 소자층(223), 중간 전극층(225), 가변 저항층(227) 및 상부 전극층(229)을 포함하는 메모리 셀(220), 및 메모리 셀(220) 상에 위치하는 하드마스크 패턴(230)을 형성할 수 있다. 제1 배선(210), 메모리 셀(220)과 하드마스크 패턴(230) 및 그 형성 과정은 전술한 실시예와 실질적으로 동일하므로 여기서는 그 상세한 설명을 생략한다.
도 3b를 참조하면, 도 3a의 공정 결과물 상에 유동성 유전체층(240)을 형성할 수 있다. 유동성 유전체층(240)은 하부 프로파일(profile)에 따라 형성될 수 있다. 그에 따라, 유동성 유전체층(240)의 상면은 메모리 셀(220)이 형성되어 있는 제1 영역(A)에서는 상대적으로 높고, 제2 영역(B)에서는 상대적으로 낮을 수 있다. 또한, 제1 영역(A)과 제2 영역(B)의 경계에서는 기판(200)의 상면에 대하여 기울어진, 예컨대, 실질적으로 수직일 수 있다. 유동성 유전체층(240) 및 그 형성 과정은 전술한 실시예와 실질적으로 동일하므로 여기서는 그 상세한 설명을 생략한다.
도 3c를 참조하면, 유동성 유전체층(240)에 대하여 인 시츄로 경화 공정을 수행함으로써, 유동성 유전체층(240)에 존재하는 예를 들어, Si-N 결합 및/또는 Si-H 결합이 감소하고, 대신에 Si-O 결합이 증가할 수 있다. 즉, 경화 공정에 의해, 유동성 유전체층(240)에 함유된 Si-N 결합 및/또는 Si-H 결합이 Si-O 결합으로 치환될 수 있다. 따라서, 일 실시예에서, 유동성 유전체층(240)은 SiO2와 같은 안정한 산화물을 포함하는 치환 유전체층(240B)으로 전환될 수 있다. 또한, 이와 함께, 메모리 셀(220)의 치수, 유동성 유전체층(240)의 두께, 유동성 유전체층(240)의 증착 조건, 경화 공정 조건 등을 구체적인 제조 조건에 따라 적절히 조절함으로써, 비치환 유전체층(240A)을 가변 저항층(227)의 측면의 적어도 일부분에 인접하여 위치시킬 수 있다. 비치환 유전체층(240A)은 예를 들면, 유동성 유전체층(240)에 함유된 Si-N 결합 및/또는 Si-H 결합이 Si-O 결합으로 치환되지 않은 층일 수 있다. 일 실시예에서, 비치환 유전체층(240A)은 가변 저항층(227)의 측면의 적어도 일부분 직접 접촉할 수 있다. 경화 공정에 의한 치환 유전체층(240B) 및 비치환 유전체층(240A) 형성은 전술한 실시예와 실질적으로 동일하므로 여기서는 그 상세한 설명을 생략한다.
도 3d를 참조하면, 제2 영역(B) 상에 형성된 치환 유전체층(240B)을 제거할 수 있다. 이와 같이, 제2 영역(B) 상에 형성된 치환 유전체층(240B)을 제거함으로써, 후속 공정에서 이루어지는 제2 영역(B)에서의 비아 또는 콘택 식각시 치환 유전체층(240B)에 의한 확장 효과(widening effect)를 방지하고, 공정을 단순화하여 공정 용이성 및 비용 효율성을 높일 수 있다.
제2 영역(B) 상에 형성된 치환 유전체층(240B)의 제거는, 예를 들면, 습식 식각 공정 등에 의해 이루어질 수 있다.
한편, 이와 같이, 제2 영역(B) 상에 형성된 치환 유전체층(240B)을 제거하기 위한 공정에서, 제1 영역(A) 상에 형성된 치환 유전체층(240B)도 일부 소실될 수 있다.
도 3e를 참조하면, 도 3d의 공정 결과물 상에 층간 절연막(250)을 형성할 수 있다. 층간 절연막(250)은 제2 영역(B) 상에 형성된 치환 유전체층(240B)을 제거하기 위한 공정에서 소실된 제1 영역(A) 상의 치환 유전체층(240B)을 보상하는 역할을 할 수 있다.
층간 절연막(250)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 일 실시예에서, 층간 절연막(250)은 ULTO(ultra-low-temperature oxide)를 포함할 수 있다.
이어서, 메모리 셀(220)의 상면이 드러날 때까지 층간 절연막(250)에 대하여 평탄화 공정, 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행할 수 있다. 본 공정에서, 메모리 셀(220)의 상면이 드러날 때까지 평탄화 공정을 수행하므로, 하드마스크 패턴(230)이 제거될 수 있다.
도 3f를 참조하면, 메모리 셀(220) 및 치환 유전체층(240B) 상에 메모리 셀(220)의 상면과 접속하면서 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선(280)을 형성할 수 있다. 제2 배선(280)은 금속, 금속 질화물 등의 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 제2 배선(20)은 도전 물질의 증착 및 패터닝 공정에 의하여 형성될 수 있고, 제2 배선(280) 사이의 공간은 절연 물질(미도시됨)로 매립될 수 있다.
이상으로 설명한 공정에 의하여 도 3f와 같은 반도체 메모리가 형성될 수 있다.
도 3e를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는, 복수의 메모리 셀(220)이 배치되는 제1 영역(A) 및 제1 영역(A) 주변의 제2 영역(B)을 포함하는 기판(200), 제1 영역(A)의 기판(200) 상에 위치하고 제1 방향으로 연장하는 제1 배선(210), 제1 영역(A)의 제1 배선(210)을 덮고, 복수의 메모리 셀들(220) 사이에 형성된 치환 유전체층(240B), 제1 영역(A)의 복수의 메모리 셀들(220) 사이의 공간에서 가변 저항층(227)의 측면의 적어도 일부에 인접하여 위치하는 비치환 유전체층(240B), 및 제1 영역의 치환 유전체층(240B) 및 제2 영역(B)의 기판(200)을 덮는 층간 절연막(250), 및 제1 영역(A)의 메모리 셀(220)과 접속하면서 제2 방향으로 연장하는 제2 배선(280)을 포함할 수 있다.
제1 배선(210) 및 제2 배선(280) 중 하나는 워드라인으로 기능하고 다른 하나는 비트라인으로 기능할 수 있다. 각 메모리 셀(220)은 접속된 워드라인 및 비트라인을 통하여 공급되는 전압 또는 전류에 따라 데이터를 저장하도록 동작할 수 있다.
이상으로 설명한 반도체 메모리 및 그 제조방법에 의하면, 메모리 셀(220)의 치수, 유동성 유전체층(150)의 두께, 유동성 유전체층(150)의 증착 조건, 경화 공정 조건 등을 구체적인 제조 조건에 따라 적절히 조절함으로써, 예를 들면 Si-O 결합을 갖는 산화물로 치환되지 않은 비치환 유전체층(240A)을 가변 저항층(227)의 측면의 적어도 일부분에 인접하여 위치시킴으로써, 열적 교란(thermal disturbance)에 의한 열화를 방지하고 특성을 개선할 수 있다. 또한, 제2 영역(B)에 형성된 불필요한 비치환 유전체층(240B)을 제거함으로써, 후속 공정에서 이루어지는 제2 영역(B)에서의 비아 또는 콘택 식각시 치환 유전체층(240B)에 의한 확장 효과(widening effect)를 방지하고, 공정을 단순화하여 공정 용이성 및 비용 효율성을 높일 수 있다.
한편, 본 실시예에서는, 1층의 크로스 포인트 구조물에 관하여 설명하였으나, 위 반도체 메모리의 제1 영역(A)에서, 제1 배선(210), 제2 배선(280) 및 이들 사이의 교차점에 위치하는 메모리 셀(220)을 포함하는 크로스 포인트 구조물은 수직 방향으로 둘 이상이 적층될 수 있다. 이와 같이, 2층 이상의 크로스 포인트 구조물에 적용되는 경우, 복수의 메모리 셀들(220) 사이의 높은 종횡비를 갖는 공간을 유동성 유전체층(150)을 이용하여 완전히 갭 필하고 이를 경화시켜 예를 들면 Si-O 결합을 갖는 안정한 산화물로 치환함으로써 보이드(void)나 심(seam) 결함이 없고 브리지 페일(bridge fail)을 개선할 수 있으며, 워드라인과 비트라인 갭 필 차이에 따른 열적 교란(thermal disturbance)의 불균형을 개선할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 4 내지 도 8은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 4를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 각각 가변 저항층을 포함하는 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 공간에 형성된 치환 유전체층; 및 상기 복수의 메모리 셀 사이의 공간에서 상기 가변 저항층의 측면의 적어도 일부에 인접하여 형성되는 비치환 유전체층을 포함할 수 있으며, 상기 비치환 유전체층은 상기 치환 유전체층으로 치환되지 않은 유동성 유전체층을 포함할 수 있다. 이를 통해, 기억부(1010)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 5를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 각각 가변 저항층을 포함하는 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 공간에 형성된 치환 유전체층; 및 상기 복수의 메모리 셀 사이의 공간에서 상기 가변 저항층의 측면의 적어도 일부에 인접하여 형성되는 비치환 유전체층을 포함할 수 있으며, 상기 비치환 유전체층은 상기 치환 유전체층으로 치환되지 않은 유동성 유전체층을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.
도 5에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 6을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Mersonal Digital Assistant), 휴대용 컴퓨터(Mortable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Mortable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 각각 가변 저항층을 포함하는 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 공간에 형성된 치환 유전체층; 및 상기 복수의 메모리 셀 사이의 공간에서 상기 가변 저항층의 측면의 적어도 일부에 인접하여 형성되는 비치환 유전체층을 포함할 수 있으며, 상기 비치환 유전체층은 상기 치환 유전체층으로 치환되지 않은 유동성 유전체층을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 각각 가변 저항층을 포함하는 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 공간에 형성된 치환 유전체층; 및 상기 복수의 메모리 셀 사이의 공간에서 상기 가변 저항층의 측면의 적어도 일부에 인접하여 형성되는 비치환 유전체층을 포함할 수 있으며, 상기 비치환 유전체층은 상기 치환 유전체층으로 치환되지 않은 유동성 유전체층을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 7의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 7의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 7을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 각각 가변 저항층을 포함하는 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 공간에 형성된 치환 유전체층; 및 상기 복수의 메모리 셀 사이의 공간에서 상기 가변 저항층의 측면의 적어도 일부에 인접하여 형성되는 비치환 유전체층을 포함할 수 있으며, 상기 비치환 유전체층은 상기 치환 유전체층으로 치환되지 않은 유동성 유전체층을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 8을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 각각 가변 저항층을 포함하는 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 공간에 형성된 치환 유전체층; 및 상기 복수의 메모리 셀 사이의 공간에서 상기 가변 저항층의 측면의 적어도 일부에 인접하여 형성되는 비치환 유전체층을 포함할 수 있으며, 상기 비치환 유전체층은 상기 치환 유전체층으로 치환되지 않은 유동성 유전체층을 포함할 수 있다. 이를 통해, 메모리(1410)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 각각 가변 저항층을 포함하는 복수의 메모리 셀; 상기 복수의 메모리 셀 사이의 공간에 형성된 치환 유전체층; 및 상기 복수의 메모리 셀 사이의 공간에서 상기 가변 저항층의 측면의 적어도 일부에 인접하여 형성되는 비치환 유전체층을 포함할 수 있으며, 상기 비치환 유전체층은 상기 치환 유전체층으로 치환되지 않은 유동성 유전체층을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100, 200: 기판 110, 210: 제1 배선
120, 220: 메모리 셀 150A, 240A: 비치환 유전체층
150B, 240B: 치환 유전체층 180, 280: 제2 배선

Claims (47)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    각각 가변 저항층을 포함하는 복수의 메모리 셀;
    상기 복수의 메모리 셀 사이의 공간에 형성된 치환 유전체층; 및
    상기 복수의 메모리 셀 사이의 공간에서 상기 가변 저항층의 측면의 적어도 일부에 인접하여 형성되는 비치환 유전체층을 포함하며,
    상기 비치환 유전체층은 상기 치환 유전체층으로 치환되지 않은 유동성 유전체층을 포함하는
    전자 장치.
  2. 제1항에 있어서,
    상기 치환 유전체층은 Si-O 결합을 가지며, 상기 비치환 유전체층은 Si-N 결합 및 Si-H 결합을 갖는
    전자 장치.
  3. 제1항에 있어서,
    상기 치환 유전체층은 SiO2를 포함하고, 상기 비치환 유전체층은 실라잔((SiH2NH)n)을 포함하는
    전자 장치.
  4. 제1항에 있어서,
    상기 메모리 셀의 각각은 가변 저항 특성을 갖는 상변화 물질 또는 금속 산화물을 포함하는
    전자 장치.
  5. 제1항에 있어서,
    상기 메모리 셀의 각각은 상기 가변 저항층으로의 접근을 제어하는 선택 소자층을 더 포함하는
    전자 장치.
  6. 제1항에 있어서,
    상기 반도체 메모리는 상기 메모리 셀의 적어도 측면에 형성된 캡핑층을 더 포함하는
    전자 장치.
  7. 제1항에 있어서,
    상기 반도체 메모리는 상기 기판 상에 배치되고, 상기 메모리 셀 아래에서 제1 방향으로 연장하는 제1 배선; 및
    상기 메모리 셀 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선을 포함하고,
    상기 복수의 메모리 셀은, 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는
    전자 장치.
  8. 제1항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  9. 제1항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  10. 제1항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  11. 제1항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  12. 제1항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  13. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    각각 가변 저항층을 포함하는 복수의 메모리 셀;
    상기 복수의 메모리 셀 사이의 공간에 형성된 제1 유전체층; 및
    상기 복수의 메모리 셀 사이의 공간에서 상기 가변 저항층의 측면의 적어도 일부에 인접하여 형성되는 제2 유전체층을 포함하며,
    상기 제2 유전체층은 상기 제1 유전체층보다 큰 다공성을 갖는
    전자 장치.
  14. 제13항에 있어서,
    상기 제1 유전체층은 Si-O 결합을 가지며, 상기 제2 유전체층은 Si-N 결합 및 Si-H 결합을 갖는
    전자 장치.
  15. 제13항에 있어서,
    상기 제1 유전체층은 SiO2를 포함하고, 상기 제2 유전체층은 실라잔((SiH2NH)n)을 포함하는
    전자 장치.
  16. 제13항에 있어서,
    상기 메모리 셀의 각각은 가변 저항 특성을 갖는 상변화 물질 또는 금속 산화물을 포함하는
    전자 장치.
  17. 제13항에 있어서,
    상기 메모리 셀의 각각은 상기 가변 저항층으로의 접근을 제어하는 선택 소자층을 더 포함하는
    전자 장치.
  18. 제13항에 있어서,
    상기 반도체 메모리는 상기 메모리 셀의 적어도 측면에 형성된 캡핑층을 더 포함하는
    전자 장치.
  19. 제13항에 있어서,
    상기 반도체 메모리는 상기 기판 상에 배치되고, 상기 메모리 셀 아래에서 제1 방향으로 연장하는 제1 배선; 및
    상기 메모리 셀 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선을 포함하고,
    상기 복수의 메모리 셀은, 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는
    전자 장치.
  20. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    각각 가변 저항층을 포함하는 복수의 메모리 셀;
    상기 복수의 메모리 셀 사이의 공간에 형성된 제1 유전체층; 및
    상기 복수의 메모리 셀 사이의 공간에서 상기 가변 저항층의 측면의 적어도 일부에 인접하여 형성되는 제2 유전체층을 포함하며,
    상기 제2 유전체층은 상기 제1 유전체층을 구성하는 원소와 동일한 원소를 포함하고, 상기 제1 유전체층보다 낮은 열전도율을 갖는
    전자 장치.
  21. 제20항에 있어서,
    상기 제1 유전체층은 Si-O 결합을 가지며, 상기 제2 유전체층은 Si-N 결합 및 Si-H 결합을 갖는
    전자 장치.
  22. 제20항에 있어서,
    상기 제1 유전체층은 SiO2를 포함하고, 상기 제2 유전체층은 실라잔((SiH2NH)n)을 포함하는
    전자 장치.
  23. 제20항에 있어서,
    상기 메모리 셀의 각각은 가변 저항 특성을 갖는 상변화 물질 또는 금속 산화물을 포함하는
    전자 장치.
  24. 제20항에 있어서,
    상기 메모리 셀의 각각은 상기 가변 저항층으로의 접근을 제어하는 선택 소자층을 더 포함하는
    전자 장치.
  25. 제20항에 있어서,
    상기 반도체 메모리는 상기 메모리 셀의 적어도 측면에 형성된 캡핑층을 더 포함하는
    전자 장치.
  26. 제20항에 있어서,
    상기 반도체 메모리는 상기 기판 상에 배치되고, 상기 메모리 셀 아래에서 제1 방향으로 연장하는 제1 배선; 및
    상기 메모리 셀 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선을 포함하고,
    상기 복수의 메모리 셀은, 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는
    전자 장치.
  27. 반도체 메모리를 포함하는 전자 장치의 제조방법으로서,
    기판 상에 각각 가변 저항층을 포함하는 복수의 메모리 셀을 형성하는 단계;
    상기 복수의 메모리 셀 사이의 공간에 유동성 유전체층을 형성하는 단계; 및
    상기 유동성 유전체층을 경화시켜 치환 유전체층으로 치환시키되, 상기 가변 저항층의 측면의 적어도 일부에 인접하는 위치에는 상기 유동성 유전체층이 상기 치환 유전체층으로 치환되지 않고 비치환 유전체층으로 잔류하도록 하는 단계를 포함하는
    전자 장치의 제조방법.
  28. 제27항에 있어서,
    상기 유동성 유전체층 형성 단계는 Si-N 결합 및 Si-H 결합을 갖는 재료를 이용하는 유동성 화학 기상 증착 공정을 수행하는 것을 포함하는
    전자 장치의 제조방법.
  29. 제27항에 있어서,
    상기 유동성 유전체층 형성 단계는 트리실릴아민(TSA), 테트라옥시메틸사이클로테트라실록산(TOMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 테트라에톡시실란(TEOS), 트리에톡시실란(TES), 트리메틸실란(TMS), 메틸트리에톡시실란(MTEOS), 테트라메틸오르토실리케이트(TMOS), 메틸트리메톡시실란(MTMOS), 디메틸디메톡시실란(DMDMOS), 디에톡시실란(DES), 트리페닐에톡시실란, 1-(트리에톡시실릴)-2-(디에톡시메틸실릴)에탄, 트리-t-부톡실실라놀 및 테트라메톡시실란로 이루어진 군으로부터 선택되는 1종 이상의 실리콘 함유 화합물을 이용하여 수행되는
    전자 장치의 제조방법.
  30. 제27항에 있어서,
    상기 유동성 유전체층은 실라잔((SiH2NH)n)을 포함하는
    전자 장치의 제조방법.
  31. 제27항에 있어서,
    상기 유동성 유전체층 경화 단계는 열 어닐링 수행, O2, O3 또는 그 조합에 이용하는 플라즈마에의 노출, 또는 그 조합에 의해 수행되는
    전자 장치의 제조방법.
  32. 제27항에 있어서,
    상기 유동성 유전체층을 경화시켜 형성된 상기 치환 유전체층은 Si-O 결합을 갖는
    전자 장치의 제조방법.
  33. 제27항에 있어서,
    상기 유동성 유전체층을 경화시켜 형성된 상기 치환 유전체층은 SiO2를 포함하는
    전자 장치의 제조방법.
  34. 제27항에 있어서,
    상기 가변 저항층의 측면의 적어도 일부에 인접하는 위치에는 상기 유동성 유전체층이 상기 치환 유전체층으로 치환되지 않고 비치환 유전체층으로 잔류하도록 하는 단계는, 상기 메모리 셀의 치수, 상기 유동성 유전체층의 두께, 상기 유동성 유전체층의 증착 조건 및 상기 경화 단계의 공정 조건으로 이루어진 군으로부터 선택되는 일 이상의 조건을 조절함으로써 이루어지는
    전자 장치의 제조방법.
  35. 제27항에 있어서,
    상기 메모리 셀의 각각은 가변 저항 특성을 갖는 상변화 물질 또는 금속 산화물을 포함하는
    전자 장치의 제조방법.
  36. 반도체 메모리를 포함하는 전자 장치의 제조방법으로서,
    복수의 메모리 셀이 배치되는 제1 영역 및 상기 제1 영역 주변의 제2 영역을 포함하는 기판을 제공하는 단계;
    상기 제1 영역의 상기 기판 상에 각각 가변 저항층을 포함하는 복수의 메모리 셀을 형성하는 단계;
    상기 복수의 메모리 셀이 형성된 결과물 상에 제1 영역의 상면이 제2 영역의 상면보다 높은 유동성 유전체층을 형성하는 단계;
    상기 유동성 유전체층을 경화시켜 치환 유전체층으로 치환시키되, 상기 가변 저항층의 측면의 적어도 일부에 인접하는 위치에는 상기 유동성 유전체층이 상기 치환 유전체층으로 치환되지 않고 비치환 유전체층으로 잔류하도록 하는 단계;
    상기 제2 영역의 상기 기판 상에 형성된 상기 치환 유전체층을 제거하는 단계; 및
    상기 제1 영역의 상기 치환 유전체층 및 상기 메모리 셀, 및 상기 제2 영역의 상기 기판을 덮도록 층간절연막을 형성하는 단계를 포함하는
    전자 장치의 제조방법.
  37. 제36항에 있어서,
    상기 층간절연막을 형성하는 단계 이후, 상기 메모리 셀의 상면이 드러날 때까지 평탄화 공정을 수행하는 단계를 더 포함하는
    전자 장치의 제조방법.
  38. 제37항에 있어서,
    상기 복수의 메모리 셀 형성 단계 전에, 상기 제1 영역의 상기 기판 상에, 상기 메모리 셀 아래에서 제1 방향으로 연장하는 복수의 제1 배선을 형성하는 단계; 및
    상기 평탄화 공정 후에, 상기 메모리 셀과 접촉하면서 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선을 형성하는 단계를 더 포함하는
    전자 장치의 제조방법.
  39. 제36항에 있어서,
    상기 제2 영역의 상기 기판 상에 형성된 상기 치환 유전체층을 제거하는 단계는 습식 식각에 의해 수행되는
    전자 장치의 제조방법.
  40. 제36항에 있어서,
    상기 유동성 유전체층 형성 단계는 Si-N 결합 및 Si-H 결합을 갖는 재료를 이용하는 유동성 화학 기상 증착 공정을 수행하는 것을 포함하는
    전자 장치의 제조방법.
  41. 제36항에 있어서,
    상기 유동성 유전체층 형성 단계는 트리실릴아민(TSA), 테트라옥시메틸사이클로테트라실록산(TOMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 테트라에톡시실란(TEOS), 트리에톡시실란(TES), 트리메틸실란(TMS), 메틸트리에톡시실란(MTEOS), 테트라메틸오르토실리케이트(TMOS), 메틸트리메톡시실란(MTMOS), 디메틸디메톡시실란(DMDMOS), 디에톡시실란(DES), 트리페닐에톡시실란, 1-(트리에톡시실릴)-2-(디에톡시메틸실릴)에탄, 트리-t-부톡실실라놀 및 테트라메톡시실란로 이루어진 군으로부터 선택되는 1종 이상의 실리콘 함유 화합물을 이용하여 수행되는
    전자 장치의 제조방법.
  42. 제36항에 있어서,
    상기 유동성 유전체층은 실라잔((SiH2NH)n)을 포함하는
    전자 장치의 제조방법.
  43. 제36항에 있어서,
    상기 유동성 유전체층 경화 단계는 열 어닐링 수행, O2, O3 또는 그 조합에 이용하는 플라즈마에의 노출, 또는 그 조합에 의해 수행되는
    전자 장치의 제조방법.
  44. 제36항에 있어서,
    상기 유동성 유전체층을 경화시켜 형성된 상기 치환 유전체층은 Si-O 결합을 갖는
    전자 장치의 제조방법.
  45. 제36항에 있어서,
    상기 유동성 유전체층을 경화시켜 형성된 상기 치환 유전체층은 SiO2를 포함하는
    전자 장치의 제조방법.
  46. 제36항에 있어서,
    상기 가변 저항층의 측면의 적어도 일부에 인접하는 위치에는 상기 유동성 유전체층이 상기 치환 유전체층으로 치환되지 않고 비치환 유전체층으로 잔류하도록 하는 단계는, 상기 메모리 셀의 치수, 상기 유동성 유전체층의 두께, 상기 유동성 유전체층의 증착 조건 및 상기 경화 단계의 공정 조건으로 이루어진 군으로부터 선택되는 일 이상의 조건을 조절함으로써 이루어지는
    전자 장치의 제조방법.
  47. 제36항에 있어서,
    상기 메모리 셀의 각각은 가변 저항 특성을 갖는 상변화 물질 또는 금속 산화물을 포함하는
    전자 장치의 제조방법.





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