KR20180016884A - 전자 장치 및 그 제조 방법 - Google Patents

전자 장치 및 그 제조 방법 Download PDF

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Abstract

전자 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상의 가변 저항 소자; 및 상기 가변 저항 소자 상에서 상기 가변 저항 소자와 접속하는 상부 콘택 플러그를 포함하고, 상기 상부 콘택 플러그의 상단과 하단 사이에 위치하는 제1 부분은 상기 상단 및 상기 하단에 비하여 더 작은 폭을 가질 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 가변 저항 소자의 특성 향상이 가능한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상의 가변 저항 소자; 및 상기 가변 저항 소자 상에서 상기 가변 저항 소자와 접속하는 상부 콘택 플러그를 포함하고, 상기 상부 콘택 플러그의 상단과 하단 사이에 위치하는 제1 부분은 상기 상단 및 상기 하단에 비하여 더 작은 폭을 가질 수 있다.
위 전자 장치에 있어서, 상기 상부 콘택 플러그는, 와인 글래스 유사 형상을 가질 수 있다. 상기 상부 콘택 플러그의 상부는, 상기 가변 저항 소자의 측벽과 정렬되지 않고, 상기 상부 콘택 플러그의 하부는, 상기 가변 저항 소자의 측벽 일부 또는 전부와 정렬될 수 있다. 상기 상부 콘택 플러그의 상기 상부는, 위에서 아래로 갈수록 감소하는 폭을 가질 수 있다. 상기 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 고정층 사이에 개재된 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물, 및 상기 MTJ 구조물 상에 위치하고 금속을 포함하는 캡핑층을 포함할 수 있다. 상기 상부 콘택 플러그는, 상기 캡핑층과 직접 접촉할 수 있다. 상기 가변 저항 소자는, 상기 MTJ 구조물과 상기 캡핑층 사이에 위치하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소시키는 자기 보정층을 더 포함할 수 있다. 상기 반도체 메모리는, 상기 상부 콘택 플러그의 상기 하부의 상면 상에 위치하고, 상기 상부 콘택 플러그의 상기 제1 부분을 둘러싸는 내측벽 및 상기 가변 저항 소자와 정렬된 외측벽을 갖는 하드마스크 패턴을 더 포함할 수 있다. 상기 하드마스크 패턴은, 금속 또는 금속의 산화물을 포함할 수 있다. 상기 가변 저항 소자는, 하부, 및 상기 하부 상에 위치하고 상기 하부보다 작은 폭을 갖는 상부를 포함하고, 상기 반도체 메모리는, 상기 가변 저항 소자의 상기 상부의 측벽 상에 위치하는 보호막 패턴을 더 포함할 수 있다. 상기 상부 콘택 플러그의 하부는, 상기 가변 저항 소자의 상기 상부와 정렬된 측벽을 가질 수 있다. 상기 상부 콘택 플러그의 하부는, 상기 보호막 패턴에 의해 둘러싸이는 측벽을 가질 수 있다. 상기 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 고정층 사이에 개재된 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물; 및 상기 MTJ 구조물 상에 위치하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소시키는 자기 보정층을 포함하고, 상기 가변 저항 소자의 상기 상부는, 상기 자기 보정층의 일부, 상기 자기 보정층의 전부, 상기 자기 보정층의 전부 및 상기 MTJ 구조물의 일부, 또는 상기 자기 보정층의 전부 및 상기 MTJ 구조물의 전부를 포함할 수 있다. 상기 가변 저항 소자는, 하부, 및 상기 하부 상에 위치하고 상기 하부보다 작은 폭을 갖는 상부를 포함하고, 상기 반도체 메모리는, 상기 가변 저항 소자의 상기 상부의 측벽, 상기 상부 콘택 플러그의 하부의 측벽 및 상기 하드마스크 패턴의 외측벽 상에 위치하는 보호막 패턴을 더 포함할 수 있다. 상기 상부 콘택 플러그의 하부는, 상기 가변 저항 소자의 상기 상부와 정렬된 측벽을 가질 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상의 가변 저항 소자; 및 상기 가변 저항 소자 상에서 상기 가변 저항 소자와 접속하는 상부 콘택 플러그를 포함하고, 상기 상부 콘택 플러그의 상면으로부터 소정 정도 하향된 지점 사이에 해당하는 제1 영역 및 상기 하향된 지점으로부터 상기 상부 콘택 플러그의 하면 사이에 해당하는 제2 영역이 존재하는 경우, 상기 상부 콘택 플러그의 폭은, 상기 제1 영역에서 점차 감소하다가, 상기 제1 영역 및 상기 제2 영역의 경계에서 증가하고, 상기 제2 영역에서 상기 제1 영역보다 감소하는 변화율을 가질 수 있다.
위 전자 장치에 있어서, 상기 제1 영역에서 상기 상부 콘택 플러그의 측벽의 경사도는, 상기 제2 영역에서 상기 상부 콘택 플러그의 측벽의 경사도보다 클 수 있다. 상기 제1 영역에서 상기 상부 콘택 플러그의 측벽은, 상기 가변 저항 소자의 측벽과 정렬되지 않고, 상기 제2 영역에서 상기 상부 콘택 플러그의 측벽은, 상기 가변 저항 소자의 측벽 일부 또는 전부와 정렬될 수 있다. 상기 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 고정층 사이에 개재된 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물, 및 상기 MTJ 구조물 상에 위치하고 금속을 포함하는 캡핑층을 포함할 수 있다. 상기 상부 콘택 플러그는, 상기 캡핑층과 직접 접촉할 수 있다. 상기 가변 저항 소자는, 상기 MTJ 구조물과 상기 캡핑층 사이에 위치하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소시키는 자기 보정층을 더 포함할 수 있다. 상기 반도체 메모리는, 상기 제1 영역에서 상기 상부 콘택 플러그의 최소 폭을 갖는 부분 측벽을 둘러싸는 하드마스크 패턴을 더 포함할 수 있다. 상기 하드마스크 패턴은, 금속 또는 금속의 산화물을 포함할 수 있다. 상기 가변 저항 소자는, 하부, 및 상기 하부 상에 위치하고 상기 하부보다 작은 폭을 갖는 상부를 포함하고, 상기 반도체 메모리는, 상기 가변 저항 소자의 상기 상부의 측벽 상에 위치하는 보호막 패턴을 더 포함할 수 있다. 상기 제2 영역의 상기 상부 콘택 플러그의 측벽은, 상기 가변 저항 소자의 상기 상부의 측벽과 정렬될 수 있다. 상기 제2 영역의 상부 콘택 플러그의 측벽은, 상기 보호막 패턴에 의해 둘러싸일 수 있다. 상기 가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 고정층 사이에 개재된 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물; 및 상기 MTJ 구조물 상에 위치하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소시키는 자기 보정층을 포함하고, 상기 가변 저항 소자의 상기 상부는, 상기 자기 보정층의 일부, 상기 자기 보정층의 전부, 상기 자기 보정층의 전부 및 상기 MTJ 구조물의 일부, 또는 상기 자기 보정층의 전부 및 상기 MTJ 구조물의 전부를 포함할 수 있다. 상기 가변 저항 소자는, 하부, 및 상기 하부 상에 위치하고 상기 하부보다 작은 폭을 갖는 상부를 포함하고, 상기 반도체 메모리는, 상기 가변 저항 소자의 상기 상부의 측벽, 상기 제2 영역의 상기 상부 콘택 플러그의 측벽 및 상기 하드마스크 패턴의 외측벽 상에 위치하는 보호막 패턴을 더 포함할 수 있다. 상기 제2 영역에서 상기 상부 콘택 플러그의 측벽은, 상기 가변 저항 소자의 상기 상부의 측벽과 정렬될 수 있다.상기 전자 장치들 중 적어도 하나는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치들 중 적어도 하나는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치들 중 적어도 하나는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치들 중 적어도 하나는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치들 중 적어도 하나는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 기판 상에 가변 저항 소자 형성을 위한 물질층을 형성하는 단계; 상기 물질층 상에 희생층을 형성하는 단계; 상기 희생층 상에 상기 가변 저항 소자의 패터닝을 위한 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각 베리어로 상기 희생층 및 상기 물질층을 식각하여 상기 가변 저항 소자 및 희생층 패턴의 적층 구조물을 형성하는 단계; 상기 적층 구조물을 덮는 절연 물질을 형성하는 단계; 상기 절연 물질을 선택적으로 식각하여 상기 희생층 패턴을 노출시키는 홀을 형성하는 단계; 상기 희생층 패턴을 제거하는 단계; 및 상기 홀 및 상기 희생층 패턴이 제거된 공간을 도전 물질로 매립하여 상기 가변 저항 소자와 접속하는 콘택 플러그를 형성하는 단계를 포함할 수 있다.
위 제조 방법에 있어서, 상기 희생층은, 탄소 함유 물질을 포함할 수 있다. 상기 희생층 패턴 제거 단계는, 산소 스트립 공정으로 수행될 수 있다. 상기 가변 저항 소자의 최상부는, 금속을 함유하고, 상기 희생층 패턴 제거 단계 후에, 상기 가변 저항 소자 상에 형성된 상기 금속의 산화물을 제거하기 위한 추가 식각 공정을 수행하는 단계를 더 포함할 수 있다. 상기 추가 식각 공정은, 불활성 가스를 이용하여 수행될 수 있다. 상기 적층 구조물 형성 단계에서, 상기 희생층 패턴 상에 상기 하드마스크 패턴의 일부가 잔류하고, 상기 홀 형성 단계는, 상기 절연 물질의 선택적 식각에 의해 드러나는 상기 잔류 하드마스크 패턴을 제거하는 단계를 포함할 수 있다. 상기 적층 구조물 형성 단계는, 상기 하드마스크 패턴을 식각 베리어로 상기 희생층 및 상기 물질층의 일부를 1차 식각하는 단계; 상기 1차 식각된 부분의 측벽 상에 보호막 패턴을 형성하는 단계; 및 상기 보호막 패턴 및 상기 하드마스크 패턴을 식각 베리어로 상기 물질층의 나머지를 2차 식각하는 단계를 포함할 수 있다. 상기 가변 저항 소자 형성을 위한 물질층 형성 단계는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 고정층 사이에 개재된 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물을 형성하는 단계; 및 상기 MTJ 구조물 상에 금속을 포함하는 캡핑층을 형성하는 단계를 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법에 의하면, 가변 저항 소자의 특성 향상이 가능하다.
도 1a 및 도 1b는 비교예의 반도체 메모리의 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2g 내지 도 2i는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3e는 본 발명의 또 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3f 및 도 3g는 본 발명의 또 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 발명의 실시예를 설명하기에 앞서, 실시예와의 대비를 위하여 비교예 및 그 문제점에 관하여 먼저 설명하기로 한다.
도 1a 및 도 1b는 비교예의 반도체 메모리의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 기판(100) 상에 제1 층간 절연막(110)을 형성한 후, 제1 층간 절연막(110)을 관통하여 기판(100)의 일부와 접속하는 하부 콘택 플러그(120)를 형성할 수 있다.
이어서, 제1 층간 절연막(110) 및 하부 콘택 플러그(120) 상에 하부층(131), 자유층(132), 터널 베리어층(133), 고정층(134), 스페이서층(135), 자기 보정층(136) 및 캡핑층(137)이 적층된 가변 저항 소자(130)를 형성할 수 있다. 여기서, 변경 가능한 자화 방향을 갖는 자유층(132), 인가되는 전압 또는 전류에 따라 전자의 터널링을 허용하는 터널 베리어층(133) 및 고정된 자화 방향을 갖는 고정층(134)은 MTJ(Magnetic Tunnel Junction) 구조물을 형성할 수 있다. 하부층(131)은 MTJ 구조물의 아래에 위치하여 MTJ 구조물의 특성을 향상시킬 수 있다. 자기 보정층(136)은 고정층(134)에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소하는 기능을 수행할 수 있다. 스페이서층(135)은 자기 보정층(136)과 고정층(134) 사이에 개재되어 이들을 물리적으로 구분하는 역할을 수행할 수 있다. 캡핑층(137)은 가변 저항 소자(130) 형성을 위한 패터닝시 아래에 위치하는 층들을 보호하면서 가변 저항 소자(130)를 가변 저항 소자(130) 상부의 구성요소와 접속시키는 역할을 수행할 수 있고, 이를 위하여 저저항 물질인 금속을 포함할 수 있다.
가변 저항 소자(130)의 상부에는 가변 저항 소자(130) 형성을 위한 하부층(131) 내지 캡핑층(137)의 식각시 식각 베리어로 이용되는 하드마스크 패턴(140)이 존재할 수 있다. 하드마스크 패턴(140)은 저저항 물질인 금속을 포함할 수 있다. 이는, 가변 저항 소자(130) 형성을 위한 식각 후, 하드마스크 패턴(140)이 일부 잔류하더라도 후술하는 상부 콘택 플러그(도 1b의 도면부호 170 참조)와의 접촉 저항이 증가하는 것을 방지하기 위함이다.
도 1b를 참조하면, 도 1a의 공정 결과물을 따라 스페이서(150)를 형성한 후, 스페이서(150) 상에 제2 층간 절연막(160)을 형성할 수 있다.
이어서, 제2 층간 절연막(160) 및 스페이서(150)를 선택적으로 식각하여 가변 저항 소자(130)의 상면을 노출시키는 홀을 형성한 후, 이 홀을 도전 물질로 매립하여 상부 콘택 플러그(170)를 형성할 수 있다. 비교예와 같이, 하드마스크 패턴(140)이 잔류하는 경우에는, 제2 층간 절연막(160) 및 스페이서(150)의 식각에 의해 드러나는 하드마스크 패턴(140)을 식각하는 공정을 더 수행할 수 있다.
그런데, 제2 층간 절연막(160) 및 스페이서(150)를 식각하는 과정에서 사용되는 케미컬 및/또는 가스에 의하여 상부 콘택 플러그(170)와 가변 저항 소자(130) 사이의 계면(점선 원 A 참조)에 금속성 화합물이 형성될 수 있다. 이 금속성 화합물은, 하드마스크 패턴(140)에 포함된 금속 및/또는 캡핑층(137)에 포함된 금속에 기인한 것으로서, 금속보다 높은 저항을 가질 수 있다. 따라서, 이와 같은 금속성 화합물이 형성되는 경우, 상부 콘택 플러그(170)와 가변 저항 소자(130) 사이의 접촉 저항이 증가하는 문제가 발생할 수 있다. 나아가, 이 금속성 화합물에 의하여 상부 콘택 플러그(170)와 가변 저항 소자(130) 사이의 접촉 상태가 불량해지는 문제도 발생할 수 있다.
이 금속성 화합물을 제거하기 위하여 상부 콘택 플러그(170)가 매립될 홀 형성시 과도 식각을 수행하는 것을 고려할 수 있으나, 이 경우, 캡핑층(137) 아래의 자기 보정층(136)에 어택(attack)이 가해질 수 있고, 그에 따라, 가변 저항 소자(130)의 스위칭 특성이 열화되는 문제가 발생할 수 있다.
본 실시예에서는, 과도 식각 없이도 상부 콘택 플러그와 가변 저항 소자 사이의 계면에 원치 않는 금속성 화합물이 형성되는 것을 방지할 수 있는 반도체 메모리 및 그 제조 방법을 제공하고자 한다. 이하, 도 2a 내지 도 3f를 참조하여 예시적으로 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
먼저, 제조 방법을 설명하기로 한다.
도 2a를 참조하면, 요구되는 소정 구조물 예컨대, 스위칭 소자(미도시됨) 등이 형성되어 있는 기판(200)을 제공할 수 있다. 여기서, 스위칭 소자는 후술하는 가변 저항 소자와 접속하여 가변 저항 소자로의 전류 또는 전압의 공급 여부를 제어하기 위한 것으로서, 예컨대, 트랜지스터, 다이오드 등을 포함할 수 있다. 스위칭 소자의 일단은 후술하는 하부 콘택 플러그(220)와 전기적으로 접속할 수 있고, 타단은 도시되지 않은 배선 예컨대, 소스 라인과 전기적으로 연결될 수 있다.
이어서, 기판(200) 상에 제1 층간 절연막(210)을 형성한 후, 제1 층간 절연막(210)을 관통하여 기판(200)의 일부 예컨대, 선택 소자의 일단과 전기적으로 접속하는 하부 콘택 플러그(220)를 형성할 수 있다. 제1 층간 절연막(210)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 하부 콘택 플러그(220)는 제1 층간 절연막(210)을 선택적으로 식각하여 기판(200)의 일부를 노출시키는 콘택홀을 형성한 후, 콘택홀을 충분히 매립하는 두께의 도전 물질을 증착하고 제1 층간 절연막(210)의 상면이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행하는 방식에 의하여 형성될 수 있다. 하부 콘택 플러그(220)는 매립 특성이 우수하고 전기 전도도가 높은 도전 물질 예컨대, 텅스텐(W), 탄탈륨(Ta) 또는 티타늄 질화물(TiN) 등을 포함할 수 있다.
이어서, 제1 층간 절연막(210) 및 하부 콘택 플러그(220) 상에 가변 저항 소자 형성을 위한 물질층들로서, 예컨대, 하부층(231), 자유층(232), 터널 베리어층(233), 고정층(234), 스페이서층(235), 자기 보정층(236) 및 캡핑층(237)을 형성할 수 있다.
여기서, 자유층(232)은 변경 가능한 자화 방향을 가짐으로써 서로 다른 데이터를 저장할 수 있는 층으로, 스토리지층(storage layer) 등으로도 불릴 수 있다. 고정층(234)은 고정된 자화 방향을 가짐으로써 자유층(232)의 자화 방향과 대비될 수 있는 층으로서, 기준층(reference layer) 등으로도 불릴 수 있다. 자유층(232) 및 고정층(234)은 강자성 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 자유층(232) 및 고정층(234)은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금 등을 포함하거나, 또는, Co/Pt, Co/Pd 등의 적층 구조를 포함할 수 있다. 자유층(232) 및 고정층(234)의 자화 방향은 층 표면에 대하여 실질적으로 수직일 수 있다. 즉, 자유층(232)의 자화 방향은 위에서 아래로 향하는 방향 및 아래에서 위로 향하는 방향 사이에서 가변될 수 있고, 고정층(234)의 자화 방향은 위에서 아래로 향하는 방향으로 고정되거나 또는 아래에서 위로 향하는 방향으로 고정될 수 있다. 이러한 자유층(232)의 자화 방향의 변화는 스핀 전달 토크(spin transfer torque)에 의할 수 있다. 자유층(232) 및 고정층(234)의 상대적인 위치는 터널 베리어층(233)을 사이에 두고 다양하게 변형될 수 있다. 예컨대, 본 실시예와 달리, 고정층(234)이 터널 베리어층(233) 아래에 위치하고, 자유층(232)이 터널 베리어층(233) 위에 위치할 수도 있다.
터널 베리어층(233)은 가변 저항 소자의 저항 상태를 변경시키는 라이트 동작시 자유층(232)과 고정층(234) 사이에서의 전자의 터널링을 가능하게 하여 자유층(232)의 자화 방향이 변화되게 할 수 있다. 터널 베리어층(233)은 절연성의 산화물 예컨대, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함할 수 있다.
이러한 자유층(232), 터널 베리어층(233) 및 고정층(234)은 MTJ 구조물을 형성할 수 있다.
가변 저항 소자는, MTJ 구조물에 더하여, MTJ 구조물의 특성이나 공정 과정을 개선하기 위한 다양한 용도를 갖는 층들을 더 포함할 수 있다. 예컨대, 본 실시예와 같이, 하부층(231), 스페이서층(235), 자기 보정층(236) 및 캡핑층(237)을 더 포함할 수 있다. 그러나, 다른 실시예에서, 하부층(231), 스페이서층(235) 및 자기 보정층(236) 중 적어도 하나는 생략되거나, 또는 도시되지 않은 추가층들을 더 포함할 수도 있다.
하부층(231)은 MTJ 구조물의 아래에서 MTJ 구조물에 요구되는 다양한 특성을 향상시킬 수 있는 가변 저항 소자의 구성요소 일체를 의미할 수 있고, 단일막 구조 또는 다중막 구조를 가질 수 있다. 예컨대, 하부층(231)은 MTJ 구조물의 수직 자기 이방성(perpendicular magnetic anisotropy)을 향상시키는 역할을 수행할 수 있다. 하부층(231)은, 가변 저항 소자 아래에서 가변 저항 소자와 하부 구성 요소를 전기적으로 접속시키기 위한 하부 콘택 플러그(220)와는 구별될 수 있다. 본 실시예에서, 하부층(231)은 제1 층간 절연막(210) 상에 위치하고 있으나, 필요에 따라, 하부층(231)의 일부 또는 전부는 하부 콘택 플러그(220) 상에 위치하면서 하부 콘택 플러그(220)와 함께 제1 층간 절연막(210) 내에 매립될 수도 있다.
자기 보정층(236)은 고정층(234)에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소하는 기능을 수행할 수 있다. 이러한 경우, 고정층(234)의 표류자계가 자유층(232)에 미치는 영향이 감소하여 자유층(232)에서의 편향 자기장이 감소할 수 있다. 자기 보정층(236)은 고정층(234)의 자화 방향과 반평행한 자화 방향을 가질 수 있다. 예컨대, 고정층(234)이 위에서 아래로 향하는 자화 방향을 갖는 경우, 자기 보정층(236)은 아래에서 위로 향하는 자화 방향을 가질 수 있다. 반대로, 고정층(234)이 아래에서 위로 향하는 자화 방향을 갖는 경우, 자기 보정층(236)은 위에서 아래로 향하는 자화 방향을 가질 수 있다. 자기 보정층(236)은 강자성 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
본 실시예에서 자기 보정층(236)은 고정층(324)의 위에 존재하나, 자기 보정층(236)의 위치는 다양하게 변형될 수 있다. 예컨대, 자기 보정층(236)은 MTJ 구조물의 아래에 위치할 수 있다. 또는, 예컨대, 자기 보정층(236)은 MTJ 구조물과 별개로 패터닝되면서, MTJ 구조물의 위, 아래 또는 옆에 배치될 수 있다.
스페이서층(235)은 자기 보정층(236)과 고정층(234) 사이에 개재되어 이들을 물리적으로 구분하면서, 이들 사이의 교환 결합을 제공할 수 있다. 스페이서층(235)은 Ru 등과 같은 귀금속을 포함할 수 있다.
캡핑층(237)은 가변 저항 소자의 패터닝시 아래에 위치하는 층들을 보호하면서 가변 저항 소자를 가변 저항 소자 상부의 구성요소와 접속시키는 역할을 수행할 수 있고, 이를 위하여 저저항 물질인 금속을 포함할 수 있다. 특히, 캡핑층(237)은 층 내의 핀 홀(pin hole)이 적고 습식 및/또는 건식 식각에 대한 저항성이 큰 귀금속 예컨대, Ru 등을 포함할 수 있다.
이어서, 캡팽층(237) 상에 희생층(240)을 형성할 수 있다. 희생층(240)은 공정 중간에 제거되어 최종 구조물에서는 존재하지 않는 층일 수 있다. 희생층(240)은 제거가 용이한 물질로 형성될 수 있다. 예컨대, 희생층(240)은 산소 스트립(oxygen strip)에 의해 제거가 용이한 탄소 함유 물질을 포함할 수 있다.
이어서, 희생층(240) 상에 하드마스크 패턴이 형성될 공간을 제공하는 몰드층(250)을 형성할 수 있다. 몰드층(250)은 실리콘 산화물 등과 같은 절연 물질을 포함할 수 있다.
도 2b를 참조하면, 몰드층(250) 내에 도전 물질을 매립함으로써 하드마스크 패턴(260)을 형성할 수 있다. 여기서, 하드마스크 패턴(260)은 저저항 물질인 금속 예컨대, W 등을 포함할 수 있다.
이어서, 몰드층(250)을 제거할 수 있다. 그 결과, 희생층(240) 상에 하드마스크 패턴(260)만 잔류할 수 있다.
한편, 도시하지는 않았으나, 하드마스크 패턴(260) 형성시, 본 실시예와 같이 몰드층(250) 형성 및 금속 물질을 매립하는 방식을 이용하는 대신, 희생층(240) 상에 금속 물질을 증착하고 이 금속 물질을 선택적으로 식각하는 방식을 이용할 수도 있다.
도 2c를 참조하면, 하드마스크 패턴(260)을 식각 베리어로 희생층(240), 캡핑층(237), 자기 보정층(236), 스페이서층(235), 고정층(234), 터널 베리어층(233), 자유층(232) 및 하부층(231)을 식각하여, 하부층 패턴(231A), 자유층 패턴(232A), 터널 베리어층 패턴(233A), 고정층 패턴(234A), 스페이서층 패턴(235A), 자기 보정층 패턴(236A) 및 캡핑층 패턴(237A)이 적층된 가변 저항 소자(230)와, 가변 저항 소자(230) 상에 위치하면서 가변 저항 소자(230)와 정렬된 측벽을 갖는 희생층 패턴(240A)을 형성할 수 있다. 본 식각 과정에서 또는 별도의 제거 공정을 통하여 하드마스크 패턴(260)은 완전히 제거될 수 있다.
이어서, 도 2d를 참조하면, 도 2c의 공정 결과물을 따라 스페이서(270)를 형성할 수 있다. 스페이서(270)는 가변 저항 소자(230) 보호를 위한 것으로서, 실리콘 질화물 등과 같은 절연 물질로 형성될 수 있다. 스페이서(270) 형성은 필요에 따라 생략될 수도 있다.
이어서, 스페이서(270) 상에 제2 층간 절연막(280)을 형성할 수 있다. 제2 층간 절연막(280)은 실리콘 산화물 등과 같이 스페이서(270)와 상이한 절연 물질로 형성될 수 있다. 제2 층간 절연막(280)은 평탄화된 상면을 갖도록 절연 물질의 증착 및 평탄화 공정에 의하여 형성될 수 있다.
이어서, 제2 층간 절연막(280) 및 스페이서(270)를 선택적으로 식각하여 희생층 패턴(240A)을 노출시키는 초기 홀(H)을 형성할 수 있다. 이때, 스페이서(270)의 식각시 희생층 패턴(240A) 상에서 식각이 정지되도록 희생층 패턴(240A)에 대한 스페이서(270)의 식각 선택비는 1:1 내지 10:1 정도로 조절될 수 있다. 초기 홀(H)은 건식 식각 방식에 의하여 형성될 수 있고, 그에 따라, 위에서 아래로 갈수록 폭이 좁아지는 형상을 가질 수 있다. 초기 홀(H)은 희생층 패턴(240A)과 중첩하면서 희생층 패턴(240A)의 상면보다 작은 사이즈의 저면을 가질 수 있다.
도 2e를 참조하면, 초기 홀(H)에 의해 노출된 희생층 패턴(240A)을 제거함으로써, 캡핑층 패턴(237A)을 노출시키는 최종 홀(H')을 형성할 수 있다. 여기서, 희생층 패턴(240A)이 탄소 함유 물질을 포함하는 경우, 산소 스트립 공정으로 희생층 패턴(240A)만을 손쉽게 제거할 수 있다.
초기 홀(H)이 위에서 아래로 갈수록 폭이 좁아지는 형상을 가지면서 저면의 사이즈가 희생층 패턴(240A)의 상면의 사이즈보다 작기 때문에, 최종 홀(H')은 상단과 하단에 비하여 상단과 하단 사이에 해당하는 소정 부분이 안쪽으로 함몰된 와인 글래스 유사 형상을 가질 수 있다. 다시 말하면, 최종 홀(H')의 상단과 하단에 비하여 상단과 하단 사이에 해당하는 소정 부분이 수평 방향에서 더 작은 폭을 가질 수 있다. 초기 홀(H)에 대응하는 최종 홀(H')의 상부는 위에서 아래로 갈수록 폭이 좁아지는 형상을 갖는 반면, 희생층 패턴(240A)에 대응하는 최종 홀(H')의 하부는 높낮이에 상관없이 실질적으로 일정한 폭을 가질 수 있다.
이와 같이 캡핑층패턴(237A)의 노출이 희생층 패턴(240A) 제거 공정에 의해 이루어지기 때문에, 캡핑층 패턴(237A)이 제2 층간 절연막(280) 및 스페이서(270)의 식각 과정에서 사용되는 케미컬 및/또는 가스에 노출될 염려가 없다. 따라서, 캡핑층 패턴(237A) 상에 캡핑층 패턴(237A)에 포함된 금속에 기인한 금속성 화합물의 형성이 방지될 수 있다.
한편, 희생층 패턴(240A)의 제거가 산소 스트립 공정에 의하여 수행되는 경우, 캡핑층 패턴(237A)의 상부에 캡핑층 패턴(237A)에 포함된 금속에 기인한 금속 산화물이 형성될 수 있다. 그러나, 도 1a 및 도 1b의 비교예에서 캡핑층(137)이 제2 층간 절연막(160) 및 스페이서(150)의 식각 과정에서 케미컬 및/또는 가스에 노출되는 시간에 비하여, 본 실시예에서 캡핑층 패턴(237A)이 산소에 노출되는 시간은 매우 짧을 수 있다. 산소 스트립 공정에 의해 탄소 함유 물질의 제거가 매우 용이하기 때문이다. 따라서, 캡핑층 패턴(237A) 상부에 형성되는 금속 산화물의 양은 매우 작을 수 있고 그에 따라 후술하는 상부 콘택 플러그(도 2f의 도면부호 290 참조)와의 접촉 저항이나 접촉 특성에 거의 영향을 미치지 않을 수 있다. 필요에 따라, 최종 홀(H') 형성 후, 캡핑층 패턴(237A) 상부에 형성된 금속 산화물을 제거하기 위한 추가 식각 공정을 수행할 수도 있다. 추가 식각 공정은 Ar 등과 같은 불활성 가스를 이용하여 수행될 수 있다. 추가 식각 공정시 적은 양의 금속 산화물만 제거하면 되므로, 과도 식각이 수행될 필요가 없다. 즉, 캡핑층 패턴(237A) 아래의 자기 보정층 패턴(236A)에 대한 어택 없이 금속 산화물을 완전히 제거하는 것이 가능할 수 있다.
도 2f를 참조하면, 최종 홀(H')을 매립하는 상부 콘택 플러그(290)를 형성할 수 있다. 상부 콘택 플러그(290)는 최종 홀(H')을 충분히 매립하는 두께의 도전 물질을 증착하고 제2 층간 절연막(280)의 상면이 드러날 때까지 평탄화 공정을 수행하는 방식에 의하여 형성될 수 있다. 상부 콘택 플러그(290)는 매립 특성이 우수하고 전기 전도도가 높은 도전 물질 예컨대, 텅스텐(W), 탄탈륨(Ta) 또는 티타늄 질화물(TiN) 등을 포함할 수 있다.
이상으로 설명한 공정에 의하여 도 2f와 같은 반도체 메모리가 제조될 수 있다.
도 2f를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는, 기판(200) 상에 위치하고 기판(200)의 일부와 접속하는 하부 콘택 플러그(220), 하부 콘택 플러그(220) 상에 위치하고 하부 콘택 플러그(220)와 접속하는 가변 저항 소자(230), 및 가변 저항 소자(230) 상에 위치하고 가변 저항 소자(230)와 접속하는 상부 콘택 플러그(290)를 포함할 수 있다.
특히, 상부 콘택 플러그(290)는 위에서 아래로 갈수록 폭이 감소하다가 다시 증가하는 와인 글래스 유사 형상을 가질 수 있다. 보다 구체적으로, 상부 콘택 플러그(290)의 상부는 위에서 아래로 갈수록 폭이 감소하는 형상을 가질 수 있지만, 상부 콘택 플러그(290)의 하부는 실질적으로 일정한 폭을 가질 수 있다. 또한, 상부 콘택 플러그(290)의 상부는 가변 저항 소자(230)와 정렬된 측벽을 갖지 않지만, 상부 콘택 플러그(290)의 하부는 가변 저항 소자(230)와 정렬된 측벽을 가질 수 있다.
이러한 반도체 메모리에 있어서, 가변 저항 소자(230)는, 하부 콘택 플러그(220) 및 상부 콘택 플러그(290)를 통하여 자신의 하단 및 상단에 인가되는 전압 또는 전류에 따라, 서로 다른 저항 상태 사이에서 스위칭함으로써 데이터를 저장할 수 있다. 보다 구체적으로, 가변 저항 소자(230)에 인가되는 전압 또는 전류에 따라 자유층 패턴(232A)의 자화 방향이 가변됨으로써 데이터를 저장할 수 있다. 자유층 패턴(232A)과 고정층 패턴(234A)의 자화 방향이 서로 평행한 경우, 가변 저항 소자(230)는 저저항 상태에 있을 수 있고, 예컨대, 데이터 '1'을 저장할 수 있다. 반대로, 자유층 패턴(232A)과 고정층 패턴(234A)의 자화 "?항?? 서로 반평행한 경우, 가변 저항 소자(230)는 고저항 상태에 있을 수 있고, 예컨대, 데이터 '0'을 저장할 수 있다.
이상으로 설명한 반도체 메모리 및 그 제조 방법에 의하면, 가변 저항 소자(230)와 상부 콘택 플러그(290) 사이의 계면에서 금속성 화합물이 형성되는 것을 차단하거나 최소화할 수 있다. 따라서, 가변 저항 소자(230)와 상부 콘택 플러그(290) 사이의 접촉 저항을 감소시킬 수 있고 우수한 접촉 상태를 확보할 수 있다. 게다가, 상부 콘택 플러그(290) 형성을 위한 식각시 희생층 패턴(240A) 상부에서 1차적으로 식각이 정지되기 때문에, 가변 저항 소자(230)에 대한 어택이 방지될 수 있다. 결과적으로 가변 저항 소자(230)의 데이터 저장 특성 및 동작 특성을 향상시킬 수 있다.
한편, 위 실시예에서는 가변 저항 소자(230)의 패터닝시 식각 베리어로 이용되는 하드마스크 패턴(260)이 완전히 제거된 경우를 설명하고 있다. 그러나, 다른 실시예에서, 하드마스크 패턴(260)의 일부가 잔류할 수도 있다. 가변 저항 소자(230)의 위치에 따라 식각 로딩이 달라질 수 있기 때문이다. 이에 대해서는, 도 2g 내지 도 2i를 참조하여 예시적으로 설명하기로 한다.
도 2g 내지 도 2i는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다. 전술한 실시예와 실질적으로 동일한 부분에 대해서는 그 상세한 설명을 생략하기로 한다.
도 2g를 참조하면, 가변 저항 소자(230) 형성을 위한 식각 과정에서 하드마스크 패턴(260)이 완전히 제거되지 않고 가변 저항 소자(230) 상에서 소정 두께로 잔류할 수 있다. 이를 이하, 잔류 하드마스크 패턴(260A)이라 하기로 한다. 잔류 하드마스크 패턴(260A)은 가변 저항 소자(230)의 측벽과 정렬된 측벽을 가질 수 있다.
도 2h를 참조하면, 도 2g의 공정 결과물 상에 스페이서(270) 및 제2 층간 절연막(280)을 형성한 후, 제2 층간 절연막(280), 스페이서(270) 및 잔류 하드마스크 패턴(260A)을 선택적으로 식각하여 희생층 패턴(240A)을 노출시키는 초기 홀(H)을 형성할 수 있다. 이때, 희생층 패턴(240A) 상에는 잔류 하드마스크 패턴(260A)에 포함된 금속에 기인한 금속성 화합물이 형성될 수 있으나, 이 금속성 화합물은 후속 희생층 패턴(240A)의 제거 공정시 함께 제거될 수 있다.
도 2i를 참조하면, 초기 홀(H)에 의해 노출된 희생층 패턴(240A)을 제거함으로써, 캡핑층 패턴(237A)을 노출시키는 최종 홀(H')을 형성할 수 있다. 전술한 바와 같이, 본 공정에서 희생층 패턴(240A) 상의 금속성 화합물은 제거될 수 있다.
희생층 패턴(240A)의 제거가 산소 스트립 공정에 의하여 수행되는 경우, 캡핑층 패턴(237A)의 상부에 캡핑층 패턴(237A)에 포함된 금속에 기인한 소량의 금속 산화물이 형성될 수 있다. 그에 따라, 이 금속 산화물을 제거하기 위하여 불활성 가스를 이용하는 추가 식각 공정이 수행될 수도 있다. 잔류 하드마스크 패턴(260A)의 적어도 일부는 본 공정에서 산화되어 절연성의 금속 산화물로 변형될 수도 있다.
이어서, 최종 홀(H')을 도전 물질로 매립하여 상부 콘택 플러그(290)를 형성할 수 있다. 가변 저항 소자(230)와 정렬된 측벽을 갖는 상부 콘택 플러그(290)의 하부의 상면 상에는 잔류 하드마스크 패턴(260A)이 위치할 수 있다. 잔류 하드마스크 패턴(260A)의 외측벽은 가변 저항 소자(230)와 정렬될 수 있고, 내측벽은 상부 콘택 플러그(290)의 상부의 하단을 둘러쌀 수 있다.
전술한 실시예와는 달리, 본 실시예에서는, 상부 콘택 플러그(290)의 측벽이 스페이서(270) 및 제2 층간 절연막(280) 뿐만 아니라 잔류 하드마스크 패턴(260A) 또는 이의 산화물과도 접촉할 수 있다. 본 실시예에 의하는 경우, 하드마스크 패턴(260)이 잔류하더라도 이에 기인한 금속성 화합물도 방지할 수 있다. 결과적으로, 전술한 실시예와 실질적으로 동일한 효과를 가질 수 있다.
도 3a 내지 도 3e는 본 발명의 또 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다. 전술한 실시예들과의 차이점을 중심으로 설명하기로 한다.
도 3a를 참조하면, 기판(300) 상에 제1 층간 절연막(310) 및 제1 층간 절연막(310)을 관통하여 기판(300)의 일부와 접속하는 하부 콘택 플러그(320)를 형성할 수 있다.
이어서, 제1 층간 절연막(310) 및 하부 콘택 플러그(320) 상에 가변 저항 소자 형성을 위한 물질층들로서, 예컨대, 하부층(331), 자유층(332), 터널 베리어층(333), 고정층(334), 스페이서층(335), 자기 보정층(336) 및 캡핑층(337)을 형성한 후, 캡핑층(337) 상에 희생층(340) 및 가변 저항 소자의 패터닝을 위한 하드마스크 패턴(360)을 형성할 수 있다.
도 3b를 참조하면, 하드마스크 패턴(360)을 식각 베리어로 하드마스크 패턴(360) 아래에 위치하는 층들을 식각하되, 적어도 희생층(340)은 완전히 식각되면서 가변 저항 소자 형성을 위한 물질층들 중 일부만 식각되도록 식각 깊이를 조절할 수 있다. 본 실시예에서는, 희생층(340), 캡핑층(337) 및 자기 보정층(336)의 일부까지 식각될 수 있다. 그러나, 희생층(340)이 완전히 식각되기만 하면, 식각 깊이는 다양하게 조절될 수 있다. 예컨대, 도시하지는 않았으나, 본 식각 공정에서 자기 보정층(336) 전부가 식각되면서 그 아래의 층들 즉, 스페이서층(335) 및 MTJ 구조물의 일부 또는 전부가 식각될 수 있다. 나아가, 하부층(331)의 일부까지 식각될 수도 있다. 설명의 편의를 위하여, 식각된 희생층(340) 및 식각된 캡핑층(337)을 각각 희생층 패턴(340A) 및 캡핑층 패턴(337A)이라 하기로 한다. 또한, 식각된 자기 보정층(336)을 초기 자기 보정층 패턴(336A)이라 하기로 한다. 또한, 본 식각 과정에서 두께가 감소한 하드마스크 패턴(360)을 도면부호 360A로 표기하였다.
이어서, 식각된 결과물의 전면 즉, 하드마스크 패턴(360A)의 상면 및 측벽, 희생층 패턴(340A)의 측벽, 캡핑층 패턴(337A)의 측벽 및 초기 자기 보정층 패턴(336A)의 식각된 부분의 측벽 및 식각되지 않은 부분의 상면을 따라 보호막(365)을 형성할 수 있다. 보호막(365)은 가변 저항 소자 형성을 위한 식각 과정에서 희생층 패턴(340A)이 손상되는 것을 방지하는 역할을 수행할 수 있다. 보호막(365)은 실리콘 질화물, 실리콘 산화물 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다.
도 3c를 참조하면, 초기 자기 보정층 패턴(336A)의 식각되지 않은 부분의 상면이 드러나도록 보호막(365)을 전면 식각함으로써, 하드마스크 패턴(360A)의 측벽, 희생층 패턴(340A)의 측벽, 캡핑층 패턴(337A)의 측벽 및 초기 자기 보정층 패턴(336A)의 식각된 부분의 측벽 상에 보호막 패턴(365A)을 형성할 수 있다.
이어서, 보호막 패턴(365A) 및 하드마스크 패턴(360A)을 식각 베리어로 가변 저항 소자 형성을 위한 물질층들 중 도 3b의 식각 공정에서 식각되지 않은 나머지 부분 예컨대, 초기 자기 보정층 패턴(336A)의 식각되지 않은 부분, 스페이서층(335), 고정층(334), 터널 베리어층(333), 자유층(332) 및 하부층(331)을 식각하여 가변 저항 소자(330)를 형성할 수 있다. 즉, 가변 저항 소자(330) 형성을 위한 식각 공정은, 도 3b의 1차 식각 공정 및 도 3c의 2차 식각 공정을 포함할 수 있다. 설명의 편의를 위하여, 본 2차 식각 공정에서 식각된 초기 자기 보정층 패턴(336A), 스페이서층(335), 고정층(334), 터널 베리어층(333), 자유층(332) 및 하부층(331)을 각각 자기 보정층 패턴(336B), 스페이서층 패턴(335A), 고정층 패턴(334A), 터널 베리어층 패턴(333A), 자유층 패턴(332A) 및 하부층 패턴(331A)이라 하기로 한다. 그에 따라, 가변 저항 소자(330)는 하부층 패턴(331A), 자유층 패턴(332A), 터널 베리어층 패턴(333A), 고정층 패턴(334A), 스페이서층 패턴(335A), 자기 보정층 패턴(336B) 및 캡핑층 패턴(337A)의 적층 구조를 포함할 수 있다. 가변 저항 소자(330) 중 1차 식각된 상부는 2차 식각된 하부에 비하여 더 작은 폭을 가질 수 있다. 가변 저항 소자(330) 상에는 가변 저항 소자(330) 중 1차 식각된 상부와 정렬된 측벽을 갖는 희생층 패턴(340A)이 위치할 수 있다.
한편, 본 실시예에서, 본 2차 식각 공정시 또는 별개의 식각 공정으로 하드마스크 패턴(360A)은 완전히 제거될 수 있고, 그에 따라 보호막 패턴(365A)의 상부도 제거되어 그 상단은 희생층 패턴(340A)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 3d를 참조하면, 도 3c의 공정 결과물 상에 스페이서(370) 및 제2 층간 절연막(380)을 형성한 후, 제2 층간 절연막(380) 및 스페이서(370)를 선택적으로 식각하여 희생층 패턴(340A)을 노출시키고 노출된 희생층 패턴(340A)을 제거하여 최종 홀(H')을 형성할 수 있다.
도 3e를 참조하면, 최종 홀(H')을 도전 물질로 매립하여 상부 콘택 플러그(390)를 형성할 수 있다. 상부 콘택 플러그(390)의 하부의 측벽은 보호막 패턴(390)에 의해 둘러싸일 수 있다.
전술한 실시예들과는 달리, 가변 저항 소자(330)의 상부 폭이 하부 폭보다 작을 수 있고, 이러한 상부 측벽 상에는 보호막 패턴(365A)이 위치할 수 있다. 또한, 상부 콘택 플러그(390)의 측벽이 스페이서(370) 및 제2 층간 절연막(380) 뿐만 아니라 보호막 패턴(365A)과도 접촉할 수 있다. 본 실시예에 의하는 경우, 가변 저항 소자(330)와 상부 콘택 플러그(390) 사이의 금속성 화합물 형성을 방지할 수 있는 효과에 더하여, 가변 저항 소자(330) 형성을 위한 식각 과정에서 희생층 패턴(340A)이 손상 내지 제거되는 문제를 방지할 수 있다.
한편, 위 실시예에서는 가변 저항 소자(330)의 패터닝시 식각 베리어로 이용되는 하드마스크 패턴(360)이 완전히 제거된 경우를 설명하고 있다. 그러나, 다른 실시예에서, 하드마스크 패턴(360)의 일부가 잔류할 수도 있다. 이에 대해서는, 3f 및 도 3g를 참조하여 예시적으로 설명하기로 한다.
도 3f 및 도 3g는 본 발명의 또 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3f를 참조하면, 가변 저항 소자(330) 형성을 위한 2차 식각 과정(도 3c 참조)에서 하드마스크 패턴(360A)이 완전히 제거되지 않고 가변 저항 소자(330) 상에서 소정 두께로 잔류할 수 있다. 이를 이하, 잔류 하드마스크 패턴(360B)이라 하기로 한다.
잔류 하드마스크 패턴(360B)은 가변 저항 소자(330)의 상부 측벽과 정렬된 측벽을 가질 수 있다. 또한, 보호막 패턴(365A)의 상단은 잔류 하드마스크 패턴(365B)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 3g를 참조하면, 도 3f의 공정 결과물 상에 스페이서(370) 및 제2 층간 절연막(380)을 형성한 후, 제2 층간 절연막(380), 스페이서(370) 및 잔류 하드마스크 패턴(360B)을 선택적으로 식각하여 희생층 패턴(340A)을 노출시키는 초기 홀을 형성하고 초기 홀에 의해 드러나는 희생층 패턴(340A)을 제거함으로써, 최종 홀(H')을 형성할 수 있다.
이어서, 도시하지는 않았으나, 최종 홀(H')을 도전 물질로 매립하여 상부 콘택 플러그를 형성할 수 있다. 이 상부 콘택 플러그의 측벽은 스페이서(370), 제2 층간 절연막(380) 및 보호막 패턴(365A) 뿐만 아니라 잔류 하드마스크 패턴(360B) 또는 이의 산화물과도 접촉할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 4 내지 도 8은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 4를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 기판 상의 가변 저항 소자; 및 상기 가변 저항 소자 상에서 상기 가변 저항 소자와 접속하는 상부 콘택 플러그를 포함하고, 상기 상부 콘택 플러그의 상단과 하단 사이에 위치하는 제1 부분은 상기 상단 및 상기 하단에 비하여 더 작은 폭을 가질 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 5를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판 상의 가변 저항 소자; 및 상기 가변 저항 소자 상에서 상기 가변 저항 소자와 접속하는 상부 콘택 플러그를 포함하고, 상기 상부 콘택 플러그의 상단과 하단 사이에 위치하는 제1 부분은 상기 상단 및 상기 하단에 비하여 더 작은 폭을 가질 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.
도 5에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 6을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판 상의 가변 저항 소자; 및 상기 가변 저항 소자 상에서 상기 가변 저항 소자와 접속하는 상부 콘택 플러그를 포함하고, 상기 상부 콘택 플러그의 상단과 하단 사이에 위치하는 제1 부분은 상기 상단 및 상기 하단에 비하여 더 작은 폭을 가질 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 기판 상의 가변 저항 소자; 및 상기 가변 저항 소자 상에서 상기 가변 저항 소자와 접속하는 상부 콘택 플러그를 포함하고, 상기 상부 콘택 플러그의 상단과 하단 사이에 위치하는 제1 부분은 상기 상단 및 상기 하단에 비하여 더 작은 폭을 가질 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 7의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 7의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 7을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판 상의 가변 저항 소자; 및 상기 가변 저항 소자 상에서 상기 가변 저항 소자와 접속하는 상부 콘택 플러그를 포함하고, 상기 상부 콘택 플러그의 상단과 하단 사이에 위치하는 제1 부분은 상기 상단 및 상기 하단에 비하여 더 작은 폭을 가질 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성 및 동작 특성이이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 8을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 기판 상의 가변 저항 소자; 및 상기 가변 저항 소자 상에서 상기 가변 저항 소자와 접속하는 상부 콘택 플러그를 포함하고, 상기 상부 콘택 플러그의 상단과 하단 사이에 위치하는 제1 부분은 상기 상단 및 상기 하단에 비하여 더 작은 폭을 가질 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판 상의 가변 저항 소자; 및 상기 가변 저항 소자 상에서 상기 가변 저항 소자와 접속하는 상부 콘택 플러그를 포함하고, 상기 상부 콘택 플러그의 상단과 하단 사이에 위치하는 제1 부분은 상기 상단 및 상기 하단에 비하여 더 작은 폭을 가질 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
200: 기판 210: 제1 층간 절연막
220: 하부 콘택 플러그 230: 가변 저항 소자
270: 스페이서 280: 제2 층간 절연막
290: 상부 콘택 플러그

Claims (42)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상의 가변 저항 소자; 및
    상기 가변 저항 소자 상에서 상기 가변 저항 소자와 접속하는 상부 콘택 플러그를 포함하고,
    상기 상부 콘택 플러그의 상단과 하단 사이에 위치하는 제1 부분은 상기 상단 및 상기 하단에 비하여 더 작은 폭을 갖는
    전자 장치.
  2. 제1 항에 있어서,
    상기 상부 콘택 플러그는,
    와인 글래스 유사 형상을 갖는
    전자 장치.
  3. 제1 항에 있어서,
    상기 상부 콘택 플러그의 상부는, 상기 가변 저항 소자의 측벽과 정렬되지 않고,
    상기 상부 콘택 플러그의 하부는, 상기 가변 저항 소자의 측벽 일부 또는 전부와 정렬되는
    전자 장치.
  4. 제3 항에 있어서,
    상기 상부 콘택 플러그의 상기 상부는, 위에서 아래로 갈수록 감소하는 폭을 갖는
    전자 장치.
  5. 제1 항에 있어서,
    상기 가변 저항 소자는,
    변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 고정층 사이에 개재된 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물, 및 상기 MTJ 구조물 상에 위치하고 금속을 포함하는 캡핑층을 포함하는
    전자 장치.
  6. 제5 항에 있어서,
    상기 상부 콘택 플러그는,
    상기 캡핑층과 직접 접촉하는
    전자 장치.
  7. 제5 항에 있어서,
    상기 가변 저항 소자는,
    상기 MTJ 구조물과 상기 캡핑층 사이에 위치하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소시키는 자기 보정층을 더 포함하는
    전자 장치.
  8. 제3 항에 있어서,
    상기 반도체 메모리는,
    상기 상부 콘택 플러그의 상기 하부의 상면 상에 위치하고, 상기 상부 콘택 플러그의 상기 제1 부분을 둘러싸는 내측벽 및 상기 가변 저항 소자와 정렬된 외측벽을 갖는 하드마스크 패턴을 더 포함하는
    전자 장치.
  9. 제8 항에 있어서,
    상기 하드마스크 패턴은, 금속 또는 금속의 산화물을 포함하는
    전자 장치.
  10. 제1 항에 있어서,
    상기 가변 저항 소자는, 하부, 및 상기 하부 상에 위치하고 상기 하부보다 작은 폭을 갖는 상부를 포함하고,
    상기 반도체 메모리는,
    상기 가변 저항 소자의 상기 상부의 측벽 상에 위치하는 보호막 패턴을 더 포함하는
    전자 장치.
  11. 제10 항에 있어서,
    상기 상부 콘택 플러그의 하부는, 상기 가변 저항 소자의 상기 상부와 정렬된 측벽을 갖는
    전자 장치.
  12. 제10 항에 있어서,
    상기 상부 콘택 플러그의 하부는, 상기 보호막 패턴에 의해 둘러싸이는 측벽을 갖는
    전자 장치.
  13. 제10 항에 있어서,
    상기 가변 저항 소자는,
    변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 고정층 사이에 개재된 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물; 및
    상기 MTJ 구조물 상에 위치하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소시키는 자기 보정층을 포함하고,
    상기 가변 저항 소자의 상기 상부는, 상기 자기 보정층의 일부, 상기 자기 보정층의 전부, 상기 자기 보정층의 전부 및 상기 MTJ 구조물의 일부, 또는 상기 자기 보정층의 전부 및 상기 MTJ 구조물의 전부를 포함하는
    전자 장치.
  14. 제8 항에 있어서,
    상기 가변 저항 소자는, 하부, 및 상기 하부 상에 위치하고 상기 하부보다 작은 폭을 갖는 상부를 포함하고,
    상기 반도체 메모리는,
    상기 가변 저항 소자의 상기 상부의 측벽, 상기 상부 콘택 플러그의 하부의 측벽 및 상기 하드마스크 패턴의 외측벽 상에 위치하는 보호막 패턴을 더 포함하는
    전자 장치.
  15. 제14 항에 있어서,
    상기 상부 콘택 플러그의 하부는, 상기 가변 저항 소자의 상기 상부와 정렬된 측벽을 갖는
    전자 장치.
  16. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  18. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  19. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  20. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  21. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상의 가변 저항 소자; 및
    상기 가변 저항 소자 상에서 상기 가변 저항 소자와 접속하는 상부 콘택 플러그를 포함하고,
    상기 상부 콘택 플러그의 상면으로부터 소정 정도 하향된 지점 사이에 해당하는 제1 영역 및 상기 하향된 지점으로부터 상기 상부 콘택 플러그의 하면 사이에 해당하는 제2 영역이 존재하는 경우,
    상기 상부 콘택 플러그의 폭은, 상기 제1 영역에서 점차 감소하다가, 상기 제1 영역 및 상기 제2 영역의 경계에서 증가하고, 상기 제2 영역에서 상기 제1 영역보다 감소하는 변화율을 갖는
    전자 장치.
  22. 제21 항에 있어서,
    상기 제1 영역에서 상기 상부 콘택 플러그의 측벽의 경사도는, 상기 제2 영역에서 상기 상부 콘택 플러그의 측벽의 경사도보다 큰
    전자 장치.
  23. 제21 항에 있어서,
    상기 제1 영역에서 상기 상부 콘택 플러그의 측벽은, 상기 가변 저항 소자의 측벽과 정렬되지 않고,
    상기 제2 영역에서 상기 상부 콘택 플러그의 측벽은, 상기 가변 저항 소자의 측벽 일부 또는 전부와 정렬되는
    전자 장치.
  24. 제21 항에 있어서,
    상기 가변 저항 소자는,
    변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 고정층 사이에 개재된 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물, 및 상기 MTJ 구조물 상에 위치하고 금속을 포함하는 캡핑층을 포함하는
    전자 장치.
  25. 제24 항에 있어서,
    상기 상부 콘택 플러그는,
    상기 캡핑층과 직접 접촉하는
    전자 장치.
  26. 제24 항에 있어서,
    상기 가변 저항 소자는,
    상기 MTJ 구조물과 상기 캡핑층 사이에 위치하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소시키는 자기 보정층을 더 포함하는
    전자 장치.
  27. 제21 항에 있어서,
    상기 반도체 메모리는,
    상기 제1 영역에서 상기 상부 콘택 플러그의 최소 폭을 갖는 부분의 측벽을 둘러싸는 하드마스크 패턴을 더 포함하는
    전자 장치.
  28. 제27 항에 있어서,
    상기 하드마스크 패턴은, 금속 또는 금속의 산화물을 포함하는
    전자 장치.
  29. 제21 항에 있어서,
    상기 가변 저항 소자는, 하부, 및 상기 하부 상에 위치하고 상기 하부보다 작은 폭을 갖는 상부를 포함하고,
    상기 반도체 메모리는,
    상기 가변 저항 소자의 상기 상부의 측벽 상에 위치하는 보호막 패턴을 더 포함하는
    전자 장치.
  30. 제29 항에 있어서,
    상기 제2 영역의 상기 상부 콘택 플러그의 측벽은, 상기 가변 저항 소자의 상기 상부의 측벽과 정렬된
    전자 장치.
  31. 제29 항에 있어서,
    상기 제2 영역의 상부 콘택 플러그의 측벽은, 상기 보호막 패턴에 의해 둘러싸이는
    전자 장치.
  32. 제29 항에 있어서,
    상기 가변 저항 소자는,
    변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 고정층 사이에 개재된 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물; 및
    상기 MTJ 구조물 상에 위치하고, 상기 고정층에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소시키는 자기 보정층을 포함하고,
    상기 가변 저항 소자의 상기 상부는, 상기 자기 보정층의 일부, 상기 자기 보정층의 전부, 상기 자기 보정층의 전부 및 상기 MTJ 구조물의 일부, 또는 상기 자기 보정층의 전부 및 상기 MTJ 구조물의 전부를 포함하는
    전자 장치.
  33. 제27 항에 있어서,
    상기 가변 저항 소자는, 하부, 및 상기 하부 상에 위치하고 상기 하부보다 작은 폭을 갖는 상부를 포함하고,
    상기 반도체 메모리는,
    상기 가변 저항 소자의 상기 상부의 측벽, 상기 제2 영역의 상기 상부 콘택 플러그의 측벽 및 상기 하드마스크 패턴의 외측벽 상에 위치하는 보호막 패턴을 더 포함하는
    전자 장치.
  34. 제33 항에 있어서,
    상기 제2 영역에서 상기 상부 콘택 플러그의 측벽은, 상기 가변 저항 소자의 상기 상부의 측벽과 정렬된
    전자 장치.
  35. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판 상에 가변 저항 소자 형성을 위한 물질층을 형성하는 단계;
    상기 물질층 상에 희생층을 형성하는 단계;
    상기 희생층 상에 상기 가변 저항 소자의 패터닝을 위한 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각 베리어로 상기 희생층 및 상기 물질층을 식각하여 상기 가변 저항 소자 및 희생층 패턴의 적층 구조물을 형성하는 단계;
    상기 적층 구조물을 덮는 절연 물질을 형성하는 단계;
    상기 절연 물질을 선택적으로 식각하여 상기 희생층 패턴을 노출시키는 홀을 형성하는 단계;
    상기 희생층 패턴을 제거하는 단계; 및
    상기 홀 및 상기 희생층 패턴이 제거된 공간을 도전 물질로 매립하여 상기 가변 저항 소자와 접속하는 콘택 플러그를 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  36. 제35 항에 있어서,
    상기 희생층은, 탄소 함유 물질을 포함하는
    전자 장치의 제조 방법.
  37. 제36 항에 있어서,
    상기 희생층 패턴 제거 단계는,
    산소 스트립 공정으로 수행되는
    전자 장치의 제조 방법.
  38. 제37 항에 있어서,
    상기 가변 저항 소자의 최상부는, 금속을 함유하고,
    상기 희생층 패턴 제거 단계 후에,
    상기 가변 저항 소자 상에 형성된 상기 금속의 산화물을 제거하기 위한 추가 식각 공정을 수행하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  39. 제39 항에 있어서,
    상기 추가 식각 공정은, 불활성 가스를 이용하여 수행되는
    전자 장치의 제조 방법.
  40. 제35 항에 있어서,
    상기 적층 구조물 형성 단계에서, 상기 희생층 패턴 상에 상기 하드마스크 패턴의 일부가 잔류하고,
    상기 홀 형성 단계는,
    상기 절연 물질의 선택적 식각에 의해 드러나는 상기 잔류 하드마스크 패턴을 제거하는 단계를 포함하는
    전자 장치의 제조 방법.
  41. 제35 항에 있어서,
    상기 적층 구조물 형성 단계는,
    상기 하드마스크 패턴을 식각 베리어로 상기 희생층 및 상기 물질층의 일부를 1차 식각하는 단계;
    상기 1차 식각된 부분의 측벽 상에 보호막 패턴을 형성하는 단계; 및
    상기 보호막 패턴 및 상기 하드마스크 패턴을 식각 베리어로 상기 물질층의 나머지를 2차 식각하는 단계를 포함하는
    전자 장치의 제조 방법.
  42. 제35 항에 있어서,
    상기 가변 저항 소자 형성을 위한 물질층 형성 단계는,
    변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층 및 상기 자유층과 고정층 사이에 개재된 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물을 형성하는 단계; 및
    상기 MTJ 구조물 상에 금속을 포함하는 캡핑층을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
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