KR20170080801A - 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예들이 해결하려는 과제는, 가변 저항 소자의 특성 확보가 가능하고 공정 난이도가 낮은 전자 장치 및 그 제조 방법을 제공하는 것이다. 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 하부층 상에 형성되고, 홀을 갖는 층간 절연층; 상기 홀에 매립되는 도전 패턴; 상기 도전 패턴 상에서 상기 도전 패턴과 접속하고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 피고정층 및 이들 사이에 개재된 터널 배리어층을 포함하는 MTJ 구조물을 포함하고, 상기 도전 패턴은 상기 MTJ 구조물과 인접한 영역에 카본함유 금속층을 포함할 수 있다. 상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법에 의하면, 가변 저항 소자의 특성 확보가 가능하고 공정 난이도가 낮을 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 가변 저항 소자의 특성 확보가 가능하고 공정 난이도가 낮은 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 하부층 상에 형성되고, 홀을 갖는 층간 절연층; 상기 홀에 매립되는 도전 패턴; 상기 도전 패턴 상에서 상기 도전 패턴과 접속하고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 피고정층 및 이들 사이에 개재된 터널 배리어층을 포함하는 MTJ 구조물을 포함하고, 상기 도전 패턴은 상기 MTJ 구조물과 인접한 영역에 카본함유 금속층을 포함할 수 있다.
위 장치에서, 상기 도전 패턴은, 상기 홀의 하부를 매립하여 상기 하부층에 접속하는 제1도전 패턴, 상기 제1도전 패턴 상에 형성되는 제2도전 패턴 및 카본함유 금속층을 포함하고, 상기 제2도전 패턴 및 카본함유 금속층은, 상기 MTJ 구조물과 함께 가변 저항 소자를 구성할 수 있다. 또한, 상기 홀은, 상기 하부층에 대응하는 제1홀 및 상기 제1홀 상에 위치하고 상기 제1홀과 정렬되지 않은 측벽을 갖는 제2홀을 포함하고, 상기 제1도전 패턴은 상기 제1홀에 매립되고, 상기 제2도전 패턴 및 카본함유 금속층은 상기 제2홀에 매립될 수 있다.
또한, 상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
또한, 상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
또한, 상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
또한, 상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
또한, 상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 하부층 상에 형성되고, 홀을 갖는 층간 절연층; 상기 홀에 매립되는 도전 패턴; 상기 도전 패턴 상에서 상기 도전 패턴과 접속하고, 저항 변화에 따라 서로 다른 데이터를 저장하는 가변 저항 소자를 포함하고, 상기 도전 패턴의 상기 가변 저항 소자와 인접한 영역에 탄탈륨카바이드를 포함할 수 있다.
위 장치에서, 상기 도전 패턴은, 상기 홀의 하부를 매립하여 상기 하부층에 접속하는 제1도전 패턴, 상기 제1도전 패턴 상에 형성되는 제2도전 패턴 및 탄탈륨카바이드를 포함할 수 있다. 또한, 상기 홀은, 상기 하부층에 대응하는 제1홀 및 상기 제1홀 상에 위치하고 상기 제1홀과 정렬되지 않은 측벽을 갖는 제2홀을 포함하고, 상기 제1도전 패턴은 상기 제1홀에 매립되고, 상기 제2도전 패턴 및 탄탈륨카바이드는 상기 제2홀에 매립될 수 있다. 또한, 상기 가변 저항 소자는 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 피고정층 및 이들 사이에 개재된 터널 배리어층을 포함하는 MTJ 구조물을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 제조 방법은, 트렌치를 갖는 절연층을 형성하는 단계; 상기 트렌치에 도전물질을 매립하여 도전층을 형성하는 단계; 상기 도전층의 상부에 1차 평탄화 공정을 진행하는 단계; 상기 1차 평탄화된 상부에 카본 이온주입을 진행하여 카본함유 도전층을 형성하는 단계; 및 상기 카본함유 도전층에 2차 평탄화 공정을 진행하여 도전 패턴을 형성하는 단계를 포함할 수 있다.
위 제조 방법에서, 상기 카본 이온주입 공정은, 상기 도전물질 및 상기 절연층의 전체 표면에 대해 수행될 수 있다. 또한, 상기 카본 이온주입 공정은, 1KeV∼30KeV의 에너지와 1×1013atoms/cm3∼1×1016atoms/cm3의 도즈로 진행할 수 있다. 또한, 상기 1차 평탄화 공정 및 2차 평탄화 공정은 동일한 슬러리를 이용하여 진행할 수 있다. 또한, 상기 카본함유 도전층은 상기 도전층의 연마속도와 다른 물질을 포함할 수 있다. 또한, 상기 카본함유 도전층은 상기 도전층의 비커스 굳기와 다른 물질을 포함할 수 있다. 또한, 상기 도전물질은 금속물질을 포함할 수 있다. 또한, 상기 도전물질은 탄탈륨(Ta)을 포함할 수 있다. 또한, 상기 도전 패턴 상에 상기 도전 패턴과 접속하면서 저항 변화에 따라 서로 다른 데이터를 저장하는 가변 저항 소자를 형성하는 단계를 더 포함할 수 있다. 또한, 상기 가변 저항 소자는 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 피고정층 및 이들 사이에 개재된 터널 배리어층을 포함하는 MTJ 구조물을 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법에 의하면, 가변 저항 소자의 특성 확보가 가능하고 공정 난이도가 낮을 수 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도면을 설명하기에 앞서, 본 발명의 일 실시예에 따른 반도체 장치에 관하여 간략히 설명한다. 본 실시예의 반도체 장치는, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자를 포함할 수 있다. 이 가변 저항 소자는 저항 상태에 따라 서로 다른 데이터를 저장할 수 있으므로 메모리 셀로 기능할 수 있다. 특히, 본 실시예의 가변 저항 소자는, 자성 물질을 포함하고 고정된 자화 방향을 갖는 피고정층(pinned layer), 자성 물질을 포함하고 변경 가능한 자화 방향을 갖는 자유층(free layer) 및 이들 사이에 터널 배리어층이 개재된 MTJ(Magnetic Tunnel Junction) 구조물을 포함할 수 있다. MTJ 구조물의 피고정층 및 자유층의 자화 방향이 서로 평행한 경우, 가변 저항 소자는 저저항 상태로서 예컨대, 데이터 '0'을 저장할 수 있다. 반대로, MTJ 구조물의 피고정층 및 자유층의 자화 방향이 서로 반평행한 경우, 가변 저항 소자는 고저항 상태로서, 예컨대, 데이터 '1'을 저장할 수 있다.
위와 같은 가변 저항 소자에서는 요구되는 특성을 만족시키기 위한 다양한 조건들이 존재하는데, 특히 MTJ 구조물을 이루는 층들의 평탄도를 확보하는 것이 매우 중요하다. MTJ 구조물을 형성하는 층들 중 일부에 굴곡이 있는 경우, 가변 저항 소자의 여러가지 특성이 열화되기 때문이다. 본 실시예에서는, MTJ 구조물 아래에 위치하는 구조물을 개선함으로써 MTJ 구조물의 평탄도를 확보하여 가변 저항 소자의 특성을 향상시키고자 한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
먼저, 제조 방법을 설명한다.
도 1a에 도시된 바와 같이, 요구되는 소정의 하부 구조물(미도시됨)이 형성된 기판(11)을 제공한다. 기판(11)에는 예컨대, 가변 저항 소자로의 전압 또는 전류의 공급을 제어하는 억세스 소자(미도시됨)가 형성될 수 있다. 이 억세스 소자로는, 예컨대, 트랜지스터, 다이오드 등이 이용될 수 있다.
이어서, 기판(11) 상에 층간 절연층(12)을 형성한 후, 층간 절연층(12)을 선택적으로 식각하여 기판(11)의 일부 예컨대, 기판(11)에 형성된 억세스 소자의 일단을 노출시키는 콘택홀(13)을 형성할 수 있다. 여기서, 층간 절연층(12)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질로 형성될 수 있다. 콘택홀(13)은 평면상 원 또는 이와 유사한 형상을 가질 수 있고 단면상 아래로 갈수록 폭이 좁아지는 형상을 가질 수 있다.
이어서, 콘택홀(13)의 하부를 매립하는 콘택 플러그(14)를 형성할 수 있다. 콘택 플러그(14)는 콘택홀(13)이 형성된 결과물 상에 콘택홀(13)을 충분히 매립하는 두께의 도전 물질을 증착한 후, 이 도전 물질이 층간 절연층(12)의 상면보다 소정 정도 아래로 하향될 때까지 에치백(etchback)하는 방식으로 형성될 수 있다. 콘택 플러그(14)는 가변 저항 소자의 아래에서 가변 저항 소자로 전류 또는 전압을 공급하는 통로로서, 상단은 가변 저항 소자와 접속하고 하단은 기판(11)의 억세스 소자와 접속할 수 있다. 콘택 플러그(14)는 Ti, W 등과 같은 금속 물질 또는 TiN, WN, TaN 등과 같은 금속 질화물로 형성될 수 있다.
이어서, 콘택 플러그(14)가 형성된 콘택홀(13)의 나머지 공간에 하부 전극용 도전물질(15A)을 형성할 수 있다. 하부 전극용 도전물질(15A)은 후술하는 하부 전극(도 1d의 15)을 형성하기 위한 것이다. 하부 전극용 도전물질(15A)은 금속물질 예컨대, 탄탈륨(Ta)을 포함할 수 있다.
도 1b에 도시된 바와 같이, 하부 전극용 도전물질(15A, 도 1a 참조)에 1차 평탄화 공정을 진행할 수 있다. 1차 평탄화 공정은 층간 절연층(12)의 상면이 노출되는 타겟으로 진행할 수 있다. 1차 평탄화 공정은 예컨대, 하부 전극용 도전물질(15A, 도 1a 참조)이 층간 절연층(12) 보다 연마속도가 빠른 슬러리를 이용하여 화학적 기계적 연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다. 그에 따라 이웃하는 콘택홀(13) 간에 서로 분리되는 하부 전극용 도전물질(15B)이 형성될 수 있다.
그러나, 1차 평탄화 공정이 완료된 하부 전극용 도전물질(15B)은 층간 절연층(12)과의 연마속도 차이에 의해 콘택홀(13) 내부에서 높이가 서로 다른 디싱(dishing)이 발생할 수 있다. 즉, 연마속도가 느린 층간 절연층(12)에 인접한 부분에서 콘택홀(13)의 가운데로 갈수록 하부 전극용 도전물질(15B)의 높이가 낮아질 수 있다. 이러한 디싱은 후속 공정을 위해 형성될 MTJ 구조물의 굴곡을 유발할 수 있고, 이에 따라 가변 저항 소자의 여러가지 특성이 열화될 수 있다.
도 1c에 도시된 바와 같이, 하부 전극용 도전물질(15B)에 카본 이온주입을 진행할 수 있다. 카본 이온주입을 통해 하부 전극용 도전물질(15B)의 일부 즉, 상부 표면에 카본함유 도전층(15C)이 형성될 수 있다.
카본 이온주입은 하부 전극용 도전물질(15B)이 물성변화를 통해 카본함유 도전층(15C)이 되도록하는 적절한 도즈(dose) 및 에너지로 진행할 수 있다. 예컨대, 카본 이온주입은 1KeV∼30KeV의 에너지와 1×1013atoms/cm3∼1×1016atoms/cm3의 도즈로 진행할 수 있다. 카본 이온주입시 에너지 및/또는 도즈는 카본함유 도전층(15C)의 형성 두께에 따라 적절히 조절될 수 있다.
본 공정시 층간 절연층(12)의 상부(12A)에도 카본 이온주입 공정이 진행될 수 있다. 그러나, 절연물질을 포함하는 층간 절연층(12)은 카본 이온주입에 따른 물성 또는 연마속도에 크게 영향을 받지 않으므로, 이온주입 전과 유사한 연마속도를 유지할 수 있다.
카본 이온주입에 의해 형성된 카본함유 도전층(15C)은 카본이 함유되지 않은 도전층과 비저항 값은 크게 변화가 없으나, 물성 변화에 따라 연마속도가 크게 달라질 수 있다. 예컨대, 하부 전극용 도전물질(15B)이 탄탈륨(Ta)을 포함하는 경우, 탄탈륨의 비커스 굳기(Vickers hardness)가 850∼880MPa일 수 있다. 이때, 카본 이온주입으로 카본함유 도전층(15C)이 탄탈륨카바이드(TaC)를 포함하는 경우, 탄탈륨카바이드의 비커스 굳기는 1500∼1800MPa일 수 있다. 즉, 하부 전극용 도전물질(15B)보다 카본함유 도전층(15C)의 비커스 굳기가 약 2배 정도 증가할 수 있다.
결과적으로, 도 1b와 동일한 조건으로 평탄화 공정이 진행되면, 연마속도가 달라지지 않은 층간 절연층(12)보다 카본함유 도전층(15C)의 연마속도가 더 느려질 수 있다. 즉, 도 1b와는 반대로 층간 절연층(12)이 카본함유 도전층(15C)보다 더 빠른 연마속도로 평탄화가 진행될 수 있다.
도 1d에 도시된 바와 같이, 2차 평탄화 공정을 진행할 수 있다. 2차 평탄화 공정은 카본함유 도전층(15C)의 표면에 디싱이 제거되어 표면단차(Topology)를 최소화할 수 있는 높이로 진행할 수 있다.
2차 평탄화 공정이 도 1b의 1차 평탄화 공정과 동일한 조건으로 진행되는 경우, 도 1c의 카본 이온주입에 의해 형성된 카본함유 도전층(15C)이 상대적으로 연마속도가 느려져서 1차 평탄화 공정과 반대의 결과를 기대할 수 있다. 즉, 카본함유 도전층(15C)이 층간 절연층(12) 보다 상대적으로 연마속도가 느려져서 층간 절연층(12)에 인접한 부분의 연마속도가 콘택홀(13)의 가운데 형성된 카본함유 도전층(15C)의 연마속도보다 빠르게 진행될 수 있다.
본 공정시 층간 절연층 상부(12A)의 카본 이온주입영역은 제거될 수 있다.
본 공정 결과, 1차 평탄화 공정과 반대로 연마가 진행되므로 디싱 제거에 의해 평탄한 표면을 갖는 카본함유 도전층(15C)이 형성될 수 있다. 카본함유 도전층(15C)은 하부 전극용 도전물질(15B)와 함께 후술한 가변 저항 소자(100, 도 1e 참조)의 하부 전극(15)으로 작용할 수 있다. 하부 전극(15)은 가변 저항 소자의 일부로서 가변 저항 소자의 최하부에 위치하여 콘택 플러그(14)와 가변 저항 소자를 접속시킬 수 있다. 본 실시예에서는 하부 전극(15)이 평탄화된 표면을 갖기 때문에, 그 상부에 위치하는 층들 예컨대, MTJ 구조물의 평탄도 역시 확보될 수 있다.
도 1e에 도시된 바와 같이, 하부 전극(15) 상에 적어도 MTJ 구조물(17, 18, 19)을 포함하고, 콘택홀(13)과 중첩하도록 형성되어 하부 전극(15)과 접속하는 적층 구조물(ST1)을 형성할 수 있다. 본 실시예에서 적층 구조물(ST1)은 순차적으로 적층된 시드층(16), MTJ 구조물(17, 18, 19) 및 캡핑층(20)을 포함할 수 있다. 이 적층 구조물(ST1)은 시드층(16), MTJ 구조물(17, 18, 19) 및 캡핑층(20) 형성을 위한 물질막들을 순차적으로 형성한 후, 이 물질막들을 하나의 마스크를 이용하여 선택적으로 식각하는 방식으로 형성될 수 있다. 그에 따라, 시드층(16), MTJ 구조물(17, 18, 19) 및 캡핑층(20) 서로 정렬된 측벽을 가질 수 있다.
여기서, MTJ 구조물(17, 18, 19)은 자성 물질을 포함하고 변경 가능한 자화 방향을 갖는 자유층(17), 자성 물질을 포함하고 고정된 자화 방향을 갖는 피고정층(19) 및 이들 사이에 개재되는 터널 배리어층(18)을 포함할 수 있다. 자유층(17)과 피고정층(19)의 상하 위치는 서로 뒤바뀔 수 있다. 자유층(17)은 자화 방향에 따라 서로 다른 데이터를 저장할 수 있으므로 스토리지층 등으로 불릴 수 있다. 피고정층(19)은 자유층(17)과 대비될 수 있는 층으로서 레퍼런스층 등으로 불릴 수 있다. 자유층(17) 및 피고정층(19)은 강자성(ferromagnetic) 물질 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Co-Fe 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등을 포함하는 단일막 또는 다중막일 수 있고, 붕소(B)와 같은 불순물을 더 포함할 수 있으나, 본 발명이 이 예시에 한정되는 것은 아니다. 자유층(17) 및 피고정층(19)의 자화 방향은 층 표면에 대해 실질적으로 수직일 수 있다. 터널 배리어층(18)은 전자를 터널링시킴으로써 자유층(17)의 자화 방향 변화를 가능하게 할 수 있다. 터널 배리어층(18)은 예컨대, Al2O3, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함하는 단일막 또는 다중막일 수 있으나, 본 발명이 이 예시에 한정되는 것은 아니다.
시드층(16)은 자신의 상부에 위치하는 층 예컨대, 자유층(17)이 목적하는 결정 구조를 갖도록 성장하는 것을 돕는 역할을 수행할 수 있으며, 예컨대, Ru, Ta 등의 금속 물질로 형성될 수 있다.
캡핑층(20)은 피고정층(19)의 상면을 덮음으로써 자성 물질과 그 상부의 물질을 서로 구분하는 역할을 할 수 있고, 나아가, 가변 저항 소자(100) 형성을 위한 식각시 하드마스크로 기능할 수 있다. 캡핑층(20)은 비자성 도전 물질 예컨대, Ru, Ta 등의 금속 물질로 형성될 수 있다.
그러나, 적층 구조물(ST1)이 도시된 것에 한정되지는 않으며, 적층 구조물(ST1)은 MTJ 구조물(17, 18, 19)을 포함하는 것을 전제로 다양한 다층 구조를 가질 수 있다.
이상으로 설명한 공정에 의하여 도 1e와 같은 반도체 장치가 제조될 수 있다.
도 1e를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 요구되는 하부 구조물(미도시됨)이 형성된 기판(11), 기판(11) 상에 형성되고 기판의 일부를 노출시키는 콘택홀(13)을 갖는 층간 절연층(12), 콘택홀(13)의 하부를 매립하여 기판(11)에 접속하는 콘택 플러그(14), 콘택 플러그(14) 상에 형성된 하부 전극(15), 하부 전극(15) 상에서 하부 전극(15)과 접속하면서 적어도 MTJ 구조물(17, 18, 19)을 포함하는 적층 구조물(ST1)을 포함할 수 있다. 하부 전극(15) 및 적층 구조물(ST1)은 일체로서 가변 저항 소자(100)를 형성할 수 있다. 즉, 본 실시예에서 가변 저항 소자(100)의 최하부에 해당하는 하부 전극(15)은 층간 절연층(12) 내에 매립되는 형태를 가질 수 있다.
여기서, 하부 전극(15)은 하부 전극용 도전물질(15B) 및 카본함유 도전층(15C)의 적층구조를 포함할 수 있다.
위와 같이, 본 실시예는 하부 전극(15) 형성시 2번의 평탄화 공정을 진행하되, 평탄화 공정 사이에 물성 변화를 위한 카본 이온주입 공정을 적용함으로써 표면 단차가 최소화된, 평탄한 표면을 갖는 하부 전극(15)을 형성할 수 있다. 이에 따라, 하부 전극(15) 상에 형성되는 적층 구조물(ST1)의 평탄도 역시 확보할 수 있으며, 결과적으로 가변 저항 소자의 특성 열화를 방지할 수 있다.
도 2a 내지 도 2e는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
도 2a에 도시된 바와 같이, 기판(31) 상에 제1콘택홀(33)을 갖는 제1층간 절연층(32)을 형성한 후, 제1콘택홀(33) 내에 매립되는 콘택 플러그(34)를 형성할 수 있다. 콘택 플러그(34)는 제1콘택홀(33)이 형성된 결과물 상에 제1콘택홀(33)을 충분히 매립하는 두께의 도전 물질을 형성한 후, 제1층간 절연층(32)의 상면이 드러날 때까지 평탄화 공정을 수행하는 방식으로 형성될 수 있다.
이어서, 제1층간 절연층(32) 및 콘택 플러그(34) 상에 제2층간 절연층(35)을 형성한 후, 제2층간 절연층(35)을 선택적으로 식각하여 제1콘택홀(33)과 중첩하여 콘택 플러그(34)의 적어도 일부를 노출시키는 제2콘택홀(35)을 형성할 수 있다.
이어서, 제2콘택홀(35) 내에 매립되는 하부 전극용 도전물질(36A)을 형성할 수 있다. 하부 전극용 도전물질(36A)은 제2콘택홀(35)을 충분히 매립하는 두께의 도전물질을 형성할 수 있다.
도 2b에 도시된 바와 같이, 1차 평탄화 공정을 진행할 수 있다. 1차 평탄화 공정은 제2층간 절연층(35)의 상면이 노출되는 타겟으로 진행할 수 있다. 1차 평탄화 공정은 예컨대, 하부 전극용 도전물질(36A, 도 2a 참조)이 제1층간 절연층(35) 보다 연마속도가 빠른 조건으로 화학적 기계적 연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다. 그에 따라 이웃하는 제2콘택홀(35) 간에 서로 분리되는 하부 전극용 도전물질(36B)이 형성될 수 있다.
도 2c에 도시된 바와 같이, 하부 전극용 도전물질(36B)에 카본 이온주입을 진행할 수 있다. 카본 이온주입을 통해 하부 전극용 도전물질(36B)의 일부 즉, 상부 표면에 카본함유 도전층(36C)이 형성될 수 있다.
도 2d에 도시된 바와 같이, 2차 평탄화 공정을 진행할 수 있다. 2차 평탄화 공정은 카본함유 도전층(36C)의 표면에 디싱이 제거되어 표면단차(Topology)를 최소화할 수 있는 높이로 진행할 수 있다.
본 공정 결과, 1차 평탄화 공정과 반대로 연마가 진행되므로 디싱 제거에 의해 평탄한 표면을 갖는 카본함유 도전층(36C)이 형성될 수 있다. 카본함유 도전층(15C)은 하부 전극용 도전물질(36B)와 함께 후술한 가변 저항 소자(200, 도 2e 참조)의 하부 전극(36)으로 작용할 수 있다.
도 2e에 도시된 바와 같이, 하부 전극(36) 상에 적어도 MTJ 구조물(38, 39, 40)을 포함하는 적층 구조물(ST2)을 형성할 수 있다.
본 실시예의 경우, 전술한 실시예와 달리 콘택 플러그(34) 상에 콘택 플러그(34)와 접속하는 하부 전극(36)이 위치하기는 하나, 콘택 플러그(34)와 하부 전극(36)의 측벽이 서로 정렬되지 않을 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 3 내지 도 7은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 3을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 하부층 상에 형성되고, 홀을 갖는 층간 절연층; 상기 홀에 매립되는 도전 패턴; 상기 도전 패턴 상에서 상기 도전 패턴과 접속하고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 피고정층 및 이들 사이에 개재된 터널 배리어층을 포함하는 MTJ 구조물을 포함하고, 상기 도전 패턴은 상기 MTJ 구조물과 인접한 영역에 카본함유 금속층을 포함할 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 4를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 하부층 상에 형성되고, 홀을 갖는 층간 절연층; 상기 홀에 매립되는 도전 패턴; 상기 도전 패턴 상에서 상기 도전 패턴과 접속하고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 피고정층 및 이들 사이에 개재된 터널 배리어층을 포함하는 MTJ 구조물을 포함하고, 상기 도전 패턴은 상기 MTJ 구조물과 인접한 영역에 카본함유 금속층을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.
도 4에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1130)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 5를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판 상에 형성되고, 홀을 갖는 층간 절연층; 상기 홀에 매립되는 도전 패턴; 상기 도전 패턴 상에서 상기 도전 패턴과 접속하고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 피고정층 및 이들 사이에 개재된 터널 배리어층을 포함하는 MTJ 구조물을 포함하고, 상기 도전 패턴의 상부는, 카본함유 금속층을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 하부층 상에 형성되고, 홀을 갖는 층간 절연층; 상기 홀에 매립되는 도전 패턴; 상기 도전 패턴 상에서 상기 도전 패턴과 접속하고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 피고정층 및 이들 사이에 개재된 터널 배리어층을 포함하는 MTJ 구조물을 포함하고, 상기 도전 패턴은 상기 MTJ 구조물과 인접한 영역에 카본함유 금속층을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 6의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 6을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 하부층 상에 형성되고, 홀을 갖는 층간 절연층; 상기 홀에 매립되는 도전 패턴; 상기 도전 패턴 상에서 상기 도전 패턴과 접속하고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 피고정층 및 이들 사이에 개재된 터널 배리어층을 포함하는 MTJ 구조물을 포함하고, 상기 도전 패턴은 상기 MTJ 구조물과 인접한 영역에 카본함유 금속층을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 7을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 하부층 상에 형성되고, 홀을 갖는 층간 절연층; 상기 홀에 매립되는 도전 패턴; 상기 도전 패턴 상에서 상기 도전 패턴과 접속하고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 피고정층 및 이들 사이에 개재된 터널 배리어층을 포함하는 MTJ 구조물을 포함하고, 상기 도전 패턴은 상기 MTJ 구조물과 인접한 영역에 카본함유 금속층을 포함할 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 하부층 상에 형성되고, 홀을 갖는 층간 절연층; 상기 홀에 매립되는 도전 패턴; 상기 도전 패턴 상에서 상기 도전 패턴과 접속하고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 피고정층 및 이들 사이에 개재된 터널 배리어층을 포함하는 MTJ 구조물을 포함하고, 상기 도전 패턴은 상기 MTJ 구조물과 인접한 영역에 카본함유 금속층을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
11 : 기판 12 : 층간 절연층
13 : 콘택홀 14 : 콘택 플러그
15 : 하부 전극 16 : 시드층
17 : 자유층 18 : 터널배리어층
19 : 고정층 20 : 캡핑층
ST1 : 적층 구조물 100 : 가변 저항 소자

Claims (22)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    하부층 상에 형성되고, 홀을 갖는 층간 절연층;
    상기 홀에 매립되는 도전 패턴;
    상기 도전 패턴 상에서 상기 도전 패턴과 접속하고, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 피고정층 및 이들 사이에 개재된 터널 배리어층을 포함하는 MTJ 구조물을 포함하고,
    상기 도전 패턴은 상기 MTJ 구조물과 인접한 영역에 카본함유 금속층을 포함하는 전자 장치.
  2. 제1항에 있어서,
    상기 도전 패턴은,
    상기 홀의 하부를 매립하여 상기 하부층에 접속하는 제1도전 패턴, 상기 제1도전 패턴 상에 형성되는 제2도전 패턴 및 카본함유 금속층을 포함하고,
    상기 제2도전 패턴 및 카본함유 금속층은, 상기 MTJ 구조물과 함께 가변 저항 소자를 구성하는 전자 장치.
  3. 제2항에 있어서,
    상기 홀은, 상기 하부층에 대응하는 제1홀 및 상기 제1홀 상에 위치하고 상기 제1홀과 정렬되지 않은 측벽을 갖는 제2홀을 포함하고,
    상기 제1도전 패턴은 상기 제1홀에 매립되고,
    상기 제2도전 패턴 및 카본함유 금속층은 상기 제2홀에 매립되는 전자 장치.
  4. 제1항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  5. 제1항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  6. 제1항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  7. 제1항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  8. 제1항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  9. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    하부층 상에 형성되고, 홀을 갖는 층간 절연층;
    상기 홀에 매립되는 도전 패턴;
    상기 도전 패턴 상에서 상기 도전 패턴과 접속하고, 저항 변화에 따라 서로 다른 데이터를 저장하는 가변 저항 소자를 포함하고,
    상기 도전 패턴의 상기 가변 저항 소자와 인접한 영역에 탄탈륨카바이드를 포함하는 전자 장치.
  10. 제9항에 있어서,
    상기 도전 패턴은,
    상기 홀의 하부를 매립하여 상기 하부층에 접속하는 제1도전 패턴, 상기 제1도전 패턴 상에 형성되는 제2도전 패턴 및 탄탈륨카바이드를 포함하는 전자 장치.
  11. 제10항에 있어서,
    상기 홀은, 상기 하부층에 대응하는 제1홀 및 상기 제1홀 상에 위치하고 상기 제1홀과 정렬되지 않은 측벽을 갖는 제2홀을 포함하고,
    상기 제1도전 패턴은 상기 제1홀에 매립되고,
    상기 제2도전 패턴 및 탄탈륨카바이드는 상기 제2홀에 매립되는 전자 장치.
  12. 제9항에 있어서,
    상기 가변 저항 소자는 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 피고정층 및 이들 사이에 개재된 터널 배리어층을 포함하는 MTJ 구조물을 포함하는 전자 장치.
  13. 트렌치를 갖는 절연층을 형성하는 단계;
    상기 트렌치에 도전물질을 매립하여 도전층을 형성하는 단계;
    상기 도전층의 상부에 1차 평탄화 공정을 진행하는 단계;
    상기 1차 평탄화된 상부에 카본 이온주입을 진행하여 카본함유 도전층을 형성하는 단계; 및
    상기 카본함유 도전층에 2차 평탄화 공정을 진행하여 도전 패턴을 형성하는 단계를 포함하는 전자 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 카본 이온주입 공정은,
    상기 도전물질 및 상기 절연층의 전체 표면에 대해 수행되는 전자 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 카본 이온주입 공정은,
    1KeV∼30KeV의 에너지와 1×1013atoms/cm3∼1×1016atoms/cm3의 도즈로 진행하는 전자 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 1차 평탄화 공정 및 2차 평탄화 공정은 동일한 슬러리를 이용하여 진행하는 전자 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 카본함유 도전층은 상기 도전층의 연마속도와 다른 물질을 포함하는 전자 장치의 제조 방법.
  18. 제13항에 있어서,
    상기 카본함유 도전층은 상기 도전층의 비커스 굳기와 다른 물질을 포함하는 전자 장치의 제조 방법.
  19. 제13항에 있어서,
    상기 도전물질은 금속물질을 포함하는 전자 장치의 제조 방법.
  20. 제13항에 있어서,
    상기 도전물질은 탄탈륨(Ta)을 포함하는 전자 장치의 제조 방법.
  21. 제13항에 있어서,
    상기 도전 패턴 상에 상기 도전 패턴과 접속하면서 저항 변화에 따라 서로 다른 데이터를 저장하는 가변 저항 소자를 형성하는 단계를 더 포함하는 전자 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 가변 저항 소자는 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 피고정층 및 이들 사이에 개재된 터널 배리어층을 포함하는 MTJ 구조물을 포함하는 전자 장치의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018056392A (ja) * 2016-09-29 2018-04-05 Tdk株式会社 磁気抵抗効果デバイス
JP6686990B2 (ja) * 2017-09-04 2020-04-22 Tdk株式会社 スピン軌道トルク型磁化反転素子及び磁気メモリ
CN109585645B (zh) * 2017-09-28 2020-09-22 中电海康集团有限公司 Mtj器件、其制作方法与mram
US10374153B2 (en) * 2017-12-29 2019-08-06 Spin Memory, Inc. Method for manufacturing a magnetic memory device by pre-patterning a bottom electrode prior to patterning a magnetic material
US10658176B2 (en) * 2018-09-06 2020-05-19 Globalfoundries Inc. Methods of mitigating cobalt diffusion in contact structures and the resulting devices
US11910621B2 (en) * 2019-02-22 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013197317A (ja) * 2012-03-20 2013-09-30 Toshiba Corp 磁気記憶素子及び不揮発性記憶装置
KR20140142929A (ko) * 2013-06-05 2014-12-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20150102302A (ko) * 2014-02-28 2015-09-07 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040038143A (ko) 2002-10-31 2004-05-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20080061485A (ko) 2006-12-28 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 화학적 기계적 연마 방법
US9275713B2 (en) * 2013-01-17 2016-03-01 Yimin Guo Magnetoresistive element and method of manufacturing the same
KR20160006485A (ko) * 2014-07-09 2016-01-19 에스케이하이닉스 주식회사 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법
KR20160114948A (ko) * 2015-03-25 2016-10-06 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013197317A (ja) * 2012-03-20 2013-09-30 Toshiba Corp 磁気記憶素子及び不揮発性記憶装置
KR20140142929A (ko) * 2013-06-05 2014-12-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20150102302A (ko) * 2014-02-28 2015-09-07 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법

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