CN109585645B - Mtj器件、其制作方法与mram - Google Patents

Abstract

本申请提供了一种MTJ器件、其制作方法与MRAM。该制作方法包括：步骤S1，在基底上设置预介电膜；步骤S2，在预介电膜中开设通孔，形成介电膜，通孔与基底连接，通孔的孔径沿着远离基底的方向先增大后减小，在介电膜的厚度方向上；步骤S3，在通孔中设置MTJ结构层，且结构层包括依次叠置的参考层、绝缘势垒层以及自由层，且绝缘势垒层位于通孔的孔径最大的位置处，且绝缘势垒层与通孔的侧壁间隔设置。该制作方法可以很大程度上避免在沉积自由层时，金属颗粒溅射到通孔的侧壁上与绝缘势垒层接触，进而使得自由层与参考层导通导致的短路问题，保证了MTJ器件具有良好的性能。

Description

MTJ器件、其制作方法与MRAM

技术领域

本申请涉及存储器领域，具体而言，涉及一种MTJ器件、其制作方法与MRAM。

背景技术

目前，MTJ位元的制备方法是“自上而下”法。即首先，在底电极和介质上按照MTJ位元的结构顺序依次溅射沉积磁性金属多层薄膜；其次，在该多层膜的远离底电极的表面上沉积掩膜层；然后，利用光刻、刻蚀去除掉非MTJ位元图形位置处的掩膜层；最后，利用离子束刻蚀磁性金属多层薄膜，没有掩膜层保护的部分磁性薄膜被刻蚀掉，留下掩膜层下方的磁性金属薄膜，进而形成MTJ位元。

上述的“自上而下”法中存在很多问题，主要有：该方法采用干法刻蚀，对MTJ位元的刻蚀提出了挑战，增加了芯片制造成本；MTJ位元一般由参考层/势垒层/自由层组成，其中，势垒层的厚度很小，一般为1～2nm，干法刻蚀产生的金属颗粒物很容易再沉积在MTJ位元侧壁位置造成参考层和自由层的连通，造成短路，进而导致MTJ位元失效。

发明内容

本申请的主要目的在于提供一种MTJ器件、其制作方法与MRAM，以解决现有技术中采用干法刻蚀容易造成MTJ位元失效的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种MTJ器件的制作方法，该制作方法包括：步骤S1，在基底上设置预介电膜；步骤S2，在上述预介电膜中开设通孔，形成介电膜，上述通孔与上述基底连接，上述通孔的孔径沿着远离上述基底的方向先增大后减小；步骤S3，在上述通孔中设置MTJ结构层，且上述MTJ结构层包括依次叠置的参考层、绝缘势垒层以及自由层，且上述绝缘势垒层位于上述通孔的孔径最大的位置处，且上述绝缘势垒层与上述通孔的侧壁间隔设置。

进一步地，上述通孔在上述介电膜的与上述基底距离最大位置处的孔径小于或等于在上述介电膜的与上述基底的距离最小位置处的孔径。

进一步地，上述预介电膜包括至少三层依次叠置设置的预介电层。

进一步地，上述预介电膜包括三层预介电层，分别是第一预介电层、第二预介电层与第三预介电层，上述步骤S1包括：在上述基底上依次叠置设置上述第一预介电层、上述第二预介电层与上述第三预介电层，优选上述步骤S2包括：采用干法刻蚀去除部分上述预介电膜，形成预通孔；采用湿法刻蚀去除剩余的上述预介电膜的一部分，在上述第一预介电层中形成第一子通孔，进而形成第一介电层，在上述第二预介电层中形成第二子通孔，进而形成第二介电层，在上述第三预介电层中形成第三子通孔，进而形成第三介电层，上述第一子通孔、上述第二子通孔与上述第三子通孔形成上述通孔，上述第一介电层、上述第二介电层与上述第三介电层形成上述介电膜，上述第一子通孔、上述第二子通孔与上述第三子通孔的孔径分别是R1、R2以及R3，R2>R1，且R2>R3，R1≥R3，上述绝缘势垒层设置在上述第二子通孔中。

进一步地，上述预通孔的高度与上述通孔的高度相同。

进一步地，上述湿法刻蚀在上述第一介电层、上述第二介电层以及上述第三介电层的刻蚀速率分别为V1、V2以及V3，V2>10V1且V2>10V3，V1≥V3。

进一步地，上述第一介电层、上述第二介电层以及上述第三介电层的材料独立的选自Si₃N₄、SiO₂与Al₂O₃中的一种，优选上述第一介电层与上述第三介电层的材料相同。

进一步地，上述第一预介电层的厚度小于或者等于上述参考层的厚度，上述第二预介电层的厚度大于上述绝缘势垒层的厚度，上述第三预介电层的厚度大于上述MTJ结构层中除上述参考层与上述绝缘势垒层之外剩余的厚度。

进一步地，上述MTJ结构层还包括顶电极，在沉积上述自由层后，上述步骤S3还包括：在上述自由层的远离上述绝缘势垒层的表面上设置上述顶电极，或者优选上述MTJ结构层还包括盖层，在沉积上述自由层后，上述步骤S3还包括：在上述自由层的远离上述绝缘势垒层的表面上设置上述盖层，当上述MTJ结构层还包括顶电极时，上述顶电极设置在上述盖层的远离上述自由层的表面上。

进一步地，在上述步骤S3之后，上述制作方法还包括：对上述步骤S3形成的结构进行平坦化处理，使得上述MTJ结构层的远离上述基底的表面与上述介电膜的远离上述基底的表面在同一个平面上。

进一步地，在上述步骤S2与上述步骤S3之间，上述制作方法还包括：去除上述通孔中的杂质，优选采用等离子体法去除上述杂质。

进一步地，在上述步骤S1之前，上述制作方法还包括形成上述基底的过程，上述过程包括：提供衬底；在上述衬底上设置底电极，上述介电膜设置在上述底电极的远离上述衬底的表面上。

根据本申请的另一方面，提供了一种MTJ器件，该MTJ器件包括：基底；开设有通孔的介电膜，上述通孔与上述基底连接，上述通孔的孔径沿着远离上述基底的方向先增大后减小；MTJ结构层，设置在上述通孔中，且上述MTJ结构层包括依次叠置的参考层、绝缘势垒层以及自由层，上述绝缘势垒层位于上述通孔的孔径最大的位置处，且上述绝缘势垒层与上述通孔的侧壁间隔设置。

进一步地，在上述介电膜的厚度方向上，上述通孔在上述介电膜的与上述基底距离最大位置处的孔径小于或等于在上述介电膜的与上述基底的距离最小位置处的孔径。

进一步地，上述介电膜包括至少三层依次叠置设置的介电层。

进一步地，上述介电膜包括三层依次叠置设置的介电层，沿远离上述基底的方向分别为第一介电层、第二介电层与第三介电层，上述通孔包括第一子通孔、第二子通孔以及第三子通孔，其中，上述第一子通孔开设在上述第一介电层中，上述第二子通孔开设在上述第二介电层中，上述第三子通孔开设在上述第三介电层中，上述第一子通孔、上述第二子通孔与上述第三子通孔的孔径分别是R1、R2以及R3，R2>R1，且R2>R3，R1≥R3，上述绝缘势垒层设置在上述第二子通孔中，优选上述第一介电层、上述第二介电层以及上述第三介电层的材料独立的选自Si₃N₄、SiO₂与Al₂O₃中的一种，进一步优选上述第一介电层与上述第三介电层的材料相同。

进一步地，上述第一介电层的厚度小于或者等于上述参考层的厚度，上述第二介电层的厚度大于上述绝缘势垒层的厚度，优选上述MTJ结构层还包括设置在上述自由层的远离上述绝缘势垒层的表面上的顶电极，或者进一步优选，上述MTJ结构层还包括设置在上述自由层的远离上述绝缘势垒层的表面上的盖层。

进一步地，上述基底包括衬底与设置在上述衬底上的底电极，上述介电膜设置在上述底电极的远离上述衬底的表面上。

进一步地，上述MTJ器件为任一种上述的MTJ器件。

应用本申请的技术方案，首先在基底上设置介质膜，然后在介质膜中形成孔径不均一的通孔，并且，该通孔在设置绝缘势垒层的位置处孔径较大，这样使得通孔的侧壁与绝缘势垒层的侧壁不接触即间隔设置的状态，这样可以很大程度上避免在沉积自由层时，金属颗粒溅射到通孔的侧壁上与绝缘势垒层接触，进而使得自由层与参考层导通导致的短路问题，保证了MTJ器件具有良好的性能。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1至图4示出了本申请的一种实施例提供的MTJ器件的部分制作过程中的结构示意图；

图5是示出了另一种实施例提供在图3的结构上设置MTJ结构层后的结构示意图；

图6示出了对图4的结构进行平坦化处理后的结构示意图；

图7是示出了对图5的结构进行平坦化处理后的结构示意图；以及

图8示出了再一种实施例提供的MTJ器件的结构示意图。

其中，上述附图包括以下附图标记：

1、基底；2、介电膜；3、参考层；4、绝缘势垒层；5、自由层；6、盖层；7、顶电极；11、衬底；12、底电极；21、第一介电层；22、第二介电层；23、第三介电层；24、通孔；02、预介电膜；021、第一预介电层；022、第二预介电层；023、第三预介电层；024、预通孔。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及下面的权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“电连接”至该另一元件。

正如背景技术所介绍的，现有技术中采用干法刻蚀形成MTJ位元的方法容易造成MTJ位元失效，为了解决如上的技术问题，本申请提出了一种MTJ器件、其制作方法与MRAM。

本申请的一种典型的实施方式中，提供了一种MTJ器件的制作方法，该制作方法包括：步骤S1，在基底1上设置预介电膜02，形成图1的结构；步骤S2，在上述预介电膜02中开设通孔24，形成图3所示的介电膜2，上述通孔24与上述基底1连接，即通孔24一直开设到基底1的表面，上述通孔24的孔径沿着远离上述基底1的方向先增大后减小；步骤S3，在上述通孔24中设置MTJ结构层，形成图4所示的结构，且上述MTJ结构层包括依次叠置的参考层3、绝缘势垒层4以及自由层5，且上述绝缘势垒层4位于上述通孔24的孔径最大的位置处，且上述绝缘势垒层4与上述通孔24的侧壁间隔设置。

上述的制作方法中，首先在基底1上设置介质膜，然后在介质膜中形成孔径不均一的通孔24，并且，该通孔24在设置绝缘势垒层4的位置处孔径较大，这样使得通孔24的侧壁与绝缘势垒层4的侧壁不接触即间隔设置的状态，这样可以很大程度上避免在沉积自由层5时，金属颗粒溅射到通孔24的侧壁上与绝缘势垒层4接触，进而使得自由层5与参考层3导通导致的短路问题，保证了MTJ器件具有良好的性能。

本申请的一种实施例中，如图3所示，在上述介电膜2的厚度方向上，上述通孔24在上述介电膜2的与上述基底1距离最大位置处的孔径小于或等于在上述介电膜2的与上述基底1的距离最小位置处的孔径，这样可以避免自由层在设置过程中会有材料溅射到参考层设置在上述通孔的孔径最大的位置处的部分表面上，从而进而可以进一步避免自由层的材料溅射到参考层的表面上自由层5与参考层3导通导致的短路问题，进一步保证MTJ器件具有良好的性能。

上述的预介电膜02可以是多层结构，也可以是单层结构，只要本领域中技术人员可以根据实际情况选择多层或者单层结构的预介电膜02，只要能够在该预介电膜02中形成得到具有上述形状的通孔24即可。

本申请的一种实施例中，上述预介电膜包括至少三层依次叠置设置的预介电层。这样采用简单的工艺就可以形成上述形状的通孔。

为了进一步简化形成上述形状的通孔24，从而简化上述MTJ的制作工艺，本申请的一种实施例中，上述预介电膜02包括三层预介电层，分别是第一预介电层021、第二预介电层022与第三预介电层023，上述步骤S1包括：在上述基底1上依次叠置设置上述第一预介电层021、上述第二预介电层022与上述第三预介电层023，形成图1所示的结构。具体的上述第一预介电层021、上述第二预介电层022与上述第三预介电层023对的设置方法可以是现有技术中任何合适的方法，例如PECVD或CVD等，本领域技术人员可以根据实际情况，例如根据第一预介电层021、第二预介电层022与第三预介电层023的材料来选择合适的设置方法。

本申请另一种实施例中，上述步骤S2包括：采用干法刻蚀去除部分上述预介电膜02，形成预通孔024，该通孔24的形状可以是图2中的形状，也可以是其他的形状，例如还可以是高度小于通孔24的高度的形状，本领域技术人员可以根据实际情况形成合适形状的预通孔024；采用湿法刻蚀去除剩余的上述预介电膜02的一部分，如图3所示，在上述第一预介电层021中形成第一子通孔，进而形成第一介电层21，在上述第二预介电层022中形成第二子通孔，进而形成第二介电层22，在上述第三预介电层023中形成第三子通孔，进而形成第三介电层23，上述第一子通孔、上述第二子通孔与上述第三子通孔形成上述通孔24，上述第一介电层21、上述第二介电层22与上述第三介电层23形成上述介电膜2，上述第一子通孔、上述第二子通孔与上述第三子通孔的孔径分别是R1、R2以及R3，R2>R1，且R2>R3，R1≥R3，上述绝缘势垒层4设置在上述第二子通孔中。

上述的干法刻蚀可以是现有技术中的任何一种刻蚀方法，例如ICP刻蚀、IBE刻蚀和/或RIE刻蚀等，本领域技术人员可以根据实际情况选择合适的干法刻蚀方法包括具体的刻蚀条件。

当然，上述的干法刻蚀包括设置掩膜的步骤，具体的掩膜材料本领域技术人员可以根据实际情况选择，此处就不再赘述了。

上述的湿法刻蚀中采用的刻蚀溶液可以根据实际的介电膜的材料选择，只要能够形成具有上述形状的通孔即可。

正如本领域技术人员通常理解的情况，本申请中的湿法刻蚀包括掩膜的设置、曝光、显影以及腐蚀等的过程。此处就不再赘述了。

本申请的再一种实施例中，如图2以及图3所示，上述预通孔024的高度与上述通孔24的高度相同。这样可以更容易控制最后通孔24形成的形状，进一步保证制作形成的MTJ器件具有良好的性能。

为了进一步提高形成上述通孔的效率，进而提高MTJ器件的制作效率，且进一步保证形成具有上述形状的上述通孔，本申请的一种实施例中，上述湿法刻蚀在上述第一介电层、上述第二介电层以及上述第三介电层的刻蚀速率分别为V1、V2以及V3，V2>10V1且V2>10V3，V1≥V3。

本领域技术人员可以根据实际情况选择合适的湿法刻蚀溶液来实施湿法刻蚀，只要保证V2>10V1且V2>10V3，V1≥V3即可。一种实施例中，V2>100V1且V2>100V3，V1≥V3。

本申请的上述第一介电层、上述第二介电层以及上述第三介电层的材料可以是现有技术中任何可用的介电材料，只要能够保证上述形状的通孔形成。本领域技术人员可以根据实际情况选择合适的介电材料，例如可以选择低K介电材料SiCOH和/或SiOC。

本申请的再一种实施例中，上述第一介电层、上述第二介电层以及上述第三介电层的材料独立的选自Si₃N₄、SiO₂与Al₂O₃中的一种。本领域技术人员可以根据实际情况选择合适的材料分别形成上述的第一介电层、第二介电层以及第三介电层，只要可以形成上述形状的通孔即可。并且，上述这几种材料成本较低，且设置方法成熟稳定，能够进一步保证形成的MTJ器件具有良好的性能。

为了进一步简化制作方法，提高制作MTJ器件的效率，保证器件具有良好的性能，本申请的一种实施例中，上述第一介电层与上述第三介电层的材料相同，这样可以在湿法刻蚀的过程中，使得第一预介电层与第三预介电层的去除速率相同，进一步保证形成上述形状的通孔。

本申请的又一种实施例中，如图1所示，上述第一预介电层021的厚度小于或者等于上述参考层3的厚度，上述第二预介电层022的厚度大于上述绝缘势垒层4的厚度，这样可以进一步防止绝缘势垒层4设置在第一子通孔中，进一步避免第一子通孔侧壁上的金属将参考层3与自由层5短路，从而进一步保证MTJ器件具有良好的性能。上述第三预介电层023的厚度大于上述MTJ结构层中除上述参考层3与上述绝缘势垒层4之外剩余的厚度，这样可以进一步避免后续在平坦化的过程中，去除MTJ结构层的远离基底1的部分结构层对MTJ器件的性能的影响(例如当MTJ结构层包括设置在自由层5的远离绝缘势垒层4的表面的顶电极7时，如果第三预介电层023的厚度不大于上述MTJ结构层中除上述参考层3与上述绝缘势垒层4之外剩余的厚度，那么，平坦化的过程可能会去除一部分的顶电极7，进而可能影响顶电极7的电连接性能)，保证了MTJ器件具有良好的性能。

为了简化工艺过程，提高MTJ器件的制作效率，本申请的一种实施例中，上述MTJ结构层还包括顶电极7，在沉积上述自由层5后，上述步骤S3还包括在上述自由层5的远离上述绝缘势垒层4的表面上设置上述顶电极7，形成图5所示的结构。

本申请的另一种实施例中，上述MTJ结构层还包括盖层6，上述步骤S3还包括：在上述自由层5的远离上述绝缘势垒层4的表面上设置上述盖层6，形成图5所示的结构，该盖层6可以保护MTJ结构层中的其他结构层，在沉积上述自由层5后，如图5所示，当上述MTJ结构层还包括顶电极7时，上述顶电极7设置在上述盖层6的远离上述自由层5的表面上。

为了方便制作后续的结构，本申请的一种实施例中，在上述步骤S3之后，上述制作方法还包括：对上述步骤S3形成的结构进行平坦化处理，使得上述MTJ结构层的远离上述基底1的表面与上述介电膜2的远离上述基底1的表面在同一个平面上，如图6与图7所示。

上述平坦化可以采用现有技术中的任何可行的方法，例如化学机械抛光法，本领域技术人员可以根据实际情况选择合适的平坦化工艺。

本申请的再一种实施例中，在上述步骤S2与上述步骤S3之间，上述制作方法还包括：去除上述通孔中的杂质，这样可以避免杂质影响MTJ器件的性能，进一步保证MTJ器件具备良好的性能。

本申请的一种实施例中，优选采用等离子体法去除上述杂质。即采用等离子体对包括上述通孔的结构进行轰击，等离子体法可以进一步将通孔中的杂质彻底去除，且还能保证对介电膜2以及基底1的损伤较小或者不损伤介电膜以及基底。

当然，本申请中并不限于等离子法，还可以采用其他的方法，比如采用有机清洗液和/或去离子水冲洗具有通孔的结构以去除杂质。

本申请的另一种实施例中，在上述步骤S1之前，上述制作方法还包括形成上述基底1的过程，上述过程包括：提供衬底11；在上述衬底11上设置底电极12，上述介电膜2设置在上述底电极12的远离上述衬底11的表面上，形成图8所示的结构。

上述衬底包括前道工艺所有必要的结构以及器件，比如金属互联层、设置在金属互连层上的阻挡层以及连接通孔等等，具体的位置关系以及各部分的材料与现有技术中的相同。

本申请的另一种典型的实施方式中，提供了一种MTJ器件，如图6所示，该MTJ器件包括：基底1、开设有通孔24的介电膜2以及MTJ结构层，上述通孔24与上述基底1连接，上述通孔24的孔径沿着远离上述基底1的方向先增大后减小；MTJ结构层设置在上述通孔24中，且上述MTJ结构层包括依次叠置的参考层3、绝缘势垒层4以及自由层5，上述绝缘势垒层4位于上述通孔24的孔径最大的位置处，且上述绝缘势垒层4与上述通孔24的侧壁间隔设置。

上述的MTJ器件中，介质膜中的通孔的孔径不均一，并且，该通孔在设置绝缘势垒层的位置处孔径较大，这样使得通孔的侧壁与绝缘势垒层的侧壁不接触即间隔设置的状态，这样避免了可能存在在通孔侧壁的金属与绝缘势垒层接触，进而可以很大程度上避免自由层与参考层导通导致的短路问题，保证了MTJ器件具有良好的性能。

本申请的一种实施例中，如图3所示，上述通孔24在上述介电膜2的与上述基底1距离最大位置处的孔径小于或等于在上述介电膜2的与上述基底1的距离最小位置处的孔径，这样可以进一步避免自由层在设置过程中会有材料溅射到参考层设置在上述通孔的孔径最大的位置处的部分表面上，从而进而可以进一步避免自由层的材料溅射到参考层的表面上自由层5与参考层3导通导致的短路问题，进一步保证MTJ器件具有良好的性能。

上述的介电膜可以是多层结构，也可以是单层结构，只要本领域中技术人员可以根据实际情况选择多层或者单层结构的介电膜。

本申请的一种实施例中，上述介电膜包括至少三层依次叠置设置的介电层。这样的结构便于制作，有利于推广。

为了简化结构且进一步提高器件的性能，本申请的一种实施例中，如图6至图8所示，上述介电膜2包括三层依次叠置设置的介电层，沿远离上述基底1的方向分别为第一介电层21、第二介电层22与第三介电层23，上述通孔24包括第一子通孔、第二子通孔以及第三子通孔，其中，上述第一子通孔开设在上述第一介电层21中，上述第二子通孔开设在上述第二介电层22中，上述第三子通孔开设在上述第三介电层23中，上述第一子通孔、上述第二子通孔与上述第三子通孔的孔径分别是R1、R2以及R3，R2>R1，且R2>R3，R1≥R3，上述绝缘势垒层4设置在上述第二子通孔中。

本申请的上述第一介电层、上述第二介电层以及上述第三介电层的材料可以是现有技术中任何可用的介电材料，只要能够保证上述形状的通孔形成。本领域技术人员可以根据实际情况选择合适的介电材料，例如可以选择低K介电材料SiCOH和/或SiOC。

本申请的再一种实施例中，上述第一介电层、上述第二介电层以及上述第三介电层的材料独立的选自Si₃N₄、SiO₂与多晶硅中的一种。本领域技术人员可以根据实际情况选择合适的材料分别形成上述的第一介电层、第二介电层以及第三介电层，只要可以形成上述形状的通孔即可。并且，上述这几种材料成本较低，且设置方法成熟稳定，能够进一步保证MTJ器件具有良好的性能。

为了进一步保证MTJ器件具有较好的性能，本申请的一种实施例中，上述第一介电层与上述第三介电层的材料相同。

本申请的又一种实施例中，如图6至图8所示，第一介电层21的厚度小于或者等于上述参考层3的厚度，上述第二介电层22的厚度大于上述绝缘势垒层4的厚度。这样可以进一步保证绝缘势垒层设置在第一子通孔中，进一步避免第一子通孔侧壁上的金属将参考层与自由层短路，从而进一步保证MTJ器件具有良好的性能。

为了简化工艺，提高MTJ器件的自作效率，保证MTJ器件具有较好的性能，本申请的一种实施例中，如图7与图8所示，上述MTJ结构层还包括设置在上述自由层5的远离上述绝缘势垒层4的表面上的顶电极7。

如图7与图8所示，上述MTJ结构层还包括设置在上述自由层5的远离上述绝缘势垒层4的表面上的盖层6。该盖层可以保护MTJ结构层中的其他结构层，还可以降低隧穿磁电阻(TMR)与MTJ器件的电阻值(RA)，从而进一步保证了器件具有良好的性能。

上述的盖层的材料可以现有技术中的任何可用的盖层的出来，本领域技术人员可以根据实际情况选择合适的材料形成盖层，例如可以选择钽(Ta)、钨(W)、钌(Ru)或氧化镁(MgO)。

本申请的再一种实施例中，上述基底1包括衬底11与设置在衬底11上的底电极12，上述介电膜2设置在上述底电极12的远离上述衬底11的表面上。

上述衬底包括前道工艺所有必要的结构以及器件，比如金属互联层、设置在金属互连层上的阻挡层以及连接通孔等等，具体的位置关系以及各部分的材料与现有技术中的相同。

本申请的顶电极的材料为金属或者合金，具体可以包括钽，氮化钽，钛、银、铜、金、铝和/或氮化钛等，本领域技术人员可以根据实际情况选择合适的材料形成顶电极。

本申请的底电极层的材料可以是金属或者合金，本领域技术人员可以根据实际情况选择合适的金属等形成底电极。一种实施例中，底电极的材料为钽。

本申请的上述MTJ结构层并不限于上述的结构，还可以是其他的结构，例如包括人工反铁磁层等的结构。

本申请中的底电极、参考层，绝缘势垒层、自由层的材料可以选自现有技术中任何一种可用的材料，此处就不再赘述了。

一种具体的实施例中，钉扎层可以是PtMn层，隧穿层为MgO层，自由层为CoFeB层。当然并不限于上述的材料层，还可以是其他材料形成的对应结构层。

本申请的另一种典型的实施方式中，提供了一种MRAM，包括MTJ器件，上述MTJ器件为任一种上述的MTJ器件。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1)、本申请的MTJ器件的制作方法，首先在基底上设置介质膜，然后在介质膜中形成孔径不均一的通孔，并且，该通孔在设置绝缘势垒层的位置处孔径较大，这样使得通孔的侧壁与绝缘势垒层的侧壁不接触即间隔设置的状态，这样可以很大程度上避免在沉积自由层时，金属颗粒溅射到通孔的侧壁上与绝缘势垒层接触，进而使得自由层与参考层导通导致的短路问题，保证了MTJ器件具有良好的性能

2)、本申请的MTJ器件中，介质膜中的通孔的孔径不均一，并且，该通孔在设置绝缘势垒层的位置处孔径较大，这样使得通孔的侧壁与绝缘势垒层的侧壁不接触即间隔设置的状态，这样避免了可能存在在通孔侧壁的金属与绝缘势垒层接触，进而可以很大程度上避免自由层与参考层导通导致的短路问题，保证了MTJ器件具有良好的性能。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (27)

1.一种MTJ器件的制作方法，其特征在于，所述制作方法包括：

步骤S1，在基底上设置预介电膜；

步骤S2，在所述预介电膜中开设通孔，形成介电膜，所述通孔与所述基底连接，所述通孔的孔径沿着远离所述基底的方向先增大后减小；以及

步骤S3，在所述通孔中设置MTJ结构层，且所述MTJ结构层包括依次叠置的参考层、绝缘势垒层以及自由层，且所述绝缘势垒层位于所述通孔的孔径最大的位置处，且所述绝缘势垒层与所述通孔的侧壁间隔设置。

2.根据权利要求1所述的制作方法，其特征在于，所述通孔在所述介电膜的与所述基底距离最大位置处的孔径小于或等于在所述介电膜的与所述基底的距离最小位置处的孔径。

3.根据权利要求1所述的制作方法，其特征在于，所述预介电膜包括至少三层依次叠置设置的预介电层。

4.根据权利要求1所述的制作方法，其特征在于，所述预介电膜包括三层预介电层，分别是第一预介电层、第二预介电层与第三预介电层，

所述步骤S1包括：

在所述基底上依次叠置设置所述第一预介电层、所述第二预介电层与所述第三预介电层。

5.根据权利要求4所述的制作方法，其特征在于，所述步骤S2包括：

采用干法刻蚀去除部分所述预介电膜，形成预通孔；

采用湿法刻蚀去除剩余的所述预介电膜的一部分，在所述第一预介电层中形成第一子通孔，进而形成第一介电层，在所述第二预介电层中形成第二子通孔，进而形成第二介电层，在所述第三预介电层中形成第三子通孔，进而形成第三介电层，所述第一子通孔、所述第二子通孔与所述第三子通孔形成所述通孔，所述第一介电层、所述第二介电层与所述第三介电层形成所述介电膜，

所述第一子通孔、所述第二子通孔与所述第三子通孔的孔径分别是R1、R2以及R3，R2>R1，且R2>R3，R1≥R3，所述绝缘势垒层设置在所述第二子通孔中。

6.根据权利要求5所述的制作方法，其特征在于，所述预通孔的高度与所述通孔的高度相同。

7.根据权利要求5所述的制作方法，其特征在于，所述湿法刻蚀在所述第一介电层、所述第二介电层以及所述第三介电层的刻蚀速率分别为V1、V2以及V3，V2>10V1且V2>10V3，V1≥V3。

8.根据权利要求5所述的制作方法，其特征在于，所述第一介电层、所述第二介电层以及所述第三介电层的材料独立的选自Si₃N₄、SiO₂与Al₂O₃中的一种。

9.根据权利要求8所述的制作方法，其特征在于，所述第一介电层与所述第三介电层的材料相同。

10.根据权利要求4所述的制作方法，其特征在于，所述第一预介电层的厚度小于或者等于所述参考层的厚度，所述第二预介电层的厚度大于所述绝缘势垒层的厚度，所述第三预介电层的厚度大于所述MTJ结构层中除所述参考层与所述绝缘势垒层之外剩余的厚度。

11.根据权利要求1所述的制作方法，其特征在于，

所述MTJ结构层还包括顶电极，在沉积所述自由层后，所述步骤S3还包括：

在所述自由层的远离所述绝缘势垒层的表面上设置所述顶电极。

12.根据权利要求1所述的制作方法，其特征在于，

所述MTJ结构层还包括盖层，在沉积所述自由层后，所述步骤S3还包括：

在所述自由层的远离所述绝缘势垒层的表面上设置所述盖层，当所述MTJ结构层还包括顶电极时，所述顶电极设置在所述盖层的远离所述自由层的表面上。

13.根据权利要求5所述的制作方法，其特征在于，在所述步骤S3之后，所述制作方法还包括：

对所述步骤S3形成的结构进行平坦化处理，使得所述MTJ结构层的远离所述基底的表面与所述介电膜的远离所述基底的表面在同一个平面上。

14.根据权利要求1所述的制作方法，其特征在于，在所述步骤S2与所述步骤S3之间，所述制作方法还包括：

去除所述通孔中的杂质。

15.根据权利要求14所述的制作方法，其特征在于，采用等离子体法去除所述杂质。

16.根据权利要求1所述的制作方法，其特征在于，在所述步骤S1之前，所述制作方法还包括形成所述基底的过程，所述过程包括：

提供衬底；以及

在所述衬底上设置底电极，所述介电膜设置在所述底电极的远离所述衬底的表面上。

17.一种MTJ器件，其特征在于，所述MTJ器件包括：

基底(1)；

开设有通孔(24)的介电膜(2)，所述通孔(24)与所述基底(1)连接，所述通孔(24)的孔径沿着远离所述基底(1)的方向先增大后减小；以及

MTJ结构层，设置在所述通孔(24)中，且所述MTJ结构层包括依次叠置的参考层(3)、绝缘势垒层(4)以及自由层(5)，所述绝缘势垒层(4)位于所述通孔(24)的孔径最大的位置处，且所述绝缘势垒层(4)与所述通孔(24)的侧壁间隔设置。

18.根据权利要求17所述的MTJ器件，其特征在于，在所述介电膜(2)的厚度方向上，所述通孔(24)在所述介电膜(2)的与所述基底(1)距离最大位置处的孔径小于或等于在所述介电膜(2)的与所述基底(1)的距离最小位置处的孔径。

19.根据权利要求17所述的MTJ器件，其特征在于，所述介电膜(2)包括至少三层依次叠置设置的介电层。

20.根据权利要求17所述的MTJ器件，其特征在于，所述介电膜(2)包括三层依次叠置设置的介电层，沿远离所述基底(1)的方向分别为第一介电层(21)、第二介电层(22)与第三介电层(23)，所述通孔(24)包括第一子通孔、第二子通孔以及第三子通孔，其中，所述第一子通孔开设在所述第一介电层(21)中，所述第二子通孔开设在所述第二介电层(22)中，所述第三子通孔开设在所述第三介电层(23)中，所述第一子通孔、所述第二子通孔与所述第三子通孔的孔径分别是R1、R2以及R3，R2>R1，且R2>R3，R1≥R3，所述绝缘势垒层(4)设置在所述第二子通孔中。

21.根据权利要求20所述的MTJ器件，其特征在于，所述第一介电层(21)、所述第二介电层(22)以及所述第三介电层(23)的材料独立的选自Si₃N₄、SiO₂与Al₂O₃中的一种。

22.根据权利要求20所述的MTJ器件，其特征在于，所述第一介电层(21)与所述第三介电层(23)的材料相同。

23.根据权利要求20所述的MTJ器件，其特征在于，所述第一介电层(21)的厚度小于或者等于所述参考层(3)的厚度，所述第二介电层(22)的厚度大于所述绝缘势垒层(4)的厚度。

24.根据权利要求23所述的MTJ器件，其特征在于，所述MTJ结构层还包括设置在所述自由层(5)的远离所述绝缘势垒层(4)的表面上的顶电极(7)。

25.根据权利要求23所述的MTJ器件，其特征在于，所述MTJ结构层还包括设置在所述自由层(5)的远离所述绝缘势垒层(4)的表面上的盖层(6)。

26.根据权利要求17所述的MTJ器件，其特征在于，所述基底(1)包括衬底(11)与设置在所述衬底(11)上的底电极(12)，所述介电膜(2)设置在所述底电极(12)的远离所述衬底(11)的表面上。

27.一种MRAM，包括MTJ器件，其特征在于，所述MTJ器件为权利要求17至26中任一项所述的MTJ器件。

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