TWI801885B - 半導體裝置及其製造方法 - Google Patents

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Abstract

在一實施例中，一種半導體裝置包括：一磁阻式隨機存取記憶體(magnetoresistive random access memory, MRAM)陣列，包括：複數個磁阻式隨機存取記憶體(MRAM)單元，依複數個列(row)與複數個行(column)排列，其中上述行中的一第一行包括：複數個第一下電極，沿著第一行排列；複數個第一磁隧道接面(magnetic tunnel junction, MTJ)堆疊，位於第一下電極上；一第一共用電極，位於每一第一磁隧道接面(MTJ)堆疊上；複數個第二下電極，沿著第一行排列；複數個第二磁隧道接面(MTJ)堆疊，位於第二下電極上；一第二共用電極，位於每一第二磁隧道接面(MTJ)堆疊上；以及一位元線，電性連接至第一共用電極及第二共用電極。

Description

半導體裝置及其製造方法
本發明實施例係關於一種半導體技術，且特別為關於一種半導體裝置及其製造方法。
半導體記憶體用於電子應用(包括收音機、電視機、手機及個人計算裝置等)的積體電路中。半導體記憶體的一種類型為磁阻式隨機存取記憶體(MRAM)，其有關於結合半導體技術及磁性材料及裝置的自旋電子學。電子的自旋，通過其磁矩，用來指示位元值。磁阻式隨機存取記憶體(MRAM)單元通常包括一磁隧道接面(MTJ)堆疊，其包括由一個薄的絕緣體隔開的兩個鐵磁體。
在一些實施例中，一種半導體裝置包括：一磁阻式隨機存取記憶體(MRAM)陣列，包括：複數個磁阻式隨機存取記憶體(MRAM)單元，依複數個列與複數個行排列，其中上述行中的一第一行包括：複數個第一下電極，沿著第一行排列；複數個第一磁隧道接面(MTJ)堆疊，位於第一下電極上；一第一共用電極，位於每一第一磁隧道接面(MTJ)堆疊上；複數個第二下電極，沿著第一行排列；複數個第二磁隧道接面(MTJ)堆疊，位於第二下電極上；一第二共用電極，位於每一第二磁隧道接面(MTJ)堆疊上；以及一位元線，電性連接至第一共用電極及第二共用電極。
在一些實施例中，一種半導體裝置之製造方法包括：形成一第一金屬間介電(IMD)層於一基底上；形成一下電極層於第一金屬間介電(IMD)層上；形成一磁隧道接面(MTJ) 膜層堆疊於下電極層上；形成一上電極層於磁隧道接面(MTJ) 膜層堆疊上；圖案化上電極層、磁隧道接面(MTJ) 膜層堆疊及下電極層，以形成一第一磁阻式隨機存取記憶體(MRAM)單元及一第二磁阻式隨機存取記憶體(MRAM)單元；形成一間隔層，圍繞第一磁阻式隨機存取記憶體(MRAM)單元的側壁與第二磁阻式隨機存取記憶體(MRAM)單元的側壁；沉積一蝕刻停止層於間隔層上及第一金屬層間介電(IMD)層的露出部分上；沉積一第二金屬層間介電(IMD)層於蝕刻停止層上；露出部分的第一磁阻式隨機存取記憶體(MRAM)單元及部分的第二磁阻式隨機存取記憶體(MRAM)單元；以及形成一共用電極於第一磁阻式隨機存取記憶體(MRAM)單元的露出部分上及第二磁阻式隨機存取記憶體(MRAM)單元的露出部分上。
在一些實施例中，一種半導體裝置之製造方法包括：形成一磁阻式隨機存取記憶體(MRAM)單元於一基底上，磁阻式隨機存取記憶體(MRAM)單元包括：一第一下電極，位於基底上；一第一磁隧道接面(MTJ)堆疊，位於第一下電極上；以及一第一上電極，位於第一磁隧道接面(MTJ)堆疊上；形成一第一介電層橫向圍繞第一下電極、第一磁隧道接面(MTJ)堆疊及第一上電極；凹陷第一介電層，以露出第一上電極的部分的側壁；形成一保護結構，以接觸第一上電極的側壁的露出部分；沉積一第一金屬間介電(IMD)層於磁阻式隨機存取記憶體(MRAM)單元上；以及形成一導電特徵部件，以延伸穿過第一金屬層間介電(IMD)層，導電特徵部件接觸第一上電極及保護結構。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以所定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容於各個不同範例中會重複標號及/或文字。重複為為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。
再者，於空間上的相關用語，例如“下方”、“之下”、“下”、“上方”、“上”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
根據一些實施例，形成一磁阻式隨機存取記憶體(MRAM)陣列於一內連接結構中，磁阻式隨機存取記憶體(MRAM)陣列包括共用電極，用於磁阻式隨機存取記憶體(MRAM)陣列中磁隧道接面(MTJ)堆疊。具體地，電極共用於多個磁隧道接面(MTJ)堆疊(其沿著磁阻式隨機存取記憶體(MRAM)陣列的行)，並電性連接至同一位元線。磁隧道接面(MTJ)堆疊形成共用電極有助於降低磁隧道接面(MTJ)堆疊的接觸電阻，並在後續形成位於上方的金屬化層期間降低損壞磁隧道接面(MTJ)堆疊的風險。根據一些其它實施例，在形成位於上方的金屬化層之前，形成介電保護結構圍繞磁阻式隨機存取記憶體(MRAM)單元。在後續形成位於上方的金屬化層期間，保護結構防止磁隧道接面(MTJ)堆疊受到蝕刻。透過形成共用電極及/或保護結構，可避免在製程期間對磁阻式隨機存取記憶體(MRAM)單元的損壞，特別是當磁阻式隨機存取記憶體(MRAM)陣列形成於內連接結構內的較高層位時。
第1圖係根據一些實施例之磁阻式隨機存取記憶體(MRAM)裝置50的方塊示意圖。磁阻式隨機存取記憶體(MRAM)裝置50包括一磁阻式隨機存取記憶體(MRAM)陣列52、一列解碼器54及一行解碼器56。磁阻式隨機存取記憶體(MRAM)陣列52包括依多個列及多個行排列的多個磁阻式隨機存取記憶體(MRAM)單元58。舉例來說，列解碼器54可為靜態CMOS解碼器、虛擬(pseudo)NMOS解碼器或相似物。在進行操作期間，列解碼器54透過啟動列的對應字元線WL來選擇磁阻式隨機存取記憶體(MRAM)陣列52的其中一列中所需的磁阻式隨機存取記憶體(MRAM)單元58。舉例來說，行解碼器56可為靜態CMOS解碼器、虛擬NMOS解碼器或相似物，並且可包括寫入驅動器、感測放大器、其組合或相似物。在進行操作期間，行解碼器56從所選列的磁阻式隨機存取記憶體(MRAM)陣列52的行中選擇所需的磁阻式隨機存取記憶體(MRAM)單元58的位元線BL，並且用位元線BL從所選的磁阻式隨機存取記憶體(MRAM)單元58讀取資料或向其寫入資料。
第2圖係根據一些實施例之磁阻式隨機存取記憶體(MRAM)裝置50的剖面示意圖。第2圖為簡化的示意圖，為了清楚說明，省略了一些特徵部件(敘述於下)。磁阻式隨機存取記憶體(MRAM)裝置50包括一邏輯區域50L及記憶體區域50M。記憶體裝置(例如，磁阻式隨機存取記憶體(MRAM))形成於記憶體區域50M內，邏輯裝置(例如，邏輯電路)形成於邏輯區域50L內。舉例來說，磁阻式隨機存取記憶體(MRAM)陣列52(請參照第1圖)可形成於記憶體區域50M內，且列解碼器54及行解碼器56(請參照第1圖)可形成於邏輯區域50L內。邏輯區域50L佔據磁阻式隨機存取記憶體(MRAM)裝置50的大部分區域。舉例來說，邏輯區域50L佔據磁阻式隨機存取記憶體(MRAM)裝置50的95%至99%的面積，而記憶體區域50M則佔據磁阻式隨機存取記憶體(MRAM)裝置50的餘留面積。記憶體區域50M可設置於邏輯區域50L的邊緣，或者邏輯區域50L可圍繞記憶體區域50M。
邏輯區域50L及記憶體區域50M形成於同一半導體基底60上。半導體基底60可為矽、摻雜或未摻雜的，或者為絕緣體上覆半導體 (semiconductor-on-insulator, SOI)基底的主動層。半導體基底60可包括其它半導體材料，例如鍺；化合物半導體(包括碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦)；合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)；或其組合。也可使用其它基底，例如多層或漸變基底。
裝置62形成於半導體基底60的主動表面。裝置62可為主動裝置或被動裝置。舉例來說，電子部件可為由任何合適的形成方法形成的電晶體、二極體、電容器、電阻器或相似的裝置。裝置62內連接形成磁阻式隨機存取記憶體(MRAM)裝置50的記憶體裝置及邏輯裝置。舉例來說，一些裝置62可是存取電晶體。
形成一或多個層間介電(inter-layer dielectric, ILD)層64於半導體基底60上，且形成與裝置62電性連接的導電特徵部件(例如，接觸插塞66)。層間介電(ILD)層64可由任何合適的介電材料形成，例如，氮化物(例如，氮化矽)；氧化物(例如，氧化矽、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼矽酸鹽玻璃(borosilicate glass, BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phosphosilicate glass, BPSG)或相似物；或相似物。層間介電(ILD)層可透過任何可接受的沉積製程形成，例如旋塗、物理氣相沉積(physical vapor deposition, PVD)、化學氣相沉積(chemical vapor deposition, CVD)、相似製程或其組合。層間介電(ILD)層中的導電特徵部件可透過任何合適的製程形成，例如沉積製程、鑲嵌製程(例如，單鑲嵌製程、雙鑲嵌製程等)、相似的製程或其組合。
形成一內連接結構68於半導體基底60上。內連接結構68內連接裝置62，以在邏輯區域50L及記憶體區域50M的各自區域中形成積體電路。內連接結構68包括多個金屬化層M1-M6。儘管繪示出六個金屬化層，然而應當理解的是，可包括更多或更少的金屬化層。金屬化層M1-M6中各自都包括位於介電層內的金屬化圖案。金屬化圖案與半導體基底60的裝置62電性耦接，並且分別包括形成於一或多個金屬層間介電(inter-metal dielectric, IMD)層內的金屬線L1-L6及金屬介層連接窗(via)V1-V6。內連接結構68可通透過鑲嵌製程形成，例如單鑲嵌製程、雙鑲嵌製程或相似製程。在一些實施例中，接觸插塞66也是金屬化圖案的一部分，例如最低層金屬介層連接窗V1的一部分。第2圖也標示出一些標號，這些標號將於以下進一步說明。
磁阻式隨機存取記憶體(MRAM)單元58形成於內連接結構68內。磁阻式隨機存取記憶體(MRAM)單元58可形成於任何一個金屬化層M1-M6中，而所示出的為形成於中間的金屬化層M5內。每個磁阻式隨機存取記憶體(MRAM)單元58包括導電介層連接窗72、位於導電介層連接窗72上方的下電極74、位於下電極74上方的磁隧道接面(MTJ)堆疊76、以及位於磁隧道接面(MTJ)堆疊76上方的上電極78。可形成一額外的金屬層間介電(IMD)層80圍繞磁阻式隨機存取記憶體(MRAM)單元58，導電介層連接窗72延伸穿過金屬層間介電(IMD)層80。也可形成間隔層82圍繞磁阻式隨機存取記憶體(MRAM)單元58。金屬層間介電(IMD)層80及/或間隔層82環繞並保護磁阻式隨機存取記憶體(MRAM)單元58的部件。磁隧道接面(MTJ)堆疊76的電阻為可編程的，並且可在高電阻(Rap )及低電阻(Rp )之間改變，前者可表示邏輯“1”的值，後者可表示邏輯“0”的值。因此，透過對磁隧道接面(MTJ)堆疊76的電阻與其對應的存取電晶體進行編程，可將值寫入磁阻式隨機存取記憶體(MRAM)單元58，並且透過以存取電晶體測量磁隧道接面(MTJ)堆疊76的電阻，可從磁阻式隨機存取記憶體(MRAM)單元58中讀出該值。
磁阻式隨機存取記憶體(MRAM)單元58電性連接裝置62。導電介層連接窗72物理性及電性耦接至位於下方的層金屬化圖案(例如，圖式示例中的金屬線L4)。上電極78物理性及電性耦接至位於上方的金屬化圖案(例如，圖式示例中的耦接至金屬介層連接窗V6。磁阻式隨機存取記憶體(MRAM)單元58排置於具有記憶體列及行的磁阻式隨機存取記憶體(MRAM)陣列內。金屬化圖案包括磁阻式隨機存取記憶體(MRAM)陣列的存取線(例如，字元線及位元線)。舉例來說，下方的金屬化圖案可包括沿磁阻式隨機存取記憶體(MRAM)陣列的列排置的字元線，而上方金屬化圖案可包括沿磁阻式隨機存取記憶體(MRAM)陣列的行排置的位元線。
第3至23圖係根據一些實施例之製造磁阻式隨機存取記憶體(MRAM)裝置50的內連接結構的中間階段的各個示意圖。內連接結構包括記憶體單元的一磁阻式隨機存取記憶體(MRAM)陣列。如以下進一步的說明，記憶體單元組沿著磁阻式隨機存取記憶體(MRAM)陣列的行共用了電極，使得對記憶體單元的接觸電阻降低。
在第3圖中，形成內連接結構的一金屬化層(例如，M4，請參照第2圖)。金屬化層包括金屬層間介電(IMD)層102及導電特徵部件104(其可對應於金屬線L4，請參照第2圖)。金屬層間介電(IMD)層102形成於層間介電(ILD)層64上。金屬層間介電(IMD)層102可由任何合適的介電材料形成，例如，氮化物(例如，氮化矽)；氧化物(例如，氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)或相似物)；或相似物。金屬層間介電(IMD)層102可透過任何可接受的沉積製程形成，例如旋塗、物理氣相沉積(PVD)、化學氣相沉積(CVD)、相似的製程或其組合。金屬層間介電(IMD)層102可為k值低於約3.0的低k值介電材料形成的膜層。金屬層間介電(IMD)層102可為k值低於2.5的的特低k值(extra-low-k, ELK)介電材料形成的膜層。
導電特徵部件104形成於金屬層間介電(IMD)層102內，並與裝置62電性連接。根據一些實施例，導電特徵部件104包括擴散阻障層及位於導電阻障層114上的導電材料。可使用蝕刻製程形成開口於金屬層間介電(IMD)層102內。開口露出位於下方的導電特徵部件(例如，位於下方的金屬介層連接窗)。擴散阻障層可由TaN、Ta、TiN、Ti、CoW或相似物形成，並且可透過沉積製程(例如，原子層沉積(atomic layer deposition, ALD)或相似製程)形成於開口內。導電材料可包括銅、鋁、鎢、銀及其組合或相似物，並且可透過電化學電鍍製程、化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、相似製程或其組合形成於開口內的擴散阻障層上。在一實施例中，導電材料為銅，擴散阻障層為薄阻障層，防止銅擴散至金屬層間介電(IMD)層102內。在形成擴散阻障層及導電材料之後，可透過平坦化製程(例如，化學機械研磨(chemical mechanical polish, CMP)製程)去除多餘的擴散阻障層及導電材料。在一些實施例中，導電特徵部件104為金屬線。
形成一或多個蝕刻停止層106於導電特徵部件104及金屬層間介電(IMD)層102上。蝕刻停止層106可由介電材料形成，例如氮化鋁、氧化鋁、氧化矽、氮化矽、氧氮化矽、碳化矽、其組合或相似物。可透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋塗介電(spin-on-dielectric)製程、相似製程或其組合形成蝕刻停止層106。蝕刻停止層106也可為由多個介電層形成的複合層。在本實施例中，蝕刻停止層106包括一第一蝕刻停止層106A及位於第一蝕刻停止層106A上方的一第二蝕刻停止層106B。第一蝕刻停止層106A可由第一介電材料(例如，碳化矽)形成，而第二蝕刻停止層106B可由第二介電材料(例如，氧化鋁)形成。碳化矽層作為一黏膠層，以提高氧化鋁層與金屬層間介電(IMD)層102之間的黏著性。蝕刻停止層106可形成具有一組合厚度約在30Å至150Å範圍。
形成一金屬層間介電(IMD)層108於蝕刻停止層106上。在一些實施例中，金屬層間介電(IMD)層108由四乙基正矽酸鹽 (tetraethyl orthosilicate, TEOS)氧化物(例如，使用以四乙基正矽酸鹽 (TEOS)為前驅體的化學氣相沉積(CVD)方法沉積的氧化矽)形成。在一些實施例中，金屬層間介電(IMD)層108可使用磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass, USG)、氟矽酸鹽玻璃(fluorosilicate glass, FSG)、SiOCH、流動式氧化物、多孔隙氧化物或相似物或其組合形成。舉例來說，金屬層間介電(IMD)層108也可由k值低於約3.0的低k值介電材料形成。金屬層間介電(IMD)層108可形成具有厚度約在350Å至550Å的範圍。
形成延伸穿過金屬層間介電(IMD)層108及蝕刻停止層106的導電介電連接窗110。導電介電連接窗110也可被稱為底部介電連接窗。在一些實施例中，導電介電連接窗110包括導電區域112及作為導電區域112的側壁及下表面上襯層的導電阻障層114。導電阻障層114可由鈦、氮化鈦、鉭、氮化鉭、鈷、其組合或相似材料形成。導電區域112可由金屬(例如，銅、鋁、鎢、鈷、其合金或相似物)形成。導電介電連接窗110的製作可包括：蝕刻金屬層間介電(IMD)層108及蝕刻停止層106以形成介層孔開口；形成延伸至介層孔開口內的毯覆式導電阻障層；沉積一金屬材料於毯覆式導電阻障層上；以及進行平坦化製程（例如，化學機械研磨(CMP)製程或機械磨削製程），以去除毯覆式導電阻障層及金屬材料的多餘部分。
形成一或多個下電極層116在導電介電連接窗110及金屬層間介電(IMD)層108上。在一些實施例中，下電極層116形成為一毯覆式層，且可使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、電化學電鍍(electro-chemical plating, ECP)、無電電鍍或相似方法形成。下電極層116可由導電材料形成，例如Cu、Al、Ti、Ta、W、Pt、Ni、Cr、Ru、TiN、TaN、其組合、其多層或相似的材料。舉例來說，下電極層116可包括一第一下電極層116A及位於第一下電極層116A上方的一第二下電極層116B。第一下電極層116A可由一第一導電材料形成，例如TaN，而第二下電極層116B可由一第二導電材料形成，例如TiN。下電極層116可形成為具有一組合厚度約在20Å至150Å範圍。
在第4圖中，形成一磁隧道接面(MTJ)膜層堆疊118於下電極層116上。磁隧道接面(MTJ)膜層堆疊118為多層的，其包括一反鐵磁層118A、位於反鐵磁層118A上的一釘扎層118B、位於釘扎層118B上的隧道阻障層118C以及位於隧道阻障層118C上的自由層118D。磁隧道接面(MTJ)膜層堆疊118的總厚度約在200Å至400Å的範圍，磁隧道接面(MTJ)膜層堆疊118中的每一層可使用一或多種沉積方法(例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、其組合或相似的方法)來沉積。
反鐵磁層118A可由金屬合金(包括錳(Mn)及一或多種其他金屬，例如鉑(Pt)、銥(Ir)、銠(Rh)、鎳(Ni)、鈀(Pd)、鐵(Fe)、鋨(Os)或相似物)形成。舉例來說，反鐵磁層118A可由PtMn、IrMn、RhMn、NiMn、PdPtMn、FeMn、OsMn或相似物形成。反鐵磁層118A可具有一厚度約在50Å至200Å的範圍。
釘扎層118B可由比自由層118D具有更大矯頑場(coercivity field)的鐵磁材料形成，例如鈷鐵(CoFe)、鈷鐵硼(CoFeB)、其組合或相似物。釘扎層118B可具有一厚度約在50Å至100Å的範圍。在一些實施例中，釘扎層118B具有一合成鐵磁(synthetic ferromagnetic, SFM)結構，其中磁性層之間的耦合為鐵磁耦合。釘扎層118B也可採用合成反鐵磁(synthetic antiferromagnetic, SAF)結構，包括多個磁性金屬層，其由多個非磁性間隔層隔開。磁性金屬層可由Co、Fe、Ni或相似材料形成。非磁性間隔層可由Cu、Ru、Ir、Pt、W、Ta、Mg或相似物形成。舉例來說，釘扎層118B可具有一Co層及位於Co層上重複的(Pt/Co)x 層，x代表重複數值，可為等於或大於1的任何整數，例如20。
隧道阻障層118C可由介電材料形成，例如MgO、AlO、AlN、其組合或相似的材料。隧道阻障層118C可具有一厚度約在0.5nm至3nm的範圍。隧道阻障層118C比磁隧道接面(MTJ)膜層堆疊118的其它膜層更厚。
自由層118D可由鐵磁材料形成，例如CoFe、NiFe、CoFeB、CoFeBW、其組合或相似的材料。自由層118D也可採用合成鐵磁結構，其結構相似於反鐵磁(SAF)結構，調整非磁性間隔層的厚度，以達成分離的磁性金屬之間的鐵磁耦合，例如使磁矩在同一方向耦合。自由層118D的磁矩為可編程，由此產生的磁隧道接面(MTJ)堆疊的電阻也因此為可編程。具體地，所產生的磁隧道接面(MTJ)堆疊的電阻可基於自由層118D的編程磁矩而在高電阻(Rap )與低電阻(Rp )之間變化。因此，所產生的磁隧道接面(MTJ)堆疊也可稱為可編程電阻元件或可編程電阻器。隧道阻障層118C的厚度有助於所得的磁隧道接面(MTJ)堆疊的高電阻(Rap )與低電阻(Rp )。
應當理解的是，磁隧道接面(MTJ)膜層堆疊118的材料及結構可有許多變化，而這些變化也涵蓋於本揭露的範圍。舉例來說，反鐵磁層118A、釘扎層118B、隧道阻障層118C及自由層118D可以與上述順序相反的順序形成。因此，自由層118D可為磁隧道接面(MTJ)膜層堆疊118的底層，而反鐵磁層118A可為磁隧道接面(MTJ)膜層堆疊118的頂層。
形成一上電極層120於磁隧道接面(MTJ)膜層堆疊118上。在一些實施例中，上電極層120形成為一毯覆式層，並且可使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、電化學電鍍(ECP)、無電解電鍍或相似方法形成。上電極層120的材料可包括金屬，例如鈦、鉭、鎢、鋁、銅、其合金或相似物。舉例來說，上電極層120可由TiN、Ta、TaN、Ti、Ru、W、WC、Ru、其多層或相似物形成。在一些實施例中，上電極層120是由氮化鈦形成。在一些實施例中，上電極層120的厚度約在400Å至1500Å的範圍。 在一些實施例中，上電極層120的厚度大於下電極層116的總厚度。上電極層120在磁隧道接面(MTJ)膜層堆疊118的後續圖案化中作為硬式罩幕。
在第5圖中，形成一或多個罩幕於上電極層120上。罩幕將用於同時圖案化多個膜層並形成磁阻式隨機存取記憶體(MRAM)單元。在一些實施例中，一或多個罩幕可包括一或多個硬式罩幕、三層罩幕、其組合或相似的罩幕。舉例來說，可形成一硬式罩幕層126於上電極層120上，並且可形成一光敏性罩幕128於硬式罩幕層126上。在一些實施例中，硬式罩幕層126由氧化物(例如，氧化鈦、氧化矽、其組合或相似物)形成。光敏性罩幕128可為光阻劑，例如單層光阻劑、雙層光阻劑、三層光阻劑或相似物。光敏性罩幕128形成於記憶體區域50M內，光敏性罩幕128的圖案對應於後續形成的磁阻式隨機存取記憶體(MRAM)單元的圖案。
在第6圖中，光敏性罩幕128作為一蝕刻罩幕，以蝕刻及圖案化硬式罩幕層126。然後，以圖案化的硬式罩幕層126作為一蝕刻罩幕，以蝕刻及圖案化上電極層120、磁隧道接面(MTJ)膜層堆疊118及下電極層(s)116。圖案化可包括一或多道蝕刻製程，並且可形成凹槽130於金屬層間介電(IMD)層108內。蝕刻方法可包括電漿蝕刻方法，例如離子束蝕刻(ion beam etching, IBE)。離子束蝕刻(IBE)提供高水準的精度(例如，高異向性)，此可幫助控制所形成的磁阻式隨機存取記憶體(MRAM)單元的輪廓。蝕刻可使用輝光放電電漿(glow discharge plasma, GDP)、電容耦合電漿(capacitive coupled plasma, CCP)、電感耦合電漿(inductively coupled plasma, ICP)或相似的方法來進行。光敏性罩幕128及硬式罩幕層126可於蝕刻製程中消耗，或者可於蝕刻製程之後去除。
蝕刻製程形成下電極132、磁隧道接面(MTJ)堆疊134及上電極136，其共同形成磁阻式隨機存取記憶體(MRAM)單元58。每個磁阻式隨機存取記憶體(MRAM)單元58包括：一下電極132、一磁隧道接面(MTJ)堆疊134及一上電極136。下電極132包括下電極層116的餘留部分。磁隧道接面(MTJ)堆疊134包括磁隧道接面(MTJ)膜層堆疊118的餘留部分。上電極136包括上電極層120的餘留部分。在一些實施例中，蝕刻製程局部蝕刻金屬層間介電(IMD)層108及導電介電連接窗110。在上述實施例中，金屬層間介電(IMD)層108的餘留部分具有傾斜的側壁，並且在圖式的剖面中具有梯形形狀。在進行蝕刻製程之後，邏輯區域50L中金屬層間介電(IMD)層108的餘留部分可具有一厚度約在30Å至300Å，磁隧道接面(MTJ)堆疊134及下電極132也具有傾斜的側壁，並且在圖式的剖面中具有梯形形狀。
在第7圖中，形成間隔層140於磁阻式隨機存取記憶體(MRAM)單元58的側壁上。間隔層140包圍並保護磁阻式隨機存取記憶體(MRAM)單元58的部件。間隔層140可由氧化物(例如，氧化矽、氧化鋁等)、氮化物(例如，氮化矽、氮化鋁等)、碳化物(例如，碳化矽)、其組合(例如，氧化氮化矽、碳化矽等)、其多層或相似物形成。
在間隔層140包括多層的實施例中，間隔層140包括鈍化護層142及144以及氧化層146。在形成間隔層140的一示例中，鈍化護層142可毯覆式地形成於磁阻式隨機存取記憶體(MRAM)單元58上及凹槽130內(請參照第7圖)。在一些實施例中，鈍化護層142可包括氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、其組合或相似物，並且可使用化學氣相沉積(CVD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition, PECVD)、原子層沉積(ALD)、電漿增強原子層沉積(plasma-enhanced atomic layer deposition, PEALD)、物理氣相沉積(PVD)、其組合或相似方法形成。在一些實施例中，鈍化護層142可減少或防止水分(例如，H2 O)在後續製程期間擴散至磁阻式隨機存取記憶體(MRAM)單元58內。然後，圖案化鈍化護層142，以露出上電極136部分。在一些實施例中，圖案化為乾蝕刻製程，例如異向性蝕刻製程。上述圖案化去除了鈍化護層142的水平部分。之後，形成另一鈍化護層144於鈍化護層142上。在一些實施例中，鈍化護層144由鈍化護層142的備選材料及方法之一所形成，但由不同於鈍化護層142的材料形成。舉例來說，鈍化護層142可由氧化物(例如，氧化矽) 形成，而鈍化護層144可由氮化物(例如，氮化矽) 形成。然後，形成氧化層146於鈍化護層144上。在一些實施例中，氧化層146可包括氧化矽或相似物，並且可使用化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、電漿增強原子層沉積(PEALD)、其組合或相似物形成。之後，進行一或多道乾式蝕刻製程，以蝕刻鈍化護層144及氧化層146，並露出上電極136部分。在一些實施例中，一或多道乾蝕刻製程為異向性蝕刻製程，並且去除氧化層146的水平部分。鈍化護層142、鈍化護層144及氧化層146的餘留部分形成間隔層140。在圖案化間隔層140之後，露出邏輯區域50L內的金屬層間介電(IMD)層108。
在第8圖中，形成一蝕刻停止層148於間隔層140、上電極136及金屬層間介電(IMD)層108的露出部分上。然後，形成一金屬層間介電(IMD)層150於蝕刻停止層148上。蝕刻停止層148可由介電材料(例如，氮化鋁、氧化鋁、碳化矽、碳氮化矽、其組合、其多層或相似物)形成。在一些實施例中，金屬層間介電(IMD)層150使用與金屬層間介電(IMD)層108相似的材料及方法形成。在一些實施例中，蝕刻停止層148由氮化鋁形成，而金屬層間介電(IMD)層150由氧化矽形成。氮化鋁及氧化矽相對於將用於圖案化金屬層間介電(IMD)層150的蝕刻製程具有高選擇比(以下進一步說明)。金屬層間介電(IMD)層150形成具有一厚度約在1200Å至1600Å的範圍，由於圖案負載(pattern loading)，位於記憶體區域50M的金屬層間介電(IMD)層150部分可延伸至位於邏輯區域50L的金屬層間介電(IMD)層150部分之上。金屬層間介電(IMD)層150形成具有足夠的厚度，使得位於邏輯區域50L的金屬層間介電(IMD)層150部分具有厚度大於磁阻式隨機存取記憶體(MRAM)單元58的厚度。
在第9圖中，進行一平坦化製程，以平坦化金屬層間介電(IMD)層150。平坦化製程可為化學機械研磨(CMP)製程、機械磨削製程或相似製程。在進行平坦化製程之後，維持埋入磁阻式隨機存取記憶體(MRAM)單元58，且在平坦化製程之後，位於邏輯區域50L及記憶體區域50M的金屬層間介電(IMD)層150部分共用一平坦的最上表面。
在第10圖中，形成一硬式罩幕152於金屬層間介電(IMD)層150的平坦的最上表面。硬式罩幕152可包括介電材料(例如，氧化矽、氮化矽、氧化鈦、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)、氟矽酸鹽玻璃(FSG)、SiOCH、流動式氧化物、多孔隙氧化物或相似物)；導電材料(例如，)鈦、鉭、鎢、其合金或相似物；其多層或相似物。舉例來說，硬式罩幕152可包括一碳化矽層及形成於碳化矽層上的一氮化鈦層。氮化鈦層的厚度約在200Å至400Å的範圍，碳化矽層的厚度約在50Å至150Å的範圍，碳化矽層作為一黏膠層，以提高氮化鈦層與金屬層間介電(IMD)層150之間的黏著力。在形成硬式罩幕152的罩幕材料後，進行圖案化製程，罩幕材料的餘留部分形成硬式罩幕152。圖案化可為使用光阻劑作為蝕刻罩幕的乾式蝕刻製程，例如異向性蝕刻製程。此光阻劑可為單層光阻劑、雙層光阻劑、三層光阻劑或相似物。所得的硬式罩幕152具有開口154，其露出位於下方的金屬層間介電(IMD)層150部分。
第11圖為形成硬式罩幕152之後的磁阻式隨機存取記憶體(MRAM)裝置50的平面示意圖。如以下進一步所說明，硬式罩幕152將用於圖案化開口156於金屬層間介電(IMD)層150內 (請參照第12圖)，其露出位於下方的磁阻式隨機存取記憶體(MRAM)單元58。硬式罩幕152內的開口154各自設置於多個磁阻式隨機存取記憶體(MRAM)單元58上，且沿著磁阻式隨機存取記憶體(MRAM)陣列52的行 (請參照第1圖)。因此，後續於金屬層間介電(IMD)層150內形成的每個開口156(請參照第12圖)將沿著所形成的磁阻式隨機存取記憶體(MRAM)陣列52的行而露出多個磁阻式隨機存取記憶體(MRAM)單元58。
每個開口154將用於露出位於記憶體區域50M相同數量的磁阻式隨機存取記憶體(MRAM)單元58。硬式罩幕152內的開口154具有一致的尺寸(例如，一致的寬度W1 及一致的長度L1 )。開口154的寬度W1 約在250Å至450Å的範圍，並且大於磁阻式隨機存取記憶體(MRAM)單元58的直徑D1 (例如，上電極136的直徑)。直徑D1 可約在300Å至400Å的範圍，長度L1可約在1400Å至50µm的範圍，並且足夠大以跨越多個磁阻式隨機存取記憶體(MRAM)單元58。在所圖示的實施例中，開口154在開口154的中心區域完全露出磁阻式隨機存取記憶體(MRAM)單元58，並且在開口154的端點區域局部露出磁阻式隨機存取記憶體(MRAM)單元58。具體地，開口154可與位於開口154的端點區域的磁阻式隨機存取記憶體(MRAM)單元58重疊一距離D2(其可小於約100Å)。
第11圖進一步繪示出在後續圖式中使用的對照剖面。剖面A-A為沿著磁阻式隨機存取記憶體(MRAM)陣列52的一行(請參照第1圖)，並且可位於磁阻式隨機存取記憶體(MRAM)陣列52的一位元線的方向上。剖面B-B垂直於剖面A-A，並且沿著磁阻式隨機存取記憶體(MRAM)陣列52的一行，並且可位於磁阻式隨機存取記憶體(MRAM)陣列52的一字元線的方向上。後續圖式為了清楚起見，請參考這些對照剖面。具體地，第12A、13A及14A圖為沿剖面A-A進行說明，而第12B、13B及14B圖為沿剖面B-B進行說明。
在第12A及12B圖中，硬式罩幕152作為蝕刻罩幕，以圖案化金屬層間介電(IMD)層150及蝕刻停止層148。此圖案化可包括一或多道蝕刻製程，並形成開口156於金屬層間介電(IMD)層150及蝕刻停止層148內。如圖所示，開口156具有與硬式罩幕152內的開口154實質上相同的上下形狀及尺寸(例如，相同的寬度W1 及相同的長度L1 )(請參照第11圖)。具體地，可進行一第一蝕刻製程，以形成開口156於金屬層間介電(IMD)層150內，並且可進行一第二蝕刻製程，以將開口156延伸穿過蝕刻停止層148。在一些實施例中，圖案化為一或多道乾式蝕刻製程，例如一或多道異向性蝕刻製程。蝕刻停止層148有助於保護上電極136，因而保護磁隧道接面(MTJ)堆疊134於金屬層間介電(IMD)層150進行蝕刻製程期間避免過度蝕刻損傷。由於開口156的寬度W1 大於磁阻式隨機存取記憶體(MRAM)單元58的直徑D1 (請參照第11圖)，因此開口156在第12B圖所示的剖面中露出上電極136的側壁。在一些實施例中，蝕刻停止層148的殘留部分148R可留在相鄰的上電極136之間。雖然蝕刻停止層148的殘留部分148R得以保留，然而露出了上電極136的上表面。
如從金屬層間介電(IMD)層150的平坦最上表面測量，開口156具有幾個深度。開口156於上電極136上具有深度D3 ，其可約在100Å至300Å的範圍。開口156在蝕刻停止層148的殘留部分148R上具有深度D4 ，其可約在300Å至400Å的範圍。在本實施例中，開口156並未完全露出所有上電極136的上表面。相反地，一些上電極136的上表面僅局部露出。在其他實施例中(以下進一步說明)，開口156完全露出所有上電極136的上表面。
在第13A及13B圖中，形成一共用電極層158於硬式罩幕152上及開口156(請參照第12A及12B圖)內。共用電極層158可由導電材料形成。在一些實施例中，共用電極層158使用與上電極層120(請參照第4圖)及/或硬式罩幕152相似的材料及方法形成，而上述實施例中的硬式罩幕152由導電材料形成。共用電極層158可形成具有一厚度約在500Å至800Å的範圍。
在第14A及14B圖中，進行一平坦化製程，以使共用電極層158及金屬層間介電(IMD)層150平坦化。此平坦化製程可為化學機械研磨(CMP)製程、機械磨削製程或相似製程。透過平坦化製程，去除了硬式罩幕152及位於開口156以外的共用電極層158多餘部分(請參照第13A及13B圖)。平坦化製程形成共用電極160，其包括共用電極層158的餘留部分。
第15圖為形成共用電極160之後的磁阻式隨機存取記憶體(MRAM)裝置50的平面示意圖。如圖所示，共用電極160具有與硬式罩幕152內的開口154(請參照第11圖)實質上相同的上下形狀及尺寸(例如，相同的寬度W1 及相同的長度L1 )。在本實施例中，共用電極160與位於共用電極160的中心區域的磁阻式隨機存取記憶體(MRAM)單元58完全重疊，但與位於共用電極160的端點區域的磁阻式隨機存取記憶體(MRAM)單元58僅局部重疊。
在第16圖中，圖案化金屬層間介電(IMD)層150、蝕刻停止層148以及金屬層間介電(IMD)層108，以露出位於邏輯區域50L的蝕刻停止層106。在一些實施例中，圖案化製程可包括合適的微影及蝕刻製程。位於記憶體區域50M的金屬層間介電(IMD)層150、蝕刻停止層148及金屬層間介電(IMD)層108部分在進行圖案化製程之後仍然存在。
在第17圖中，蝕刻停止層106中的一些可選擇性去除，例如在蝕刻停止層106包括多層的情況下。舉例來說，當蝕刻停止層106包括一第一蝕刻停止層106A及一第二蝕刻停止層106B時，可去除位於邏輯區域50L的第二蝕刻停止層106B的部分，以露出位於下方的第一蝕刻停止層106A。第二蝕刻停止層106B可使用對第二蝕刻停止層106B的材料具有選擇性的等向性濕式清潔製程來去除。用於去除第二蝕刻停止層106B的蝕刻製程可不同於用於圖案化金屬層間介電(IMD)層150、蝕刻停止層148及金屬層間介電(IMD)層108的蝕刻製程(例如，可使用不同的蝕刻劑及/或其他蝕刻製程參數)。在一些實施例中，使用多層蝕刻停止層106會是有利的。舉例來說，透過使用於蝕刻金屬層間介電(IMD)層150、蝕刻停止層148及金屬層間介電(IMD)層108的蝕刻製程(請參照第16圖)，第二蝕刻停止層106B的蝕刻速度可比第一蝕刻停止層106A的蝕刻速度慢。同樣地，透過使用後續圖案化開口於邏輯區域50L內以供導電特徵部件之用的一或多道蝕刻製程，第一蝕刻停止層106A的蝕刻速度可比第二蝕刻停止層106B的蝕刻速度慢(見第21)。
在第18圖中，形成一金屬層間介電(IMD)層162於共用電極160、金屬層間介電(IMD)層150及第一蝕刻停止層106A上。在一些實施例中，金屬層間介電(IMD)層162使用與金屬層間介電(IMD)層108相似的材料及方法形成。金屬層間介電(IMD)層162可形成具有一厚度約在1100Å至1650Å的範圍。然後，形成一抗反射層164於金屬層間介電(IMD)層162上。抗反射層164可為無氮抗反射層(nitrogen-free anti-reflective layer, NFARL)，並且可由無氮介電材料(例如，碳氧化矽)形成。抗反射層164可形成具有一厚度約在150Å至400Å的範圍，抗反射層164將於邏輯區域50L的後續製程期間用以保護記憶體區域50M。
在第19圖中，形成開口166於邏輯區域50L內，以露出位於邏輯區域50L的導電特徵部件104。具體地，形成的開口166穿過抗反射層164、金屬層間介電(IMD)層162及第一蝕刻停止層106A。可透過合適的微影及蝕刻製程圖案化出開口166。每一開口166都具有一上部(例如，溝槽)部分(其內將形成導線)，以及一下部(例如，介層孔)部分(其內將形成導電介層連接窗)。在一些實施例中，開口166是由先介層孔(via-first)製程形成。在其它實施例中，開口166可由先溝槽(trench-first)製程形成。如以下進一步說明，在形成開口166之前，可選擇性進行回蝕刻製程，以去除位於磁阻式隨機存取記憶體(MRAM)單元58上的金屬層間介電(IMD)層162及抗反射層164部分。
在第20圖中，形成一導電材料168於開口166內。導電材料168可滿出於開口166外，而也形成於金屬層間介電(IMD)層162及抗反射層164上。導電材料168可為銅、鋁、鎢、金、其組合或相似物，並且可透過電化學電鍍製程、化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、相似方法或其組合形成於開口166內。
在第21圖中，進行一平坦化製程，以去除開口166外的導電材料168的多餘部分。平坦化製程可為化學機械研磨(CMP)製程、機械磨削製程或相似的製程。平坦化製程可去除抗反射層164，並露出金屬層間介電(IMD)層150及共用電極160的最頂部表面。平坦化製程形成導電特徵部件170，其包括開口166中導電材料168的餘留部分。導電特徵部件170包括：導電介層連接窗170V(其形成於開口166的下部(例如，介層孔)部分內)以及導線170L(其形成於開口166的上部(例如，溝槽)部分內)。記憶體區域50M可無導電介層連接窗170V及導線170L。儘管所繪示的每一導電介層連接窗170V及對應的導線170L為單獨的元件，然而應當理解的是，其可為連續的導電特徵部件(例如，在由雙鑲嵌製程形成的實施例中)。在進行平坦化製程之後，導電特徵部件170、金屬層間介電(IMD)層162、金屬層間介電(IMD)層150及共用電極160的上表面為平坦面的。
在進行平坦化製程之後，共用電極160具有幾種高度，如從金屬層間介電(IMD)層150的平坦最上表面測量，共用電極160在上電極136上具有高度H1 ，其可約在150Å至250Å的範圍。共用電極160在蝕刻停止層148的殘留部分148R(請參照第12A圖)上具有高度H2 ，其可約在230Å至350Å的範圍。
在第22圖中，形成內連接結構的另一金屬化層(例如，M6，請參照第2圖)。此金屬化層包括一或多個蝕刻停止層172、金屬層間介電(IMD)層174及導電特徵部件176。導電特徵部件176包括導電介層連接窗176V(其可對應於金屬介層連接窗V6，請參照第2圖)及導線176L(其可對應於金屬線L6，請參照第2圖)，並且形成於邏輯區域50L與記憶體區域50M內。在一些實施例中，蝕刻停止層172可使用與蝕刻停止層106相似的材料及方法形成。在一些實施例中，金屬層間介電(IMD)層174可使用與金屬層間介電(IMD)層162相似的材料及方法形成。在一些實施例中，導電介層連接窗176V及導線176L分別使用與導電介層連接窗176V及導線176L相似的材料及方法形成。儘管繪示出的導電介層連接窗176V及對應的導線176L各自為單獨的元件，然而應當理解的是，其可為連續的導電特徵部件(例如，在由雙鑲嵌製程形成的實施例中)。值得注意的是，導電介層連接窗176V及導線176L可由不同於共用電極160的導電材料形成。選擇不同的導電材料可調整對共用電極160的接觸電阻。導電特徵部件176與形成於記憶體區域50M內的記憶體裝置(例如，磁阻式隨機存取記憶體(MRAM))及形成於邏輯區域50L內的邏輯裝置(例如，邏輯電路)電性連接。具體地，一些導電介層連接窗176V物理性及電性連接共用電極160。在一些實施例中，導電介層連接窗176V及導線176L將位於記憶體區域50M的記憶體裝置電性連接位於邏輯區域50L中的邏輯裝置。在一些實施例中，位於邏輯區域50L及記憶體區域50M的導電特徵部件176是在同一製程中形成的。在一些實施例中，位於邏輯區域50L的導電特徵部件176與位於記憶體區域50M的導電特徵部件176是在不同的製程中形成的。舉例來說，由於共用電極160提供了一增大的著陸接觸(landing)區域，因此位於記憶體區域50M的導電特徵部件176可比位於邏輯區域50L的導電特徵部件176形成得更大(例如，更寬)，此有助於降低磁阻式隨機存取記憶體(MRAM)單元58的接觸電阻。
第23圖為形成導電介層連接窗176V及導線176L之後的磁阻式隨機存取記憶體(MRAM)裝置50的局部平面示意圖。如圖所示，導線176L包括磁阻式隨機存取記憶體(MRAM)陣列52的位元線BL(請參照第1圖)。每一位元線BL透過導電介層連接窗176V電性連接多個共用電極160。反過來，每一共用電極160又電性連接到多個磁阻式隨機存取記憶體(MRAM)單元58(請參照第15圖)。導電介層連接窗176V具有一寬度W2 ，其可約在450Å至650Å的範圍。共用電極160的一寬度W1 大於導電介層連接窗176V的寬度W2 。
實施例可獲得諸多優點。磁阻式隨機存取記憶體(MRAM)單元58(請參照第11圖) 可具有小的直徑D1 。具體地，磁阻式隨機存取記憶體(MRAM)單元58的直徑D1 小於導電介層連接窗176V的寬度W2 ，特別是當磁阻式隨機存取記憶體(MRAM)單元58形成於內連接結構的較高層位(例如，第2圖所示的M5)內時。然而，共用電極160的寬度W1 大於導電介層連接窗176V的寬度W2 。有利的是，共用電極160因而提供導電介層連接窗176V足夠大的著陸接觸墊(landing pad)，此可防止在形成導電介層連接窗176V期間蝕穿(punch-trough)下方膜層。舉例來說，當蝕刻導電介層連接窗176V的開口時，可保護上電極136及磁隧道接面(MTJ)堆疊134免遭受過度蝕刻損傷。再者，透過提供更大的接觸面積，可降低導電介層連接窗176V的接觸電阻。最後，如上所述，共用電極160所選用的導電材料可不同於導電特徵部件176上方的導電材料，此容許對共用電極160的接觸電阻進行調整。
第24及25圖係根據一些實施例之磁阻式隨機存取記憶體(MRAM)裝置50的各種示意圖。第24圖繪示出與第15圖相似的製造階段，第25圖繪示出與第22圖相似的製造階段。在本實施例中，共用電極160形成為比先前實施例更大的長度L1 。舉例來說，在本實施例中，長度L1 可約在1500Å至約50μm的範圍。由於有較長的長度L1 的緣故，共用電極160不會在共用電極160的端點區域與磁阻式隨機存取記憶體(MRAM)單元58局部重疊。相反地，在本實施例中，共用電極160與共用電極160所接觸的所有磁阻式隨機存取記憶體(MRAM)單元58完全重疊。增加接觸面積可進一步降低磁阻式隨機存取記憶體(MRAM)單元58的接觸電阻。
第26至40圖係根據一些其它實施例之製造磁阻式隨機存取記憶體(MRAM)裝置50的內連接結構的中間階段的剖面示意圖。內連接結構也包括記憶體單元的一磁阻式隨機存取記憶體(MRAM)陣列。如以下進一步說明，將會形成保護結構圍繞磁阻式隨機存取記憶體(MRAM)陣列的記憶體單元，此有助於後續形成位於上方的金屬化層期間保護記憶體單元。第26至40圖中所示的一些特徵部件與第3至23圖中所示的特徵部件相似，不再重複描述。上述的特徵部件使用相似的標號。
在第26圖中，得到相似於對照第6圖所述的中間結構。然後，毯覆式形成一鈍化護層202於磁阻式隨機存取記憶體(MRAM)單元58上及凹槽130(請參照第6圖)內。鈍化物層在一些實施例中，鈍化護層202可包括氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、其組合或相似物，並且可使用化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、電漿增強原子層沉積(PEALD)、物理氣相沉積(PVD)、其組合或相似方法形成。在一些實施例中，鈍化護層202為氮化物(例如，氮化矽)。鈍化護層202可減少或防止水分(例如，H2 O)在後續製程期間擴散至磁阻式隨機存取記憶體(MRAM)單元58內。鈍化護層202形成具有厚度約在500Å至15000Å的範圍。具體地，鈍化護層202形成具有足夠的厚度，以填充凹槽130並將磁阻式隨機存取記憶體(MRAM)單元58埋入。
然後，形成一介電層204於鈍化護層202上。在一些實施例中，介電層204使用與金屬層間介電(IMD)層108相似的材料及方法形成。舉例來說，介電層204可由氧化物形成(例如，氧化矽)。介電層204可形成具有厚度約在100Å至300Å的範圍。
之後，形成一平坦化停止層206於介電層204上。平坦化停止層206可為無氮層，且可由無氮介電材料形成。舉例來說，平坦化停止層206可由摻雜或未摻雜的氧化物形成，例如碳氧化矽。平坦化停止層206可形成為具有厚度約在80Å至150Å的範圍。平坦化停止層206將用於在後續製程期間保護邏輯區域50L(以下進一步說明)。
之後，形成一介電層208於平坦化停止層206上。在一些實施例中，介電層208使用與金屬層間介電(IMD)層108及介電層204相似的材料及方法形成。舉例來說，介電層208可由氧化矽形成。介電層208可形成具有厚度約在200Å至400Å的範圍。
之後，形成一塗層210於介電層208上。塗層210作為一緩衝層，以在後續回蝕刻製程期間幫助減少的表面形貌變異。塗層210可使用塗佈製程(例如，旋塗製程)形成。塗層210可由可灰化及流體的材料形成，例如由光阻劑構成的一底層。在進行旋塗製程之後，可對材料進行固化。固化此材料可使塗層210硬化。在一些實施例中，固化上述材料包括將上述材料升溫。
在第27圖中，進行一回蝕刻製程以去除部分的塗層層210、部分的介電層208及部分的平坦化停止層206。具體地，回蝕刻製程去除位於記憶體區域50M的平坦化停止層206部分，以露出磁阻式隨機存取記憶體(MRAM)單元58上的介電層204部分。平坦化停止層206的餘留部分覆蓋邏輯區域50L。回蝕刻製程可為乾式蝕刻製程，使用蝕刻劑(例如，CHx Fy 、CF4 、He、O2 、N2 、Ar、NF3 、SF6 、其組合或相似物)作為一蝕刻氣體。可透過回蝕製程消耗塗層210，或者可在進行回蝕刻製程之後透過合適的灰化或剝離製程去除塗層210。在一些實施例中，在回蝕刻製程之後，一些部分的塗層210仍留於邏輯區域50L內，且這些部分在回蝕刻製程之後進行去除。
在第28圖中，進行一平坦化製程，以露出磁阻式隨機存取記憶體(MRAM)單元58的上電極136。此平坦化製程可為化學機械研磨(CMP)製程、機械磨削製程或相似的製程。平坦化製程去除介電層208的餘留部分，並且也去除磁阻式隨機存取記憶體(MRAM)單元58上的介電層204的部分。對於平坦化製程，平坦化停止層206具有低於介電層204及208的去除率。因此，可進行平坦化製程，直至露出平坦化停止層206(因而露出上電極136)。在一些實施例中，平坦化停止層206的最頂部表面形成為足夠的厚度，使得其延伸到上電極136的最頂部表面之上，並且上電極136通過例如可在平坦化製程中發生的凹陷而露出。平坦化停止層206的露出部分覆蓋邏輯區域50L，並且可覆蓋記憶體區域50M的一部分。儘管平坦化製程並未去除平坦化停止層206，然而可減小平坦化停止層206的厚度。在平坦化製程之後，平坦化停止層206可具有一厚度T1 約在50Å至100Å的範圍。
在第29圖中，進行一回蝕刻製程212，以凹陷鈍化護層202，並形成凹槽214圍繞磁阻式隨機存取記憶體(MRAM)單元58的上電極136。凹槽214形成具有一深度D5 ，其約在50Å至200Å的範圍，凹槽214露出上電極136的側壁，但未露出磁隧道接面(MTJ)堆疊134的側壁。在進行回蝕刻製程212之後，鈍化護層202仍覆蓋及保護磁隧道接面(MTJ)堆疊134的側壁。
回蝕刻製程212對鈍化護層202的材料具有選擇比。如上所述，在一些實施例中，鈍化護層202為氮化物，而介電層204及平坦化停止層206為氧化物。在上述的實施例中，回蝕刻製程212蝕刻鈍化護層202的材料(例如，氮化物)的速率可高於介電層204及平坦化停止層206(例如，氧化物)的材料。舉例來說，對於回蝕刻製程212，鈍化護層202的蝕刻速率與介電層204及平坦化停止層206的蝕刻速率之比值約在3:1至10:1的範圍。回蝕刻製程212的一個示例中，可進行乾式蝕刻製程(例如，離子束蝕刻(IBE)、反應離子蝕刻(Reactive Ion Etching, RIE)或相似方法，並使用蝕刻劑(例如，HBr、CF4 、He、O2 、N2 、CHx Fy 、其組合或相似物作為蝕刻氣體。N2、Ar、He、其組合或相似物可用作蝕刻氣體的載氣。上述蝕刻可使用輝光放電電漿(GDP)、電容耦合電漿(CCP)、電感耦合電漿(ICP)或相似方式來實施。上述蝕刻可以約100瓦及1500瓦範圍的電源功率來進行，並且可以高達約1000伏的偏壓來進行。蝕刻可進行約7秒及300秒的範圍。以上述的參數進行回蝕刻製程212，可在鈍化護層202的材料(例如，氮化物)與介電層204及平坦化停止層206的材料(例如，氧化物)之間實現高蝕刻選擇比。
儘管回蝕製程212對鈍化護層202的材料具選擇性，然而仍會對平坦化停止層206的發生些許蝕刻。舉例來說，回蝕刻製程212可將平坦化停止層206的厚度減小至約10Å至50Å範圍的一厚度T2 ，平坦化停止層206的新厚度T2 小於平坦化停止層206的原始厚度T1 ，但仍具有足夠的厚度以承受後續製程。在一些實施例中，平坦化停止層206的新厚度T2 至少為平坦化停止層206的原始厚度T1 的一半。
在第30圖中，形成保護層216於凹槽214內以及磁阻式隨機存取記憶體(MRAM)單元58、介電層204及平坦化停止層206的露出表面上。保護層216由介電材料(例如，氮化鋁、氧化鋁、碳化矽、氮碳化矽、其組合、其多層或相似物) 形成，並透過沉積製程(例如，物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、其組合或相似方法)形成。保護層216由對於蝕刻製程具有高選擇性的材料形成，此蝕刻製程將用於圖案化後續形成的內連接結構的金屬化層(以下進一步說明)。舉例來說，保護層216可為碳化矽層、氧化鋁層或一多層(包括碳化矽子層及位於碳化矽子層上的氧化鋁子層)。形成之後，保護層216環繞磁阻式隨機存取記憶體(MRAM)單元58的上電極136。有利的是，形成保護層216於凹槽214內可使保護層216自對準於上電極136。
在第31圖中，進行一平坦化製程，以露出磁阻式隨機存取記憶體(MRAM)單元58的上電極136。平坦化製程去除凹槽214(請參照第29圖)外的保護層216部分(例如，位於保護層216在磁阻式隨機存取記憶體(MRAM)單元58、介電層204及平坦化停止層206上的部分)。平坦化製程可為化學機械研磨(CMP)製程、機械磨削製程或相似製程。對於平坦化製程，平坦化停止層206的去除率低於保護層216。因此，平坦化製程可進行至露出平坦化停止層206為止。在進行平坦化製程之後，露出上電極136。平坦化製程形成保護結構218，其包括平坦化製程之後留於凹槽214內的保護層216部分。
利用平坦化停止層206進行多個平坦化製程。具體地，同時進行第28圖及第31圖的平坦化製程，並且都停止於平坦化停止層206上。進行多個平坦化製程有助於減少因邏輯區域50L與記憶體區域50M之間的圖案密度變化引起的不均勻表面形貌，進而確保位於邏輯區域50L與記憶體區域50M的特徵部件共同具有一平坦上表面。
進行平坦化製程之後，保護結構218具有一厚度T3 ，其可約在80Å至200Å的範圍，上電極136具有一厚度T4 ，其可約在150Å至300Å的範圍，厚度T3 小於厚度T4 。具體地，保護結構218的厚度T3 足以確保磁阻式隨機存取記憶體(MRAM)單元58在後續製程中受到保護，但小至足以確保磁隧道接面(MTJ)堆疊134的側壁沒有不需要的材料(因而維持其所需的高電阻(Rap )及低電阻(Rp )值)，例如來自後續接觸蝕刻製程的殘留物(以下進一步說明)。
在第32圖中，形成一抗反射層220於中間結構的平坦化表面上。具體地，抗反射層220形成於保護結構218、上電極136、平坦化停止層206及介電層204的平坦化表面上。抗反射層220可為無氮抗反射層(NFARL)，並且可由無氮介電材料(例如，碳氧化矽)形成。在一些實施例中，抗反射層220由不同於保護結構218的材料形成。抗反射層220可形成具有厚度約在100Å至350Å，抗反射層220將用於在邏輯區域50L的後續製程期間保護記憶體區域50M。
在第33圖中，圖案化中間結構，以露出位於邏輯區域50L的蝕刻停止層106。圖案化可包括合適的微影及蝕刻製程。舉例來說，可使用蝕刻罩幕222進行一或多道乾式蝕刻製程，以蝕刻抗反射層220、平坦化停止層206、介電層204、鈍化護層202及金屬層間介電(IMD)層108。蝕刻罩幕222可為光阻劑，例如單層光阻劑、雙層光阻劑、三層光阻劑或相似物。在一些實施例中，透過蝕刻製程去除平坦化停止層206的餘留部分。在一些實施例中(說明如下)，可在進行蝕刻製程之後留有部分的平坦化停止層206。在進行蝕刻製程之後，部分的介電層204的可留在記憶體區域50M。蝕刻製程形成一或多個開口224，以露出蝕刻停止層106(例如，在蝕刻停止層106包括多層的實施例中的第二蝕刻停止層106B)。蝕刻製程可消耗蝕刻罩幕222，或者可在蝕刻製程之後透過例如合適的灰化或剝離製程去除蝕刻罩幕222。
在第34圖中，可選擇性去除些許的蝕刻停止層106，例如在蝕刻停止層106包括多層的實施例中。舉例來說，當蝕刻停止層106包括一第一蝕刻停止層106A及第一二蝕刻停止層106B時，可去除開口224內的第二蝕刻停止層106B部分，以露出下方的第一蝕刻停止層106A。第二蝕刻停止層106B可使用對第二蝕刻停止層106B的材料具有選擇性的等向性濕式清潔製程來去除。用於去除第二蝕刻停止層106B的蝕刻製程可不同於用於初始形成開口224的蝕刻製程(例如，可使用不同的蝕刻劑及/或其他蝕刻製程參數)。在一些實施例中，使用多層蝕刻停止層106會是有利的。舉例來說，透過用於蝕刻抗反射層220、平坦化停止層206、介電層204、鈍化護層202及金屬層間介電(IMD)層108(請參照第32圖)的蝕刻製程，第二蝕刻停止層106B可蝕刻得比第一蝕刻停止層106A慢。同樣，透過一或多道蝕刻製程(其將用於後續圖案化出用於邏輯區域50L的導電特徵部件的開口(請參照第39圖))，第一蝕刻停止層106A可蝕刻得比第二蝕刻停止層106B慢。
在第35圖中，形成金屬層間介電(IMD)層162於開口(s)224內及磁阻式隨機存取記憶體(MRAM)單元58及保護結構218上(例如，在抗反射層220上)。然後，形成抗反射層164於金屬層間介電(IMD)層162上。抗反射層164將於進行邏輯區域50L的後續製程期間保護記憶體區域50M。
在第36圖中，可選擇性進行一回蝕刻製程，以去除磁阻式隨機存取記憶體(MRAM)單元58上部分的金屬層間介電(IMD)層162及部分的抗反射層164，以露出抗反射層220。可在進行回蝕刻製程期間，以蝕刻罩幕226覆蓋部分的邏輯區域50L(例如，位於導電特徵部件104上方的部分)。回蝕刻製程可為乾式蝕刻製程，使用蝕刻氣體(例如，CHx Fy 、CF4 、He、O2 、N2 、Ar、NF3 、SF6 、其組合或相似物)作為蝕刻劑。可由回蝕刻製程消耗蝕刻罩幕226，或者可在進行回蝕刻製程之後透如合適的灰化或剝離製程去除蝕刻罩幕226。在進行回蝕刻製程之後，抗反射層164的餘留部分位於邏輯區域50L，並且未延伸至記憶體區域50M。在一些實施例中，省略了回蝕刻製程，並且可在後續的平坦化製程中去除位於磁阻式隨機存取記憶體(MRAM)單元58上的金屬層間介電(IMD)層162及抗反射層164部分(以下進一步說明)。
在第37圖中，形成開口166於邏輯區域50L內，以露出位於邏輯區域50L的導電特徵部件104。具體地，形成的開口166穿過位於邏輯區域50L的抗反射層164、金屬層間介電(IMD)層162以及餘留的任何蝕刻停止層106(例如，第一蝕刻停止層106A)。開口166可使用相似於前述關於第19圖所說明的製程及材料形成。
在第38圖中，形成導電材料168於開口166內。導電材料168可滿出於開口166外，並且也可形成在金屬層間介電(IMD)層162及抗反射層164及220上。導電材料168可使用相似於前述關於第20圖所說明的製程及材料形成。
在第39圖中，進行一平坦化製程，以去除開口166外的多餘的導電材料168。平坦化製程可為化學機械研磨(CMP)製程、機械磨削製程或相似的製程。平坦化製程可去除抗反射層164及220，並露出上電極136及保護結構218。平坦化製程形成導電特徵部件170。在進行平坦化製程之後，導電特徵部件170、金屬層間介電(IMD)層162、保護結構218、介電層204及上電極136的上表面為平坦面的。
如上所述，第36圖中所示的回蝕刻製程為選擇性的。回蝕刻製程可幫助減少因邏輯區域50L與記憶體區域50M之間的圖案密度變化引起的不均勻表面形貌。在一些實施例中，省略第36圖中所示的回蝕刻製程，並且在第39圖中所示的平坦化製程期間，可代替去除位於磁阻式隨機存取記憶體(MRAM)單元58上的金屬層間介電(IMD)層162及抗反射層164部分。
在第40圖中，形成蝕刻停止層172、金屬層間介電(IMD)層174及導電特徵部件176。在所示的實施例中，蝕刻停止層172包括單一蝕刻停止層172(例如，氮化矽層)。位於記憶體區域50M的導電介層連接窗176V物理性及電性連接上電極136。磁阻式隨機存取記憶體(MRAM)單元58可很小，特別是當需要高密度記憶體時。舉例來說，上電極136的直徑D1 可小於位於上方的導電介層連接窗176V的寬度W2 ，特別是當磁阻式隨機存取記憶體(MRAM)單元58形成在較高層位(例如，第2圖中的M5)的內連接結構內時。因此，導電介層連接窗176V可接觸上電極136及部分的保護結構218。
在一些實施例中，導電特徵部件176使用與導電特徵部件170相似的材料及方法形成。舉例來說，形成露出導電特徵部件170及上電極136的開口。用導電材料填充開口，然後進行平坦化製程以形成導電特徵部件176。導電特徵部件176包括開口內的導電材料的餘留部分。當形成用於導電特徵部件176的開口時，金屬層間介電(IMD)層174以第一蝕刻製程進行圖案化，並且蝕刻停止層172用於停止第一蝕刻製程。第一蝕刻製程可包括合適的微影及蝕刻步驟。然後，用第二蝕刻製程打開蝕刻停止層172，以露出導電特徵部件170及上電極136。第二蝕刻製程可包括合適的微影及蝕刻步驟。保護結構218在進行第二蝕刻製程期間環繞並保護磁阻式隨機存取記憶體(MRAM)單元58。保護可透過幾種方式來完成。保護結構218防止第二蝕刻製程蝕刻磁阻式隨機存取記憶體(MRAM)單元58的磁隧道接面(MTJ)堆疊134。因此，可避免對磁阻式隨機存取記憶體(MRAM)單元58的損壞。
在一些實施例中，保護結構218由與蝕刻停止層172相似的蝕刻停止材料形成。因此，保護磁阻式隨機存取記憶體(MRAM)單元58的蝕刻停止材料的量增加，擴大了第二蝕刻製程的製程容許度。因此，蝕刻磁隧道接面(MTJ)堆疊134的可能性降低。
在一些實施例中，保護結構218由不同於蝕刻停止層172的蝕刻停止材料形成。具體地，第二蝕刻製程可對蝕刻停止層172的材料具有選擇性。舉例來說，在一些實施例中，保護結構218為碳化矽及/或氧化鋁，而蝕刻停止層172為氮化矽。在上述實施例中，第二蝕刻製程可以高於保護結構218的材料(例如，碳化矽及/或氧化鋁) 的速率蝕刻來蝕刻止層172的材料(例如氮化矽)。舉例來說，對於第二蝕刻製程，蝕刻停止層172的蝕刻速率與保護結構218的蝕刻速率之比值可約在1至5的範圍。在第二蝕刻製程的一示例中，可進行對蝕刻停止層172的材料具有選擇性的等向性濕式清潔製程。可使用包括水的溶液(例如，去離子水、碳酸化去離子水或相似的溶液)來進行蝕刻。蝕刻可進行約5秒至600秒的範圍。以上述的參數進行第二蝕刻製程，可在蝕刻停止層172的材料(例如，氮化矽)及保護結構218的材料(例如，碳化矽及/或氧化鋁)之間實現高蝕刻選擇比。因此，進一步降低蝕刻磁隧道接面(MTJ)堆疊134的可能性。
第41圖為根據一些其它實施例之磁阻式隨機存取記憶體(MRAM)裝置50的剖面示意圖。第41圖繪示出在形成導電特徵部件176期間保護結構218發生些許蝕刻的實施例。如圖所示，即使當部分的保護結構218發生蝕穿時，保護結構218也有助於保護磁隧道接面(MTJ)堆疊134。
第42圖為根據一些其他實施例之磁阻式隨機存取記憶體(MRAM)裝置50的剖面示意圖。在本實施例中，在進行第33圖的蝕刻製程之後，部分的平坦化停止層206仍然存在。平坦化停止層206的餘留部分位於蝕刻停止層172與介電層204的餘留部分之間。
實施例可實現諸多優勢。形成保護結構218圍繞上電極136有助於在形成位於上方的金屬化層時保護磁阻式隨機存取記憶體(MRAM)單元58。具體地，在形成導電特徵部件176期間可避免蝕刻磁隧道接面(MTJ)堆疊134。透過增加形成導電特徵部件176的製程容許度，或透過作為蝕刻停止層而防止蝕刻磁隧道接面(MTJ)堆疊134，保護結構218可保護上電極136。因此，可避免對磁阻式隨機存取記憶體(MRAM)單元58的損壞，提高所得到的裝置的製造良率。
儘管已於磁阻式隨機存取記憶體(MRAM)單元的框架下說明實施例，然而應當理解的是，相似的技術可用於形成具有可編程電阻元件的其它類型的記憶體單元。舉例來說，相似的技術可用於形成相變記憶體(phase-change memory, PCRAM)單元、電阻式隨機存取記憶體(resistive random-access memory, RRAM)單元及相似記憶體單元。
在一實施例中，一種半導體裝置包括：一磁阻式隨機存取記憶體(MRAM)陣列，包括：複數個磁阻式隨機存取記憶體(MRAM)單元，依複數個列與複數個行排列，其中上述行中的一第一行包括：複數個第一下電極，沿著第一行排列；複數個第一磁隧道接面(MTJ)堆疊，位於第一下電極上；一第一共用電極，位於每一第一磁隧道接面(MTJ)堆疊上；複數個第二下電極，沿著第一行排列；複數個第二磁隧道接面(MTJ)堆疊，位於第二下電極上；一第二共用電極，位於每一第二磁隧道接面(MTJ)堆疊上；以及一位元線，電性連接至第一共用電極及第二共用電極。
在半導體裝置的一些實施例中，第一下電極、第二下電極、第一共用電極以及第二共用電極各自包括氮化鈦，且位元線包括銅。在半導體裝置的一些實施例中，第一行更包括：複數個第一上電極，位於第一磁隧道接面(MTJ)堆疊與第一共用電極之間；複數個第二上電極，位於第二磁隧道接面(MTJ)堆疊與第二共用電極之間；一第一導電介層連接窗，將位元線物理性及電性連接至第一共用電極；以及一第二導電介層連接窗，將位元線物理性及電性連接至第二共用電極。第一導電介層連接窗及第二導電介層連接窗的寬度大於各個第一上電極及各個第二上電極的寬度。在半導體裝置的一些實施例中，第一共用電極及第二共用電極的寬度大於第一上電極、第二上電極、第一導電介層連接窗及第二導電介層連接窗的寬度。在半導體裝置的一些實施例中，第一共用電極與各個第一上電極完全重疊。在半導體裝置的一些實施例中，第一共用電極與第一上電極的一第一子集合完全重疊，並且與第一上電極的一第二子集合局部重疊。在半導體裝置的一些實施例中，第一共用電極及第二共用電極沿第一行具有相同的長度。在半導體裝置的一些實施例中，上述列中的每一列包括一字元線電性連接至第一下電極或第二下電極的其中之一者，且更包括：一列解碼器，電性連接至上述列中的每一列的字元線；以及一行解碼器，電性連接至位元線。在半導體裝置的一些實施例中，第一行更包括：一第一間隔層，橫向圍繞第一下電極及第一磁隧道接面(MTJ)堆疊；一蝕刻停止層，沿第一間隔層的上表面及側壁延伸；以及一第一金屬間介電(IMD)層，位於蝕刻停止層上，第一共用電極延伸穿過第一金屬層間介電(IMD)層及蝕刻停止層。在半導體裝置的一些實施例中，蝕刻停止層包括氮化鋁。
在一實施例中，一種半導體裝置之製造方法包括：形成一第一金屬間介電(IMD)層於一基底上；形成一下電極層於第一金屬間介電(IMD)層上；形成一磁隧道接面(MTJ) 膜層堆疊於下電極層上；形成一上電極層於磁隧道接面(MTJ) 膜層堆疊上；圖案化上電極層、磁隧道接面(MTJ) 膜層堆疊及下電極層，以形成一第一磁阻式隨機存取記憶體(MRAM)單元及一第二磁阻式隨機存取記憶體(MRAM)單元；形成一間隔層，圍繞第一磁阻式隨機存取記憶體(MRAM)單元的側壁與第二磁阻式隨機存取記憶體(MRAM)單元的側壁；沉積一蝕刻停止層於間隔層上及第一金屬層間介電(IMD)層的露出部分上；沉積一第二金屬層間介電(IMD)層於蝕刻停止層上；露出部分的第一磁阻式隨機存取記憶體(MRAM)單元及部分的第二磁阻式隨機存取記憶體(MRAM)單元；以及形成一共用電極於第一磁阻式隨機存取記憶體(MRAM)單元的露出部分上及第二磁阻式隨機存取記憶體(MRAM)單元的露出部分上。
上述方法的一些實施例中，露出部分的第一磁阻式隨機存取記憶體(MRAM)單元及部分的第二磁阻式隨機存取記憶體(MRAM)單元包括蝕刻出一開口於第二金屬層間介電(IMD)層內，且形成共用電極包括：沉積一導電材料於開口內；以及平坦化導電材料，以去除開口外的導電材料部分，共用電極包括在進行平坦化之後的導電材料餘留部分。在一些實施例中，上述方法更包括：沉積一第三金屬層間介電(IMD)層於共用電極及第二金屬層間介電(IMD)層上；平坦化第三金屬層間介電(IMD)層，使得第三金屬層間介電(IMD)層、第二金屬層間介電(IMD)層及共用電極的表面為平坦的；以及形成一導電特徵部件於第三金屬層間介電(IMD)層內。在一些實施例中，上述方法更包括：沉積一第四金屬層間介電(IMD)層於第三金屬層間介電(IMD)層、第二金屬層間介電(IMD)層及共用電極上；形成一導電介電連接窗於第四金屬層間介電(IMD)層內；以及形成一位元線於第四金屬層間介電(IMD)層內，導電介電連接窗將位元線電性及物理性連接至共用電極。在上述方法的一些實施例中，露出部分的第一磁阻式隨機存取記憶體(MRAM)單元及部分的第二磁阻式隨機存取記憶體(MRAM)單元包括蝕刻出一開口於第二金屬層間介電(IMD)層及蝕刻停止層內，此開口完全露出第一磁阻式隨機存取記憶體(MRAM)單元的一第一上表面，且局部露出第二磁阻式隨機存取記憶體(MRAM)單元的一第二上表面。在上述方法的一些實施例中，露出部分的第一磁阻式隨機存取記憶體(MRAM)單元及部分的第二磁阻式隨機存取記憶體(MRAM)單元包括蝕刻出一開口於第二金屬層間介電(IMD)層及蝕刻停止層內，此開口完全露出第一磁阻式隨機存取記憶體(MRAM)單元的一第一上表面及第二磁阻式隨機存取記憶體(MRAM)單元的一第二上表面。
在一實施例中，一種半導體裝置之製造方法包括：形成一磁阻式隨機存取記憶體(MRAM)單元於一基底上，磁阻式隨機存取記憶體(MRAM)單元包括：一第一下電極，位於基底上；一第一磁隧道接面(MTJ)堆疊，位於第一下電極上；以及一第一上電極，位於第一磁隧道接面(MTJ)堆疊上；形成一第一介電層橫向圍繞第一下電極、第一磁隧道接面(MTJ)堆疊及第一上電極；凹陷第一介電層，以露出第一上電極的部分的側壁；形成一保護結構，以接觸第一上電極的側壁的露出部分；沉積一第一金屬間介電(IMD)層於磁阻式隨機存取記憶體(MRAM)單元上；以及形成一導電特徵部件，以延伸穿過第一金屬層間介電(IMD)層，導電特徵部件接觸第一上電極及保護結構。
在上述方法的一些實施例中，凹陷第一介電層形成了一凹槽，且形成保護結構包括：沉積一第二介電層於凹槽內；以及平坦化第二介電層，以形成保護結構，保護結構及第一上電極的表面為平坦的。在一些實施例中，上述方法更包括：形成一蝕刻停止層於保護結構上，第一金屬層間介電(IMD)層沉積於蝕刻停止層上，蝕刻停止層及保護結構包括不同的介電材料。在一些實施例中，上述方法更包括：形成一蝕刻停止層於保護結構上，第一金屬層間介電(IMD)層沉積於蝕刻停止層上，蝕刻停止層及保護結構包括相同的介電材料。
以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
50:磁阻式隨機存取記憶體(MRAM)裝置 50L:邏輯區域 50M:記憶體區域 52:磁阻式隨機存取記憶體(MRAM)陣列 54:列解碼器 56:行解碼器 58:磁阻式隨機存取記憶體(MRAM)單元 60:半導體基底 62:裝置 64:層間介電(ILD)層 66:接觸插塞 68:內連接結構 72, 110, 170V, 176V:導電介層連接窗 74, 132:下電極 76, 134:磁隧道接面(MTJ)堆疊 78, 136:上電極 80, 102, 108, 150, 162, 174:金屬層間介電(IMD)層 82, 140:間隔層 104:導電特徵部件 106, 148, 172:蝕刻停止層 106A:第一蝕刻停止層 106B:第二蝕刻停止層 112:導電區域 114:導電阻障層 116:下電極層 116A:第一下電極層 116B:第二下電極層 118:磁隧道接面(MTJ)膜層堆疊 118A:反鐵磁層 118B:釘扎層 118C:隧道阻障層 118D:自由層 120:上電極層 126:硬式罩幕層 128:光敏性罩幕 130, 214:凹槽 142, 144, 202:鈍化護層 146:氧化層 148R:殘留部分 152:硬式罩幕 154, 156, 166, 224:開口 158, 160:共用電極層 164, 220:抗反射層 168:導電材料 170, 176:導電特徵部件 170L, 176L:導線 204, 208:介電層 206:平坦化停止層 210:塗層 212:回蝕刻製程 216:保護層 218:保護結構 222, 226:蝕刻罩幕 BL:位元線 D1 , D2 , D3 , D4 , D5 :深度 H1 , H2 :高度 L1 :長度 L1, L2, L3, L4, L5, L6:金屬線 M1, M2, M3, M4, M5, M6:金屬化層 T1 , T2 , T3 , T4 :厚度 V1, V2, V3, V4, V5, V6:金屬介層連接窗 W1 , W2 :寬度 WL:字元線
第1圖係根據一些實施例之磁阻式隨機存取記憶體(MRAM)裝置的方塊示意圖。 第2圖係根據一些實施例之磁阻式隨機存取記憶體(MRAM)裝置的剖面示意圖。 第3至11、12A-12B、13A-13B、14A-14B、15至23圖係根據一些實施例之製造磁阻式隨機存取記憶體(MRAM)裝置的內連接結構的中間階段的各個示意圖。 第24及25圖係根據一些實施例之磁阻式隨機存取記憶體(MRAM)裝置的各個示意圖。 第26至40圖係根據其他一些實施例之製造磁阻式隨機存取記憶體(MRAM)裝置的內連接結構的中間階段的各個示意圖。 第41圖係根據其他一些實施例之磁阻式隨機存取記憶體(MRAM)裝置的剖面示意圖。 第42圖係根據其他一些實施例之磁阻式隨機存取記憶體(MRAM)裝置的剖面示意圖。
無
50:磁阻式隨機存取記憶體(MRAM)裝置
50L:邏輯區域
50M:記憶體區域
58:磁阻式隨機存取記憶體(MRAM)單元
60:半導體基底
62:裝置
64:層間介電(ILD)層
102,108,162:金屬層間介電(IMD)層
110,170V:導電介層連接窗
132:下電極
134:磁隧道接面(MTJ)堆疊
136:上電極
104:導電特徵部件
106:蝕刻停止層
106A:第一蝕刻停止層
106B:第二蝕刻停止層
170:導電特徵部件
170L:導線
202:鈍化護層
204:介電層
218:保護結構

Claims (15)

  1. 一種半導體裝置，包括：一磁阻式隨機存取記憶體陣列，包括：複數個磁阻式隨機存取記憶體單元，依複數個列與複數個行排列，其中該等行中的一第一行包括：複數個第一下電極，沿著該第一行排列；複數個第一磁隧道接面堆疊，位於該等第一下電極上；一第一共用電極，位於該等第一磁隧道接面堆疊的每一者上；複數個第一上電極，位於該等第一磁隧道接面堆疊與該第一共用電極之間；複數個第二下電極，沿著該第一行排列；複數個第二磁隧道接面堆疊，位於該等第二下電極上；一第二共用電極，位於該等第二磁隧道接面堆疊的每一者上；複數個第二上電極，位於該等第二磁隧道接面堆疊與該第二共用電極之間；以及一位元線，電性連接至該第一共用電極及該第二共用電極。
  2. 如請求項1之半導體裝置，其中該第一行更包括：一第一導電介層連接窗，將該位元線物理性及電性連接至該第一共用電極；以及一第二導電介層連接窗，將該位元線物理性及電性連接至該第二共用電極，其中該第一導電介層連接窗及該第二導電介層連接窗的寬度大於該等第一上電極的每一者及該等第二上電極的每一者的寬度。
  3. 如請求項2之半導體裝置，其中該第一共用電極及該第二共用電極的寬度大於該等第一上電極、該等第二上電極、該第一導電介層連接窗及該 第二導電介層連接窗的寬度。
  4. 如請求項2之半導體裝置，其中該第一共用電極與該等第一上電極的每一者完全重疊，或者該第一共用電極與該等第一上電極的一第一子集合完全重疊，並且與該等第一上電極的一第二子集合局部重疊。
  5. 如請求項1或2之半導體裝置，該等列中的每一列包括一字元線電性連接至該等第一下電極或該等第二下電極的其中之一者，且更包括：一列解碼器，電性連接至該等列中的每一列的該字元線；以及一行解碼器，電性連接至該位元線。
  6. 如請求項1或2之半導體裝置，其中該第一行更包括：一第一間隔層，橫向圍繞該等第一下電極及該等第一磁隧道接面堆疊；一蝕刻停止層，沿該第一間隔層的上表面及側壁延伸；以及一第一金屬間介電層，位於該蝕刻停止層上，中該第一共用電極延伸穿過該第一金屬層間介電層及該蝕刻停止層。
  7. 一種半導體裝置之製造方法，包括：形成一第一金屬間介電層於一基底上；形成一下電極層於該第一金屬間介電層上；形成一磁隧道接面膜層堆疊於該下電極層上；形成一上電極層於該磁隧道接面膜層堆疊上；圖案化該上電極層、該磁隧道接面膜層堆疊及該下電極層，以形成一第一磁阻式隨機存取記憶體單元及一第二磁阻式隨機存取記憶體單元；形成一間隔層，圍繞該第一磁阻式隨機存取記憶體單元的側壁與該第二磁阻式隨機存取記憶體單元的側壁； 沉積一蝕刻停止層於間隔層上及該第一金屬層間介電層的露出部分上；沉積一第二金屬層間介電層於該蝕刻停止層上；露出部分的該第一磁阻式隨機存取記憶體單元的上電極及部分的該第二磁阻式隨機存取記憶體單元的上電極；形成一共用電極於該第一磁阻式隨機存取記憶體單元的該上電極的露出部分上及第二磁阻式隨機存取記憶體單元的該上電極的露出部分上；以及形成一位元線，以電性及物理性連接至該共用電極。
  8. 如請求項7之半導體裝置之製造方法，其中露出部分的該等第一磁阻式隨機存取記憶體單元及部分的該等第二磁阻式隨機存取記憶體單元包括蝕刻出一開口於該第二金屬層間介電層內，且其中形成該共用電極包括：沉積一導電材料於該開口內；以及平坦化該導電材料，以去除該開口外的該導電材料部分，該共用電極包括在進行平坦化之後的該導電材料餘留部分。
  9. 如請求項7或8之半導體裝置之製造方法，更包括：沉積一第三金屬層間介電層於該共用電極及該第二金屬層間介電層上；平坦化該第三金屬層間介電層，使得該第三金屬層間介電層、該第二金屬層間介電層及該共用電極的表面為平坦的；以及形成一導電特徵部件於該第三金屬層間介電層內。
  10. 如請求項9之半導體裝置之製造方法，上述方法更包括：沉積一第四金屬層間介電層於該第三金屬層間介電層、該第二金屬層間介電層及該共用電極上；以及形成一導電介電連接窗於該第四金屬層間介電層內，其中該導電介電連接窗 將該位元線電性及物理性連接至該共用電極。
  11. 如請求項7或8之半導體裝置之製造方法，其中露出部分的該第一磁阻式隨機存取記憶體單元的上電極及部分的該第二磁阻式隨機存取記憶體單元的上電極包括蝕刻出一開口於該第二金屬層間介電層及蝕刻停止層內，該開口完全露出該第一磁阻式隨機存取記憶體單元的該上電極的一第一上表面，且局部露出該第二磁阻式隨機存取記憶體單元的該上電極的一第二上表面，或者該開口完全露出該第一磁阻式隨機存取記憶體單元的該上電極的一第一上表面及該第二磁阻式隨機存取記憶體單元的該上電極的一第二上表面。
  12. 一種半導體裝置之製造方法，包括：形成一第一磁阻式隨機存取記憶體單元及一第二磁阻式隨機存取記憶體單元於一基底上，該第一磁阻式隨機存取記憶體單元及該第二磁阻式隨機存取記憶體單元各自包括：一第一下電極，位於該基底上；一第一磁隧道接面堆疊，位於該第一下電極上；以及一第一上電極，位於該第一磁隧道接面堆疊上；形成一第一介電層橫向圍繞該第一下電極、該第一磁隧道接面堆疊及該第一上電極；凹陷該第一介電層，以露出該第一上電極的部分的側壁；形成一保護結構，以接觸該第一上電極的該側壁的露出部分；沉積一第一金屬間介電層於該第一磁阻式隨機存取記憶體單元上及該第二磁阻式隨機存取記憶體單元上；形成一導電特徵部件，以延伸穿過該第一金屬層間介電層，該導電特徵部件 接觸該第一上電極及該保護結構；以及形成一位元線，以電性及物理性連接至該導電特徵部件。
  13. 如請求項12之半導體裝置之製造方法，其中凹陷該第一介電層形成了一凹槽，且形成該保護結構包括：沉積一第二介電層於該凹槽內；以及平坦化該第二介電層，以形成該保護結構，該保護結構及該第一上電極的表面為平坦的。
  14. 如請求項12或13之半導體裝置之製造方法，更包括：形成一蝕刻停止層於該保護結構上，該第一金屬層間介電層沉積於該蝕刻停止層上，該蝕刻停止層及該保護結構包括相同的介電材料。
  15. 如請求項12或13之半導體裝置之製造方法，更包括：形成一蝕刻停止層於該保護結構上，該第一金屬層間介電層沉積於該蝕刻停止層上，該蝕刻停止層包括氮化矽，且該保護結構包括碳化矽或氧化鋁。
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