TW201724599A - 半導體結構及其製造方法 - Google Patents

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Abstract

本揭露提供一種半導體結構，其包含一邏輯區及與該邏輯區相鄰之一記憶體區。該記憶體區包含一第N金屬層、該第N金屬層上方之一底部電極、該底部電極上方之一磁性穿隧接面(MTJ)層、該MTJ層上方之一頂部電極及該頂部電極上方之一第(N+1)金屬層。該頂部電極包含具有低於鉭或鉭衍生物之氧化速率之一氧化速率之材料。N係大於或等於1之一整數。

Description

半導體結構及其製造方法
本發明的某些實施例係關於一種磁性隨機存取記憶體之結構。
半導體用於電子應用(包含無線電、電視機、蜂巢式電話及個人計算裝置)之積體電路中。熟知半導體裝置之一個類型係半導體儲存裝置，諸如動態隨機存取記憶體(DRAM)或快閃記憶體，其等兩者使用電荷來儲存資訊。 半導體記憶體裝置中之一最近發展涉及自旋電子，其組合半導體技術與磁性材料及裝置。電子之自旋極化(而非電子電荷)用來指示狀態「1」或「0」。一個此自旋電子裝置係一自旋力矩轉移(STT)磁性穿隧接面(MTJ)裝置。 MTJ裝置包含自由層、穿隧層及釘紮層。自由層之磁化方向可藉由施加一電流通過穿隧層而反轉，此引起自由層內之經注入極化電子對自由層之磁化施加所謂的自旋力矩。釘紮層具有一固定磁化方向。當電流在從自由層至釘紮層之方向上流動時，電子在一反方向上(即，從釘紮層至自由層)流動。電子在通過釘紮層後經極化至釘紮層之相同磁化方向；流動通過穿隧層；且接著至自由層且累積在自由層中。最後，自由層之磁化平行於釘紮層之磁化，且MTJ裝置將處於一低電阻狀態。由電流引起之電子注入稱為一主要注入。 當施加從釘紮層流動至自由層之電流時，電子在從自由層至釘紮層之方向上流動。具有與釘紮層之磁化方向相同之極化之電子能夠流動通過穿隧層且至釘紮層中。相反地，具有不同於釘紮層之磁化之極化之電子將藉由釘紮層反射(阻擋)且將累積在自由層中。最後，自由層之磁化變得反平行於釘紮層之磁化，且MTJ裝置將處於一高電阻狀態。由電流引起之各自電子注入稱為一次要注入。
本揭露之一實施例提供一半導體結構，其包含一邏輯區及與邏輯區相鄰之一記憶體區。記憶體區包含一第N金屬層、第N金屬層上方之一底部電極、底部電極上方之一磁性穿隧接面(MTJ)層、MTJ層上方之一頂部電極及頂部電極上方之一第(N+1)金屬層。頂部電極包含具有低於鉭或鉭衍生物之氧化速率之一氧化速率之材料。N係大於或等於1之一整數。 本揭露之一實施例提供一半導體結構，其包含一邏輯周邊設備及一磁性隨機存取記憶體(MRAM)單元。邏輯周邊設備包含一電晶體區及電晶體區上方之第N金屬。MRAM單元包含第(N+1)金屬及與第(N+1)金屬接觸之一頂部電極。頂部電極包含在頂部電極與第(N+1)金屬之間的一介面處之TiN。N係大於或等於1之一整數。 本揭露之一實施例提供製造一半導體結構之一方法。方法包含：(1)在一記憶體區中及一邏輯區中形成一第N金屬；(2)在記憶體區中形成一磁性隨機存取記憶體(MRAM)單元，其中MRAM單元之一頂部電極包含TiN；及(3)在邏輯區及記憶體區中之第N金屬上方形成一第(N+1)金屬。
下列揭露提供許多不同實施例或實例以用於實施經提供之標的之不同構件。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性的。例如，在以下描述中，在一第二構件上方或上形成一第一構件可包含其中該第一構件及該第二構件經形成而直接接觸之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可未直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係用於簡單及清楚之目的，且本身並不指示所論述之各種實施例及/或組態之間的一關係。 此外，為便於描述，諸如「在……下面」、「在……下方」、「下」、「在……上方」、「上」及類似者之空間相對術語在本文中可用來描述如圖中繪示之一個元件或構件與另一(些)元件或構件之關係。除圖中描繪之定向外，空間相對術語亦意欲涵蓋在使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)且因此同樣可解釋本文中使用之空間相對描述符。 雖然闡述本揭露之廣泛範疇之數值範圍及參數為近似值，但已儘可能精確地報告特定實例中所闡述之數值。然而，任何數值本就含有由各自測試量測中所得到之標準偏差引起之某些必然誤差。又，如本文中使用，術語「大約」一般意謂在一給定值或範圍之10%、5%、1%或0.5%內。替代地，當由一般技術者考慮時，術語「大約」意謂在一可接受平均值標準誤差內。除了在操作/工作實例中外，或除非另有明確指定，否則所有數值範圍、數量、值及百分比(諸如材料數量、持續時間、溫度、操作條件、數量比及本文揭示之其等之類似物之數值範圍、數量、值及百分比)應理解為在所有例項中被術語「大約」修飾。因此，除非相反地指示，否則本揭露及隨附發明申請專利範圍中闡述之數值參數係可視需要變化之近似值。最起碼，應至少鑒於所報告之有效數字且藉由應用普通捨位技術解釋各數值參數。本文將範圍表達為從一個端點至另一端點或在兩個端點之間。本文揭示之所有範圍包含該等端點，除非另有指定。 已持續開發一CMOS結構中之嵌入式MRAM單元。具有嵌入式MRAM單元之一半導體電路包含一MRAM單元區及與MRAM單元區分離之一邏輯區。例如，MRAM單元區可定位於前述半導體電路之中心處，而邏輯區可定位於半導體電路之一周邊處。應注意，先前陳述不意欲係限制性的。關於MRAM單元區及邏輯區之其他配置包含於本揭露之預期範疇中。 在MRAM單元區中，一電晶體結構可放置於MRAM結構下方。在一些實施例中，MRAM單元嵌入在一後段製程(BEOL)操作中製備之金屬層中。例如，MRAM單元區中及邏輯區中之電晶體結構放置於在一前段製程操作中製備之一共同半導體結構中，且在一些實施例中在前述兩個區中實質上相同。MRAM單元可嵌入金屬層之任何位置中，例如，在平行於半導體基板之一表面水平分佈之相鄰金屬線層之間。例如，嵌入式MRAM可定位於一MRAM單元區中第4金屬線層與第5金屬線層之間。水平偏移至邏輯區，第4金屬線層透過一第4金屬通路連接至第5金屬線層。換言之，將MRAM單元區及邏輯區納入考慮，嵌入式MRAM佔用第5金屬線層及第4金屬通路之至少一部分之一厚度。本文針對金屬線層提供之數字並非限制。一般言之，一般技術者可理解，MRAM定位於一第N金屬線層與一第(N+1)金屬線層之間，其中N係大於或等於1之一整數。 嵌入式MRAM包含由鐵磁性材料組成之一磁性穿隧接面(MTJ)。一底部電極及一頂部電極經電耦合至MTJ以用於訊號/偏壓輸送。根據先前提供之實例，底部電極進一步連接至第N金屬線層，而頂部電極進一步連接至第(N+1)金屬線層。當跨第(N+1)金屬線層、頂部電極、MTJ、底部電極及第N金屬線層施加一偏壓時，吾人可在量測對應電流時獲得上述組合結構之一串聯電阻Rs 。應儘可能降低一MRAM單元中之串聯電阻Rs 。 然而，歸因於前述組合結構之間的非導電層，預期存在一大串聯電阻Rs 。例如，氧化物層可定位於頂部電極與第(N+1)金屬線層之間。氧化物層之形成係歸因於針對一MRAM電極所採用之習知材料之一快速氧化速率，此等材料包含(但不限於)鉭(Ta)、氮化鉭(TaN)或其等之組合。廣泛採用Ta及/或TaN作為頂部電極之材料係歸因於此材料(Ta、TaN)與硬遮罩之間的選擇性高之事實。可採用一沉積後轟擊操作來移除氧化物層且降低串聯電阻Rs 。然而，歸因於MRAM單元區及邏輯區之同時製造，沉積後轟擊操作可對移除MRAM單元區中之氧化物層有效，但此轟擊可不利於邏輯區之未覆蓋金屬線層。因此，沉積後轟擊不可能係移除氧化物層之一有效解決方案。 本揭露提供一MTJ之一頂部電極，其產生極少或不產生氧化物層使得不需要沉積後轟擊操作來移除氧化物層以便降低MTJ之串聯電阻Rs 。 參考圖1，圖1係根據本揭露之一些實施例之一半導體結構10之一剖面。半導體結構10可係包含一MRAM單元區100A及一邏輯區100B之一半導體電路。MRAM單元區100A及邏輯區100B之各者具有一半導體基板100中之一電晶體結構101。在一些實施例中，電晶體結構101在MRAM單元區110A中及在邏輯區110B中實質上相同。在一些實施例中，半導體基板100可係(但不限於)例如一矽基板。在一實施例中，基板100係一半導體基板(諸如一矽基板)，儘管其可包含其他半導體材料(諸如矽鍺、碳化矽、砷化鎵或類似物)。在本實施例中，半導體基板100係包括矽之一p型半導體基板(P基板)或一n型半導體基板(N基板)。替代地，基板100包含：另一元素半導體，諸如鍺；一化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化铟、砷化銦及/或銻化銦；一合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其等之組合。在又一替代例中，半導體基板100係一絕緣體上半導體(SOI)。在其他替代例中，半導體基板100可包含一摻雜磊晶層、一梯度半導體層及/或上覆於一不同類型之另一半導體層之一半導體層(諸如矽鍺層上之矽層)。半導體基板100可或可不包含摻雜區，諸如一p井、一n井或其等之組合。 半導體基板100進一步包含重摻雜區，諸如至少部分在半導體基板100中之源極103及汲極105。一閘極107定位於半導體基板100之一頂部表面上方且在源極103與汲極105之間。接點插塞108形成於層間介電質(ILD) 109中，且可電耦合至電晶體結構101。在一些實施例中，ILD 109形成於半導體結構100上。ILD 109可藉由用於形成此等層之各種技術形成，例如，化學氣相沉積(CVD)、低壓CVD (LPCVD)、電漿輔助CVD (PECVD)、濺鍍及物理氣相沉積(PVD)、熱生長及類似物。半導體基板100上方之ILD 109可由各種介電質材料形成，且可(例如)係氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化矽(SiO2 )、含氮氧化物(例如，含氮SiO2 )、摻雜氮之氧化物(例如，植入N2 之SiO2 )、氮氧化矽(Six Oy Nz )及類似物。 圖1展示半導體基板100中之具有一摻雜區之一平面電晶體。然而，本揭露不限於此。任何非平面電晶體(諸如一FinFET結構)可具有凸起之摻雜區。 在一些實施例中，提供一淺溝槽隔離(STI) 111來界定且電隔離相鄰電晶體。在半導體基板110中形成數個STI 111。可提供可由適當介電材料形成之STI 111來將一電晶體與鄰近半導體裝置(諸如其他電晶體)電隔離。STI 111可(例如)包含氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化矽(SiO2 )、含氮氧化物(例如，含氮SiO2 )、摻雜氮之氧化物(例如，植入N2 之SiO2 )、氮氧化矽(Six Oy Nz )及類似物。STI 111亦可由任何適當「高介電常數」或「高K」材料形成，其中K大於或等於約8，諸如氧化鈦(Tix Oy ，例如，TiO2 )、氮化鉭(Tax Oy ，例如，Ta2 O5 )、鈦酸鋇鍶(BST、BaTiO3 /SrTiO3 )及類似物。替代地，STI 111亦可由任何適當「低介電常數」或「低K」介電材料形成，其中K小於或等於約4。 參考圖1，一金屬結構101'放置於電晶體結構101上方。因為第N金屬層121可不係電晶體結構101上方之第一金屬層，故藉由點表示金屬結構101'之一部分之省略。在MRAM單元區100A中，一MTJ結構130經放置於第N金屬層121之一第N金屬線121'與第(N+1)金屬層123之一第(N+1)金屬線123'之間，而在邏輯區100B中，第N金屬線121'藉由第N金屬層121之一第N金屬通路122連接至第(N+1)金屬線123'。在一些實施例中，金屬線及金屬通路使用導電材料(例如，銅、金或另一適當金屬或合金)填充以形成數個導電通路。不同金屬層中之金屬線及金屬通路形成由實質上純銅(例如，具有大於約90%或大於約95%之一重量百分比之銅)或銅合金組成之一互連結構，且可使用單一及/或雙重鑲嵌程序形成。金屬線及金屬通路實質上可或可不包含鋁。互連結構包含複數個金屬層，即M1 、M2 、…、MN 。貫穿該描述，術語「金屬層」係指相同層中之金屬線之集合。金屬層M1 至MN 經形成於金屬間介電質(IMD) 125中，其等可由氧化物形成，諸如無摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、低介電係數材料或類似物。低介電係數材料可具有小於3.8之k值，但IMD 125之介電材料亦可接近3.8。在一些實施例中，低介電係數材料之k值低於約3.0，且可低於約2.5。第N金屬通路122可藉由各種技術形成，例如，電鍍、無電式電鍍、高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。 參考半導體基板10之MRAM單元區100A，MTJ結構130至少包含一底部電極131、一頂部電極133及一MTJ 135。在一些實施例中，底部電極131擁有包含SiC 141及正矽酸四乙酯(TEOS) 142之一複合層中之一梯形凹槽。替代地，TEOS 142可使用富含矽之氧化物(SRO)取代或與SRO組合。在一些實施例中，底部電極131可包含氮化物，諸如TiN、TaN、Ta或Ru。在一些實施例中，頂部電極133包含具有小於鉭或鉭衍生物(諸如TaN (在下文中為Ta/TaN))之氧化速率之一氧化速率之材料。例如，採用TiN作為頂部電極133之材料，此係因為TiN之氧化速率小於Ta或TaN之氧化速率。儘管TiN與硬遮罩之間的選擇性不如Ta/TaN與硬遮罩之間的選擇性高，但就TiN而言，低氧化速率之益處彌補稍低之選擇性。因為各MTJ 130經設計以具有一預定圖案(通常呈一圓形形狀)，頂部電極133之圖案化將頂部電極之一頂部表面不可避免地暴露於環境。Ta/TaN之氧化速率大於TiN之氧化速率，且因此，相較於其中使用TiN作為一頂部電極之對應體，在其中使用Ta/TaN作為一頂部電極之習知方案中形成更厚之氧化物層。在一些實施例中，底部電極131及頂部電極133可包含相同材料，諸如TiN。 TiN之氧化速率足夠慢以在一嵌入式MRAM單元之一製造操作下在頂部電極之頂部表面上方形成極少或甚至不形成氧化物層。比較MRAM單元區100A與邏輯區100B，MTJ結構130之一厚度實質上等於第N金屬通路122之厚度T2與第(N+1)金屬線123'之一部分之厚度T1之一總和。 在圖1之MRAM單元區100A中展示之一些實施例中，除IMD 125外，第(N+1)金屬線123'亦由SiC 141包圍，而邏輯區100B中之第(N+1)金屬線123'及第N金屬通路122僅由IMD 125包圍。如在圖1中展示，MTJ 135之一側壁藉由一保護層127 (諸如氮化物層)保護。在一些實施例中，保護層127包含氮化矽。在一些實施例中，一介電層129可放置於保護層127上方。在一些實施例中，一TEOS層143可放置於SiC 141上方包圍第(N+1)金屬線123'。 在一些實施例中，MTJ結構130之底部電極131與摻雜區電耦合。在一些實施例中，摻雜區係一汲極105或一源極103。在其他實施例中，MTJ結構130之底部電極131與閘極107電耦合。在一些實施例中，半導體結構10之閘極107可係一多晶矽閘極或一金屬閘極。 參考圖2，圖2係根據本揭露之一些實施例之一半導體結構20之一剖面。圖2中之相同數字標籤指涉如圖1中展示之相同元件或其等效物且為簡單起見而不在此處重複。半導體結構20與半導體結構10之間的一差異在於MTJ結構130之頂部電極133包含一個以上材料。例如，頂部電極133可包含與MTJ 135之一頂部表面接觸之一下部分133A及與第(N+1)金屬線123'之一底部表面接觸之一上部分133B。頂部電極133之上部分133B由具有低於頂部電極133之下部分133A之氧化速率之一氧化速率之一材料製成。在一些實施例中，上部分133B包含TiN，而下部分133A包含Ta/TaN。在一些實施例中，下部分133A之一厚度大於上部分133B之一厚度。然而，本揭露並不旨在限制各電極堆疊之厚度，只要頂部電極133與第(N+1)金屬線123'之間的一介面由TiN製成即可。 圖3至圖20係根據本揭露之一些實施例之在各種階段製造之一CMOS-MEMS結構之剖面。在圖3中，提供具有一預定MRAM單元區100A及一邏輯區100B之一半導體結構。在一些實施例中，在一半導體基板(圖3中未展示)中預先形成一電晶體結構。該積體電路裝置可經歷進一步CMOS或MOS技術處理來形成此項技術中已知之各種構件。例如，亦可形成一或多個接點插塞，諸如矽化物區。該等接點構件可經耦合至源極及汲極。該等接點構件包括矽化物材料，諸如矽化鎳(NiSi)、矽化鎳鉑(NiPtSi)、矽化鎳鉑鍺 (NiPtGeSi)、矽化鎳鍺(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、其他適當導電材料及/或其等之組合。在一實例中，可藉由自對準矽化物(salicide)程序形成接點構件。 在電晶體結構上方一介電層135中圖案化一第N金屬線121'。在一些實施例中，第N金屬線121'可使用沉積於圖案化介電層135上方之一Cu晶種層由一電鍍操作形成。在其他實施例中，第N金屬線121'可藉由各種技術形成，例如，無電式電鍍、高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。執行一平坦化操作以暴露第N金屬線121'之一頂部表面及介電層135之頂部表面。 在圖4中，在MRAM單元區100A及邏輯區100B兩者中，在第N金屬線121'之一頂部表面及介電層135之一頂部表面上方毯覆式沉積呈包含一SiC層141及一TEOS/SRO層142之一堆疊層之一形式之一阻障層140。阻障層140可藉由各種技術形成，例如，化學氣相沉積(CVD)、低壓CVD (LPCVD)、電漿輔助CVD (PECVD)、濺鍍及物理氣相沉積(PVD)、熱生長及類似物。在圖5中，在堆疊層上方圖案化一光阻層(未展示)以暴露MTJ結構之一底部電極區。如在圖5中展示，藉由一適當乾式蝕刻操作於阻障層140中形成一底部電極通路孔131'。在一些實施例中，本操作中之乾式蝕刻包含採用含氟氣體之反應性離子蝕刻(RIE)。在一些實施例中，本乾式蝕刻操作可係在習知CMOS技術之一金屬結構中形成通路溝槽之任何適當介電質蝕刻。參考如圖5中展示之邏輯區100B，藉由光阻層(未展示)保護阻障層140，使得與MRAM單元區100A中之對應體相反，第N金屬層121'之一頂部表面未暴露。 在圖6中，將一擴散阻障層161毯覆式加襯裏於MRAM單元區100A中之底部電極通路孔131'上方及邏輯區100B中之阻障層140上方。隨後，底部電極材料131A之一第一沉積經進行以放置於擴散阻障層161及阻障層140上方。經第一沉積之底部電極材料131A可藉由各種技術形成，例如，高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。接著，擴散阻障層161及經第一沉積之底部電極材料131A經回蝕以與阻障層140之一頂部表面齊平，如在圖7中繪示。在一些實施例中，回蝕操作包含一化學機械拋光(CMP)。若底部電極通路孔131'之開口寬於一預定值，則由於CMP操作而在經第一沉積之底部電極材料131A中出現一凹陷效應。在圖8中，在經第一沉積之底部電極材料131A及阻障層140上方毯覆式形成底部電極材料131B之一第二沉積。經第二沉積之底部電極材料131B可藉由各種技術形成，例如，高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。接著，將經第二沉積之底部電極材料131B薄化至一預定厚度T3，如在圖9中繪示。在一些實施例中，回蝕操作包含一CMP。在一些實施例中，擴散阻障層161可由氮化物材料(例如，TiN)組成。經第一沉積之底部電極材料131A及經第二沉積之底部電極材料131B可由金屬氮化物(TaN、TiN或其等之組合)或Ta組成。 圖10A及圖10B展示一MTJ結構之頂部電極形成之兩個案例。在圖10A中，一MTJ 135以多個材料堆疊之一形式沉積於底部電極131B上方。在一些實施例中，MTJ 135具有從約150 Å至約250 Å之一厚度。MTJ 135可藉由各種技術形成，例如，高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。在一些實施例中，MTJ 135可包含鐵磁性層、間隔件及一罩蓋層。罩蓋層經形成於鐵磁性層上。鐵磁性層之各者可包含鐵磁性材料，其等可係金屬或金屬合金，例如，Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、CrNi或類似物。間隔件可包含非鐵磁性金屬，例如，Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru或類似物。另一間隔件亦可包含絕緣體，例如，Al2 O3 、MgO、TaO、RuO或類似物。罩蓋層可包含非鐵磁性材料，其等可係一金屬或一絕緣體，例如，Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al2 O3 、MgO、TaO、RuO或類似物。罩蓋層可減小其相關聯MRAM單元之寫入電流。鐵磁性層可充當一自由層，其之磁極性或磁定向可在其相關聯MRAM單元之寫入操作期間改變。鐵磁性層及間隔件可充當一固定或釘紮層，其之磁定向在其相關聯MRAM單元之操作期間無法改變。預期，根據其他實施例，MTJ 135可包含一反鐵磁性層。在形成MTJ 135之後，於MTJ 135上方沉積一頂部電極層133。頂部電極層133可藉由各種技術形成，例如，高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。在一些實施例中，頂部電極層133由TiN組成。 在圖10B中，在底部電極131B上方以多個材料堆疊之一形式沉積一MTJ 135，如先前論述。在形成MTJ 135之後，於MTJ 135上方沉積一複合頂部電極層133B及133A。複合頂部電極層133B及133A各可藉由各種技術形成，例如，高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。在一些實施例中，複合頂部電極層133B及133A由在複合頂部電極層133B之一下部分處具有一較大氧化速率之一材料及在複合頂部電極層133A之一上部分處具有一較小氧化速率之一材料組成。在一些實施例中，複合頂部電極層之下部分可由Ta/TaN組成，而複合頂部電極層之上部分可由TiN組成。 參考圖11A及圖11B，在頂部電極133 (見圖11A)或複合頂部電極層133B及133A (見圖11B)(在下文稱為「頂部電極133B/133A」)上方形成一遮罩層(未展示)以確保MTJ結構形成。遮罩層可具有一多層結構，其可包含(例如)氧化物層、一預先圖案化膜(APF)層及氧化物層。氧化物層、APF層及氧化物層之各者可藉由各種技術形成，例如，高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似物。在一些實施例中，遮罩層經組態以圖案化MTJ 135、頂部電極133B/133A及經第二沉積之底部電極131B。例如，根據所要MTJ直徑判定遮罩區之一寬度。在一些實施例中，MTJ 135及頂部電極133B/133A藉由一RIE形成以具有一梯形形狀(從一剖面觀看)。 在圖12中，在MTJ 135及頂部電極133上方保形地形成一保護層127。在一些實施例中，保護層127擁有從約50 Å至約300 Å之一厚度。注意，MTJ 135之一側壁及經第二沉積之底部電極131B之側壁藉由保護層127包圍以防止氧化或其他污染。隨後，一介電層129 (諸如一TEOS層)經保形地沉積於保護層127上方。在一些實施例中，將根據介電層129之一頂部表面相對於頂部電極133之頂部表面之一高度而判定介電層129之一厚度。例如，在邏輯區100B處之介電層129之一頂部表面大於或約等於一MTJ結構130之頂部電極133之一頂部表面。在圖13中，對介電層129執行一平坦化操作，使得介電層129之頂部表面跨MRAM單元區100A及邏輯區100B實質上平坦。如在圖13中展示，在平坦化操作之後，頂部電極133之頂部表面從介電層129暴露。注意，無論頂部電極133係單一或複合材料層，頂部電極133之頂部表面應由TiN組成。 在圖14至圖16中，藉由一回蝕操作從邏輯區100B移除阻障層140之一上部分、保護層127及介電層129，如在圖14中繪示。因此，MRAM單元區100A具有大於邏輯區100B之高度。在圖15中，形成一介電層低介電係數層複合物180以保形地覆蓋MRAM單元區100A及邏輯區100B。在圖15中可觀察一步階差181，因此，執行如在圖16中繪示之一回蝕操作以針對MRAM單元區100A及邏輯區100B兩者中之隨後溝槽形成獲得一實質上平坦頂部表面。注意，在前述平坦化操作之後，介電層低介電係數層複合物180之一介電層183事實上保留於邏輯區100B中。有意保持介電層183以充當後續溝槽形成之一保護層。介電層183可防止酸性溶液在一光阻劑剝離操作期間損害低介電係數層。 在圖17中，在經平坦化介電表面上方圖案化光阻劑(未展示)以形成金屬線及金屬通路之溝槽。例如，在MRAM單元區100A中，於MTJ結構130上方形成一第(N+1)金屬線溝槽123A，從而暴露MTJ結構130之頂部電極133之一頂部表面。在邏輯區100B中，在第N金屬線121'上方形成一第N金屬通路溝槽及一第(N+1)金屬線溝槽(組合123B)，從而暴露第N金屬線121'之一頂部表面。若頂部電極133由具有高氧化速率之一材料(諸如TaN)組成，則自頂部電極133之頂部表面在金屬線溝槽123A形成後暴露起，可在該頂部表面上觀察一非常厚之氧化物層。習知地，使用氧化物轟擊操作來移除氧化物層。然而，因為第N金屬通路溝槽及一第(N+1)金屬線溝槽123B亦暴露於邏輯區100B中，故氧化物轟擊操作可能不可避免地損害第N金屬通路溝槽及一第(N+1)金屬線溝槽123B之側壁及底部。若頂部電極133由具有低氧化速率之一材料(諸如TiN)組成，則在頂部電極133之頂部表面上可觀察到極少氧化物層或甚至無法觀察氧化物層。在此連接中，不需要氧化物轟擊操作來移除此氧化物層，且可保持第N金屬通路溝槽及一第(N+1)金屬線溝槽123B之側壁/底部完整性。 在圖18及圖19中，導電金屬透過(例如)一習知雙重鑲嵌操作填充該金屬線溝槽/金屬通路溝槽(在下文稱為「溝槽」)。經圖案化溝槽藉由一電鍍操作使用一導電材料填充，且使用一化學機械拋光(CMP)操作、一蝕刻操作或其等之組合來從該表面移除導電材料之過量部分。在下文提供電鍍溝槽之細節。第(N+1)金屬線123'可由W形成，且更佳地由銅(Cu) (包含AlCu (統稱為Cu))形成。在一項實施例中，第(N+1)金屬線123'使用鑲嵌操作形成，此應為熟習此項技術者所熟知。首先，透過低介電係數層蝕刻溝槽。可藉由電漿蝕刻操作(諸如一電感耦合電漿(ICP)蝕刻)執行此程序。接著，可在溝槽側壁上沉積一介電襯層(未展示)。在實施例中，襯層材料可包含氧化矽(SiOx )或氮化矽(SiNx )，其等可藉由電漿沉積程序(諸如物理氣相沉積(PVD)或化學氣相沉積(CVD)，包含電漿輔助化學氣相沉積(PECVD))形成。接著，在溝槽中電鍍Cu之一晶種層。注意，Cu之晶種層可電鍍在頂部電極133之一頂部表面上方。接著，在溝槽中沉積一銅層，然後(諸如)藉由化學機械拋光(CMP)將該銅層平坦化直至一低介電係數層之頂部表面。經暴露之銅表面及該介電層可係共面的。 在如圖19中繪示般移除導電金屬之過重負擔之平坦化操作之後，形成MRAM單元區100A及邏輯區100B兩者中之一第(N+1)金屬線123'以及邏輯區100B中之一第N金屬通路122。在圖20中，在低介電係數層中形成一後續阻障層141及第(N+1)金屬通路溝槽以及第(N+2)金屬線溝槽。後續處理可進一步包含在基板上方形成各種接點/通路/線及多層互連構件(例如，金屬層及層間介電質)，其等經組態以連接積體電路裝置之各種構件或結構。額外構件可提供至包含經形成之金屬閘極結構之裝置之電互連。例如，一多層互連包含垂直互連件(諸如習知通路或接點)及水平互連件(諸如金屬線)。各種互連構件可實施各種導電材料，包含銅、鎢及/或矽化物。在一個實例中，使用一鑲嵌及/或雙重鑲嵌程序來形成一銅相關之多層互連結構。 前文概述數項實施例之特徵，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應明白，其等可容易將本揭露用作設計或修改其他製程及結構之一基礎以實行本文中介紹之實施例之相同目的及/或達成相同優點。熟習此項技術者亦應認識到，此等等效構造並未脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、置換及更改。 再者，本申請案之範疇並不旨在限於說明書中描述之程序、機器、製造、物質組合物、構件、方法及步驟之特定實施例。一般技術者將容易從本揭露之揭露內容瞭解，可根據本揭露利用執行與本文描述之對應實施例實質上相同之功能或達成與其等實質上相同之結果之當前現有或隨後開發之程序、機器、製造、物質組合物、構件、方法或步驟。因此，隨附申請專利範圍旨在將此等程序、機器、製造、物質組合物、構件、方法或步驟包含於其等範疇內。
10‧‧‧半導體結構
20‧‧‧半導體結構
100A‧‧‧磁性隨機存取記憶體(MRAM)單元區
100B‧‧‧邏輯區
101‧‧‧電晶體結構
101’‧‧‧金屬結構
103‧‧‧源極
105‧‧‧汲極
107‧‧‧閘極
108‧‧‧接點插塞
109‧‧‧層間介電質(ILD)
111‧‧‧淺溝槽隔離(STI)
121‧‧‧第N金屬層
121’‧‧‧第N金屬線
122‧‧‧第N金屬通路
123‧‧‧第(N+1)金屬層
123’‧‧‧第(N+1)金屬線
123A‧‧‧第(N+1)金屬線溝槽
123B‧‧‧第N金屬通路溝槽及第(N+1)金屬線溝槽
125‧‧‧金屬間介電質(IMD)
127‧‧‧保護層
129‧‧‧介電層
130‧‧‧磁性穿遂接面(MTJ)結構
131‧‧‧底部電極
131’‧‧‧底部電極通路孔
131A‧‧‧底部電極材料
131B‧‧‧底部電極材料/底部電極
133‧‧‧頂部電極
133A‧‧‧下部分/頂部電極層
133B‧‧‧上部分/頂部電極層
135‧‧‧磁性穿遂接面(MTJ)/介電層
140‧‧‧阻障層
141‧‧‧SiC
142‧‧‧正矽酸四乙酯(TEOS)
143‧‧‧正矽酸四乙酯(TEOS)層
161‧‧‧擴散阻障層
180‧‧‧介電層低介電係數層複合物
181‧‧‧步階差
183‧‧‧介電層
T1‧‧‧厚度
T2‧‧‧厚度
當結合附圖閱讀時，自以下[實施方式]最佳理解本揭露之態樣。應注意，根據工業中之標準實踐，各種構件未按比例繪製。事實上，為清楚論述，各個構件之尺寸可任意增大或減小。 圖1係根據本揭露之一些實施例之一半導體結構之一剖面。 圖2係根據本揭露之一些實施例之一半導體結構之一剖面。 圖3至圖20係根據本揭露之一些實施例之在各種階段製造之一CMOS-MEMS結構之剖面。
10‧‧‧半導體結構
100A‧‧‧磁性隨機存取記憶體(MRAM)單元區
100B‧‧‧邏輯區
101‧‧‧電晶體結構
101’‧‧‧金屬結構
103‧‧‧源極
105‧‧‧汲極
107‧‧‧閘極
108‧‧‧接點插塞
109‧‧‧層間介電質(ILD)
111‧‧‧淺溝槽隔離(STI)
121‧‧‧第N金屬層
121’‧‧‧第N金屬線
122‧‧‧第N金屬通路
123‧‧‧第(N+1)金屬層
123’‧‧‧第(N+1)金屬線
125‧‧‧金屬間介電質(IMD)
127‧‧‧保護層
129‧‧‧介電層
131‧‧‧底部電極
133‧‧‧頂部電極
135‧‧‧磁性穿遂接面(MTJ)
141‧‧‧SiC
142‧‧‧正矽酸四乙酯(TEOS)
143‧‧‧正矽酸四乙酯(TEOS)層
T1‧‧‧厚度
T2‧‧‧厚度

Claims (1)

  1. 一種半導體結構，其包括： 一邏輯區； 一記憶體區，其與該邏輯區相鄰，該記憶體區包括： 一第N金屬層； 一底部電極，其在該第N金屬層上方； 一磁性穿隧接面(MTJ)層，其在該底部電極上方； 一頂部電極，其在該MTJ層上方；及 一第(N+1)金屬層，其在該頂部電極上方； 其中該頂部電極包括具有低於鉭或鉭衍生物之氧化速率之一氧化速率之材料，且其中N係大於或等於1之一整數。
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