CN107565016B

CN107565016B - 半导体存储器件及其制造方法

Info

Publication number: CN107565016B
Application number: CN201710463431.5A
Authority: CN
Inventors: 庄学理; 黄胜煌; 刘世昌; 徐晨祐
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2016-07-01
Filing date: 2017-06-19
Publication date: 2021-10-22
Anticipated expiration: 2037-06-19
Also published as: DE102016114823A1; TWI640090B; US20210202574A1; US10950656B2; CN107565016A; US20200119092A1; US10032828B2; US10510803B2; US20180350874A1; TW201813072A; US20180006085A1

Abstract

提供了一种用于制造半导体存储器件的方法。该方法包括：蚀刻半导体存储器件的第一区域以暴露第一覆盖层；在第一覆盖层上形成第二覆盖层；蚀刻第一覆盖层的部分和第二覆盖层的部分以形成到达第一金属线的第一沟槽；以及在第一沟槽中形成第二金属线以接触第一金属线。本发明实施例涉及半导体存储器件及其制造方法。

Description

半导体存储器件及其制造方法

技术领域

本发明实施例涉及半导体存储器件及其制造方法。

背景技术

在用于包括收音机、电视机、手机和个人计算器件的电子应用的集成电路中使用半导体。众所周知的半导体器件的一个类型是半导体存储器件，诸如动态随机存取存储器(DRAM)或闪速存储器，两者皆使用电荷存储信息。

半导体存储器件中最新发展涉及结合半导体技术以及磁性材料和器件的自旋电子。电子的自旋极化，而不是电子的电荷，用于指示“1”或“0”的状态。一个这样的自旋电子器件是自旋扭矩转移(STT)磁性隧道结(MTJ)器件。

MTJ器件包括自由层、隧道层和钉扎层(pinned layer)。自由层的磁化方向可以通过应用穿过隧道层的电流颠倒，这造成自由层内的注入的极化的电子在自由层的磁化上发挥所谓的自旋扭矩。钉扎层具有固定的磁化方向。当电流在从自由层至钉扎层的方向上流动时，电子在相反的方向上流动，换言之，从钉扎层至自由层。在穿过钉扎层之后，电子被极化至钉扎层的同一磁化方向；流经隧道层；以及然后电子至自由层内且在自由层中积累。最终，自由层的磁化与钉扎层的磁化平行，且MTJ器件将处于低电阻状态。由电流造成的电子注入被称为主要注入。

当采用电流从钉扎层流动至自由层时，电子在从自由层至钉扎层的方向上流动。具有与钉扎层的磁化方向相同的极化的电子能够流经隧道层且至钉扎层内。相反地，具有不同于钉扎层的磁化的极化的电子由钉扎层反射(阻挡)且在自由层中累积。最终，自由层的磁化与钉扎层的磁化反向平行，且MTJ器件将处于低电阻状态。由电流造成的电子注入被称为较小注入。

发明内容

根据本发明的一个实施例，提供了一种用于制造半导体存储器件的方法，所述方法包括：暴露存储单元的电极；在所述电极上形成第一覆盖层；蚀刻所述第一覆盖层的部分以形成到达所述电极的第一沟槽；以及在所述第一沟槽中形成第一金属线以接触所述电极。

根据本发明的另一实施例，还提供了一种用于制造半导体存储器件的方法，所述方法包括：蚀刻所述半导体存储器件的第一区域以暴露第一覆盖层；在所述第一覆盖层上形成第二覆盖层；蚀刻所述第一覆盖层的部分和所述第二覆盖层的部分以形成到达第一金属线的第一沟槽；以及在所述第一沟槽中形成第二金属线以接触所述第一金属线。

根据本发明的又一实施例，还提供了一种半导体存储器件，包括：存储结构，具有电极；覆盖层的第一部分，设置在所述电极之上；以及第一金属线，接触所述电极；其中，布置所述第一金属线以穿过所述覆盖层的第一部分。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。

图1是根据本发明一些实施例的半导体存储器件的截面图。

图2至图19是根据本发明的一些实施例的在各个阶段制造的CMOS-MRAM结构的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

下文详细讨论本发明的实施例。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明构思。所讨论的特定实施例仅仅是说明性的，且并不用于限制本发明的范围。

而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”、“左”、“右”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。应当理解，当将元件称为“连接至”或“耦接至”至另一元件时，它可以直接连接或耦接至其他元件，或者可以存在中间元件。

尽管提出本发明宽泛范围的数值范围和参数设定是近似值，在特定实例中的数值设定被尽可能精确地记载。任何数值，然而，固有地包含某些必然误差，该误差由各自的测试测量结果中发现的标准偏差产生。同样，正如此处使用的术语“约”一般指在给定值或范围的10％、5％、1％或0.5％内。或者，术语“约”意思是在本领域普通的技术人员可以考虑到的可接受的平均标准误差内。除了在操作/工作实例中，或者除非明确指出，否则应该理解，通过术语“大约”修改所有示例中的所有的数值范围、数量、值和百分比(诸如用于本文所公开的材料的数量、持续时间、温度、操作条件、比率大小等)。因此，除非有相反规定，本发明和所附权利要求所记载的数值参数设定是可以根据要求改变的近似值。至少，每个数值参数应该至少被解释为根据被记载的有效数字的数目，并应用普通的四舍五入法。此处范围可以表示为从一个端点到另一个端点或在两个端点之间。此处公开的所有范围包括端点，除非另有说明。

已经持续地开发CMOS结构中的嵌入式MRAM单元。具有嵌入式MRAM单元的半导体存储器件包括MRAM单元区和逻辑区。MRAM单元区可包括多个MRAM单元。逻辑区可包括多个导电线或金属线。多个导电线可以是多个MRAM单元的布线。逻辑区和MRAM单元区可设置在半导体存储器件中的不同区域中。例如，MRAM单元区可以位于半导体存储器件的中心处而逻辑区可以位于半导体存储器件的周边。然而，这样的实例不旨在限制。MRAM单元区和逻辑区的其它布置落入本发明的考虑的范围内。

在MRAM单元区中，可以在MRAM结构下方设置晶体管结构。在一些实施例中，MRAM单元嵌入在后段制程(BEOL)操作中制备的金属化层中。在一些实施例中，在MRAM单元区和逻辑区中的晶体管结构设置在同一半导体衬底中且在前段制程(FEOL)操作中制备，并且因此基本上相同。MRAM单元可以嵌入在金属化层的任何位置中，例如，在半导体衬底上方平行地延伸的邻近的金属线层之间。例如，嵌入式MRAM单元可以位于MRAM单元区中的第四金属线层和第五金属线层之间。在逻辑区中，第四金属线层通过位于第四金属线层和第五金属线层之间的第四金属通孔连接至第五金属线层。换言之，考虑到MRAM单元区和逻辑区，嵌入式MRAM单元具有第五金属线层和第四金属通孔的至少部分的厚度。在本文中，金属线层的规定的数量是示例性的且没有限制。一般地，本领域的普通技术人员能够理解MRAM单元位于第N金属线层和第(N+1)金属线层之间，其中，N是大于或等于1的整数。

嵌入式MRAM单元包括磁阻式单元。在一些实施例中，磁阻式单元是由铁磁材料组成的磁性隧道结(MTJ)。MTJ还可包括底部电极和顶部电极。底部电极和顶部电极电连接至MTJ以用于信号/偏压运输。接着先前提供的实例，底部电极进一步连接至第N金属线层，其中，顶部电极进一步连接至第(N+1)金属线层。当跨第(N+1)金属线层、顶部电极、MTJ、底部电极和第N金属线层的组合结构施加偏压时，当测量穿过组合结构的电流时，可以获得组合结构的串联电阻R_s。在MRAM单元中的串联电阻R_s应该尽可能低地减小至或尽可能低地保持在期望值处。

然而，由于前述组合结构中的非导电层，具有大串联电阻R_s是可预想到的。例如，氧化物层可以存在于顶部电极和第(N+1)金属线层之间。氧化物层的形成可能是由于顶部电极采用的常规材料的快速氧化速率。顶部电极可以是MTJ上的覆盖层。覆盖层可包括非铁磁金属或绝缘体。这样的材料包括，但不限制于银(Ag)、金(Au)、铜(Cu)、钽(Ta)、氮化钽(TaN)、钨(W)、锰(Mn)、铂(Pt)、钯(Pd)、钒(V)、铬(Cr)、铌(Nb)、钼(Mo)、锝(Tc)、钌(Ru)、铱(Ir)、铼(Re)、锇(Os)、氧化铝(Al₂O₃)、氧化镁(MgO)、氧化钽(TaO)、氧化钌(RuO)或它们的组合。在一些实施例中，Ta被广泛地用于顶部电极因为这样的材料(Ta)和硬掩模之间的选择性相对较高。可以采用沉积后轰击操作以去除氧化物层和减小串联电阻R_s。然而，由于同时制造MRAM单元区和逻辑区，因此沉积后轰击操作可以有效地用于去除MRAM单元区中的氧化物层，但可能不利于逻辑区的未覆盖的金属线层。因此，沉积后轰击肯能不是去除氧化物层的有效解决方案。

本发明提供了一种用于制造半导体存储器件的方法，该方法产生很少的氧化物层或没有氧化物层产生，氧化物层是MTJ的顶部电极中的副产品。结果，不需要沉积后轰击操作以去除氧化物层，从而减小了MTJ的串联电阻R_s。

图1是根据本发明一些实施例的半导体存储器件10的截面图。参照图1，半导体存储器件10包括第一区域100A和第二区域100B。第一区域可包括MRAM单元区以及第二区域可包括逻辑区。MRAM单元区100A和逻辑区100B中的每个均具有在半导体衬底100中的晶体管结构101。在一些实施例中，在MRAM单元区100A中和逻辑区100B中的晶体管结构101基本上相同。在一些实施例中，例如，半导体衬底100可包括但不限于硅衬底。在硅衬底的情况下，半导体衬底100还可包括其它半导体材料，诸如硅锗、碳化硅或砷化镓。在本实施例中，半导体衬底100是p型半导体衬底(P-衬底)或包括硅的n型半导体衬底(N-衬底)。可选地，半导体衬底100包括：另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在又另一个可选方式中，半导体衬底100是绝缘体上半导体(SOI)。在其他可选方式中，半导体衬底100可以包括掺杂的epi层、梯度半导体层和/或位于不同类型的另一半导体层上面的半导体层(如硅锗层上的硅层)。

半导体衬底100还包括重掺杂区，诸如至少部分在半导体衬底100中的源极103和漏极105。在半导体衬底100的位于源极103和漏极105之间的顶面上方设置栅极107。接触插塞108形成在层间电介质(ILD)109中，并可电连接至晶体管结构101。在一些实施例中，ILD109形成在半导体衬底100上。可以通过用于形成这样的层的各种技术，例如，化学汽相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、溅射和物理汽相沉积(PVD)、热生长等来形成ILD 109。用于ILD 109的合适的材料可以包括，例如，氧化物(例如，Ge的氧化物)、氮氧化物(例如，GaP的氮氧化物)、二氧化硅(SiO₂)、含氮的氧化物(例如，含氮的SiO₂)、氮掺杂的氧化物(例如，注入N₂的SiO₂)、氧氮化硅(Si_xO_yN_z)或它们的组合。

尽管图1示出了在半导体衬底100中具有掺杂区的平坦的晶体管，本发明不限制于此。诸如FinFET结构的任何非平坦的晶体管可以具有凸起的掺杂区。

在一些实施例中，提供浅沟槽隔离(STI)111以限定和电隔离邻近的晶体管。在半导体衬底100中形成许多STI 111。可以提供可以是由合适的介电材料形成的STI 111以使晶体管与诸如其他晶体管的相邻的半导体器件电隔离。例如，STI 111可以包括氧化物(例如，Ge的氧化物)、氮氧化物(例如，GaP的氮氧化物)、二氧化硅(SiO₂)、含氮的氧化物(例如，含氮的SiO₂)、氮掺杂的氧化物(例如，注入N₂的SiO₂)、氧氮化硅(Si_xO_yN_z)或它们的组合。STI111还可以由任何合适的“高介电常数”或“高K”材料形成，其中，K大于或等于约8，诸如氧化钛(Ti_xO_y，例如，TiO₂)、氧化钽(Ta_xO_y，例如，Ta₂O₅)以及钛酸锶钡(BST、BaTiO₃/SrTiO₃)。可选地，STI 111还可以是由任何合适的“低介电常数”或“低K”介电材料形成的，其中，K小于或等于约4。

参照图1，包括第N金属化层121的金属结构101'设置在晶体管结构101之上。因为第N金属化层121可能不是晶体管结构101上方的第一金属化层，为了说明，省略金属结构101'和晶体管结构101之间的中间部分。在MRAM单元区100A中，多个MTJ结构设置在第N金属化层121的第N金属线121'和第(N+1)金属化层123的第(N+1)金属线123'之间。为了简洁，仅示出了示例性MTJ结构130。在逻辑区100B中，为了描述的目的，还简化了导线。在逻辑区100B中，第N金属线121'通过第N金属化层121的第N金属通孔122连接至第(N+1)金属线123'。在一些实施例中，金属线和金属通孔填充有诸如铜、金或另一合适的金属或合金的导电材料。在不同金属化层中的金属线和金属通孔形成由基本上纯铜(例如，铜的重量百分比大于约90％，或大于约95％)或铜合金组成的互连结构，并且可以使用单镶嵌和/或双镶嵌工艺形成。金属线和金属通孔可以，或可以不，基本上无铝。互连结构包括多个金属化层，即M₁、M₂...M_N。整个说明书中，术语“金属化层”是指形成金属线的图案化的导电层。金属化层M₁至M_N被金属间电介质(IMD)125分离，其可以包括诸如未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、低k介电材料等的氧化物。低k介电材料的K值可以低于3.8，即使IMD 125的介电材料也可接近3.8。在一些实施例中，低k介电材料的k值低于约3.0，并可以低于约2.5。第N个金属通孔122可以是由各种技术形成的，例如，电镀、化学镀、高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强化学汽相沉积(PECVD)。

在半导体结构10的MRAM单元区100A，MTJ结构130至少包括底部电极131、顶部电极133以及MTJ 135。在一些实施例中，底部电极131采取位于包括碳化硅(SiC)层141a和富含硅的氧化物(SRO)层142的复合层内的凹槽的形式。SiC层141a可以是在制造期间用于覆盖第N金属线121'的覆盖层。凹槽可以包括四边形凹槽或梯形凹槽。可选地，SRO层142可以被原硅酸四乙酯(TEOS)置换或与原硅酸四乙酯(TEOS)结合。在一些实施例中，底部电极131可以包括诸如TiN、TaN、Ta或Ru的氮化物。在一些实施例中，顶部电极133包括Ag、Au、Cu、Ta、TaN、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al₂O₃、MgO、TaO、RuO或它们的组合。

在如图1的MRAM单元区100A中所示的本实施例中，第(N+1)金属线123'除了被IMD125围绕还被SiC层141b围绕，而在逻辑去100B中的第(N+1)金属线123'和第N金属通孔122仅由IMD 125围绕。SiC层141b可以是在制造期间用于覆盖顶部电极133的覆盖层。如图1所示，MTJ135的侧壁由诸如氮化物层的保护层127保护。在一些实施例中，保护层127包括氮化硅(SiN)。保护层127的厚度可以为约

(埃)。在一些实施例中，介电层129可以设置在保护层127上方。介电层129可为TEOS层。在一些实施例中，另一TEOS层143可以设置在SiC层141b上方以围绕第(N+1)金属线123'。TEOS层143的厚度可以为约

在一些实施例中，MTJ结构130的底部电极131与掺杂区电连接。在一些实施例中，掺杂区是漏极105或源极103。在其它实施例中，MTJ结构130的底部电极131与栅极107电连接。在一些实施例中，半导体结构10的栅极107包括多晶硅栅极或金属栅极。

在一些实施例中，SiC层141b从MRAM单元区100A延伸至逻辑区100B。SiC层141b和SiC层141a在MRAM单元区100A和逻辑区100B之间的边界B处连接。为了说明的目的，SiC层141b被分成三个部分。第一部分141b_1在MRAM单元区100A中，第二部分141b_2在逻辑区100B中，以及第三部分141b_3连接第一部分141b_1和第二部分141b_2。第三部分141b_3可包括覆盖SRO 142、保护层127和介电层129的边缘或与SRO 142、保护层127和介电层129的边缘共形的倾斜部分。第一部分141b_1的高度在第一位置P1处，并且第二部分141b_2的高度在第二位置P2处。位置P1高于位置P2。位置P1和位置P2之间的高度差为约MTJ结构130的厚度。

第一部分141b_1、第二部分141b_2和第三部分141b_3可具有不同的厚度。第一部分141b_1厚度大于第二部分141b_2或第三部分141b_3的厚度。第三部分141b_3的厚度可以是不均匀的。在一些实施例中，第一部分141b_1的厚度可大于

或约

第二部分141b_2的厚度可小于

第三部分141b_3的厚度可以是

此外，SiC层141a的厚度为约

在MRAM单元区100A中，第(N+1)金属线123'穿过IMD 125、TEOS层143以及SiC层141b的第一部分141b_1以用于接触顶部电极133。相应地，第(N+1)金属线123'嵌入在IMD125、TEOS层143、以及SiC层141b的第一部分141b_1中。

在逻辑区100B中，第N金属通孔122穿过IMD 125、TEOS层143以及SiC层141b的第二部分141b_2以用于接触第N金属线121'。第(N+1)金属线123'接触第N金属通孔122。相应地，第N金属通孔122嵌入在IMD 125、TEOS层143以及SiC层141b的第二部分141b_2中。

在MRAM单元区100A的制造工艺期间，当形成MTJ结构130的顶部电极133时，SiC层立刻设置在顶部电极133上方以防止顶部电极133的氧化。因此，在第(N+1)金属线123'形成之后，SiC层141b的第一部分141b_1可以是SiC层的剩余部分。

在逻辑区100B制造工艺期间，当单元区100A中的介电层129、保护层127和SRO 142被蚀刻时，可以暴露出第N金属线121'。这是因为在逻辑区100B中的第N金属线121'上方设置的SiC层141a也可被蚀刻。当暴露第N金属线121'时，在随后的制造工艺期间，第N金属线121'可能变形。然后，另一SiC层设置在第N金属线121'上方以再生或修复SiC层141a以防止第N金属线121'的暴露。因此，在第N金属通孔122'形成之后，SiC层141b的第二部分141b_2可以是另一SiC层的剩余部分。

参照图2至图19更详细地描述SiC层141b的形成。图2至图19是根据本发明的一些实施例的在各个阶段制造的CMOS-MRAM结构的截面图。在图2中，提供了具有预定的MRAM单元区100A和逻辑区100B的半导体结构。在一些实施例中，在半导体衬底(未在图2中示出)中预形成晶体管结构。半导体结构可进一步经历CMOS或MOS技术处理以形成多种部件。例如，也可以形成诸如硅化物区的一个或多个接触插塞。接触部件可以连接至源极和漏极。接触部件包括硅化物材料，诸如硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他合适的导电材料或它们的组合。在实例中，通过硅化(自对准硅化)工艺形成接触部件。

将第N金属线121'图案化为位于晶体管结构上方的介电层136中。在一些实施例中，第N金属线121'可以通过在图案化的介电层136上方沉积的Cu晶种层的电镀操作形成。在其它实施例中，第N金属线121'可以是由各种技术形成的，例如，化学镀、高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)和等离子体增强化学汽相沉积(PECVD)。实施平坦化操作以暴露出第N金属线121'的顶面和介电层136的顶面。

在图3中，在MRAM单元区100A和逻辑区100B中，在第N金属线121'的顶面和介电层136的顶面上方毯式沉积包括SiC层141a和TEOS/SRO层142的堆叠层形式的阻挡层140。可以通过例如，化学汽相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、溅射和物理汽相沉积(PVD)和热生长的各种技术来形成阻挡层140。

在图4中，将光刻胶层(未示出)图案化为位于堆叠层上方以暴露MTJ结构的底部电极区。如图4所示，通过合适的干蚀刻操作在阻挡层140中形成底部电极通路孔131'。在一些实施例中，干蚀刻操作包括采用含氟气体的反应离子蚀刻(RIE)。在一些实施例中，该干蚀刻操作包括合适的介电蚀刻以在常规CMOS技术的金属结构中形成通孔沟槽。参照如图4中所示的逻辑区100B，与MRAM单元区100A中的对应物截然相反，阻挡层140由光刻胶层(未示出)保护从而第N金属化层121'的顶面不被暴露出。

如图5所示，扩散阻挡层161毯式内衬在MRAM单元区100A中的底部电极通路孔131'上方和逻辑区100B中的阻挡层140上方。随后地，进行底部电极材料131的沉积以沉积在扩散阻挡层161和阻挡层140上方。例如，可以由高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)和等离子体增强化学汽相沉积(PECVD)的各种技术形成沉积的底部电极材料131。如图6所示，然后，扩散阻挡层161和沉积的底部电极材料131被回蚀刻以与阻挡层140的顶面齐平。

图7示出了MTJ 135和MTJ结构的顶部电极的形成。在图7中，MTJ 135以多材料堆叠件的形式沉积在底部电极131上方。在一些实施例中，MTJ 135具有从约

至约

的厚度。例如，可以由高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)和等离子体增强化学汽相沉积(PECVD)的各种技术形成MTJ 135。在一些实施例中，MTJ 135可包括自由层、隧道层和钉扎层。自由层可以包括铁磁材料。隧道层可以是由绝缘体组成的第一间隔件层。钉扎层可以包括两个铁磁层和第二间隔件层。在MTJ 135中，铁磁材料可包括金属或金属合金，例如，Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo和CrNi。例如，第一间隔件可以包括Al₂O₃、MgO、TaO和RuO的绝缘体。例如，第二间隔件可以包括Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc和Ru的非铁磁金属。自由层具有在其相关联的MRAM单元的写入操作期间可以改变的磁极性或磁定向。钉扎层具有在其相关联的MRAM单元的操作期间可能不改变的磁定向。根据其他实施例，应该理解，MTJ 135可以包括反铁磁层。形成MTJ 135之后，在MTJ 135上方沉积顶部电极层133。例如，顶部电极层133可以是由高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)和等离子体增强化学汽相沉积(PECVD)的各种技术形成的。在一些实施例中，顶部电极层133由TiN组成。

参照图8，为确保MTJ结构的形成，在顶部电极133上方形成掩模层(未示出)。掩模层可以具有多层结构，其可以包括例如氧化物层、改善的图案化薄膜(APF)层和氧化物层。氧化物层、APF层和氧化物层的每个均可以是由例如，高密度离子化金属等离子体(IMP)沉积、高密度电感耦合等离子体(ICP)沉积、溅射、物理汽相沉积(PVD)、化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)和等离子体增强化学汽相沉积(PECVD)的各种技术形成的。在一些实施例中，掩模层配置为图案化MTJ 135、顶部电极133和底部电极131。例如，根据期望的MTJ直径确定掩蔽区的宽度。在一些实施例中，通过RIE形成MTJ 135和顶部电极133以实现截面中的梯形形状。

在图9中，保护层127共形地形成在MTJ 135和顶部电极133上方。在一些实施例中，保护层127具有从约

至约

的厚度。注意，MTJ135的侧壁和顶部电极133的侧壁由保护层127围绕以防止氧化或其它污染。随后地，诸如TEOS层的介电层129共形地沉积在保护层127上方。在一些实施例中，介电层129的厚度将根据介电层129的顶面的高度(相对于顶部电极133的顶面)确定。

在图10中，在介电层129上实施平坦化操作从而介电层129的在整个MRAM单元区100A上的顶面基本上是平坦的。在一些实施例中，在平坦化操作之后，介电层129的在逻辑区100B处的顶面低于或基本上等于MRAM单元区100A处的介电层129的顶面。如图10所示，在平坦化操作之后，从介电层129暴露出顶部电极133的顶面。可通过在介电层129上的回蚀刻操作或化学机械抛光(CMP)操作实现平坦化操作。

当MTJ结构130的顶部电极133的顶面从MTJ结构130的一侧(例如，介电层129)暴露出时，SiC层141b立刻设置在该侧(即，顶部电极133的顶面)上方以防止顶部电极133被氧化。如上所述，氧化可增加MTJ结构130的顶部电极133的接触电阻。因此，SiC层141b的形成等同于SiC再生操作以隔离顶部电极133的顶面。SiC层141b的厚度在从约

至约

在一些实施例中，SiC层141b设置在MRAM单元区100A和逻辑区100B的介电层129上方。可以通过例如，化学汽相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、溅射和物理汽相沉积(PVD)和热生长的各种技术来形成SiC层141b。

在图12中，将光刻胶层120图案化为位于MRAM单元区100A中的SiC层141b的部分上方以暴露逻辑区100B中的SiC层141b的部分。然后，通过回蚀刻工艺蚀刻SiC层141b、介电层129、保护层127和SRO 142的部分以为逻辑区100B中的金属线和金属通孔形成沟槽。因此，MRAM单元区100A设置在比逻辑区100B更高的高度处。在一些情况中，回蚀刻操作可损坏或削薄逻辑区100B中的SiC层141a。这样的损坏造成至第N金属线121'内的沟槽124，以暴露出第N金属线121'。逻辑区100B中暴露的第N金属线121'可从沟槽124突出且因此在相对较高的温度工艺下变形。例如，由于热工艺，该变形可造成第N金属线121'的例如Cu的材料挤出沟槽124且导致逻辑区100B中的两个不同的导线之间的短路。

然后，在图13中，在去除光刻胶层120之后，另一SiC层141b'共形地设置在MRAM单元区100A中的SiC层141b、倾斜部分144以及逻辑区100B中的SiC层141a上方。倾斜部分144包括SRO 142、保护层127和介电层129的边缘。SiC层141b'再生或修复SiC层141a以防止第N金属线121'的暴露。SiC层141b'的厚度在从约

至约

在一些实施例中，例如，SiC层141b'可以通过化学汽相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、溅射和物理汽相沉积(PVD)和热生长的各种技术来形成。

在图14中，TEOS层143设置在MRAM单元区100A和逻辑区100B中的SiC层141b'上方。TEOS层143的厚度可以为约

在图15中，形成包括介电层、低k介电层和另一介电层的介电复合结构180以共形地覆盖MRAM单元区100A和逻辑区100B中的TEOS层143。在图15中可以观察阶差181。因此，实施如图16中示出的回蚀刻操作以获得基本上平坦的顶面以用于随后的在MRAM单元区100A和逻辑区100B中的沟槽的形成。注意，在前述平坦化操作之后，介电复合结构180的介电层183几乎保留在逻辑区100B中。刻意地保持介电层183以为后续沟槽的形成用作保护层。在光刻胶剥离操作期间，介电层183可以防止酸溶液损坏低k介电层。

在图17中，将光刻胶(未示出)图案化为位于平坦化的介电表面上方以形成用于金属线和金属通孔的沟槽。例如，在MRAM单元区100A中，在MTJ结构130上方形成第(N+1)金属线沟槽123A，以暴露出MTJ结构130的顶部电极133的顶面。蚀刻IMD 125的部分、TEOS层143的部分、SiC层141b'的部分和SiC层141b的部分以形成第(N+1)金属线沟槽123A。因此，第(N+1)金属线沟槽123A形成穿过IMD 125、TEOS层143、SiC层141b'和SiC层141b的开口。在逻辑区100B中，第N金属通孔沟槽和第(N+1)金属线沟槽(组合为123B)形成在第N金属线121'上方，暴露出第N金属线121'的顶面。蚀刻IMD 125的部分、TEOS层143的部分、SiC层141b'的部分和SiC层141a的部分以形成沟槽123B。因此，沟槽123B形成穿过IMD 125、TEOS层143、SiC层141b'和SiC层141a的开口。

在图18和图19中，通过例如常规的双镶嵌操作，导电金属填充金属线沟槽/金属通孔沟槽(在下文中“沟槽”)。通过电镀操作，用导电材料填充图案化的沟槽，且使用化学机械抛光(CMP)操作、蚀刻操作或它们的组合从表面去除导电材料的过量部分。以下提供了电镀沟槽的细节。第(N+1)金属线123'可以由钨(W)形成，且更优选地由包括AlCu(共同地，Cu)的铜(Cu)形成。在一个实施例中，使用双镶嵌工艺形成第(N+1)金属线123'。首先，通过，例如，诸如电感耦合等离子体(ICP)蚀刻的等离子体蚀刻操作，穿过低k介电层蚀刻沟槽。然后，可以在沟槽侧壁上沉积介电衬垫(未示出)。在实施例中，衬垫材料可以包括可以通过诸如物理汽相沉积(PVD)或包括等离子体增强化学汽相沉积(PECVD)的化学汽相沉积(CVD)的等离子体沉积工艺形成的氧化硅(SiO_x)或氮化硅(SiN_x)。接下来，在沟槽中镀敷Cu的晶种层。注意，Cu的晶种层可以被镀敷在顶部电极133的顶面上方。然后，在沟槽中沉积铜层，接下来诸如通过化学机械抛光(CMP)向下平坦化铜层至低k介电层的顶面。暴露的铜表面和介电层可以是共面的。

在平坦化操作去除如图19中所示的导电金属的过载之后，在MRAM单元区100A和逻辑区100B中形成第(N+1)金属线123'，以及在逻辑区100B中形成第N金属通孔122。相应地，第(N+1)金属线123'穿过IMD125、TEOS层143、SiC层141b’以及SiC层141b。SiC层141b’和SiC层141b为用于防止顶部电极133受到氧化的剩余部分。围绕第(N+1)金属线123'的SiC层141b’和SiC层141b是图1的半导体存储器件10的第一部分141b_1。

此外，在逻辑区100B中，第N金属通孔122穿过IMD 125、TEOS层143、SiC层141b'和SiC层141a。SiC层141b'和SiC层141a是剩余部分以用于防止第N金属线121'的暴露。围绕第N金属通孔122的SiC层141b’和SiC层141a是图1的半导体存储器件10的第二部分141b_2。

简单地说，本MRAM制造工艺提供了两种SiC再生工艺以改善MRAM器件的电气特性。在图11中执行第一SiC再生工艺，其中，SiC层141b设置在顶部电极133的顶面上方以使顶部电极133免受氧化。第一SiC再生工艺减小了顶部电极133的接触电阻且因此增加了MRAM器件的信噪比(SNR)。在图13中执行第二SiC再生工艺，其中，在逻辑区100B中的SiC层141a上方设置SiC层141b'以再生或修复SiC层141a以防止第N金属线121'的暴露和氧化。第二SiC再生工艺减小MRAM器件的产量损失和可靠性失效。

本发明的一些实施例提供了一种用于制造半导体存储器件的方法。该方法包括：暴露磁阻式单元的电极；在电极上形成第一覆盖层；蚀刻第一覆盖层的部分以形成到达电极的第一沟槽；以及在第一沟槽中形成第一金属线以接触电极。

本发明的一些实施例提供了一种用于制造半导体存储器件的方法。该方法包括：蚀刻半导体存储器件的第一区域以暴露第一覆盖层；在第一覆盖层上形成第二覆盖层；蚀刻第一覆盖层的部分和第二覆盖层的部分以形成到达第一金属线的第一沟槽；以及在第一沟槽中形成第二金属线以接触第一金属线。

本发明的一些实施例提供了一种半导体存储器件。半导体存储器件包括磁阻式结构、覆盖层的第一部分和第一金属线。磁阻式结构具有电极。覆盖层的第一部分设置在电极之上。第一金属线接触电极。布置第一金属线以穿过覆盖层的第一部分。

在上述方法中，还包括：在所述第一覆盖层上形成原硅酸四乙酯(TEOS)层；其中，蚀刻所述第一覆盖层的所述部分以形成所述第一沟槽包括：蚀刻所述第一覆盖层的所述部分和所述原硅酸四乙酯层的部分以形成所述第一沟槽。

在上述方法中，还包括：在所述第一覆盖层的第一区域上形成光刻胶层；蚀刻所述第一覆盖层的第二区域以暴露第二覆盖层；去除所述光刻胶层；在所述第一覆盖层的所述第一区域上和所述第二覆盖层上形成第三覆盖层；以及在所述第三覆盖层上形成原硅酸四乙酯层。

在上述方法中，所述第一覆盖层的所述第一区域定位在所述半导体存储器件的存储单元区上方，以及所述第一覆盖层的所述第二区域定位在所述半导体存储器件的逻辑区域上方。

在上述方法中，蚀刻所述第一覆盖层的所述部分以形成所述第一沟槽包括：蚀刻所述第一覆盖层的所述部分、所述第三覆盖层的部分和所述原硅酸四乙酯层的部分以形成所述第一沟槽。

在上述方法中，还包括：蚀刻所述第二覆盖层的部分、所述第三覆盖层的部分和所述原硅酸四乙酯层的部分以形成到达第二金属线的第二沟槽；以及在所述第二沟槽中形成第三金属线以接触所述第二金属线。

在上述方法中，当蚀刻所述第一覆盖层的所述第二区域时暴露第二金属线，以及在所述第一覆盖层的所述第一区域上和所述第二覆盖层上形成所述第三覆盖层包括：在所述第一覆盖层的所述第一区域上、所述第二覆盖层上以及所述第二金属线上形成所述第三覆盖层。

在上述方法中，还包括：在所述半导体存储器件的第二区域上方形成光刻胶层。

在上述方法中，所述第一区域定位在所述半导体存储器件的逻辑区上方，以及所述第二区域定位在所述半导体存储器件的磁阻式单元区上方。

在上述方法中，还包括：在蚀刻所述磁阻式单元的所述第二区域之后，去除所述光刻胶层。

在上述方法中，还包括：在所述第二覆盖层上形成原硅酸四乙酯层。

在上述方法中，蚀刻所述第一覆盖层的所述部分和所述第二覆盖层的所述部分以形成所述第一沟槽包括：蚀刻所述第一覆盖层的所述部分、所述第二覆盖层的所述部分和所述原硅酸四乙酯层的部分以形成所述第一沟槽。

在上述半导体存储器件中，还包括：覆盖层的第二部分，设置在所述覆盖层的第一部分下方；第二金属线，设置在所述覆盖层的第二部分下方；及第三金属线，接触所述第二金属线；其中，布置所述第三金属线以穿过所述覆盖层的第二部分。

在上述半导体存储器件中，还包括：覆盖层的第三部分，布置为连接所述覆盖层的第一部分和所述覆盖层的第二部分。

在上述半导体存储器件中，所述覆盖层的第一部分、所述覆盖层的第二部分以及所述覆盖层的第三部分由碳化硅(SiC)组成。

在上述半导体存储器件中，还包括：原硅酸四乙酯层，设置在所述覆盖层的第一部分、所述覆盖层的第二部分和所述覆盖层的第三部分上。

在上述半导体存储器件中，布置所述第一金属线以穿过所述覆盖层的第一部分和所述原硅酸四乙酯层。

在上述半导体存储器件中，布置所述第三金属线以穿过所述覆盖层的第二部分和所述原硅酸四乙酯层。

上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims

1.一种用于制造半导体存储器件的方法，所述方法包括：

在第一区域和第二区域中的衬底上方沉积底部覆盖层；

在所述第一区域中的所述底部覆盖层中蚀刻开口，并且在所述开口中设置底部电极，其中，所述底部电极穿过所述底部覆盖层，并且在截面图中，将所述底部覆盖层分成多个离散部分；

在所述底部电极上方形成顶部电极；

暴露存储单元的所述顶部电极的顶面；

在所述顶部电极的所述顶面上形成第一顶部覆盖层，并在所述第一顶部覆盖层上形成第二顶部覆盖层，所述第二顶部覆盖层接合所述衬底的所述第二区域中的所述底部覆盖层；

蚀刻所述第一顶部覆盖层和所述第二顶部覆盖层的部分以形成到达所述顶部电极的所述顶面的第一沟槽；以及

在所述第一沟槽中形成第一金属线以接触所述顶部电极。

2.根据权利要求1所述的方法，还包括：

在所述第二顶部覆盖层上形成原硅酸四乙酯层；

其中，蚀刻所述第一顶部覆盖层和所述第二顶部覆盖层的所述部分以形成所述第一沟槽包括：

蚀刻所述第一顶部覆盖层和所述第二顶部覆盖层的所述部分和所述原硅酸四乙酯层的部分以形成所述第一沟槽。

3.根据权利要求1所述的方法，还包括：

在所述第一顶部覆盖层的第一区域上形成光刻胶层；

蚀刻所述第一顶部覆盖层的第二区域以暴露所述底部覆盖层；

去除所述光刻胶层；

在所述第一顶部覆盖层的所述第一区域上和所述底部覆盖层上形成所述第二顶部覆盖层；以及

在所述第二顶部覆盖层上形成原硅酸四乙酯层。

4.根据权利要求3所述的方法，其中，所述第一顶部覆盖层的所述第一区域定位在所述半导体存储器件的存储单元区上方，以及所述第一顶部覆盖层的所述第二区域定位在所述半导体存储器件的逻辑区域上方。

5.根据权利要求3所述的方法，其中，蚀刻所述第一顶部覆盖层的部分以形成所述第一沟槽包括：

蚀刻所述第一顶部覆盖层的部分、所述第二顶部覆盖层的部分和所述原硅酸四乙酯层的部分以形成所述第一沟槽。

6.根据权利要求3所述的方法，还包括：

蚀刻所述底部覆盖层的部分、所述第二顶部覆盖层的部分和所述原硅酸四乙酯层的部分以形成到达第二金属线的第二沟槽；以及

在所述第二沟槽中形成第三金属线以接触所述第二金属线。

7.根据权利要求3所述的方法，其中，当蚀刻所述第一顶部覆盖层的所述第二区域时暴露第二金属线，以及在所述第一顶部覆盖层的所述第一区域上和所述底部覆盖层上形成所述第二顶部覆盖层包括：

在所述第一顶部覆盖层的所述第一区域上、所述底部覆盖层上以及所述第二金属线上形成所述第二顶部覆盖层。

8.一种用于制造半导体存储器件的方法，所述方法包括：

在所述半导体存储器件的第一区域和第二区域中沉积第一覆盖层；

在所述第一覆盖层上方的所述半导体存储器件的第二区域中形成第一存储单元；

在所述第一存储单元上方共形地形成保护层并且在保护层上方共形地沉积介电层；

在所述介电层上实施平坦化操作，从而使得所述介电层在整个所述第二区域上的顶面基本平坦；

在所述半导体存储器件的第一区域和第二区域中的第一覆盖层上方形成第二覆盖层；

蚀刻所述半导体存储器件的第一区域的所述第二覆盖层的部分和所述第一覆盖层的部分，以暴露所述第一覆盖层并且形成到达所述半导体存储器件的第一区域中的第一金属线的第一沟槽，其中，所述第二覆盖层在所述蚀刻期间从所述半导体存储器件的所述第一区域去除；在所述蚀刻之后，在所述半导体存储器件的所述第一区域和所述第二区域中的所述第一覆盖层上方形成第三覆盖层，其中，所述第三覆盖层与所述保护层的侧壁物理接合并且延伸跨过所述第一存储单元至与所述第一区域的所述第一覆盖层的剩余部分接合，以再生或修复所述第一覆盖层以防止所述第一金属线暴露；

在蚀刻所述半导体存储器件的第一区域以暴露所述第一覆盖层时以及形成所述第三覆盖层之前，暴露第一金属线，在形成所述第三覆盖层后，对应于所述第一金属线暴露的位置处形成有凹陷；

在所述第三覆盖层上形成原硅酸四乙酯层，所述原硅酸四乙酯层具有平坦的顶面；

蚀刻所述第一覆盖层的部分和所述第三覆盖层的部分以形成到达所述第一金属线的第二沟槽；以及

在所述第二沟槽中形成第二金属线以接触所述第一金属线。

9.根据权利要求8所述的方法，还包括：

在所述半导体存储器件的第二区域上方形成光刻胶层。

10.根据权利要求9所述的方法，其中，所述第一区域定位在所述半导体存储器件的逻辑区上方，以及所述第二区域定位在所述半导体存储器件的磁阻式单元区上方。

11.根据权利要求10所述的方法，还包括：

在蚀刻所述半导体存储器件的所述第一区域之后，去除所述光刻胶层。

12.根据权利要求11所述的方法，其中，蚀刻所述第一覆盖层的所述部分和所述第三覆盖层的所述部分以形成所述第二沟槽包括：

蚀刻所述第一覆盖层的所述部分、所述第三覆盖层的所述部分和所述原硅酸四乙酯层的部分以形成所述第二沟槽。

13.一种半导体存储器件，包括：

存储结构，位于所述半导体存储器件的第一区域中并且具有顶部电极、底部电极以及位于所述顶部电极和所述底部电极之间的磁性隧道结；

覆盖层的第一部分，设置在所述半导体存储器件的第一区域中的所述顶部电极之上；

第一金属线，接触所述顶部电极；以及

所述覆盖层的第二部分，设置在所述半导体存储器件的第二区域中，其中，所述覆盖层的第一部分具有在第一位置处的第一高度，所述覆盖层的第二部分具有在第二位置处的第二高度，所述第一高度高于所述第二高度；

第二金属线，设置在所述覆盖层的第二部分下方并且物理接合所述覆盖层的第二部分；

其中，布置所述第一金属线以穿过所述覆盖层的第一部分；以及

保护层，围绕所述存储结构的侧壁并且沿着所述存储结构的每个侧壁延伸，

其中，所述覆盖层的第一部分由第一覆盖层和位于所述第一覆盖层上方的第二覆盖层物理接合形成，所述覆盖层的第二部分由所述第二覆盖层和位于所述第二覆盖层下方的第三覆盖层物理接合形成，其中，所述第一区域的所述第三覆盖层中蚀刻有开口，并且所述底部电极设置在所述开口中，所述第三覆盖层在第二区域中具有暴露第二金属线的沟槽，所述第二覆盖层再生或修复所述第三覆盖层以防止所述第二金属线暴露。

14.根据权利要求13所述的半导体存储器件，还包括：

第三金属线，接触所述第二金属线；

其中，布置所述第三金属线以穿过所述覆盖层的第二部分。

15.根据权利要求14所述的半导体存储器件，还包括：

覆盖层的第三部分，布置为连接所述覆盖层的第一部分和所述覆盖层的第二部分。

16.根据权利要求15所述的半导体存储器件，其中，所述覆盖层的第一部分、所述覆盖层的第二部分以及所述覆盖层的第三部分由碳化硅(SiC)组成。

17.根据权利要求15所述的半导体存储器件，还包括：

原硅酸四乙酯层，设置在所述覆盖层的第一部分、所述覆盖层的第二部分和所述覆盖层的第三部分上。

18.根据权利要求17所述的半导体存储器件，其中，布置所述第一金属线以穿过所述覆盖层的第一部分和所述原硅酸四乙酯层。

19.根据权利要求17所述的半导体存储器件，其中，布置所述第三金属线以穿过所述覆盖层的第二部分和所述原硅酸四乙酯层。