JP4483231B2 - 磁気メモリ装置の製造方法 - Google Patents

Description

本発明は、白金及び／又はマンガンを含有する層を用いた磁気メモリ装置（即ち、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によって構成された磁気メモリ素子からなるメモリ部を有する磁気メモリ装置、特に磁気ランダムアクセスメモリ、いわゆる不揮発性メモリであるＭＲＡＭ（Magnetic Random Access Memory）として構成された磁気メモリ装置）の製造方法に関するものである。

情報通信機器、特に携帯端末などの個人用小型機器の飛躍的な普及に伴い、これを構成するメモリやロジックなどの素子には、高集積化、高速化、低電力化など、一層の高性能化が要求されている。

特に不揮発性メモリの高密度、大容量化は、可動部分の存在により本質的に小型化が不可能なハードディスクや光ディスクに置き換える技術として、ますます重要になってきている。

不揮発性メモリとしては、半導体を用いたフラッシュメモリや、強誘電体を用いたＦＲＡＭ（登録商標）（Ferroelectric Random Access Memory）なども挙げられる。

しかしながら、フラッシュメモリは、構造が複雑なために高集積化が困難であり、しかもアクセス時間が１００ｎｓ程度と遅いという欠点がある。一方、ＦＲＡＭ（登録商標）においては、書き換え可能回数が少ないという問題が指摘されている。

これらの欠点を有さず、高速、大容量（高集積化）、低消費電力の不揮発性メモリとして注目されているのが、例えばWang et al., IEEE Trans. Magn. 33 (1997), 4498に記載されているような、ＭＲＡＭ（Magnetic Random Access Memory）もしくはＭＲ（Magnetoresistance）メモリと称される磁気メモリであり、近年のＴＭＲ(Tunnel Magnetoresistance)材料の特性向上により、注目を集めるようになってきている。

しかも、ＭＲＡＭは、構造が単純であるために高集積化が容易であり、また磁気モーメントの回転により記録を行うために書き換え可能回数が大であり、アクセス時間についても非常に高速であることが予想されている。

このように近年注目されているＭＲＡＭに用いられるＴＭＲ素子は、２つの磁性層の間にトンネル酸化膜を挟む構造で形成されており、２つの磁性層のスピンの方向により、トンネル酸化膜を流れる電流の強度が変化することを利用することで記憶素子として用いられている。

こうしたＭＲＡＭについて更に詳細に説明すると、図１３に例示するように、ＭＲＡＭのメモリセルの記憶素子となるＴＭＲ素子１０は、支持基板９上に設けられた、磁化が比較的容易に回転する記憶層２と磁化固定層４、６とを含む。

磁化固定層は第１の磁化固定層４と第２の磁化固定層６の二つの磁化固定層を持ち、これらの間には、これらの磁性層が反強磁性的に結合するような導体層５が配置されている。記憶層２と磁化固定層４、６には、ニッケル、鉄又はコバルト、或いはこれらの合金からなる強磁性体が用いられ、また導体層５の材料としては、ルテニウム、銅、クロム、金、銀などが使用可能である。第２の磁化固定層６は反強磁性体層７と接しており、これらの層間に働く交換相互作用によって、第２の磁化固定層６は強い一方向の磁気異方性を持つことになる。反強磁性体層７の材料としては、鉄、ニッケル、白金、イリジウム、ロジウムなどのマンガン合金、コバルトやニッケル酸化物などを使用できる。ここで、磁化固定層４、６と共に反強磁性体層５、７を含めてピン層と称することがある（以下、同様）。

また、磁性層である記憶層２と第１の磁化固定層４との間には、アルミニウム、マグネシウム、シリコン等の酸化物又は窒化物等からなる絶縁体によるトンネルバリア層３が挟持されており、記憶層２と磁化固定層４との磁気的結合を切るとともに、トンネル電流を流すための役割を担う。これらの磁性層及び導体層は主にスパッタリング法により形成されるが、トンネルバリア層３は、スパッタリングで形成された金属膜を酸化もしくは窒化させることにより得ることができる。トップコート層１は、ＴＭＲ素子１０とこのＴＭＲ素子に接続される配線との相互拡散防止、接触抵抗低減及び記憶層２の酸化防止という役割があり、通常は、Ｃｕ、Ｔａ、ＴｉＮ等の材料を使用できる。下地電極層８は、ＴＭＲ素子と直列に接続されるスイッチング素子との接続に用いられる。この下地層８は、Ｔａ等で形成されるが、反強磁性体層７を兼ねてもよい。

このように構成されたメモリセルにおいては、後述するように、磁気抵抗効果によるトンネル電流変化を検出して情報を読み出すが、その効果は記憶層と磁化固定層との相対磁化方向に依存する。

図１４は、一般的なＭＲＡＭの一部を簡略化して示す拡大斜視図である。ここでは、簡略化のために読み出し回路部分は省略してあるが、例えば９個のメモリセルを含み、相互に交差するビット線１１及び書き込み用ワード線１２を有する。これらの交点には、ＴＭＲ素子１０が配置されていて、ＴＭＲ素子１０への書き込みは、ビット線１１及び書き込み用ワード線１２に電流を流し、これらから発生する磁界の合成磁界によって、ビット線１１と書き込み用ワード線１２との交点にあるＴＭＲ素子１０の記憶層２の磁化方向を磁化固定層に対して平行又は反平行にして書き込みを行う。

図１５は、メモリセルの断面を模式的に示していて、例えばｐ型シリコン半導体基板１３内に形成されたｐ型ウェル領域１４内に形成されたゲート絶縁膜１５、ゲート電極１６、ソース領域１７、ドレイン領域１８よりなるｎ型の読み出し用電界効果型トランジスタ１９が配置され、その上部に、書き込み用ワード線１２、ＴＭＲ素子１０、ビット線１１が配置されている。ソース領域１７には、ソース電極２０を介してセンスライン２１が接続されている。電界効果トランジスタ１９は、読み出しのためのスイッチング素子として機能し、ワード線１２とＴＭＲ素子１０との間から引き出された読み出し用配線２２がドレイン電極２３を介してドレイン領域１８に接続されている。なお、トランジスタ１９は、ｎ型又はｐ型電界効果トランジスタであってよいが、その他、ダイオード、バイポーラトランジスタ、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）等、各種のスイッチング素子が使える。

図１６は、ＭＲＡＭの等価回路図を示すが、例えば６個のメモリセルを含み、相互に交差するビット線１１及び書き込み用ワード線１２を有し、これらの書き込み線の交点には、記憶素子１０と共に、記憶素子１０に接続されて読み出しの際に素子選択を行う電界効果トランジスタ１９及びセンスライン２１を有する。センスライン２１は、センスアンプ２３に接続され、記憶された情報を検出する。なお、図中の２４は双方向の書き込み用ワード線電流駆動回路、２５はビット線電流駆動回路である。

図１７は、ＭＲＡＭの書き込み条件を示すアステロイド曲線であって、印加された磁化容易軸方向磁界Ｈ_EA及び磁化困難軸方向磁界Ｈ_HAによる記憶層磁化方向の反転しきい値を示している。このアステロイド曲線の外部に、相当する合成磁界ベクトルが発生すると、磁界反転を生じるが、アステロイド曲線の内部の合成磁界ベクトルは、その電流双安定状態の一方からセルを反転させることはない。また、電流を流しているワード線及びビット線の交点以外のセルにおいても、ワード線又はビット線単独で発生する磁界が印加されるため、それらの大きさが一方向反転磁界Ｈ_K以上の場合は、交点以外のセルの磁化方向も反転してしまうため、合成磁界が図中の灰色の領域にある場合のみに、選択されたセルを選択書き込みが可能となるようにしておく。

このように、ＭＲＡＭでは、ビット線とワード線の２本の書き込み線を使用することにより、アステロイド磁化反転特性を利用して、指定されたメモリセルだけが磁性スピンの反転により選択的に書き込むことが一般的である。単一記憶領域における合成磁化は、それに印加された磁化容易軸方向磁界Ｈ_EAと磁化困難軸方向磁界Ｈ_HAとのベクトル合成によって決まる。ビット線を流れる書き込み電流は、セルに磁化容易軸方向の磁界Ｈ_EAを印加し、またワード線を流れる電流は、セルに磁化困難軸方向の磁界Ｈ_HAを印加する。

図１８は、ＭＲＡＭの読み出し動作を説明するものである。ここでは、ＴＭＲ素子１０の層構成を概略図示しており、上記した磁化固定層を単一層２６として示し、記憶層２及びトンネルバリア層３以外は図示省略している。

即ち、上記したように、情報の書き込みは、マトリックス状に配線したビット線１１とワード線１２との交点の合成磁場によりセルの磁性スピンを反転させて、その向きを“１”、“０”の情報として記録する。また、読み出しは、磁気抵抗効果を応用したＴＭＲ効果を利用して行なうが、ＴＭＲ効果とは、磁性スピンの向きによって抵抗値が変化する現象であり、磁性スピンが反平行の抵抗の高い状態と、磁性スピンが平行の抵抗の低い状態により、情報の“１”、“０”を検出する。この読み出しは、ワード線１２とビット線１１の間に読み出し電流（トンネル電流）を流し、上記の抵抗の高低に応じた出力を上記した読み出し用電界効果トランジスタ１９を介してセンスライン２１に読み出すことによって行う。

こうした従来構造のＭＲＡＭの製造方法の主要段階を図１９により説明する。

図１９（１）に示すように、ＣＭＯＳ技術を用いて形成されたＴｒ（トランジスタ）や配線層を形成した基板（いずれも図示せず。）に形成したシリコン酸化膜からなる層間絶縁膜３１に、メモリ部Ａにおいてはワードライン１２、読み出しライン１２３を埋め込み配線として形成し、また周辺回路部Ｂにおいては下層配線３３、３４を埋め込み配線として形成する。

ワードライン１２及び周辺回路部Ｂの下層配線３３、３４上には、配線の銅イオンの拡散防止のためのシリコン窒化膜からなる拡散防止膜３２を形成し、更にシリコン酸化膜３５からなる層間絶縁膜３５を積層した後、読み出しライン１２３上の層間絶縁膜３５をエッチングにより開口して形成した接続孔１００に配線接続部１２３ａを形成し、その上面に例えば、Ｔａ／ＰｔＭｎ／ＣｏＦｅ（第２ピン層）／Ｒｕ／ＣｏＦｅ（第１ピン層）を含むピン層２６、Ａｌ₂Ｏ₃からなるトンネルバリア層３、ＣｏＦｅ−３０Ｂからなるフリー層２、ＴｉＮからなるトップコート層１の各構成材料層を積層する。

そして、ＴＭＲ素子１０を形成するために、ワードライン１２の上方において、所定パターンに形成したＳｉＯ／ＳｉＮの積層膜からなるマスク１０１を用いて、トップコート層１及びフリー層２をエッチングして所定パターンに残し、更にＳｉＯ₂等の絶縁膜１０２で全面を被覆する。

なお、これらの埋め込み配線を形成するには、配線溝に例えばＴａ等からなる銅拡散バリア膜を設け、このバリア膜をシードメタルとしたダマシン法により、Ｃｕを電解めっきで被着した後にＣＭＰ（化学機械研磨加工）を行えばよい（以下の他の配線についても同様）。

次に、図１９（２）に示すように、別のフォトレジスト又はＳｉＯ／ＳｉＮの積層膜からなる所定パターンのマスク１０３を用いて、絶縁膜１０２、トンネルバリア層３及びピン層２６を同じパターンに積層エッチングして、隣接するＴＭＲ素子１０間を分離すると共に、各ＴＭＲ素子をピン層２６を介して読み出しライン１２３（１２３ａ）に接続する。この際に層間絶縁膜３５も部分的にエッチングされる。

次に、図示省略したが、層間絶縁膜及び拡散防止膜を積層し、これに接続孔（図示せず）を形成後にＣｕめっきにより接続孔を埋め込んだ後、メモリ部ＡではＴＭＲ素子１０上にビット線を形成し、周辺回路部Ｂでは下層配線上にビット線を接続する。

このようにしてＭＲＡＭを製造する場合、図１９（２）の素子分離工程においてはこれまで、Ａｒイオンを用いたイオンミリングによってトンネルバリア層３からピン層２６までのエッチングを行う方法が考えられる（後記の特許文献１及び２参照）。

特開２００３−６０１６９公報（第３頁右欄２１行目〜第４頁左欄８行目、図１（２）〜（５）） 特解２００３−３１７７２公報（第５頁左欄２４〜３４行目、図１（３））

上記したように、例えば、白金のマンガン合金（ＰｔＭｎ）からなるピン層２６を所定パターンに加工するのに、磁気ヘッド形成技術に用いられているＡｒイオンによる物理的なエッチング（ミリング）を用いる場合、ミリング加工は、物理的な除去によるパターン形成を行うため、加工パターンの側壁にスパッタ物が付着するという問題が基本的に存在する。この防止対策として、斜めからミリングを行う方法が用いられるが、このような方法では、パターンが微細化した際に隣接するパターンにより影になる部分が存在すること（シャドーイング）により、微細化に限界がある。

そこで、通常の半導体プロセスで知られているように、化学的な反応を伴う効果を用いた反応性のプラズマにより、ドライエッチング（ＲＩＥ）を行うことが考えられる。しかしながら、通常、ＰｔＭｎのエッチングには、Ａｌ加工で用いられるＣｌ₂ベースのガス系を用いるが、Ａｌでも問題となったエッチング後の放置によるコロージョンの発生をはじめ、反応生成物の加工パターン側への付着による寸法変換差（寸法精度のばらつき）の発生、更には、反応生成物のエッチングチャンバ内部への付着による再現性悪化（反応生成物の付着で放電の状態が変わるために加工形状が変化すること）が生じるという問題がある。

本発明は、かかる問題点に鑑みてなされたものであって、その目的は、ＭＲＡＭのピン層に用いられる特にＰｔＭｎを良好にエッチングすることのできるプロセスを提供することにある。

即ち、本発明は、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によって構成された磁気メモリ素子からなるメモリ部を有する磁気メモリ装置の製造方法において、
基板上に、白金及びマンガンの少なくとも一方を含有する層を含む前記磁化固定層の 構成材料層と、前記トンネルバリア層の構成材料層と、前記磁性層の構成材料層とを順 次形成する工程と、
前記磁性層の構成材料層を、シリコン酸化膜を含む第１のマスクを用いてドライエッ チングして、前記磁性層を形成する工程と、
前記磁化固定層の構成材料層上に、前記磁性層をこの側面から上面にかけて完全に覆 うようにシリコン酸化膜からなる絶縁膜を設ける工程と、
前記絶縁膜上に、シリコン酸化膜を含む第２のマスクを設ける工程と、
前記第２のマスクを用いて、前記絶縁膜及び前記磁化固定層の構成材料層をパルスプ ラズマによりドライエッチングして、前記磁化固定層を形成する工程と
を有することを特徴とする、磁気メモリ装置の製造方法に係るものである。

本発明によれば、白金及び／又はマンガン、例えばＰｔＭｎからなる磁化固定層を加工するに際し、プラズマの生成を行うオン時間と、プラズマの生成を行わないオフ時間とをパルス状に繰り返すパルスプラズマを用いてエッチングしているので、プラズマの生成を行わないオフ時間中に、電子がイオンに付着することにより活性な負イオンが生成し、このために、被エッチング物との反応が促進される。この結果、従来ではエッチングが困難であった特にＰｔＭｎのエッチングを促進することができ、またその際、第２のマスクとして用いられるシリコン酸化膜のエッチングレートは変化がないため、選択比を向上させることができる。特に、Ｃｌ₂ベースのガス系でドライエッチングを行う際は、反応が促進された結果、残留塩素が減少するので、コロージョンの発生も抑制することができる。また、化学的に活性な上記の負イオンの作用によって、加工パターンへの反応生成物の付着防止と共に、チャンバ内への反応生成物の付着も抑制することができ、パターンの微細化及び量産化を行う際に有効となる。

本発明においては、上記した効果を促進する上で、前記パルスプラズマのオン・オフ時間をそれぞれ１０〜１００μsecとするのが望ましい。このオン・オフ時間が短すぎても、また長すぎても、上記した負イオンを効果的に発生させるのが困難となる。

また、前記プラズマの生成のオン・オフが可能であるプラズマソースを用いるのがよいが、これには、印加パルス電圧を交互にオン・オフすることが可能な電子サイクロトロン共鳴（ＥＣＲ：Electron Cyclotron Resonance）、誘導結合プラズマ（ＩＣＰ：Inductively-coupled Plasma）又はヘリコン波を用いることができる。

また、エッチングガスとして、負イオンを生成しうるガスを用いるのがよいが、これには、Ｃｌ₂、ＨＣｌ、ＢＣｌ₃等の少なくとも塩素原子を含有するガスの少なくとも１種又はその混合ガスを用いるのがよい。

また、少なくとも水素原子を含有するガスによる腐食防止用のプラズマ処理を付加することにより、残留塩素が還元され、コロージョンの発生を更に効果的に抑制することができる。

こうした還元性のガスとして、Ｈ₂、ＮＨ₃、ＣＨ₃ＯＨ、Ｈ₂Ｏ等の少なくとも水素原子を含むガスの少なくとも１種又はその混合ガス、又はこれらのいずれかにＡｒ等の希ガスを添加してなる混合ガスを用いるのがよい。

本発明のドライエッチング方法は、前記磁化固定層と前記磁性層との間に絶縁体層又は導電体層が挟持され、前記メモリ素子の上面及び下面に設けられたビットライン及びワードラインにそれぞれ電流を流すことによって誘起される磁界で前記磁性層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層を介してのトンネル磁気抵抗効果によって読み出すように構成された磁気メモリ装置（ＭＲＡＭ）を製造するのに好適である。

以下、本発明の好ましい実施の形態を図面参照下に説明する。

本実施の形態は、本発明をＭＲＡＭに適用したものであり、その製造方法を工程順に説明する。以下のプロセスにおいては、例えば接続孔へのＣｕの埋め込みに際してはＴａ等による拡散バリア層を形成し、また埋め込み後はＣＭＰによる表面研磨を行うが、これらの工程を特に説明しないこともある。また、マスクの形成はフォトリソグラフィ技術等の工程を経て形成する。

まず、図１（１）に示すように、例えばＣＭＯＳ技術を用いて形成されたトランジスタ、配線層を形成した基板（いずれも図示せず。）上のメモリ部Ａにおいて、例えば、シリコン酸化膜からなる層間絶縁膜３１に各接続孔１１０をリソグラフィー及びエッチングによって形成する。

次に、図１（２）に示すように、各接続孔１１０に、拡散バリア層（図示せず）を介してＣｕの電解めっき及びそのＣＭＰ（化学機械研磨）によってＣｕを埋め込んで、メモリ部Ａには例えば４００ｎｍ厚のワードライン１２及び読み出しライン１２３を形成し、周辺回路部Ｂにも同様に下層配線３３、３４を形成する。

次に、図２（３）に示すように、拡散防止膜３２となるシリコン窒化膜と、層間絶縁膜３５としてのシリコン酸化膜とをそれぞれＣＶＤ（化学的気相成長）法により例えば３０ｎｍ厚及び１００ｎｍ厚に堆積し、更にリソグラフィー及びエッチングにより、ＴＭＲ素子に接続する配線との接続孔１００を形成する。なお、層間絶縁膜３５は必ずしも形成しなくてもよく、拡散防止膜３２が層間絶縁膜を兼ねてもよい。

次に、図２（４）に示すように、接続孔２７に、Ｃｕの電解めっき及びそのＣＭＰによってＣｕを埋め込んで、ＴＭＲ素子と下層配線１２３とを接続するための配線接続部１２３ａを形成する。なお、この配線接続部１２３ａをはじめ、配線１２、３３、３４はいずれも（後述の他の埋め込み配線も同様であるが）、Ｔａ等の拡散バリア層を介してＣｕめっきの埋め込みにより形成されている。

次に、図３（５）に示すように、例えばＴａ（3nm厚）／ＰｔＭｎ（30nm厚）／ＣｏＦｅ（2.4nm厚）／Ｒｕ（0.75nm厚）／ＣｏＦｅ（2.2nm厚）からなるピン層２６、Ａｌ₂Ｏ₃（1.5nm厚）からなるトンネルバリア層３、ＣｏＦｅ−３０Ｂ（4nm厚）からなるフリー層２、Ｔａ（5nm厚）／ＴｉＮ（50nm厚）からなるトップコート層１の各構成材料層を順次スパッタリング法等により積層する。

次に、図３（６）に示すように、素子構成材料層の加工の際に必要となるマスク１０１を所定パターンに形成する。このマスク１０１としては、例えば６５ｎｍ厚のシリコン窒化膜／２５０ｎｍ厚のシリコン酸化膜の積層膜をＣＶＤ法により堆積し、この上に形成した所定パターンのレジスト（図示せず）によってエッチングによりパターニングする。

次に、マスク１０１を用いてトップコート層１及びフリー層２を素子パターンにドライエッチングする。このエッチングにより、マスク層１０１は仮想線のように薄膜化する。

次に、図４（７）に示すように、全面にシリコン酸化膜からなる絶縁膜１０２をＣＶＤ法で形成した後、図４（８）に示すように、メモリ部Ａ上に再度マスク１０３をＣＶＤ法により形成する。このマスク１０３は、例えば６５ｎｍ厚のシリコン窒化膜／２５０ｎｍ厚のシリコン酸化膜の積層膜で形成する。

次に、このマスク１０３を用いて、絶縁膜１０２、トンネルバリア層３及びピン層２６をパルスプラズマにより同一パターンにドライエッチングして、隣接するＴＭＲ素子１０間を分離し、かつピン層２６を介してＴＭＲ素子１０を読み出しライン１２３（１２３ａ）に接続する。この際、マスク１０３は仮想線のように薄膜化する。

このパルスプラズマによるドライエッチングは、例えばＥＣＲ（電子サイクロトロン共鳴）タイプのエッチング装置にて下記の条件で行う。
Ｃｌ₂供給量＝50sccm、チャンバ内圧力＝２mTorr、ECRパワー＝1000W(2.5GHz)、
バイアス＝100W(600kHz)、基板(ステージ)温度＝30℃、チャンバ壁温＝150℃、
ECR電源のOn/Off時間＝30μsec/30μsec、エッチング時間＝90sec。

そして更に、残留Ｃｌ₂によるピン層２６（特にＰｔＭｎ）の腐食を防止するため、下記の条件にて後処理を行う。
Ｈ₂供給量＝50sccm、チャンバ内圧力＝２mTorr、ECRパワー＝1000W(2.5GHz)、
バイアス＝100W(600kHz)、基板(ステージ)温度＝30℃、チャンバ壁温＝150℃、
処理時間＝60sec。

次に、図５（９）及び（１０）に示すように、マスク１０３を含む上面に絶縁膜１０４及び層間絶縁膜１０５を形成した後、ＣＭＰにより層間絶縁膜１０５を平坦化し、更にＳｉＮからなる拡散防止膜１０６の形成後に、レジストマスク（図示せず）を形成してエッチングすることにより、メモリ部ＡのＴＭＲ素子１０及び周辺回路部Ｂの下層配線３３、３４との接続孔１０７を形成する。

次に、図６（１１）に示すように、接続孔１０７にめっきによりＣｕを埋め込み、メモリ部Ａのコンタクトプラグ１２ａを形成し、かつ周辺回路部Ｂの下層配線３３とビット線及び上部配線とを接続するためのコンタクトプラグ３３ａ、３４ａを形成する。

次に、層間絶縁膜４２及び拡散防止膜４３を形成後に、レジストマスク（図示せず）を形成してエッチングすることにより、ビット線用の配線溝１２０の形成及び周辺回路部Ｂの接続孔２９を形成する。そして、Ｃｕのめっき及びＣＭＰにより、ビット線１１の形成及び接続孔２９への上層配線３４ｂの形成を行う。なお、図示省略したが、周辺回路部Ｂにおいて、層間絶縁膜に形成したパッド開口に電極を形成し、外部機器等に接続して、ＭＲＡＭを完成する。

本実施の形態によれば、図４（８）の工程において、トンネルバリア層３からピン層２６までのドライエッチング、特にＰｔＭｎ層の加工をＣｌ₂を反応ガスとするパルスプラズマによって行っているので、プラズマの生成を行うオン時間と、プラズマの生成を行わないオフ時間とをパルス状に繰り返す際に、プラズマの生成を行わないオフ時間中に、電子がイオンに付着することにより活性な負イオンが生成し、このために被エッチング物との反応が促進される（オン時間中は、原料ガスのＣｌが分解され、イオンとラジカルが生成する）。この結果、従来ではエッチングが困難であった特にＰｔＭｎのエッチングを促進することができる。図７は、パルスプラズマのオン・オフ比を選択することにより、ＰｔＭｎのエッチング速度が向上することを示し、オン・オフ時間をそれぞれ１０〜１００sec、エッチングレートの上昇を目的とすれば、特にオン時間を３０〜１００μsec、オフ時間を１０〜５０μsecとするのが望ましいことが分る（但し、図中のＣＷは連続放電（Continuous Wave）を表わす（以下、同様））。

また、その際、通常マスクとして用いられるシリコン酸化膜１０３のエッチングレートは、図８に示すように変化がないことが確認され、選択比を向上させることができる。特に、Ｃｌ₂ベースのガス系でドライエッチングを行う際は、反応が促進された結果、図９に示すように、残留塩素が減少するので、図１０に示すように、表面の凹凸を生じるものと考えられるコロージョンの発生も抑制することができる。図１１は、オン／オフ＝３０μsec／１００μsec時のエッチング状態を示している（但し、図中のＴＭはパルス放電（Time Modulation）を表わす（以下、同様））。この場合、コロージョンの発生の抑制の上では、オフ時間は長い方が良く、オフ時間１００μsecが好適である。

そして、このパルスプラズマによるドライエッチング後に、Ｈを含むガス系でプラズマ処理を行っているので、図１２に示すように、残留塩素を還元して除去し、コロージョンの発生を一層防止することができる。この効果は、Ｏ₂、Ａｒ、ＳＦ₆プラズマによる処理でもみられる。なお、図１２中のＣｌ₂による処理のみの場合、図９に示したものと値が異なっているが、これはばらつきによるものと思われる。

また、化学的に活性な上記の負イオンの作用によって、加工パターンへの反応生成物の付着防止と共に、チャンバ内への反応生成物の付着も抑制することができ、パターンの高精度化、微細化及び量産化を行う際に有効となる。

このように、本実施の形態の方法によれば、ＭＲＡＭの製造工程においてピン層の寸法変換差が少なく、コロージョンを抑制できるため、素子の微細化が可能であり、製造も容易である。

上記した実施の形態は、本発明の技術的思想に基づいて種々に変形することができる。

例えば、上述のピン層の構成材料は、ＰｔＭｎに限らず、Ｐｔ又はＭｎであってよいし、また他の層の構成材料も種々に変えてよい。そして、ＴＭＲ素子を読み出しラインと接続する読み出し配線は上述のピン層のうち、最下層のＴａとその上層のＰｔＭｎ層のみとしてもよい。この場合は、図３（６）の工程において、ＰｔＭｎ層上でエッチングを止めるようにマスク１０１によるエッチングをコントロールする必要がある。

また、上述のパルスプラズマの生成のオン・オフが可能であるプラズマソースとして、電子サイクロトロン共鳴（ＥＣＲ）以外にも、誘導結合プラズマ（ＩＣＰ）又はヘリコン波を用いることができる。

この場合、エッチングガスとして、負イオンを生成しうるガスを用いるのがよいが、これには、Ｃｌ₂以外にも、ＨＣｌ、ＢＣｌ₃等の少なくとも塩素原子を含有するガスの少なくとも１種又はその混合ガスを用いてよい。

また、少なくとも水素原子を含有するガスによる腐食防止用のプラズマ処理を付加するのがよいが、これには、Ｈ₂以外にも、ＮＨ₃、ＣＨ₃ＯＨ、Ｈ₂Ｏ等の少なくとも水素原子を含むガスの少なくとも１種又はその混合ガス、又はこれらのいずれかにＡｒ等の希ガスを添加してなる混合ガスを用いてもよい。

また、ＴＭＲ素子の層構成及びその構成材料や膜厚、各マスクの材料及び膜厚や拡散防止膜の材料や膜厚等も適宜変えてもよく、ＭＲＡＭの形成プロセスも実施の形態に限定するものではない。

また、本発明はＭＲＡＭに好適であるが、磁化可能な磁性層を有するメモリ素子からなる他の磁気メモリ装置にも適用可能であり、また本発明のＭＲＡＭは磁気方向を固定してＲＯＭ的に使用することもできる。

本発明の実施の形態によるＭＲＡＭの製造方法プロセスを示す概略断面図である。 同、ＭＲＡＭの製造プロセスを示す概略断面図である。 同、ＭＲＡＭの製造プロセスを示す概略断面図である。 同、ＭＲＡＭの製造プロセスを示す概略断面図である。 同、ＭＲＡＭの製造プロセスを示す概略断面図である。 同、ＭＲＡＭの概略断面図である。 同、ＭＲＡＭのピン層（ＰｔＭｎ層）のドライエッチング時おけるパルスプラズマのオン・オフ時間によるエッチング速度の変化を示すグラフである。 同、ドライエッチング時のＳｉＯ₂マスクのエッチング速度を示すグラフである。 同、ドライエッチング後の残留元素量を示すグラフである。 同、ドライエッチング後のコロージョン発生状況を示すグラフである。 同、ドライエッチングの状態を示す拡大写真である。 同、ドライエッチング後のＨ₂等による還元処理の結果を示すグラフである。 ＭＲＡＭのＴＭＲ素子の概略斜視図である。 ＭＲＡＭのメモリセル部の一部の概略斜視図である。 ＭＲＡＭのメモリセルの概略断面図である。 ＭＲＡＭの等価回路図である。 ＭＲＡＭの書き込み時の磁界応答特性図である。 ＭＲＡＭの読み出し動作原理図である。 従来例によるＭＲＡＭの製造プロセスを示す概略断面図である。

符号の説明

１…トップコート層、２…記憶層（フリー層）、３…トンネルバリア層、
４…第１の磁化固定層、５…反強磁性結合層、６…第２の磁化固定層、
７…反強磁性体層、８…下地層、９…支持基板、１０…ＴＭＲ素子、１１…ビット線、
１２…書き込み用ワード線、１２ａ、３３ａ…コンタクトプラグ、
１３…シリコン基板、１４…ウェル領域、１５…ゲート絶縁膜、１６…ゲート電極、
１７…ソース領域、１８…ドレイン領域、
１９…読み出し用電界効果トランジスタ（選択用トランジスタ）、２０…ソース電極、
２１…センスライン、２２…配線、２４…ワード線電流駆動回路、
２５…ビット線電流駆動回路、２６…磁化固定層（ピン層）、３０…バリア膜、
１１０、１２０…配線溝、３１、３５、４０、４２、１０５…層間絶縁膜、
３２、４３、１０６…拡散防止膜、３３、３４…下層配線、１０１、１０３、…マスク、
１０２、１０４…絶縁膜、１２３…読み出しライン、Ａ…メモリ部、Ｂ…周辺回路部

Claims (3)

1. 磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によって構成された磁気メモリ素子からなるメモリ部を有する磁気メモリ装置の製造方法において、
   基板上に、白金及びマンガンの少なくとも一方を含有する層を含む前記磁化固定層の 構成材料層と、前記トンネルバリア層の構成材料層と、前記磁性層の構成材料層とを順 次形成する工程と、
   前記磁性層の構成材料層を、シリコン酸化膜を含む第１のマスクを用いてドライエッ チングして、前記磁性層を形成する工程と、
   前記磁化固定層の構成材料層上に、前記磁性層をこの側面から上面にかけて完全に覆 うようにシリコン酸化膜からなる絶縁膜を設ける工程と、
   前記絶縁膜上に、シリコン酸化膜を含む第２のマスクを設ける工程と、
   前記第２のマスクを用いて、前記絶縁膜及び前記磁化固定層の構成材料層をパルスプ ラズマによりドライエッチングして、前記磁化固定層を形成する工程と
   を有することを特徴とする、磁気メモリ装置の製造方法。
2. 前記第２のマスクを用いて、前記トンネルバリア層の構成材料層及び前記磁化固定層の構成材料層を前記パルスプラズマによりドライエッチングして、前記トンネルバリア層及び前記磁化固定層を形成する、請求項１に記載した磁気メモリ装置の製造方法。
3. 前記第１のマスクを用いて前記磁性層の構成材料層及び前記トンネルバリア層の構成材料層をドライエッチングして、前記磁性層及び前記トンネルバリア層を形成する、請求項１に記載した磁気メモリ装置の製造方法。