DE112013006523T5 - Eingebettete Magnettunnelkontakte umfassender Logikchip - Google Patents

Eingebettete Magnettunnelkontakte umfassender Logikchip Download PDF

Info

Publication number
DE112013006523T5
DE112013006523T5 DE112013006523.1T DE112013006523T DE112013006523T5 DE 112013006523 T5 DE112013006523 T5 DE 112013006523T5 DE 112013006523 T DE112013006523 T DE 112013006523T DE 112013006523 T5 DE112013006523 T5 DE 112013006523T5
Authority
DE
Germany
Prior art keywords
mtj
mtj layer
layer
tunnel barrier
ild
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112013006523.1T
Other languages
English (en)
Inventor
Kevin J. Lee
Joseph M. Steigerwald
Yih Wang
Tahir Ghani
John H. Epple
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tahoe Research Ltd
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112013006523T5 publication Critical patent/DE112013006523T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/10Magnetoresistive devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/80Constructional details
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/80Constructional details
    • H10N50/85Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

Eine Ausführungsform integriert Speicher, wie z. B. Spin-Torque Transfer-Magnetoresistiver Direktzugriffsspeicher (STT-MRAM) in einen Logikchip. Der STT-MRAM umfasst einen Magnettunnelkontakt (MTJ), der eine obere MTJ-Schicht, eine untere MTJ-Schicht und eine die obere MTJ-Schicht und die untere MTJ-Schicht direkt kontaktierende Tunnelbarriere aufweist; worin die obere MTJ-Schicht eine obere MTJ-Schichtseitenwand umfasst und die untere MTJ-Schicht eine horizontal gegenüber der ersten oberen MTJ-Schichtseitenwand versetzte untere MTJ-Schichtseitenwand umfasst. Eine weitere Ausführungsform umfasst auf einem Substrat angeordnet einen Speicherbereich, der einen MTJ umfasst, und einen Logikbereich; worin eine horizontale Ebene den MTJ, ein dem MTJ benachbartes erstes Zwischenschichtdielektrikums-(ILD-)Material und ein in den Logikbereich aufgenommenes zweites ILD-Material schneidet, wobei das erste und das zweite ILD-Material einander nicht gleich sind. Noch weitere Ausführungsformen sind hierin beschrieben.

Description

  • Fachgebiet
  • Ausführungsformen der Erfindung sind auf dem Gebiet von Halbleitervorrichtungen und insbesondere Logikchips mit eingebettetem Speicher angeordnet.
  • Hintergrund
  • Das direkte Integrieren von Speicher in einen Logikchip (z. B. einen Mikroprozessorchip) ermöglicht breitere Busse und höhere Betriebsgeschwindigkeiten als physisch getrennte Logik- und Speicherchips. Solcher Speicher kann traditionelle ladungsbasierte Speichertechnologien umfassen, wie z. B. dynamischen Direktzugriffsspeicher (DRAM) und NAND-Flash-Speicher.
  • Kurzbeschreibung der Zeichnungen
  • Merkmale und Vorteile von Ausführungsformen der vorliegenden Erfindung erschließen sich aus den beigeschlossenen Patentansprüchen, der nachstehenden ausführlichen Beschreibung eines oder mehrerer Ausführungsbeispiele und den jeweils dazugehörigen Figuren, wobei:
  • 1 einen Logikchip zeigt, der eingebettete Magnettunnelkontakte umfasst, in einer Ausführungsform der Erfindung zeigt.
  • Die 2 bis 23 ein Verfahren zur Fertigung eines Logikchips, der eingebettete Magnettunnelkontakte umfasst, in einer Ausführungsform der Erfindung zeigen.
  • 24 einen Magnettunnelkontakt in einer Ausführungsform der Erfindung zeigt.
  • 25 ein System zur Verwendung mit Ausführungsformen der Erfindung zeigt.
  • Ausführliche Beschreibung
  • Es wird nunmehr auf die Zeichnungen Bezug genommen, worin gleiche Strukturen mit gleichen angehängten Bezugszeichen versehen sein können. Um die Strukturen diverser Ausführungsformen deutlicher zu zeigen, sind die hierin aufgenommenen Zeichnungen schematische Darstellungen integrierter Schaltungsstrukturen. Somit kann das tatsächliche Erscheinungsbild der gefertigten integrierten Schaltungsstrukturen z. B. auf einer Mikrofotografie anders aussehen und dennoch weiterhin die beanspruchten Strukturen der dargestellten Ausführungsformen beinhalten. Darüber hinaus kann es sein, dass die Zeichnungen nur jene Strukturen zeigen, die zum Verständnis der dargestellten Ausführungsformen nützlich sind. Weitere fachbekannte Strukturen sind womöglich nicht aufgenommen, um die Klarheit der Zeichnungen zu wahren. „Eine Ausführungsform”, „diverse Ausführungsformen” und dergleichen weisen darauf hin, dass (eine) derart beschriebene Ausführungsform(en) besondere Merkmale, Strukturen oder Eigenschaften umfassen kann/können, aber nicht jede Ausführungsform umfasst zwangsläufig diese besonderen Merkmale, Strukturen oder Eigenschaften. Manche Ausführungsformen können manche, alle oder gar keine der für andere Ausführungsformen beschriebenen Merkmale aufweisen. „Erste/r/s”, „zweite/r/s”, „dritte/r/s” und dergleichen beschreiben einen gemeinsamen Gegenstand und weisen darauf hin, dass unterschiedliche Instanzen gleicher Gegenstände bezeichnet werden. Solche Adjektive legen nicht nahe, dass derart beschriebene Gegenstände in einer bestimmten Abfolge vorliegen müssen, sei es zeitlich, räumlich, nach Rangordnung oder auf jede sonstige Weise. „Verbunden” kann darauf hinweisen, dass Elemente in direktem physikalischen oder elektrischen Kontakt miteinander stehen, und „gekoppelt” kann darauf hinweisen, dass Elemente miteinander kooperieren oder zusammenwirken, wobei diese in direktem physikalischem oder elektrischem Kontakt sein können, aber nicht müssen. Während zudem ähnliche oder gleiche Nummerierungen dazu verwendet werden können, die gleichen oder ähnliche Teile in unterschiedlichen Figuren zu bezeichnet, bedeutet dies nicht, dass sämtliche Figuren, die ähnliche oder gleiche Nummerierungen umfassen, eine einzige oder dieselbe Ausführungsform darstellen. Begriffe wie „obere” und „untere”, „oberhalb” und „unterhalb” verstehen sich in Bezug auf die dargestellten X-Z-Koordinaten verstehen, und Begriffe wie „benachbart” verstehen sich in Bezug auf die dargestellten X-Y-Koordinaten oder Nicht-Z-Koordinaten.
  • Wie oben festgestellt, ist das direkte Integrieren von Speicher in einen Logikchip von Vorteil. Solcher Speicher kann DRAM- und NAND-Flash-Speicher umfassen. DRAM- und NAND-Flash-Speicher weisen jedoch Skalierbarkeitsprobleme im Zusammenhang mit zunehmend präziser Ladungsplatzierungs- und Abfühlanforderungen auf, daher ist das direkte Einbetten von ladungsbasiertem Speicher in einen Hochleistungslogikchip z. B. bei Technologieknoten von unter 20 nm problematisch.
  • Eine Ausführungsform umfasst einen Logikchip mit integriertem Speicher; der Speicher ist jedoch auf kleinere Geometrien skaliert, als das mit traditionellen ladungsbasierten Speichern möglich wäre. In einer Ausführungsform ist der Speicher ein Spin-Torque Transfer-Magnetoresistiver Direktzugriffsspeicher(STT-MRAM, der auf Widerstand anstatt auf Ladung als Informationsträger beruht. Genauer gesagt umfasst eine Ausführungsform zumindest einen in eine Backend-Zwischenverbindungsschicht eines Logikchips (z. B. eines Prozessors) eingebetteten STT-MRAM-Speicher. Der zumindest eine STT-MRAM-Speicher kann zumindest eine STT-MRAM-Anordnung mit zumindest einem Magnettunnelkontakt (MTJ) umfassen. Andere Speicher neben STT-MRAM, wie z. B. Resistive RAM (RRAM), werden in anderen Ausführungsformen verwendet.
  • Eine Ausführungsform integriert einen STT-MRAM in einen Logikchip, wobei der Speicher einen MTJ umfasst, der eine obere MTJ-Schicht, eine untere MTJ-Schicht und eine die obere MTJ-Schicht und die untere MTJ-Schicht direkt kontaktierende Tunnelbarriere aufweist; worin die obere MTJ-Schicht eine obere MTJ-Schichtseitenwand umfasst und die untere MTJ-Schicht eine horizontal gegenüber der oberen MTJ-Schicht versetzte untere MTJ-Seitenwand umfasst. Eine weitere Ausführungsform umfasst auf einem Substrat angeordnet einen Speicherbereich, der einen MTJ umfasst, und einen Logikbereich; worin eine horizontale Ebene den MTJ, ein dem MTJ benachbartes erstes Zwischenschichtdielektrikums-(ILD-)Material und ein in den Logikbereich aufgenommenes zweites ILD-Material schneidet, wobei das erste und das zweite ILD-Material einander nicht gleich sind. Noch weitere Ausführungsformen sind hierin beschrieben.
  • 1 zeigt einen Logikchip, der eingebettete MTJ in einer Ausführungsform umfasst. Wenngleich MTJ mehrere Schichten von sehr dünnen Metallfilmen umfassen können, ist zu Besprechungszwecken der MTJ-Filmstapel in 1 in vier Abschnitte unterteilt: „unterer MTJ” 140 (die untere Schicht des MTJ), „Tunnelbarriere” 135, „obere MTJ” 125 (die obere Schicht des MTJ) und Hartmaskenschicht 130. 1 zeigt drei MTJ, die alle in die M2-Metallschicht 165 aufgenommen sind. Die drei MTJ sind auf einem Siliciumsubstrat 195 und diversen allgemein durch die Schicht 190 dargestellten Aufbauschichten aufgenommen. Zu Besprechungszwecken sind die drei MTJ als in M2 165 eingebettet dargestellt, sie könnten aber auch in andere Zwischenverbindungsschichten eingebettet sein, z. B. in die Metallschichten M1 180, M3 150 und dergleichen.
  • Zu Klarheitszwecken sind manche Details in 1 nicht gekennzeichnet, aber diese Details klären sich durch die Besprechung eines Herstellungsverfahrens für die Vorrichtung aus 1 unter Verwendung der 2 bis 23 auf. Beispielsweise sind zwar mehrere Abstandsabschnitte in 1, möglicherweise ist zu Zwecken der Klarheit aber nur ein solcher Abschnitt gekennzeichnet. In einer oder mehreren der 2 bis 23 hingegen können weitere Abschnitte gekennzeichnet sein.
  • In der Ausführungsform aus 1 ist ein Seitenwandabstandselement 120 entlang den Kanten der strukturierten Hartmaske 130 und der oberen MTJ-Filme 125 angeordnet. Das Seitenwandabstandselement 120 schützt die Kanten der oberen MTJ-Filme 125 vor Oxidation und/oder Korrosion.
  • In einer Ausführungsform gibt es eine horizontale Trennung zwischen den Kanten der Hartmaske 130 und den oberen MTJ-Filmen 125 im Vergleich zu den Kanten der Tunnelbarriere 135 und den unteren MTJ-Filmen 140. Diese horizontale Trennung stellt einen Spielraum in Bezug auf die Verkürzung von oberem MTJ zu unteren MTJ bereit.
  • Eine Ausführungsform umfasst Überreste eines Polierstoppfilms 115 auf den Kanten der Tunnelbarriere 135 und der unteren MTJ-Filme 140. Der Film 115 schützt den Film der Tunnelbarriere 135 und die unteren MTJ-Filme 140 vor Seitenwandoxidation und/oder -korrosion.
  • Eine Ausführungsform behält das gleiche reguläre Niedrig-k-ILD-Material 155, 170, 185 im Logikbereich 105 (z. B. einen Prozessor) und eine Speicherschicht 110, die eingebettete MTJ umfasst. Das trägt dazu bei, dass die Ausführungsform stringente RC-Verzögerungsanforderungen moderner Hochleistungslogikchips erfüllt. Der Bereich 110 umfasst aber auch eine fließfähige Oxidschicht 145, die ein im Bereich 105 (oder zumindest in Abschnitten des Bereichs 105) nicht zu findendes ILD bereitstellt.
  • 1 zeigt vier Elemente: (1) das Seitenwandabstandselement 120, (2) eine horizontale Trennung zwischen den Kanten der Hartmaske 130 und den oberen MTJ-Filmen 125 gegenüber den Kanten der Tunnelbarriere 135 und den unteren MTJ- 140 Filmen, (3) Überreste des Polierstoppfilms 115 auf den Kanten der Tunnelbarrieren- 135 und der unteren MTJ- 140 Filme und (4) das gleiche reguläre Niedrig-k-ILD-Material 155, 170, 185 im Logikbereich 105 (z. B. Prozessor) und der Speicherschicht 110, wobei andere Ausführungsformen nicht alle diese Elemente umfassen müssen. Andere Ausführungsformen können jedwede Kombination oder Untergruppe dieser vier Elemente umfassen, wie z. B. die Elemente (1) und (2), aber nicht die Elemente (3) und/oder (4).
  • Die 2 bis 23 zeigen ein Verfahren zur Fertigung eines Logikchipbereichs 105, der einen eingebetteten MTJ-Bereich 110 in einer Ausführungsform der Erfindung umfasst. In 2 beginnt die Verfahrensabfolge mit einem Wafer 195, auf dem die obere Oberfläche eine strukturierte Zwischenverbindungsschicht innerhalb einer M1-Schicht 180 aufweist. Die M1-Schicht 180 ist in das ILD 185 aufgenommen. Zu Besprechungszwecken ist der Verfahrensverlauf beginnend mit einem Wafer mit einer strukturierten M1-Zwischenverbindung auf seiner obersten Oberfläche dargestellt, aber die oberste Oberfläche könnte auch eine andere Zwischenverbindungsschicht (d. h. M2, M3, M4 und dergleichen) sein. Der Wafer 195 kann auch andere Backend- und Frontendschichten 190 unterhalb der obersten strukturierten Zwischenverbindungsschichten aufweisen.
  • In 3 ist der Ätzstoppfilm 175 gefolgt von Niedrig-k-ILD-Material 170 ausgebildet. In einer Ausführungsform verbleibt der ILD-Material 170 letztlich in dem Bereich des Wafers, wo die Logikschaltungen angeordnet sind (Bereich 105). Die Bereiche 105, 110 können auf eine Vielzahl von Arten identifiziert werden. Beispielsweise kann der Bereich 110 eine STT-RAM-Bitzellenanordnung umfassen, wo MTJ sichtbar sind und eine relativ regelmäßige Bitzellentransistorauslegung vorliegt. Im Gegensatz dazu ist die Transistorauslegung im Bereich 105 nicht so regelmäßig (z. B. nicht in ein sich wiederholend strukturiertes Datenfeld aufgenommen, wie das bei Speicher der Fall ist), und es liegen wenige bis gar keine MTJ vor.
  • Das ILD 170 erfüllt diverse technische Anforderungen für in der entsprechenden Zwischenverbindungsschicht des Bereichs 105 verwendete/n ILD-Material(ien). Solche technischen Anforderungen können z. B. elektrische Eigenschaften (z. B. dielektrische Konstante, Durchschlagspannung) und/oder mechanische Eigenschaften (z. B. Modul, Festigkeit, Filmspannung) betreffen, die von Auslegungsbelangen für den Bereich 105 vorgegeben sind. In diversen Ausführungsformen umfassen Ätzstoppmaterialien z. B. Siliciumnitrid, Siliciumcarbid, kohlenstoffdotiertes Siliciumnitrid und dergleichen. Das ILD-Material 170 kann jedwedes ILD-Material sein, dessen Eigenschaften zur Verwendung in den Logikschaltungen und der Zwischenverbindungsschicht des Bereichs 105 geeignet sind. Ausführungsformen umfassen ILD-Materialien, wie z. B. Siliciumoxid, fluoriertes Siliciumoxid (SiOF) und kohlenstoffdotiertes Oxid.
  • In 4 wird eine Resistlackschicht 109 aufgebracht und so strukturiert, dass der Logikschaltungsbereich 105 vom Bereich 110 abgeschirmt wird, wo MTJ gefertigt werden. In 5 werden Niedrig-k-ILD 170 und Ätzstoppschicht 175 in den unmaskierten Bereichen unter Anwendung eines Trockenätzverfahrens weggeätzt, um die darunterliegende Zwischenverbindungsschicht M1 180 freizulegen, und etwaiger Resistlackrückstand wird dann unter Anwendung sauberer Verarbeitung entfernt.
  • In 6 wird der MTJ-Metallfilmstapel (Schichten 140, 135, 125) abgeschieden, gefolgt von der Ausbildung des Materials der Hartmaske 130. In einer Ausführungsform ist das Verfahren zur Abscheidung des MTJ-Metallfilmstapels Zerstäuben durch physikalische Dampfabscheidung (PCD). In einer Ausführungsform besteht der untere MTJ-Film 140 aus (von unten nach oben) 3 nm Tantal (Ta); 20 nm Plantinmangan (PtMn); 2,3 nm Cobalteisen (Co70Fe30); 0,8 nm Ruthenium (Ru); 2,5 nm Cobalteisenbor (Co60Fe20B20), umfasst die Tunnelbarriere 135 1,2 nm Magnesiumoxid (MgO), umfasst der obere MTJ-Film 125 2,5 nm Co60Fe20B20; und umfasst das Hartmaskenmaterial 130 50 nm Ta. In einer solchen Ausführungsform (1) kann die Hartmaske nacheinander mit dem gleichen Zerstäubungswerkzeug abgeschieden werden, das zum Ausbilden des MTJ-Metallfilmstapels verwendet wird, und (2) ist sie leitfähig. Da alle Filme in der Hartmaske, dem oberen MTJ, der Tunnelbarriere und dem unteren MTJ zerstäubte Filme sind, können, was das Zerstäubungswerkzeug betrifft, all diese Filme nacheinander innerhalb eines Zerstäubungswerkzeug angeordnet werden, ohne das Vakuum zu unterbrechen. Ein Vorteil dabei, dass das Vakuum nicht unterbrochen wird, besteht darin, dass die Oberflächen der diversen Metallfilme nicht oxidieren, somit kommt es zu wenig bis gar keiner Verschlechterung der elektrischen Eigenschaften der MTJ-Schichten. Was die leitfähige Beschaffenheit der Hartmaske betrifft, muss infolge der Leitfähigkeit der Hartmaske die Hartmaske später im Ablauf, wenn eine elektrische Verbindung mit der oberen Oberfläche des MTJ hergestellt werden muss, nicht entfernt werden. Andere Ausführungsformen weisen andere Dicken für den unteren MTJ 140, die Tunnelbarriere 135 und/oder die obere MTJ 125 auf, um die elektrischen Eigenschaften des MTJ nach Wunsch zu ändern. Desgleichen können andere Materialien im unteren MTJ 140, in der Tunnelbarriere 135, in der oberen MTJ 125 und in der Hartmaske 130 verwendet werden, um nach Wunsch andere elektrische Eigenschaften des MTJ zu erhalten.
  • In 7 wird eine planarisierende Beschichtung 111 aufgebracht. In 8a wird die Überdeckung der planarisierenden Beschichtung unter Anwendung eines chemisch-mechanischen Polierverfahrens (CMP) entfernt. Zu beachten ist, dass das Material der planarisierenden Beschichtung 111 innerhalb eines versenkten Bereichs des Wafers verbleibt. Die untere MTJ-Schicht 140 ist dem ILD 170 und dem Ätzstopp 175 horizontal benachbart. Die untere MTJ-Schicht 140 ist vertikal benachbart und „auf” dem ILD 185, das über diversen anderen Schichten 190 und dem Substrat 195 angeordnet sein kann. Alternative Ausführungsformen kommen ohne CMP von Abschnitten, wie z. B. dem Abschnitt 111, aus. Alternative Ausführungsformen kommen ohne CMP von Opferlichtabsorptionsmaterial (SLAM) aus, das z. B. in dem versenkten Bereich des Wafers ausgebildet ist.
  • In 9 werden der freigelegte Hartmasken- 130, der obere MTJ- 125, der Tunnelbarrieren- 135 und der untere MTJ- 140 Film unter Anwendung von Trockenätzverfahren mit reaktivem Ionenätzen (RIE) entfernt, die bei Niedrig-k-ILD 170 anhalten. In 10 wird verbleibendes planarisierendes Material 111 unter Anwendung z. B. von Nass- oder Trockenätzverfahren entfernt. In 11 wird eine Resistlackschicht 112 aufgebracht und über jenen Bereichen der Waferoberfläche strukturiert, wo MTJ erwünscht sind (Bereich 110). In 12 wird Material der freiliegenden Hartmaske 130 z. B. unter Anwendung von Trockenätzverfahren geätzt und etwaiger verbleibender Resistlack z. B. unter Anwendung eines Plasmaaschverfahrens entfernt. In 13 wird der obere MTJ-Film 125 z. B. unter Anwendung von RIE-Trockenätzverfahren geätzt, die beim Material der Tunnelbarriere 135 anhalten. In 14 wird die Waferoberfläche mit „Abstands”-Film 120 bedeckt, wie z. B. mit Siliciumnitrid, Siliciumoxid, Siliciumoxynitrid, Siliciumcarbid oder kohlenstoffdotiertem Siliciumnitrid. In 15 wird ein anisotropes Trockenätzverfahren eingesetzt, um das Abstandselementmaterial 120 von allen horizontalen Oberflächen des Wafers zu entfernen, wobei das Abstandselementmaterial auf den vertikalen Seitenwänden zurückbleibt. In 16 werden die Tunnelbarriere 135 und die unteren MTJ-Filme 140 z. B. unter Anwendung von RIE-Trockenätzverfahren geätzt, die auf dem darunterliegenden M1- 180 Zwischenverbindungs- und/oder auf dem ILD- 185 Material anhalten. In 17 wird die Waferoberfläche mit Polierstoppmaterial 115, wie z. B. Siliciumnitrid oder Siliciumcarbid, bedeckt. Zu beachten ist, dass der Film 115 als fließfähiger Oxidpolierstopp wirkt (genauer erklärt bei 19) und (2) die geätzten Seitenwände der Tunnelbarriere und der unteren MTJ-Filme vor Oxidation/Korrosion schützt.
  • In einer Ausführungsform erfolgen die den 12 bis 17 entsprechenden Verfahren in situ in einem großen Bündelwerkzeug, ohne das Vakuum zu durchbrechen, um jegliche Chance einer Oxidation oder Korrosion der geätzten MTJ-Seitenwände zu minimieren.
  • In 18 wird die Waferoberfläche mit fließfähigem Oxidmaterial 145 bedeckt, das jegliche Lücken zwischen MTJ schließen kann. In einer Ausführungsform kann das fließfähige Oxidmaterial 145 Polymerwasserstoffsilsequioxan-(HSQ-)Lösung in Methylisobutylketon (MIBK) umfassen, aber andere Ausführungsform sind darauf nicht beschränkt.
  • In 19 wird die Überdeckung des fließfähigen Oxids 145 z. B. unter Anwendung eines Oxid-CMP-Verfahrens entfernt, das wahlweise auf dem darunterliegenden Polierstoppmaterial 115 anhält. In einer Ausführungsform verbleibt das fließfähige Oxidmaterial 145 in den Spalten zwischen den MTJ. In 20 wird freiliegendes Polierstoppmaterial 115 z. B. unter Anwendung eines Plasmaätzverfahrens entfernt. In 21 wird zusätzliches Niedrig-k-ILD-Material 170 auf dem Wafer so ausgebildet, dass die gesamte Niedrig-k-ILD-Dicke bis zu einem Wert ansteigt, der für die Ausbildung der regelmäßigen Zwischenverbindungsstrukturen in den Logikschaltungsbereichen erwünscht ist. Dieser Wert ist stark variabel und z. B. davon abhängig, in welche Metallschicht die MTJ integriert sind. In einer Ausführungsform kann die gesamte Niedrig-k-ILD-Dicke zwischen 30 und 750 nm liegen, z. B. bei einer Dicke von 50, 100, 200, 300, 400, 500, 600, 700 nm.
  • In 22 werden in dem Niedrig-k-ILD-Material 170 z. B. unter Anwendung von Dual-Damascene-Strukturierung Gräben und Durchkontaktierungsöffnungen gefertigt. In 23 werden z. B. unter Anwendung von Dual-Damascene-Barriere/Keim-Abscheidungs-, Kupfergalvanotechnik- und Kupfer-CMP-Verfahren Kupferzwischenverbindungsstrukturen innerhalb der Gräben und Durchkontaktierungsöffnungen ausgebildet.
  • Das Verfahren erzeugt dann die Vorrichtung aus 1, worin anschließend ein Ätzstopp 160 ausgebildet wird und (eine) Kupferzwischenverbindungsschicht(en) 123 in der M3-Schicht 150 ausgebildet wird/werden. Des Weiteren wird/werden nach Bedarf (eine) ILD-Schicht 155 ausgebildet, z. B. unter Anwendung von Dual-Damascene-Verfahrenstechniken.
  • 24 umfasst eine weniger idealisierte Version eines Abschnitts von 1. In 24 ist eine Tunnelbarriere 2435 zwischen einer unteren MTJ-Schicht 2540 und einer oberen MTJ-Schicht 2525 angeordnet. Ein Abstandselement 2520 ist der Schicht 2535 vertikal benachbart und der Schicht 2525 und der Hartmaske 2530 horizontal benachbart.
  • In einer weiteren Ausführungsform wird das gleiche Produkt hergestellt wie jenes aus 1. Dazu werden das Verfahren und die Ausführungsformen aus den 2 bis 6 eingesetzt. Ab dem Produkt aus 6 unterscheidet sich das Verfahren jedoch. Konkret wird Resistlack aufgebracht und so strukturiert, dass der MTJ-Datenfeldbereich der Waferoberfläche maskiert wird. Beispielsweise ist Resistlack innerhalb des versenkten Bereichs des Wafers angeordnet (d. h. zwischen den beiden in 6 dargestellten, nahezu orthogonalen MTJ-Stapelübergängen von der Horizontale zur Vertikale). Der Resistlack kann so strukturiert oder ausgebildet sein, dass er einzig innerhalb dieses versenkten Bereichs vorliegt, oder kann sich horizontal über den Bereich hinaus verbreiten. Der Resistlack kann sich auch über das vertikale Niveau der bereits abgeschiedenen Hartmaske (d. h. oberhalb des versenkten Bereichs) erstrecken oder zur Gänze (horizontal und vertikal) innerhalb des versenkten Bereichs angeordnet sein. Danach können die freiliegende Hartmaske sowie Abschnitt der oberen MTJ-, der Tunnelbarrieren- und der unteren MTJ-Filme entfernt werden und es kann unter Anwendung von RIE-Trockenätzverfahren geätzt werden, die an dem Niedrig-k-ILD anhalten. In einer Ausführungsform kann ein In-situ-Plasmaaschverfahren in das Ätzrezept aufgenommen werden, um etwaigen verbleibenden Lackrest zu entfernen. Dies kann zu einer ähnlichen Ausführungsform wie in 10 führen. Ab diesem Stadium kann das in den 11 bis 23 dargestellte Verfahren angewandt werden, um die Ausführungsform weiterzuentwickeln.
  • In einer weiteren Ausführungsform wird das gleiche Produkt hergestellt wie jenes in 1. Dazu werden das Verfahren und die Ausführungsformen aus den 2 bis 6 eingesetzt. Ab dem Produkt aus 6 wird eine Lackschicht aufgebracht und über jenen Bereichen der Oberfläche strukturiert, wo MTJ erwünscht sind, direkt auf der unstrukturierten Hartmaske und dem MTJ-Filmstapel. Das würde im Falle des Beispiels aus 6 also 3 Lacksäulen ergeben, die jeweils direkt oberhalb der 3 Metallabschnitte angeordnet sind, die als Fundamente für 3 MTJ dienen werden (allesamt angeordnet innerhalb des versenkten Bereichs des Wafers zwischen den beiden in 6 dargestellten nahezu orthogonalen MTJ-Stapelübergängen von der Horizontalen zur Vertikale).
  • Danach wird das freiliegende Hartmaskenmaterial unter Anwendung von Trockenätzverfahren geätzt und etwaiger verbleibender Lack unter Anwendung eines Plasmaaschverfahrens entfernt. Zu diesem Zeitpunkt ist die gesamte in 6 gezeigte MTJ-Stapelschicht noch vorhanden, sodass es einen nicht versenkten Abschnitt der MTJ-Schicht gibt, der über vertikale MTJ-Abschnitte mit einem versenkten MTJ-Abschnitt gekoppelt ist. Dessen ungeachtet wird sämtliches Hartmaskenmaterial mit Ausnahme von 3 kleinen Hartmaskeninseln entfernt, die dort angeordnet sind, wo später 3 MTJ entstehen werden.
  • Als nächstes wird der obere MTJ-Filmstapel unter Anwendung von RIE-Trockenätzverfahren geätzt, die auf dem Tunnelbarrierenmaterial anhalten. So verbleibt der obere MTJ-Film nur in dem versenkten Abschnitt sowie in den vertikalen oberen MTJ-Filmabschnitten (die zuvor mit der horizontalen nicht versenkten oberen MTJ-Schicht verbunden waren). Danach wird die Waferoberfläche mit einem „Abstands”-Film, wie z. B. Siliciumnitrid oder kohlenstoffdotiertem Siliciumnitrid, bedeckt. Dann wird ein anisotropes Trockenätzverfahren eingesetzt, um das Abstandsmaterial von sämtlichen horizontalen Oberflächen des Wafers zu entfernen, wobei das Abstandselementmaterial auf den vertikalen Seitenwänden zurückbleibt. Es sind nun 6 vertikale Seitenwände dem verbleibenden oberen MTJ und den Hartmaskeninseln benachbart in dem versenkten Bereich angeordnet. Außerdem sind 2 vertikale Seitenwandabschnitte den vertikalen oberen MTJ-Schichten, die immer noch vorhanden sind, benachbart angeordnet. Im Weiteren werden nun der Tunnelbarrieren- und der untere MTJ-Film unter Anwendung von RIE-Trockenätzverfahren geätzt, die auf dem darunterliegenden M1-Zwischenverbindungs- und/oder dem ILD-Material anhalten. Dies kann eine ähnliche Ausführungsform wie jene aus 16 ergeben. Ab diesem Stadium kann das in den 17 bis 23 dargestellte Verfahren angewandt werden, um die Ausführungsform weiterzuentwickeln.
  • An Stellen oberhalb von Durchlässen wird z. B. Folgendes hergestellt: „6 vertikale Seitenwände, die dem verbleibenden oberen MTJ und den Hartmaskeninseln benachbart in dem versenkten Bereich angeordnet sind”. Dies sind jedoch lediglich Beispiele, die angeführt sind, um zu veranschaulichen, was 6 von Hunderten oder Tausenden von MTJ-Abschnitten sein könnten, je nach Produkt, in das die MTJ letztendlich eingearbeitet werden.
  • Demnach wurden oben stehend diverse Verfahren besprochen, deren jedes die Ausführungsform aus 1 zum Ergebnis haben kann.
  • 1 zeigt einen Querschnitt einer Vorrichtung mit: (a) unterschiedlichen ILD-Materialien im Logikbereich im Gegensatz zum MTJ-Datenfeldbereich. Beispielsweise schneidet eine einzige horizontale Ebene die 3 MTJ, das ILD 170 sowie ILD-Abschnitte im Logikbereich 105. Die ILD-Abschnitte im Logikbereich 105 können andere ILD-Materialien als das im Bereich 110 angeordnete ILD umfassen. Beispielsweise können die ILD-Abschnitte im Logikbereich 105 Siliciumoxid-ILD-Materialien und die ILD-Abschnitte im MTJ-Bereich 110 fließfähiges Oxid umfassen. In anderen Ausführungsformen können die ILD-Materialien jedoch gleich sein.
  • 1 zeigt einen Querschnitt einer Vorrichtung mit: (b) Überresten des MTJ-Filmstapels am Umkreis des MTJ-Anordnungsbereichs. Beispielsweise umfasst der Bereich 126 aus 1 horizontale und vertikale Abschnitte des unteren MTJ 140, horizontale und vertikale Abschnitte der Tunnelbarriere 135 und vertikale Abschnitte des oberen MTJ 140. Während nur der Bereich 126 markiert ist, ist zu beachten, dass ein symmetrischer MTJ-Filmstapelüberrest auch gegenüber dem Bereich 216 quer über den MTJ-Bereich 110 angeordnet ist. In einer anderen Ausführungsform umfassen Stapelüberreste horizontale und vertikale Abschnitte des unteren MTJ 140, horizontale und vertikale Abschnitt der Tunnelbarriere 135 und horizontale und vertikale Abschnitte des oberen MTJ 140. In einer anderen Ausführungsform umfassen Stapelüberreste vertikale Abschnitte des unteren MTJ 140, vertikale Abschnitte der Tunnelbarriere 135 und vertikale Abschnitte des oberen MTJ 140. In einer anderen Ausführungsform umfassen Stapelüberreste vertikale Abschnitte des unteren MTJ 140, vertikale Abschnitte der Tunnelbarriere 135 und horizontale und vertikale Abschnitte des oberen MTJ 140.
  • 1 zeigt einen Querschnitt einer Vorrichtung mit: (c) dem Vorliegen eines Seitenwandabstandselements an den Kanten der strukturierten Hartmasken- und/oder der oberen MTJ-Filme. Beispielsweise sind in 1 3 MTJ dargestellt. Die obere MTJ-Schicht 125 für jeden der MTJ ist zwei vertikalen Abstandselementabschnitten (Seitenwandabstandselementen) benachbart angeordnet. Diese Seitenwandabstandselemente sind auch den Hartmaskenabschnitten, die sich auf den 3 MTJ befinden, benachbart und an deren Kante. In anderen Ausführungsformen jedoch können die Abstandselemente direkt benachbart sein und nur eine von oberer MTJ- und Hartmaskenschicht kontaktieren.
  • 1 zeigt einen Querschnitt einer Vorrichtung mit: (d) horizontaler Trennung zwischen den Kanten der oberen MTJ-Filme im Vergleich zu den Kanten des Tunnelbarrieren- und der unteren MTJ-Filme. Beispielsweise beträgt für jeden MTJ die horizontale Gesamtbreite der oberen MTJ-Schicht weniger als die Gesamtbreite der dazugehörigen Tunnelbarriere und/oder die horizontale Gesamtbreite der oberen MTJ-schicht beträgt weniger als die Gesamtbreite der dazugehörigen unteren MTJ-Schicht. Die Differenz zwischen der Breite der Tunnelbarriere und jener der oberen MTJ-Schicht entspricht der Breite der beiden Abstandseitenwände. Die Differenz zwischen der Breite der unteren MTJ-Schicht und jener der oberen MTJ-Schicht ist gleich der Breite der beiden Abstandseitenwände. In manchen Ausführungsformen weisen die untere MTJ-Schicht und die Tunnelbarriere bei manchen oder allen MTJ die gleiche Breite auf, aber in anderen Ausführungsformen sind diese bei manchen oder allen MTJ nicht gleich.
  • 1 zeigt einen Querschnitt einer Vorrichtung mit: (e) Überresten des Polierstoppfilms auf den Kanten der Tunnelbarrieren- und der unteren MTJ-Filme. Beispielsweise sind in 1 3 MTJ dargestellt. Die Tunnelbarriere und/oder die untere MTJ-Schicht 140 bei jedem der MTJ ist Polierstoppabschnitten benachbart und kontaktiert diese direkt. Die Polierstoppabschnitte können vertikale Abschnitte sein. Diese vertikalen Polierstoppabschnitte können auch benachbarte Abschnitte vertikaler Seitenwandabstandselemente sein.
  • Ausführungsformen können diverse Kombinationen aufweisen, wie z. B. jegliche Kombination aus den soeben genannten Elementen (a), (b), (c), (d) und/oder (e).
  • Hierin verwendet kann eine Schicht Subschichten aufweisen. Beispielsweise kann eine obere MTJ-Schicht eigentlich aus zahlreichen Subschichten zusammengesetzt sein. Beispielsweise und wie oben erläutert besteht in einer Ausführungsform der MTJ-Film 140 aus (von unten nach oben) 3 nm Tantal (Ta); 20 nm Plantinmangan (PtMn); 2,3 nm Cobalteisen (Co70Fe30); 0,8 nm Ruthenium (Ru); 2,5 nm Cobalteisenbor (Co60Fe20B20). Somit umfasst der MTJ-Film 140 5 Subschichten. Die Tunnelbarriere 135 umfasst 1,2 nm Magnesiumoxid (MgO), aber in alternativen Ausführungsformen kann die Schicht 135 eine oder mehrere Subschichten umfassen. Der obere MTJ-Film 125 umfasst 2,5 nm Co60Fe20B20, aber in alternativen Ausführungsformen kann die Schicht eine oder mehrere Subschichten umfassen. Das Hartmaskenmaterial 130 umfasst 50 nm Ta, aber in alternativen Ausführungsformen kann die Schicht Tantalnitrid, Titan und Titannitrid und/oder eine oder mehrere Subschichten umfassen. Beispielsweise kann eine Ausführungsform einen oberen MTJ-Film mit Subschichten (1,7 nm Co60Fe20B20/5 nm Ta/5 nm Ru), eine Tunnelbarriere (0,85 nm MgO) und einen unteren MTJ-Film mit Subschichten (5 nm Ta/1 nm Co60Fe20B20) umfassen. Eine andere Ausführungsform kann einen oberen MTJ-Film mit Subschichten (1,0 bis 1,7 nm Co60Fe20B20/5 nm Ta/5 nm Ru), eine Tunnelbarriere (0,85 bis 0,9 nm MgO) und einen unteren MTJ-Film mit Subschichten (5 nm Ta/10 nm Ru/5 nm Ta/1,0 bis 1,3 nm Co60Fe20B20) umfassen. Eine andere Ausführungsform kann einen oberen MTJ-Film mit Subschichten (CoFeB), eine Tunnelbarriere (MgO) und einen unteren MTJ-Film mit Subschichten (PtMn/CoFe/Ru/CoFeB) umfassen. Eine andere Ausführungsform kann einen oberen MTJ-Film mit Subschichten (CoFeB (3 nm)/Ru (7 nm)/Cu (110 nm)/Ru (2 nm)/Ta (10 nm) oder CoFeB (3 nm)/Ta (8 nm)/Ru (7 nm)), eine Tunnelbarriere mit Subschichten (MgO (0,4 nm) + MgO (0,6 nm)) und einen unteren MTJ-Film mit Subschichten (Ta (5 nm)/CuN (20 nm)/Ta (10 nm)/PtMn (15 nm)/CoFe (2,5 nm)/Ru (0,8 nm)/CoFeB (3 nm)) umfassen. Viele weitere Beispiele sind möglich und verständlich für Fachleute und hierin der Kürze halber nicht beschrieben.
  • Ausführungsformen können in zahlreichen unterschiedlichen Arten von Systemen zum Einsatz kommen. In einer Ausführungsform z. B. kann eine Kommunikationsvorrichtung (z. B. ein Handy, Smartphone, Netbook, Notebook, PC, eine Armbanduhr, eine Kamera) so angeordnet sein, dass sie diverse hierin beschriebene Ausführungsformen umfasst. Unter nunmehriger Bezugnahme auf 25 ist ein Blockschaltbild eines Systems gemäß einer Ausführungsform der vorliegenden Erfindung dargestellt. Ein Multiprozessorsystem 700 ist ein Punkt-zu-Punkt-Zwischenverbindungssystem und umfasst einen ersten Prozessor 770 und einen zweiten Prozessor 780, die über eine Punkt-zu-Punkt-Zwischenverbindung 750 miteinander gekoppelt sind. Jeder der Prozessoren 770 und 780 kann ein Mehrkernprozessor sein. Der erste Prozessor 770 kann ein Memory Controller Hub (MCH) und Punkt-zu-Punkt-(P-P-)Schnittstellen umfassen. Desgleichen kann der zweiten Prozessor 780 ein MCH und P-P-Schnittstellen umfassen. Die MCH können die Prozessoren mit jeweiligen Speichern, konkret dem Speicher 732 und dem Speicher 734, koppeln, die Abschnitte eines Hauptspeichers (z. B. eines dynamischen Direktzugriffspeichers (DRAM)) sein können, der an die jeweiligen Prozessoren lokal angegliedert ist. Die Prozessoren können jedoch auf demselben Chip als Speicher angeordnet sein, wie hierin beschrieben. Der erste Prozessor 770 und der zweite Prozessor 780 können jeweils über P-P-Zwischenverbindungen mit einem Chipsatz 790 gekoppelt sein. Der Chipsatz 790 kann P-P-Schnittstellen umfassen. Des Weiteren der Chipsatz 790 über eine Schnittstelle mit einem ersten Bus 716 gekoppelt sein. Diverse Ein-/Ausgabe-(I/O-)Vorrichtungen 714 können mit dem ersten Bus 716 gekoppelt sein, zusammen mit einer Busbrücke 718, die den ersten Bus 716 mit einem zweiten Bus 720 koppelt. Diverse Vorrichtungen können mit dem zweiten Bus 720 gekoppelt sein, z. B. eine Tastatur/Maus 722, Kommunikationsvorrichtungen 726 und eine Datenspeichereinheit 728, wie z. B. ein Plattenlaufwerk oder eine sonstige Massenspeicherungsvorrichtung, die in einer Ausführungsform Kode 730 umfassen kann. Kode kann in einen oder mehrere Speicher aufgenommen sein, darunter die Speicher 728, 732, 734, mit dem System 700 über ein Netzwerk gekoppelte Speicher und dergleichen. Ferner kann eine Audio-I/O 724 mit dem zweiten Bus 720 gekoppelt sein.
  • Zu beachten ist, dass hierin bisweilen „obere MTJ-” und „untere MTJ-” Schichten zu Erklärungszwecken herangezogen werden, ein MTJ kann aber auch „umgedreht” werden, was die obere Schicht zur unteren Schicht macht (d. h. die Sichtweise wird geändert), ohne von den innovativen Konzepten hierin beschriebener Ausführungsformen abzuweichen.
  • Als weiteres Beispiel umfasst zumindest ein maschinenlesbares Medium eine Vielzahl von Befehlen, die als Antwort auf ihre Ausführung auf einer Rechnervorrichtung verursacht, dass die Rechnervorrichtung eines der hierin beschriebenen Verfahren ausführt. Eine Vorrichtung zur Verarbeitung von Befehlen kann konfiguriert sein, das Verfahren einer der hierin beschriebenen Verfahren durchzuführen. Außerdem kann eine Vorrichtung ferner Mittel zur Durchführung eines der hierin beschriebenen Verfahren umfassen.
  • Verfahren können in Kode implementiert und auf einem maschinenlesbaren Speichermedium gespeichert sein, auf dem Befehle gespeichert sind, die zum Programmieren eines Systems dazu, diese Befehle auszuführen, verwendet werden können. Das Speichermedium kann, ohne auf diese beschränkt zu sein, jede Art von Platte umfassen, darunter Disketten, optische Platten, Festplatten (SSD), Compact-Disk-Nur-Lese-Speicher (CD-ROM), beschreibbare Compact Disks (CD-RW) und magnetooptische Platten, Halbleitervorrichtungen, wie etwa Nur-Lese-Speicher (ROM), Direktzugriffsspeicher (RAM), dynamische Direktzugriffsspeicher (DRAM), statische Direktzugriffsspeicher (SRAM), löschbare programmierbare Nur-Lese-Speicher (EPROM), Flash-Speicher, elektrisch lösbare programmierbare Nur-Lese-Speicher (EEPROM), Phasenwechselspeicher (PCM), magnetische oder optische Karten oder jede andere Art von Medium, die sich zum Speichern elektronischer Befehle eignet.
  • Die folgenden Beispiele betreffen weitere Ausführungsformen.
  • Beispiel 1 umfasst eine Vorrichtung, die Folgendes umfasst: einen ersten magnetischen Tunnelkontakt (MTJ), der eine erste obere MTJ-Schicht, eine erste untere MTJ-Schicht und eine eine erste untere Oberfläche der ersten oberen MTJ-Schicht und eine erste obere Oberfläche der ersten unteren MTJ-Schicht direkt kontaktierende erste Tunnelbarriere, worin die erste obere MTJ-Schicht eine erste obere MTJ-Schichtseitenwand umfasst und die erste untere MTJ-Schicht eine horizontal gegenüber der ersten oberen MTJ-Schichtseitenwand um einen ersten horizontalen Versatzzwischenraum, der eine erste horizontale Versatzdistanz definiert, versetzte erste untere MTJ-Schichtseitenwand umfasst.
  • In Beispiel 2 kann der Gegenstand von Beispiel 1 gegebenenfalls ein erstes Abstandselement mit einer der ersten horizontalen Versatzdistanz entsprechenden ersten Breite umfassen, das die erste obere MTJ-Schicht und die erste Tunnelbarriere direkt kontaktiert.
  • In Beispiel 3 kann der Gegenstand der Beispiele 1 und 2 gegebenenfalls eine erste Hartmaske umfassen, die eine erste obere Oberfläche der ersten oberen MTJ-Schicht und das erste Abstandselement direkt kontaktiert.
  • In Beispiel 4 kann der Gegenstand der Beispiele 1 bis 3 gegebenenfalls ein erstes Abstandselement umfassen, das in den ersten horizontalen Versatzzwischenraum aufgenommen ist.
  • In Beispiel 5 kann der Gegenstand der Beispiele 1 bis 4 gegebenenfalls ein monolithisches Substrat; einen Speicherbereich, der den ersten MTJ umfasst; einen Logikbereich; und eine horizontale Ebene parallel zur ersten unteren Oberfläche der ersten oberen MTJ-Schicht umfassen; worin der Logikbereich und der Speicher beide auf dem monolithischen Substrat angeordnet sind; worin die erste horizontale Ebene den ersten MTJ, ein dem ersten MTJ benachbartes erstes Zwischenschichtdielektrikums-(ILD-)Material und ein in den Logikbereich aufgenommenes zweites ILD-Material schneidet, wobei das erste und das zweite ILD-Material einander nicht gleich sind. Der Logikbereich kann Logikgatter umfassen, und der Speicherbereich kann eine Speicheranordnung umfassen.
  • In Beispiel 6 kann der Gegenstand der Beispiele 1 bis 5 gegebenenfalls umfassen, dass der Logikbereich in einen Prozessor aufgenommen und der Speicher Spin-Torque Transfer Magnetoresistive Random Access Memory (STT-MRAM) ist.
  • In Beispiel 7 kann der Gegenstand der Beispiele 1 bis 6 gegebenenfalls umfassen, dass das erste ILD-Material zumindest eines von Siliciumoxid, Siliciumoxynitrid, porösem Siliciumoxid, fluoriertes Siliciumoxid, kohlenstoffdotiertes Oxid, poröses, kohlenstoffdotiertes Oxid, Polyimid, Polynorbornen, Benzocyclobuten, fließfähiges Oxid und Polytetrafluorethylen umfasst und das zweite ILD-Material zusätzlich dazu zumindest eines von Siliciumoxid, Siliciumoxynitrid, porösem Siliciumoxid, fluoriertes Siliciumoxid, kohlenstoffdotiertes Oxid, poröses, kohlenstoffdotiertes Oxid, Polyimid, Polynorbornen, Benzocyclobuten, fließfähiges Oxid und Polytetrafluorethylen umfasst; und das erste untere MTJ Subschichten umfasst, die zumindest eines von Tantal, Platinmangan; Cobalteisen; Ruthenium (Ru); und Kobalteisenbor umfassen.
  • In Beispiel 8 kann der Gegenstand der Beispiele 1 bis 7 gegebenenfalls umfassen, dass die erste horizontale Ebene ein zwischen dem ersten MTJ und dem ersten ILD-Material aufgenommenes erstes Polierstoppmaterial schneidet.
  • In Beispiel 9 kann der Gegenstand der Beispiele 1 bis 8 gegebenenfalls umfassen, dass das erste Polierstoppmaterial zumindest eines von der ersten Tunnelbarriere und der ersten unteren MTJ-Schicht direkt kontaktiert.
  • In Beispiel 10 kann der Gegenstand der Beispiele 1 bis 9 gegebenenfalls ein monolithisches Substrat; einen Speicherbereich, der den ersten MTJ umfasst; einen Logikbereich; und eine horizontale Ebene parallel zur ersten unteren Oberfläche der ersten oberen MTJ-Schicht umfassen; worin ein erstes Abstandselement mit einer der ersten horizontalen Versatzdistanz entsprechenden ersten Breite die erste obere MTJ-Schicht und die erste Tunnelbarriere direkt kontaktiert; worin der Logikbereich und der Speicher beide auf dem monolithischen Substrat angeordnet sind; worin die erste horizontale Ebene den ersten MTJ, ein dem ersten MTJ benachbartes ILD-Material und ein in den Logikbereich aufgenommenes zweites ILD-Material schneidet, wobei das erste und das zweite ILD-Material einander nicht gleich sind.
  • In Beispiel 11 kann der Gegenstand der Beispiele 1 bis 10 gegebenenfalls einen vertikalen MTJ-Schichtabschnitt, einen zusätzlichen vertikalen MTJ-Schichtabschnitt und einen den vertikalen MTJ-Schichtabschnitt und den zusätzlichen vertikalen MTJ-Schichtabschnitt direkt kontaktierenden vertikalen Tunnelbarrierenabschnitt umfassen; worin der vertikale MTJ-Schichtabschnitt, der zusätzliche vertikale MTJ-Schichtabschnitt und der vertikale Tunnelbarrierenabschnitt allesamt zwischen dem Logik- und dem Speicherbereich sind und alle von der ersten horizontalen Ebene geschnitten werden.
  • In Beispiel 12 kann der Gegenstand der Beispiele 1 bis 11 gegebenenfalls umfassen, dass zumindest eine der ersten oberen MTJ-Schicht, ersten unteren MTJ-Schicht und ersten Tunnelbarriere Subschichten umfasst.
  • In Beispiel 13 kann der Gegenstand der Beispiele 1 bis 12 gegebenenfalls umfassen, dass ein erstes Abstandselement mit einer der ersten horizontalen Versatzdistanz entsprechenden ersten Breite zumindest eine der ersten oberen MTJ-Schicht und ersten Tunnelbarriere direkt kontaktiert.
  • In Beispiel 14 kann der Gegenstand der Beispiele 1 bis 13 gegebenenfalls einen zweiten MTJ, der eine zweite obere MTJ-Schicht, eine zweite untere MTJ-Schicht und eine eine zweite untere Oberfläche der zweiten oberen MTJ-Schicht und eine zweite obere Oberfläche der zweiten unteren MTJ-Schicht direkt kontaktierende zweite Tunnelbarriere umfasst, worin die zweite obere MTJ-Schicht eine zweite obere MTJ-Schichtseitenwand umfasst und die zweite untere MTJ-Schicht eine horizontal gegenüber der zweiten oberen MTJ-Schichtseitenwand um einen zweiten horizontalen Versatzzwischenraum, der eine zweite horizontale Versatzdistanz definiert, versetzte zweite untere MTJ-Seitenwand umfasst; eine erste vertikale Polierstoppseitenwand, die zumindest eine der ersten unteren MTJ-Schicht und ersten Tunnelbarriere kontaktiert, und eine zweite vertikale Polierstoppseitenwand, die zumindest eine der zweiten unteren MTJ-Schicht und zweiten Tunnelbarriere kontaktiert, umfassen; worin die erste und die zweite vertikale Polierstoppseitenwand zwischen dem ersten und dem zweiten MTJ angeordnet sind und eine erste horizontale Ebene parallel zur ersten unteren Oberfläche der ersten oberen MTJ-Schicht den ersten und den zweiten MTJ und die erste und die zweite vertikale Polierstoppseitenwand schneidet.
  • Beispiel 15 umfasst eine Vorrichtung, die Folgendes umfasst: ein monolithisches Substrat; einen auf dem Substrat angeordneten Speicherbereich, der einen Magnettunnelkontakt (MTJ) umfasst, der eine die untere und die obere MTJ-Schicht direkt kontaktierende Tunnelbarriere umfasst; und einen auf dem Substrat angeordneten Logikbereich; worin eine horizontale Ebene, die parallel zu der Tunnelbarriere verläuft, den MTJ, ein dem MTJ benachbartes erstes Zwischensichtdielektrikums-(ILD-)Material und ein in den Logikbereich aufgenommenes zweites ILD-Material schneidet, wobei das erste und das zweite ILD-Material einander nicht gleich sind. Der Logikbereich kann Logikgatter umfassen, und der Speicherbereich kann eine Speicheranordnung umfassen. Der Logikbereich kann einen Prozessor umfassen, und der Speicherbereich kann ein Speicherdatenfeld umfassen.
  • In Beispiel 16 kann der Gegenstand von Beispiel 15 gegebenenfalls umfassen, dass die obere MTJ-Schicht eine obere MTJ-Schichtseitenwand umfasst und die untere MTJ-Schicht eine horizontal gegenüber der oberen MTJ-Schichtseitenwand um einen horizontalen Versatzzwischenraum, der eine horizontale Versatzdistanz definiert, versetzte untere MTJ-Seitenwand umfasst.
  • In Beispiel 17 kann der Gegenstand der Beispiele 15 und 16 gegebenenfalls ein Abstandselement mit einer der horizontalen Versatzdistanz entsprechenden Breite umfassen, das die obere MTJ-Schicht und die Tunnelbarriere direkt kontaktiert.
  • In Beispiel 18 kann der Gegenstand der Beispiele 15 bis 17 gegebenenfalls eine Hartmaske umfassen, die eine obere Oberfläche der oberen MTJ-Schicht und das Abstandselement direkt kontaktiert.
  • In Beispiel 19 kann der Gegenstand der Beispiele 15 bis 18 gegebenenfalls umfassen, dass die horizontale Ebene zwischen dem MTJ und dem ersten ILD-Material aufgenommenes Polierstoppmaterial schneidet.
  • In Beispiel 20 kann der Gegenstand der Beispiele 15 bis 19 gegebenenfalls umfassen, dass das Polierstoppmaterial zumindest eine der Tunnelbarriere und unteren MTJ-Schicht direkt kontaktiert.
  • Beispiel 21 umfasst ein Verfahren, das Folgendes umfasst: das Ausbilden eines Speicherbereichs, der einen Magnettunnelkontakt (MTJ) umfasst, der eine untere und obere MTJ-Schichten direkt kontaktierende Tunnelbarriere umfasst, auf einem monolithischen Substrat; und das Ausbilden eines auf dem Substrat angeordneten Logikbereichs; worin eine horizontale Ebene, die parallel zu der Tunnelbarriere verläuft, den MTJ, ein dem MTJ benachbartes erstes Zwischenschichtdielektrikums-(ILD-)Material und ein in den Logikbereich aufgenommenes zweites ILD-Material schneidet, wobei das erste und das zweite ILD-Material einander nicht gleich sind. Der Logikbereich kann Logikgatter umfassen, und der Speicherbereich kann eine Speicheranordnung umfassen. Der Logikbereich kann einen Prozessor umfassen, und der Speicherbereich kann ein Speicherdatenfeld umfassen.
  • In Beispiel 22 kann der Gegenstand von Beispiel 21 gegebenenfalls das Ausbilden einer Seitenwand der oberen MTJ-Schicht umfassen, die um eine horizontale Versatzdistanz horizontal gegenüber einer Seitenwand der unteren MTJ-Schicht versetzt ist.
  • In Beispiel 23 kann der Gegenstand der Beispiele 21 und 22 gegebenenfalls das Ausbilden einer Hartmaske, die eine obere Oberfläche der oberen MTJ-Schicht direkt kontaktiert; und das Ausbilden eines Abstandselements mit einer der horizontalen Versatzdistanz entsprechenden Breite in direktem Kontakt mit der oberen MTJ-Schicht und der Tunnelbarriere umfassen; worin das Ausbilden der Hartmaske und des Abstandselements das Ausbilden der Hartmaske und des Abstandselements unter einem einzigen Vakuum ohne Unterbrechen des einzelnen Vakuums zwischen dem Ausbilden der Hartmaske und jenem des Abstandselements umfasst.
  • In Beispiel 24 kann der Gegenstand der Beispiele 21 bis 23 gegebenenfalls, jeweils ohne die Bedingung eines einzigen Vakuums zu unterbrechen, Folgendes umfassen: (a) das Ausbilden einer Hartmaske, die die obere MTJ-Schicht direkt kontaktiert; (b) das Ausbilden eines Abstandselements mit einer der horizontalen Versatzdistanz entsprechenden Breite in direktem Kontakt mit der oberen MTJ-Schicht und der Tunnelbarriere; (c) das Ätzen der oberen MTJ-Schicht, der Tunnelbarriere und der unteren MTJ-Schicht, um den MTJ auszubilden; und (d) das Ausbilden eines Ätzstoppfilms auf dem MTJ.
  • In Beispiel 25 kann der Gegenstand der Beispiele 21 bis 24 gegebenenfalls das Ausbilden von Opferlichtabsorptionsmaterial (SLAM) zwischen vertikalen Abschnitten der oberen MTJ-Schicht; und das Polieren des SLAM umfassen.
  • Wenngleich die vorliegende Erfindung unter Bezugnahme auf eine begrenzte Anzahl an Ausführungsformen beschrieben wurde, werden Fachleute zahlreiche Modifikationen und Abwandlungen davon anerkennen. Es ist vorgesehen, dass die beigeschlossenen Patentansprüche alle solchen Modifikationen und Abwandlungen abdecken, das diese in den wahren Gedanken und Schutzumfang dieser vorliegenden Erfindung fallen.

Claims (25)

  1. Vorrichtung, die Folgendes umfasst: einen ersten magnetischen Tunnelkontakt (MTJ), der eine erste obere MTJ-Schicht, eine erste untere MTJ-Schicht und eine eine erste untere Oberfläche der ersten oberen MTJ-Schicht und eine erste obere Oberfläche der ersten unteren MTJ-Schicht direkt kontaktierende erste Tunnelbarriere, worin die erste obere MTJ-Schicht eine erste obere MTJ-Schichtseitenwand umfasst und die erste untere MTJ-Schicht eine horizontal gegenüber der ersten oberen MTJ-Schichtseitenwand um einen ersten horizontalen Versatzzwischenraum, der eine erste horizontale Versatzdistanz definiert, versetzte erste untere MTJ-Seitenwand umfasst.
  2. Vorrichtung nach Anspruch 1, worin ein erstes Abstandselement mit einer der ersten horizontalen Versatzdistanz entsprechenden ersten Breite die erste obere MTJ-Schicht und die erste Tunnelbarriere direkt kontaktiert.
  3. Vorrichtung nach Anspruch 2, die ferner eine erste Hartmaske umfasst, die eine erste obere Oberfläche der ersten oberen MTJ-Schicht und das erste Abstandselement direkt kontaktiert.
  4. Vorrichtung nach Anspruch 1, worin ein erstes Abstandselement in den ersten horizontalen Versatzzwischenraum aufgenommen ist.
  5. Vorrichtung nach Anspruch 1, die Folgendes umfasst: ein monolithisches Substrat; einen Speicherbereich, der den ersten MTJ umfasst; einen Logikbereich; und eine horizontale Ebene parallel zur ersten unteren Oberfläche der ersten oberen MTJ-Schicht; worin der Logikbereich und der Speicher beide auf dem monolithischen Substrat angeordnet sind; worin die erste horizontale Ebene den ersten MTJ, ein dem ersten MTJ benachbartes erstes Zwischenschichtdielektrikums-(ILD-)Material und ein in den Logikbereich aufgenommenes zweites ILD-Material schneidet, wobei das erste und das zweite ILD-Material einander nicht gleich sind.
  6. Vorrichtung nach Anspruch 5, worin der Logikbereich in einen Prozessor aufgenommen ist und der Speicher ein Spin-Torque Transfer-Magnetoresistiver Direktzugriffsspeicher (STT-MRAM) ist.
  7. Vorrichtung nach Anspruch 5, worin: das erste ILD-Material zumindest eines von Siliciumoxid, Siliciumoxynitrid, porösem Siliciumoxid, fluoriertes Siliciumoxid, kohlenstoffdotiertes Oxid, poröses, kohlenstoffdotiertes Oxid, Polyimid, Polynorbornen, Benzocyclobuten, fließfähiges Oxid und Polytetrafluorethylen umfasst und das zweite ILD-Material zusätzlich dazu zumindest eines von Siliciumoxid, Siliciumoxynitrid, porösem Siliciumoxid, fluoriertes Siliciumoxid, kohlenstoffdotiertes Oxid, poröses, kohlenstoffdotiertes Oxid, Polyimid, Polynorbornen, Benzocyclobuten, fließfähiges Oxid und Polytetrafluorethylen umfasst; und das erste untere MTJ Subschichten umfasst, die zumindest eines von Tantal, Platinmangan; Cobalteisen; Ruthenium (Ru); und Kobalteisenbor umfassen.
  8. Vorrichtung nach Anspruch 5, worin die erste horizontale Ebene ein zwischen dem ersten MTJ und dem ersten ILD-Material aufgenommenes erstes Polierstoppmaterial schneidet.
  9. Vorrichtung nach Anspruch 5, worin das erste Polierstoppmaterial zumindest eines von der ersten Tunnelbarriere und der ersten unteren MTJ-Schicht direkt kontaktiert.
  10. Vorrichtung nach Anspruch 1, die Folgendes umfasst: ein monolithisches Substrat; einen Speicherbereich, der den ersten MTJ umfasst; einen Logikbereich; und eine horizontale Ebene parallel zur ersten unteren Oberfläche der ersten oberen MTJ-Schicht; worin ein erstes Abstandselement mit einer der ersten horizontalen Versatzdistanz entsprechenden Breite die erste obere MTJ-Schicht und die erste Tunnelbarriere direkt kontaktiert; worin der Logikbereich und der Speicher beide auf dem monolithischen Substrat angeordnet sind; worin die erste horizontale Ebene den ersten MTJ, ein dem ersten MTJ benachbartes ILD-Material und ein in den Logikbereich aufgenommenes zweites ILD-Material schneidet, wobei das erste und das zweite ILD-Material einander nicht gleich sind.
  11. Vorrichtung nach Anspruch 10, die Folgendes umfasst: einen vertikalen MTJ-Schichtabschnitt, einen zusätzlichen vertikalen MTJ-Schichtabschnitt und einen den vertikalen MTJ-Schichtabschnitt und den zusätzlichen vertikalen MTJ-Schichtabschnitt direkt kontaktierenden vertikalen Tunnelbarrierenabschnitt; worin der vertikale MTJ-Schichtabschnitt, der zusätzliche vertikale MTJ-Schichtabschnitt und der vertikale Tunnelbarrierenabschnitt allesamt zwischen dem Logik- und dem Speicherbereich sind und alle von der ersten horizontalen Ebene geschnitten werden.
  12. Vorrichtung nach Anspruch 1, worin zumindest eine der ersten oberen MTJ-Schicht, ersten unteren MTJ-Schicht und ersten Tunnelbarriere Subschichten umfasst.
  13. Vorrichtung nach Anspruch 1, worin ein erstes Abstandselement mit einer der ersten horizontalen Versatzdistanz entsprechenden ersten Breite zumindest eine der ersten oberen MTJ-Schicht und ersten Tunnelbarriere direkt kontaktiert.
  14. Vorrichtung nach Anspruch 1, die Folgendes umfasst: einen zweiten MTJ, der eine zweite obere MTJ-Schicht, eine zweite untere MTJ-Schicht und eine eine zweite untere Oberfläche der zweiten oberen MTJ-Schicht und eine zweite obere Oberfläche der zweiten unteren MTJ-Schicht direkt kontaktierende zweite Tunnelbarriere umfasst, worin die zweite obere MTJ-Schicht eine zweite obere MTJ-Schichtseitenwand umfasst und die zweite untere MTJ-Schicht eine horizontal gegenüber der zweiten oberen MTJ-Schichtseitenwand um einen zweiten horizontalen Versatzzwischenraum, der eine zweite horizontale Versatzdistanz definiert, versetzte zweite untere MTJ-Seitenwand umfasst; eine erste vertikale Polierstoppseitenwand, die zumindest eine der ersten unteren MTJ-Schicht und ersten Tunnelbarriere kontaktiert, und eine zweite vertikale Polierstoppseitenwand, die zumindest eine der zweiten unteren MTJ-Schicht und zweiten Tunnelbarriere kontaktiert; worin die erste und die zweite vertikale Polierstoppseitenwand zwischen dem ersten und dem zweiten MTJ angeordnet sind und eine erste horizontale Ebene parallel zur ersten unteren Oberfläche der ersten oberen MTJ-Schicht den ersten und den zweiten MTJ und die erste und die zweite vertikale Polierstoppseitenwand schneidet.
  15. Vorrichtung, die Folgendes umfasst: ein monolithisches Substrat; einen auf dem Substrat angeordneten Speicherbereich, der einen Magnettunnelkontakt (MTJ) umfasst, der eine die untere und die obere MTJ-Schicht direkt kontaktierende Tunnelbarriere umfasst; und einen auf dem Substrat angeordneten Logikbereich; worin eine horizontale Ebene, die parallel zu der Tunnelbarriere verläuft, den MTJ, ein dem MTJ benachbartes erstes Zwischenschichtdielektrikums-(ILD-)Material und ein in den Logikbereich aufgenommenes zweites ILD-Material schneidet, wobei das erste und das zweite ILD-Material einander nicht gleich sind.
  16. Vorrichtung nach Anspruch 15, worin die obere MTJ-Schicht eine obere MTJ-Schichtseitenwand umfasst und die untere MTJ-Schicht eine horizontal gegenüber der oberen MTJ-Schichtseitenwand um einen horizontalen Versatzzwischenraum, der eine horizontale Versatzdistanz definiert, versetzte untere MTJ-Seitenwand umfasst.
  17. Vorrichtung nach Anspruch 16, die ein Abstandselement mit einer der horizontalen Versatzdistanz entsprechenden Breite umfasst, das die obere MTJ-Schicht und die Tunnelbarriere direkt kontaktiert.
  18. Vorrichtung nach Anspruch 17, die ferner eine Hartmaske umfasst, die eine obere Oberfläche der oberen MTJ-Schicht und das Abstandselement direkt kontaktiert.
  19. Vorrichtung nach Anspruch 14, worin die horizontale Ebene zwischen dem MTJ und dem ersten ILD-Material aufgenommenes Polierstoppmaterial schneidet.
  20. Vorrichtung nach Anspruch 19, worin das Polierstoppmaterial zumindest eine der Tunnelbarriere und unteren MTJ-Schicht direkt kontaktiert.
  21. Verfahren, das Folgendes umfasst: das Ausbilden eines Speicherbereichs, der einen Magnettunnelkontakt (MTJ) umfasst, der eine untere und obere MTJ-Schicht direkt kontaktierende Tunnelbarriere umfasst, auf einem monolithischen Substrat; und das Ausbilden eines auf dem Substrat angeordneten Logikbereichs; worin eine horizontale Ebene, die parallel zu der Tunnelbarriere verläuft, den MTJ, ein dem MTJ benachbartes erstes Zwischenschichtdielektrikums-(ILD-)Material und ein in den Logikbereich aufgenommenes zweites ILD-Material schneidet, wobei das erste und das zweite ILD-Material einander nicht gleich sind.
  22. Verfahren nach Anspruch 21, das das Ausbilden einer Seitenwand der oberen MTJ-Schicht umfasst, die um eine horizontale Versatzdistanz horizontal gegenüber einer Seitenwand der unteren MTJ-Schicht versetzt ist.
  23. Verfahren nach Anspruch 22, das Folgendes umfasst: das Ausbilden einer Hartmaske, die eine obere Oberfläche der oberen MTJ-Schicht direkt kontaktiert; und das Ausbilden eines Abstandselements mit einer der horizontalen Versatzdistanz entsprechenden Breite in direktem Kontakt mit der oberen MTJ-Schicht und der Tunnelbarriere; worin das Ausbilden der Hartmaske und des Abstandselements das Ausbilden der Hartmaske und des Abstandselements unter einem einzigen Vakuum ohne Unterbrechen des einzigen Vakuums zwischen dem Ausbilden der Hartmaske und jenem des Abstandselements umfasst.
  24. Verfahren nach Anspruch 22, das, jeweils ohne die Bedingung eines einzigen Vakuums zu unterbrechen, Folgendes umfasst: (a) das Ausbilden einer Hartmaske, die die obere MTJ-Schicht direkt kontaktiert; (b) das Ausbilden eines Abstandselements mit einer der horizontalen Versatzdistanz entsprechenden Breite in direktem Kontakt mit der oberen MTJ-Schicht und der Tunnelbarriere; (c) das Ätzen der oberen MTJ-Schicht, der Tunnelbarriere und der unteren MTJ-Schicht, um den MTJ auszubilden; und (d) das Ausbilden eines Ätzstoppfilms auf dem MTJ.
  25. Vorrichtung nach Anspruch 21, die Folgendes umfasst: das Ausbilden von Opferlichtabsorptionsmaterial (SLAM) zwischen vertikalen Abschnitten der oberen MTJ-Schicht; und das Polieren des SLAM.
DE112013006523.1T 2013-03-15 2013-03-15 Eingebettete Magnettunnelkontakte umfassender Logikchip Pending DE112013006523T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/031994 WO2014142956A1 (en) 2013-03-15 2013-03-15 Logic chip including embedded magnetic tunnel junctions

Publications (1)

Publication Number Publication Date
DE112013006523T5 true DE112013006523T5 (de) 2015-10-22

Family

ID=51523780

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112013006523.1T Pending DE112013006523T5 (de) 2013-03-15 2013-03-15 Eingebettete Magnettunnelkontakte umfassender Logikchip

Country Status (7)

Country Link
US (4) US9660181B2 (de)
JP (1) JP6177986B2 (de)
KR (4) KR20210063472A (de)
CN (2) CN104995683B (de)
DE (1) DE112013006523T5 (de)
GB (2) GB2584021B (de)
WO (1) WO2014142956A1 (de)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2584021B (en) 2013-03-15 2021-02-24 Intel Corp Logic chip including embedded magnetic tunnel junctions
US9953986B2 (en) 2013-12-20 2018-04-24 Intel Corporation Method and apparatus for improving read margin for an SRAM bit-cell
US9318696B2 (en) * 2014-03-03 2016-04-19 Qualcomm Incorporated Self-aligned top contact for MRAM fabrication
US9972775B2 (en) 2015-03-12 2018-05-15 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device having low-k interconnects
US10516101B2 (en) 2015-07-30 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Physical cleaning with in-situ dielectric encapsulation layer for spintronic device application
US10109674B2 (en) 2015-08-10 2018-10-23 Qualcomm Incorporated Semiconductor metallization structure
US9698200B2 (en) * 2015-10-08 2017-07-04 Globalfoundries Singapore Pte. Ltd. Magnetism-controllable dummy structures in memory device
US10269401B2 (en) 2015-10-15 2019-04-23 Samsung Electronics Co., Ltd. Magnetic memory devices
US10454021B2 (en) * 2016-01-29 2019-10-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
US10923532B2 (en) * 2016-03-10 2021-02-16 Toshiba Memory Corporation Magnetic memory device
US10811595B2 (en) 2016-04-01 2020-10-20 Intel Corporation Techniques for forming logic including integrated spin-transfer torque magnetoresistive random-access memory
JP6244402B2 (ja) * 2016-05-31 2017-12-06 東京エレクトロン株式会社 磁気抵抗素子の製造方法及び磁気抵抗素子の製造システム
EP3367439B1 (de) * 2017-02-24 2021-02-17 Imec Vzw Ein mram bauelement
KR102345542B1 (ko) 2017-06-02 2021-12-30 삼성전자주식회사 가변 저항 메모리 소자를 포함하는 반도체 소자
KR102449605B1 (ko) 2017-06-05 2022-10-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20190066746A1 (en) * 2017-08-28 2019-02-28 Qualcomm Incorporated VARYING ENERGY BARRIERS OF MAGNETIC TUNNEL JUNCTIONS (MTJs) IN DIFFERENT MAGNETO-RESISTIVE RANDOM ACCESS MEMORY (MRAM) ARRAYS IN A SEMICONDUCTOR DIE TO FACILITATE USE OF MRAM FOR DIFFERENT MEMORY APPLICATIONS
US11189658B2 (en) * 2017-11-22 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory and manufacturing method thereof
US10644231B2 (en) * 2017-11-30 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
CN109980081B (zh) * 2017-12-28 2023-10-20 中电海康集团有限公司 可自停止抛光的mram器件的制作方法与mram器件
US11074151B2 (en) 2018-03-30 2021-07-27 Intel Corporation Processor having embedded non-volatile random access memory to support processor monitoring software
US10691466B2 (en) 2018-04-02 2020-06-23 Intel Corporation Booting a computing system using embedded non-volatile memory
US11121311B2 (en) 2019-01-24 2021-09-14 International Business Machines Corporation MTJ containing device encapsulation to prevent shorting
CN111697128B (zh) * 2019-03-12 2023-04-07 中电海康集团有限公司 Mram器件的制备方法
CN111697132A (zh) * 2019-03-12 2020-09-22 中电海康集团有限公司 Mram器件的平坦化方法
US11038108B2 (en) 2019-05-24 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Step height mitigation in resistive random access memory structures
KR20210063528A (ko) 2019-11-22 2021-06-02 삼성전자주식회사 자기 기억 소자
KR102653729B1 (ko) * 2019-12-12 2024-04-03 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US11257861B2 (en) * 2020-05-28 2022-02-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5686329A (en) * 1995-12-29 1997-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a metal oxide semiconductor field effect transistor (MOSFET) having improved hot carrier immunity
JP3854767B2 (ja) * 1999-12-13 2006-12-06 ローム株式会社 強磁性トンネル接合素子を用いた装置、およびその製造方法
US6485989B1 (en) * 2001-08-30 2002-11-26 Micron Technology, Inc. MRAM sense layer isolation
JP3854839B2 (ja) * 2001-10-02 2006-12-06 キヤノン株式会社 磁気抵抗素子を用いた不揮発固体メモリ
US6972265B1 (en) * 2002-04-15 2005-12-06 Silicon Magnetic Systems Metal etch process selective to metallic insulating materials
JP2003322650A (ja) * 2002-04-30 2003-11-14 Mitsubishi Rayon Co Ltd 濃縮を利用した高感度検出技術
US6872467B2 (en) * 2002-11-12 2005-03-29 Nve Corporation Magnetic field sensor with augmented magnetoresistive sensing layer
JP2004214459A (ja) * 2003-01-06 2004-07-29 Sony Corp 不揮発性磁気メモリ装置及びその製造方法
JP2004228187A (ja) * 2003-01-21 2004-08-12 Renesas Technology Corp 薄膜磁性体記憶装置
JP4008857B2 (ja) * 2003-03-24 2007-11-14 株式会社東芝 半導体記憶装置及びその製造方法
JP4483231B2 (ja) * 2003-08-27 2010-06-16 ソニー株式会社 磁気メモリ装置の製造方法
JP2005294376A (ja) * 2004-03-31 2005-10-20 Toshiba Corp 磁気記録素子及び磁気メモリ
US7449345B2 (en) * 2004-06-15 2008-11-11 Headway Technologies, Inc. Capping structure for enhancing dR/R of the MTJ device
US7241632B2 (en) * 2005-04-14 2007-07-10 Headway Technologies, Inc. MTJ read head with sidewall spacers
US7541804B2 (en) * 2005-07-29 2009-06-02 Everspin Technologies, Inc. Magnetic tunnel junction sensor
US7635884B2 (en) 2005-07-29 2009-12-22 International Business Machines Corporation Method and structure for forming slot via bitline for MRAM devices
JP5072012B2 (ja) * 2005-11-14 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7531367B2 (en) * 2006-01-18 2009-05-12 International Business Machines Corporation Utilizing sidewall spacer features to form magnetic tunnel junctions in an integrated circuit
CN100514694C (zh) * 2006-04-11 2009-07-15 中国科学院物理研究所 基于双势垒磁性隧道结的逻辑元件和磁逻辑元件阵列
KR100791339B1 (ko) * 2006-08-25 2008-01-03 삼성전자주식회사 평탄화 저항 패턴을 포함하는 복합칩 반도체 소자 및 그제조 방법
JP2008159653A (ja) * 2006-12-21 2008-07-10 Tdk Corp 磁気検出素子
US7598579B2 (en) * 2007-01-30 2009-10-06 Magic Technologies, Inc. Magnetic tunnel junction (MTJ) to reduce spin transfer magnetization switching current
US7750421B2 (en) * 2007-07-23 2010-07-06 Magic Technologies, Inc. High performance MTJ element for STT-RAM and method for making the same
US7688615B2 (en) * 2007-12-04 2010-03-30 Macronix International Co., Ltd. Magnetic random access memory, manufacturing method and programming method thereof
US7919794B2 (en) * 2008-01-08 2011-04-05 Qualcomm, Incorporated Memory cell and method of forming a magnetic tunnel junction (MTJ) of a memory cell
US7948044B2 (en) * 2008-04-09 2011-05-24 Magic Technologies, Inc. Low switching current MTJ element for ultra-high STT-RAM and a method for making the same
US8125040B2 (en) * 2008-04-18 2012-02-28 Qualcomm Incorporated Two mask MTJ integration for STT MRAM
US9159910B2 (en) * 2008-04-21 2015-10-13 Qualcomm Incorporated One-mask MTJ integration for STT MRAM
US8289663B2 (en) * 2008-04-25 2012-10-16 Headway Technologies, Inc. Ultra low RA (resistance x area) sensors having a multilayer non-magnetic spacer between pinned and free layers
US8563225B2 (en) * 2008-05-23 2013-10-22 International Business Machines Corporation Forming a self-aligned hard mask for contact to a tunnel junction
US7727778B2 (en) * 2008-08-28 2010-06-01 Kabushiki Kaisha Toshiba Magnetoresistive element and method of manufacturing the same
JP2010080806A (ja) * 2008-09-29 2010-04-08 Canon Anelva Corp 磁気抵抗素子の製造法及びその記憶媒体
US8130534B2 (en) * 2009-01-08 2012-03-06 Qualcomm Incorporated System and method to read and write data a magnetic tunnel junction element
KR101532752B1 (ko) * 2009-01-21 2015-07-02 삼성전자주식회사 자기 메모리 소자
KR101022580B1 (ko) * 2009-02-19 2011-03-16 이상윤 대용량 반도체 메모리 장치 및 그 제조 방법
CN101866738B (zh) * 2009-04-17 2012-06-27 中国科学院物理研究所 一种垂直磁各向异性的多层膜
US7989224B2 (en) * 2009-04-30 2011-08-02 International Business Machines Corporation Sidewall coating for non-uniform spin momentum-transfer magnetic tunnel junction current flow
US8455267B2 (en) * 2009-05-14 2013-06-04 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
JP5527649B2 (ja) * 2009-08-28 2014-06-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2011066190A (ja) * 2009-09-17 2011-03-31 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011166015A (ja) * 2010-02-12 2011-08-25 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US9385308B2 (en) * 2010-03-26 2016-07-05 Qualcomm Incorporated Perpendicular magnetic tunnel junction structure
US8981502B2 (en) * 2010-03-29 2015-03-17 Qualcomm Incorporated Fabricating a magnetic tunnel junction storage element
US8187932B2 (en) * 2010-10-15 2012-05-29 Sandisk 3D Llc Three dimensional horizontal diode non-volatile memory array and method of making thereof
JP4796200B2 (ja) * 2010-11-15 2011-10-19 三菱重工業株式会社 排気ガス浄化用の触媒およびその再生処理方法
KR20120058113A (ko) * 2010-11-29 2012-06-07 삼성전자주식회사 자기 터널 접합 구조체의 제조 방법 및 이를 이용하는 자기 메모리 소자의 제조 방법
JP5796232B2 (ja) 2010-12-21 2015-10-21 デクセリアルズ株式会社 導電性粒子、異方性導電材料及び接続構造体
JP5695453B2 (ja) * 2011-03-07 2015-04-08 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101811315B1 (ko) * 2011-05-24 2017-12-27 삼성전자주식회사 자기 기억 소자 및 그 제조 방법
JP2013016587A (ja) * 2011-07-01 2013-01-24 Toshiba Corp 磁気抵抗効果素子及びその製造方法
JP2013021108A (ja) * 2011-07-11 2013-01-31 Toshiba Corp 半導体記憶装置およびその製造方法
JP2013041912A (ja) * 2011-08-12 2013-02-28 Toshiba Corp 磁気ランダムアクセスメモリ
GB2584021B (en) * 2013-03-15 2021-02-24 Intel Corp Logic chip including embedded magnetic tunnel junctions
DE112013006462T5 (de) * 2013-03-15 2015-10-01 Intel Corporation Eingebettete Magnettunnelkontakte umfassender Logikchip

Also Published As

Publication number Publication date
CN104995683B (zh) 2018-03-23
KR20200038331A (ko) 2020-04-10
US9997563B2 (en) 2018-06-12
CN108320769A (zh) 2018-07-24
GB202007907D0 (en) 2020-07-08
GB2526456A (en) 2015-11-25
US10644064B2 (en) 2020-05-05
US20170358740A1 (en) 2017-12-14
JP2016512923A (ja) 2016-05-09
GB2526456B (en) 2020-07-15
US20180277593A1 (en) 2018-09-27
WO2014142956A1 (en) 2014-09-18
JP6177986B2 (ja) 2017-08-09
KR20150128663A (ko) 2015-11-18
US20140264668A1 (en) 2014-09-18
KR20220051412A (ko) 2022-04-26
KR102257931B1 (ko) 2021-05-28
US9660181B2 (en) 2017-05-23
KR20210063472A (ko) 2021-06-01
GB2584021B (en) 2021-02-24
KR102099191B1 (ko) 2020-05-15
GB201513901D0 (en) 2015-09-23
GB2584021A (en) 2020-11-18
US20200227472A1 (en) 2020-07-16
CN104995683A (zh) 2015-10-21

Similar Documents

Publication Publication Date Title
DE112013006523T5 (de) Eingebettete Magnettunnelkontakte umfassender Logikchip
DE112013006462T5 (de) Eingebettete Magnettunnelkontakte umfassender Logikchip
DE102016114870B4 (de) Halbleiterstruktur und Verfahren zu deren Herstellung
DE102016116301B4 (de) Verfahren zur herstellung eines magnetischen tunnelkontakts mit reduzierten schäden
DE112014000519B4 (de) Metall-Isolator-Metall-Kondensator-Herstellungstechniken
DE102005036073B4 (de) Verfahren zum Herstellen einer Leiterbahn mit ferromagnetischem Liner einer magnetischen Speichereinrichtung
DE102005034665B9 (de) Verfahren zum Herstellen einer Leiterbahn einer resistiven Speichereinrichtung
DE10324866B4 (de) Verfahren zum Herstellen eines magnetischen Direktzugriffsspeichers
DE102018119672A1 (de) Techniken für mram mtj top elektrode auf metallschicht-interface mit einem abstandhalter
DE102018124716A1 (de) Magnetischer Direktzugriffsspeicher und Herstellungsverfahren dafür
DE102019112891A1 (de) Techniken für die Verbindung einer oberen MRAM-MJT-Elektrode
DE102004034822A1 (de) MRAM und Verfahren zu dessen Herstellung
DE102005032979A1 (de) Strukturieren eines magnetischen Tunnelübergang-Elements unter Verwendung von Nassätzen einer freien Schicht und unter Verwendung von Lift-Off-Techniken
DE102016100136A1 (de) Halbleiterstruktur und Verfahren zu ihrer Herstellung
DE102016117486A1 (de) Halbleitervorrichtung und herstellungsverfahren dafür
DE112018005816T5 (de) Stt-mram kühlkörper und magnetisches abschirmstrukturdesign für robustere lese-/schreibleistung
DE102020102256A1 (de) Magnetische vorrichtung und magnetischer direktzugriffspeicher
DE112013006657T5 (de) Hochstabiler spintronischer Speicher
DE102013103503A1 (de) Resistiver Direktzugriffsspeicher (RRAM) und Verfahren zu seiner Herstellung
DE102006001107B4 (de) Verfahren zum Herstellen von MRAM-Zellen
DE102007046846A1 (de) Seitenwandschutzschicht
DE102020101299A1 (de) Speichervorrichtung unter verwendung einer dielektrischenätzstoppschicht und verfahren zur bildung derselben
DE102019116497A1 (de) Magnetischer direktzugriffsspeicher und herstellungsverfahren davon
DE102005034667A1 (de) Einkapseln von Leiterbahnen von Halbleiter-Einrichtungen
DE102019130274A1 (de) Halbleiter-mram-vorrichtung und verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: TAHOE RESEARCH, LTD., IE

Free format text: FORMER OWNER: INTEL CORPORATION, SANTA CLARA, CALIF., US

R082 Change of representative

Representative=s name: VOSSIUS & PARTNER PATENTANWAELTE RECHTSANWAELT, DE