-
GEBIET
-
Die Offenbarung betrifft Halbleitervorrichtungen und insbesondere resistive Direktzugriffsspeicher oder Random-Access-Memory-(RRAM)-Vorrichtungsstrukturen und Verfahren zu Herstellung von RRAM-Vorrichtungen.
-
HINTERGRUND
-
Bei integrierten Schaltkreis-(IC)-Vorrichtungen ist ein resistives Random-Access-Memory (RRAM) eine sich entwickelnde Technologie für nicht-flüchtige Speichervorrichtungen der nächsten Generation. RRAM ist eine Speicherstruktur, die einen Array von RRAM-Zellen umfasst, die jeweils ein Datenbit mittels des Widerstands anstatt der elektrischen Ladung speichern. Insbesondere umfasst jede RRAM-Zelle eine Schicht aus resistivem Material, deren Widerstand angepasst werden kann, um eine logische „0” oder eine logische „1” wiederzugeben. RRAM-Vorrichtungen arbeiten mit dem Prinzip, dass ein Dielektrikum, das normalerweise isolierend wirkt, durch eine Faser oder einen Leitungsweg, die nach dem Anlegen einer genügend hohen Spannung gebildet wird, leitend gemacht werden kann. Das Bilden einer Faser oder eines Leitungswegs ist der Formierungsvorgang (forming Operation) oder das Formierungsverfahren des RRAMs. Die genügend hohe Spannung ist die „Formierungs”-Spannung. Das Bilden des Leitungswegs kann sich aus verschiedenen Mechanismen ergeben, einschließlich Defekten, Metallwanderung und/oder anderen Mechanismen. Verschiedene unterschiedliche dielektrische Materialien können in RRAM-Vorrichtungen verwendet werden. Sobald die Faser oder der Leitungsweg gebildet wurde, kann sie durch eine geeignet angelegte Spannung zurückgesetzt werden, d. h. unterbrochen werden, was zu einem hohen Widerstand führt, oder gesetzt werden, d. h. wieder gebildet werden, was zu einem niedrigen Widerstand führt. Es gibt verschiedene Architekturen, um einen Array von RRAM-Zellen zu konfigurieren. Eine Crosspoint-Architektur umfasst beispielsweise ein RRAM in jeder Zelle, der an der Kreuzung einer Wortleitung und einer Bitleitung konfiguriert ist. Kürzlich wurde eine Transistor-Architektur vorgeschlagen, die ein RRAM mit einem Transistor (1T1R) in jeder Zelle paart.
-
KURZE BESCHREIBUNG DER ZEICHNUNGEN
-
Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen im Fachgebiet verschiedene Merkmale nicht im Maßstab gezeichnet sind. In Wirklichkeit können die Abmessungen der verschiedenen Merkmale zur besseren Klarheit beliebig vergrößert oder verkleinert werden.
-
1A ist eine Schnittdarstellung einer resistiven Random-Access-Memory-(RRAM)-Struktur, in Übereinstimmung mit verschiedenen Ausführungen der vorliegenden Offenbarung.
-
1B ist ein elektrisches Schema einer RRAM-Zelle, in Übereinstimmung mit verschiedenen Ausführungen der vorliegenden Offenbarung.
-
2 ist ein Flussdiagramm eines Verfahrens zur Herstellung einer RRAM-Zelle, in Übereinstimmung mit verschiedenen Ausführungen der vorliegenden Offenbarung.
-
3 bis 11 sind Schnittdarstellungen einer teilweise hergestellten RRAM-Struktur in verschiedenen Herstellungsstufen, in Übereinstimmung mit verschiedenen Ausführungen der vorliegenden Offenbarung.
-
DETAILLIERTE BESCHREIBUNG
-
Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungen oder Beispiele angibt, um unterschiedliche Merkmale von verschiedenen Ausführungen zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen behandelten Ausführungen und/oder Konfigurationen.
-
Darüber hinaus können räumlich relative Begriffe, wie etwa „unter”, „unten”, „niedriger”, „über”, „oberer” und Ähnliches, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu anderen Element(en) oder Merkmale(en), wie sie in den Figuren dargestellt ist, zu beschreiben. Die räumlich relativen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in der Verwendung oder dem Betrieb zusätzlich zu der Orientierung, die in den Figuren abgebildet ist, umfassen. Wenn die Vorrichtung in den Figuren beispielsweise umgedreht wird, wären Elemente, die als „unter” oder „darunter liegend” im Verhältnis zu anderen Elementen oder Merkmalen beschrieben sind, „über” den anderen Elementen oder Merkmalen. Somit kann der beispielhafte Begriff „unter” sowohl eine Orientierung darüber als auch darunter umfassen.
-
Die 1A ist eine Schnittdarstellung einer resistiven Random-Access-Memory-(RRAM)-Struktur, die in einer Mehrebenen-Verbindungs-(Multilevel Interconnect, MLI)-Struktur über einem Transistor eingebettet ist, in Übereinstimmung mit verschiedenen Ausführungen der vorliegenden Offenbarung. Die RRAM-Struktur 100 umfasst eine untere Elektrode 104A/B in und über einer RRAM-Sperrschicht 102 („RRAM Stop Layer”), eine Schicht aus resistivem Material 106 und eine obere Elektrode 110. Die untere Elektrode umfasst zwei Teile, einen Kontaktloch-Teil 104B, der in der RRAM-Sperrschicht 102 eingebettet ist, und einen oberen Teil 104A über dem Kontaktloch-Teil 104B und der RRAM-Sperrschicht 102. Der obere Teil 104A wird in der folgenden Beschreibung als „untere Elektrode 104A” bezeichnet. Eine metallische/dielektrische Schicht ist unter der RRAM-Sperrschicht 102 angeordnet und umfasst ein oder mehrere Metallmerkmale 112, die in einer dielektrischen Schicht 114 eingebettet sind. Eine optionale Deckschicht oder Cap-Schicht 108 kann zwischen der oberen Elektrode 110 und der Schicht aus resistivem Material 106 angeordnet sein. Eine zweite RRAM-Sperrschicht 116 bedeckt die obere Elektrode 110, die Deckschicht 108, die Schicht aus resistivem Material 106 und den oberen Teil 104A der unteren Elektrode. Ein Kontaktmaterial weist zwei Abschnitte auf: Ein Kontaktloch-Anschluss 118A und ein Metallmerkmal 118B sind elektrisch mit der oberen Elektrode 110 durch die zweite RRAM-Sperrschicht 116 verbunden. Ein dielektrisches Material 120 füllt die Bereiche zwischen angrenzenden RRAM-Strukturen 100 über der zweiten RRAM-Sperrschicht 116. Ein anderes dielektrisches Material 122 ist über dem dielektrischen Material 120 aufgebracht, und das Metallmerkmal 118B ist darin eingebettet. Das dielektrische Material 120 kann aus dem gleichen Material wie das dielektrische Material 122 und auch die dielektrische Schicht 114 ausgebildet sein.
-
Wie in der 1A gezeigt ist, unterscheiden sich die Breiten von verschiedenen Merkmalen der RRAM-Strukturen. Die obere Elektrode 110 weist eine Breite W1 auf, die kleiner als die Breite W2 der unteren Elektrode 104A ist. Gemäß manchen Ausführungen weist die Deckschicht 108, wenn sie verwendet wird, die gleiche Breite wie die obere Elektrode 110 auf. Die Schicht aus resistivem Material 106 kann die gleiche Breite aufweisen wie die untere Elektrode 104A. In manchen Fällen kann die Schicht aus resistivem Material 106 die gleiche Breite wie die obere Elektrode 110 aufweisen. Das Verhältnis von W1 zu W2 kann etwa 0,75 oder weniger betragen. Man glaubt, dass ein größeres Verhältnis zu Schäden in den Seitenwänden führen würde, was einen Defekt hervorruft, der zu höherem anfänglichen Zellen-Leckverlust führen kann. Ein kleines Verhältnis würde jedoch die effektive RRAM-Größe verringern. Wenn das Verhältnis von W1 zu W2 etwa 0,55 oder weniger beträgt, wäre die gesamte RRAM-Größe viel größer als eine effektive RRAM-Größe und die Anzahl von Zellen pro Fläche wäre niedriger, als wenn das Verhältnis größer ist. Gemäß verschiedenen Ausführungen liegt das Verhältnis der Breite W1 der oberen Elektrode zu der Breite W2 der unteren Elektrode zwischen größer oder gleich etwa 0,55 und kleiner oder gleich etwa 0,75 oder weniger.
-
Die RRAM-Struktur 100 weist zwei oder mehr Zustände mit unterschiedlichen elektrischen Widerstandswerten auf, die zu einem unterschiedlichen digitalen Wert gehören. Die RRAM-Struktur 100 schaltet von einem Zustand in einen anderen, indem eine vorbestimmte Spannung oder ein vorbestimmter Strom auf die RRAM-Struktur 100 angewendet wird. Die RRAM-Struktur 100 weist beispielsweise einen Zustand relativ hohen Widerstands auf, der als „ein hoher Widerstandszustand” bezeichnet wird, und einen Zustand relativ niedrigen Widerstands, der als „ein niedriger Widerstandszustand” bezeichnet wird. Die RRAM-Struktur 100 kann von dem hohen Widerstandszustand in den niedrigen Widerstandszustand oder von dem niedrigen Widerstandszustand in den hohen Widerstandszustand geschaltet werden, indem eine vorbestimmte Spannung oder ein vorbestimmter Strom an die Elektroden angelegt wird.
-
In einer Speicher-Bitzelle, die einen Transistor und ein RRAM aufweist (1T1R), ist die untere Elektrode 104A/B mit einer Drain-Elektrode eines Transistors durch die MLI elektrisch verbunden. In manchen Ausführungen ist die RRAM-Struktur zwischen der vierten Metallschicht (M4) und der fünften Metallschicht (M5) angeordnet. In anderen Ausführungen ist die RRAM-Struktur zwischen anderen Metallschichten angeordnet. In noch anderen Ausführungen umfasst die RRAM-Struktur mehrere Schichten, die zwischen mehreren zusammengehörigen Paaren von Metallschichten angeordnet sind. Eine solche RRAM-Struktur kann gefertigt werden, wenn der Platzbedarf des RRAMs größer als der des zugehörigen Transistors ist, so dass es schwer ist, einen Ein-Transistor-ein-RRAM-Abgleich in einer Schicht des RRAMs sicherzustellen.
-
Die untere Elektrode 104 kann aus Gold (Au), Platin (Pt), Ruthen (Ru), Iridium (Ir), Titan (Ti), Aluminium (Al), Kupfer (Cu), Tantal (Ta), Wolfram (W), Iridium-Tantal-Legierung (Ir-Ta) oder Indium-Zinnoxid (Indium-Tin Oxide, ITO) oder jeder Legierung, jedem Oxid, Nitrid, Fluorid, Karbid, Borid oder Silizid aus diesen, wie etwa TaN, TiN, TiAlN, TiW, oder Kombinationen daraus gefertigt sein. Die Dicke der unteren Elektrode 104 kann in einem Bereich von etwa 100 bis 500 nm liegen. In manchen Ausführungen umfasst die untere Elektrode einen Kontaktloch-Teil und einen oberen Teil. Der Kontaktloch-Teil kann eine oder mehrere Schichten aufweisen und ein leitendes Sperrmaterial für ein Metallmerkmal darunter bilden. Der obere Teil kann auch eine oder mehrere Schichten umfassen. In einer Ausführung umfasst die untere Elektrode eine Tantalnitrid-Schicht und eine Titannitrid-Schicht.
-
Eine Schicht aus resistivem Material 106 ist auf der unteren Elektrode 104 ausgebildet und direkt mit der unteren Elektrode 104 verbunden. Die Dicke der Schicht aus resistivem Material 106 kann in einem Bereich von 20 bis 100 nm liegen. Die Schicht aus resistivem Material kann ein oder mehrere Oxide von W, Ta, Ti, Ni, Co, Hf, Ru, Zr, Zn, Fe, Sn, Al, Cu, Ag, Mo, Cr umfassen. In manchen Fällen kann Silizium vorgesehen sein, um einen Verbundwerkstoff auszubilden. In manchen Ausführungen wird Hafniumoxid und/oder Zirkoniumoxid verwendet.
-
Eine obere Elektrode 110 ist über der Schicht aus resistivem Material 106 ausgebildet. Die obere Elektrode 110 kann aus Materialien, wie etwa Gold (Au), Platin (Pt), Ruthen (Ru), Iridium (Ir), Titan (Ti), Aluminium (Al), Kupfer (Cu), Tantal (Ta), Wolfram (W), Iridium-Tantal-Legierung (Ir-Ta) oder Iridium-Zinnoxid (ITO) oder jeder Legierung, jedem Oxid, Nitrid, Fluorid, Karbid, Borid oder Silizid aus diesen, wie etwa TaN, TiN, TiAlN, TiW, oder Kombination daraus ausgebildet sein.
-
Die Dicke der oberen Elektrode 110 kann in einem Bereich von etwa 100 bis 500 nm liegen.
-
Die 1B ist ein elektrisches Schema einer RRAM-Zelle 150, in Übereinstimmung mit verschiedenen Ausführungen der vorliegenden Offenbarung. Die RRAM-Zelle 150 umfasst einen Transistor 160 und die RRAM-Struktur 100, die mit Bezug auf die 1A beschrieben wurde. Die RRAM-Struktur 100 und der Transistor 160 sind auf einem Halbleitersubstrat ausgebildet. Die RRAM-Struktur 100 ist mit dem Transistor 160 elektrisch verbunden. Eine der Elektroden 104A/110 der RRAM-Struktur 100 ist beispielsweise mit einem der Source-/Drain-Bereiche des Transistors 160 elektrisch verbunden. Der andere der Source-/Drain-Bereiche des Transistors 160 ist mit einer Sourceleitung SL über einen Sourceleitungs-Kontakt 161 elektrisch verbunden. Die andere der Elektroden 104A/110 der RRAM-Struktur 100 ist mit einer Bitleitung BL über einen Bitleitungs-Kontakt 162 elektrisch verbunden. Das Gate des Transistors 160 ist mit einer Wortleitung WL über einen Gate-Kontakt 163 elektrisch verbunden. Die RRAM-Zelle 150 ist in Übereinstimmung mit manchen Ausführungen eine 1T1R-Speicherzelle, die durch mindestens vier elektrische Verbindungen gesteuert ist, um die Speicherzelle zu lesen, zu schreiben und formieren. Speziell steuert der Gate-Kontakt 163 an dem Gate des Transistors 160 eine Gate-Spannung, die es ermöglicht, dass ein Kanalbereich des Transistors 160 leitend wird. Ein Body-Kontakt 164 kann verwendet werden, um mit dem Halbleitersubstrat verbunden zu werden und eine Erdung für den Transistor 160 bereitzustellen oder diesen vorzuspannen. Der Sourceleitungs-Kontakt 161 und der Bitleitungs-Kontakt 162 sind mit der RRAM-Struktur 100 direkt oder über den Transistor 150 verbunden.
-
Der Betrieb der RRAM-Zelle 150 in Übereinstimmung mit manchen Ausführungen wird nun mit Bezug auf sowohl 1A als auch 1B beschrieben. Während des Speicherzellen-”Formierungs”-Vorgangs wird eine festgelegte Spannung durch die RRAM-Struktur 100 zwischen der unteren Elektrode 104A/B und der oberen Elektrode 110 geleitet. Die Spannung wird durch den Transistor 160 von dem Bitleitungs-Kontakt 162 zu dem Sourceleitungs-Kontakt 161 bereitgestellt. Die „Formierungs”-Spannung ist üblicherweise eine andere Spannung als die Spannung, die verwendet wird, um die Speicherzelle zu lesen und zu schreiben, und liegt üblicherweise bei einem höheren absoluten Wert oder weist eine andere Polarität auf. In einem Beispiel kann die Spannungsdifferenz bei 3 Volt oder mehr oder etwa 5 Volt liegen. Während des „Formierungs”-Vorgangs kann eine Vorspannung über den Body-Kontakt 164 bereitgestellt werden. In manchen Ausführungen wird die „Formierungs”-Spannung direkt durch die MLI bereitgestellt, wobei der Transistor, der mit der Speicherzelle verknüpft ist, umgangen wird.
-
Nach dem „Formierungs”-Vorgang werden eine oder mehrere Faser-Leitungen überall in der Schicht aus resistivem Material 106 angeordnet. Der Widerstand in der Schicht aus resistivem Material 106 liegt bei einem niedrigen Wert, und ein hoher Strom kann durch sie geleitet werden, wenn der Transistor ausgewählt wird. Während des Schreibvorgangs werden die eine oder die mehreren Faser-Leitungen unterbrochen, indem eine Spannung, die von der „Formierungs”-Spannung abweicht, durchgeleitet wird. In manchen Ausführungen kann die „Schreib”-Spannung eine andere Polarität als die „Formierungs”-Spannung aufweisen. In einem Beispiel liegt die Spannungsdifferenz bei etwa 1 Volt. Nachdem der eine oder die mehreren Faser-Leitungen unterbrochen wurden, liegt der Widerstand an der Schicht aus resistivem Material 106 bei einem hohen Wert, und ein niedriger Strom oder kein Strom können durchgeleitet werden, wenn der Transistor ausgewählt wird. Ein nachfolgender Schreibvorgang legt noch eine andere Spannung an, die niedriger als die „Formierungs”-Spannung ist, um die unterbrochenen Faser-Leitungen wieder zu verbinden. Indem die Faser-Leitungen unterbrochen oder wieder verbunden werden, wird ein hoher oder niedriger Widerstand in der Speicherzelle gespeichert, der sich nicht ändert, wenn die Stromzufuhr entfernt wird. Entweder der hohe Widerstand oder der niedrige Widerstand kann als eine „0” bzw. eine „1” gelesen werden. Während des Lesevorgangs wird eine „Lese”-Spannung an die RRAM-Struktur 100 angelegt. In manchen Beispielen liegt die „Lese”-Spannung zwischen etwa 0,3 Volt und etwa 0,5 Volt. Die „Lese”-Spannung ist viel kleiner als die „Schreib”-Spannung, um es zu vermeiden, dass die Speicherzelle ungewollt mit einem anderen Wert beschrieben wird.
-
Eine Speicherzelle, wie etwa die RRAM-Zelle 150, ist üblicherweise mit einem Array von Speicherzellen verbunden, der entweder in einer Logikvorrichtung eingebettet ist oder als selbstständige Speichervorrichtung dient. Speicherzellen-Arrays sind in Bitleitungen und Wortleitungen organisiert. Der Bitleitungs-Kontakt 162 ist beispielsweise, wie in der 1B dargestellt ist, mit der Bitleitung BL des Speicherzellen-Arrays verbunden und der Gate-Kontakt 163 ist mit der Wortleitung WL des Speicherzellen-Arrays verbunden.
-
Die 2 ist ein Flussdiagramm eines Verfahrens 200 zur Herstellung einer Speichervorrichtung gemäß Aspekten der vorliegenden Offenbarung in verschiedenen Ausführungen. Verschiedene Vorgänge des Verfahrens 200 werden in Verbindung mit den Schnittdarstellungen in den 3 bis 11 behandelt. In Operation 201 des Verfahrens 200 wird ein Halbleitersubstrat bereitgestellt, das Transistoren und eine oder mehrere metallische/dielektrische Schichten über dem Transistor aufweist. Das Halbleitersubstrat kann ein Siliziumsubstrat sein. Alternativ kann das Substrat einen anderen Elementhalbleiter umfassen, wie etwa Germanium; einen Verbundhalbleiter einschließlich Siliziumkarbid; einen Legierungshalbleiter einschließlich Silizium-Germanium oder Kombinationen daraus. In manchen Ausführungen ist das Substrat ein Halbleiter-Auf-Isolator-(Semiconductor On Insulator, SOI)-Substrat. Das Substrat kann dotierte Bereiche umfassen, wie etwa p-Wannen und n-Wannen. In der vorliegenden Offenbarung ist ein Wafer ein Werkstück, das ein Halbleitersubstrat und verschieden Merkmale umfasst, die in und über dem Halbleitersubstrat ausgebildet sind und mit diesem verbunden sind. Der Wafer kann sich in verschiedenen Herstellungsstadien befinden und wird mittels des CMOS-Verfahrens verarbeitet. Die Transistoren werden durch bekannte Transistor-Herstellungsverfahren ausgebildet und können durch einen. planaren Transistor, wie etwa einen Polysilizium-Gate-Transistor oder einen High-k-Metallgate-Transistor, oder einen Multi-Gate-Transistor, wie etwa einen Fin-Feldeffekttransistor, gebildet sein. Nachdem die Transistoren ausgebildet wurden, werden eine oder mehrere metallische/dielektrische Schichten einer Mehrschicht-Verbindung (MLI) über den Transistoren ausgebildet. Gemäß manchen Ausführungen werden vier metallische/dielektrische Schichten über den Transistoren ausgebildet.
-
In Operation 203 wird eine erste RRAM-Sperrschicht über der einen oder den mehreren metallischen/dielektrischen Schichten abgelagert. Die erste RRAM-Sperrschicht kann aus Siliziumkarbid, Siliziumoxinitrid, Siliziumnitrid, mit Kohlenstoff dotiertem Siliziumnitrid oder mit Kohlenstoff dotiertem Siliziumoxid bestehen. Die erste RRAM-Sperrschicht wird so gewählt, dass sie eine andere Ätzselektivität aufweist, als das Material der unteren Elektrode. Die erste RRAM-Sperrschicht wird über einer planarisierten metallischen/dielektrischen Schicht mittels eines chemischen Gasphasenabscheidungs-(Chemical Vapor Deposition, CVD)-Verfahrens, wie etwa eines plasmaunterstützten (Plasma Enhanced, PE) CVDs, eines CVDs mit Plasma hoher Dichte (High-Density Plasma, HDP), eines CVDs mit induktiv gekoppeltem Plasma (Inductively-Coupled-Plasma, ICP) oder eines thermischen CVDs, abgelagert.
-
In Operation 205 wird ein Untere-Elektrode-Kontaktloch in der ersten RRAM-Sperrschicht strukturiert. Das Untere-Elektrode-Kontaktloch wird ausgebildet, indem zuerst ein Photoresist über der ersten RRAM-Sperrschicht abgelagert wird, ein Teil des Photoresist einer Strahlung ausgesetzt wird, das Photoresist entwickelt wird und das Untere-Elektrode-Kontaktloch in der ersten RRAM-Sperrschicht mittels des Photoresist als einer Ätzmaske geätzt wird. Die 3 ist eine Schnittdarstellung von Teilen eines Wafers nach der Operation 205. Der Wafer 300 umfasst einen RRAM-Teil 301 und einen Logikvorrichtungs-Teil 303. Verschiedene Operationen des Verfahrens 200 werden auf den RRAM-Teil 301 angewendet und eine herkömmliche MLI-Ausbildung wird auf den Logikvorrichtungs-Teil 303 angewendet. Der Transistor und die metallischen/dielektrischen Schichten unter der RRAM-Ebene sind nicht gezeigt. Der Querschnitt von 3 umfasst eine metallische/dielektrische Schicht 305, die sowohl ein Metallmerkmal 311 als auch ein dielektrisches Merkmal 313 aufweist. Eine erste RRAM-Sperrschicht 307 wird über der metallischen/dielektrischen Schicht 305 für sowohl den RRAM-Teil 301 als auch den Logikvorrichtungs-Teil 303 abgelagert. Ein Untere-Elektrode-Kontaktloch 309 wird in der ersten RRAM-Sperrschicht 307 über dem Metallmerkmal 311 in dem RRAM-Teil 301 ausgebildet.
-
Bezieht man sich wieder auf die 2, so wird in Operation 207 eine Untere-Elektrode-Schicht in dem Untere-Elektrode-Kontaktloch und über der ersten RRAM-Sperrschicht abgelagert. Die Untere-Elektrode-Schicht kann aus Tantalnitrid, Titannitrid, Wolfram oder Kupfer bestehen, das mittels eines physikalischen Gasphasenabscheidungs-(Physical Vapor Deposition, PVD)-Verfahrens oder eines Plattierverfahrens abgelagert wird. In manchen Fällen kann zuerst eine Auskleidungs- oder Sperrschicht abgelagert werden, gefolgt durch ein Ablagern des Volumen-(„Bulk”)-Materials mittels eines der bekannten Ablagerungsverfahren. Weil das Ablagern der Untere-Elektrode-Schicht das Untere-Elektrode-Kontaktloch füllt und die erste RRAM-Sperrschicht bedeckt, kann der Teil der Untere-Elektrode-Schicht auf dem Untere-Elektrode-Kontaktloch über dem Untere-Elektrode-Kontaktloch verglichen mit der Untere-Elektrode-Schicht, die nicht über dem Untere-Elektrode-Kontaktloch liegt, eine andere Dicke aufweisen. Die 4 ist eine Schnittdarstellung von Teilen eines Wafers nach der Operation 207, der eine Untere-Elektrode-Schicht 401 über der ersten RRAM-Sperrschicht aufweist. Wie in der 4 gezeigt ist, kann eine obere Fläche der Untere-Elektrode-Schicht 401 über dem Untere-Elektrode-Kontaktloch uneben sein.
-
Bezieht man sich wieder auf die 2, so wird in Operation 209 die untere Elektrode planarisiert. Das Planarisieren wird mit einem chemisch-mechanischen Polierverfahren (CMP) ausgeführt. Das Planarisieren wird justiert, um Abweichungen in der Dicke des oberen Teils der unteren Elektrode zu minimieren. Mit Bezug auf die 5 umfasst die Untere-Elektrode-Schicht 501 einen oberen Teil 501A und einen Kontaktloch-Teil 501B. Abmessung 503 ist die Dicke des oberen Teils 501A der unteren Elektrode über der ersten RRAM-Sperrschicht 307, und Abmessung 505 ist die Dicke des oberen Teils 501A der unteren Elektrode über dem Kontaktloch-Teil 501B der unteren Elektrode. Das Verhältnis von Abmessung 505 zu Abmessung 503 liegt bei etwa 0,95 oder mehr und reicht bis etwa 1. Wegen des Vertiefens („Dishing”), wenn die untere Elektrode abgelagert wird, ist es unwahrscheinlich, dass die Abmessung 505 nach dem Planarisierverfahren größer als die Abmessung 503 wird. Die hohe Gleichförmigkeit des oberen Teils 501A der unteren Elektrode stellt während des Betriebs ein gleichförmiges elektrisches Feld bereit und vergrößert die Zuverlässigkeit der Speicherzelle.
-
Bezieht man sich wieder auf die 2, so werden in Operation 211 eine Schicht aus resistivem Material, eine Deckschicht und eine Obere-Elektrode-Schicht nacheinander über der unteren Elektrode abgelagert. Die Schicht aus resistivem Material des RRAMs besteht aus einem Metalloxid, das aus Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, Nickeloxid, Tantaloxid, Titanoxid und anderen bekannten Oxiden, die als eine Schicht aus resistivem Material verwendet werden, bestehen kann. Das Metalloxid kann ein nicht stöchiometrisches Sauerstoff-Metall-Verhältnis aufweisen. Abhängig von dem Verfahren der Ablagerung können das Sauerstoff-Metall-Verhältnis und andere Verfahrensbedingungen eingestellt werden, um spezielle Eigenschaften der Schicht aus resistivem Material zu erreichen. Eine Gruppe von Bedingungen kann beispielsweise eine niedrige „Formierungs”-Spannung hervorrufen, und eine andere Gruppe von Bedingungen kann eine niedrige „Lese”-Spannung hervorrufen. Das Metalloxid kann abgeschieden werden. In manchen Ausführungen kann das Metalloxid aus einem Übergangsmetalloxid bestehen. In anderen Ausführungen besteht die Schicht aus resistivem Material aus einem Metall-Oxinitrid.
-
Die Schicht aus resistivem Material kann durch eine geeignete Technik ausgebildet werden, wie etwa Atomlagenablagerung (Atomic Layer Deposition, ALD), mit einem Vorprodukt, das ein Metall und Sauerstoff umfasst. Andere chemische Gasphasenabscheidungs-(CVD)-Techniken können verwendet werden. In einem anderen Beispiel kann die Schicht aus resistivem Material durch eine physikalische Gasphasenabscheidung (PVD) ausgebildet werden, wie etwa einem Sputterverfahren mit einem metallischen Target und mit einer Gaszufuhr von Sauerstoff und optional Stickstoff zu der PVD-Kammer. In noch einem anderen Beispiel kann die Schicht aus resistivem Material durch ein Elektronenstrahlablagerungsverfahren ausgebildet werden. Die Schicht aus resistivem Material kann eine Dicke zwischen etwa 20 Angstrom und etwa 100 Angstrom oder zwischen etwa 40 Angstrom und etwa 100 Angstrom aufweisen. Dickere Schichten aus resistivem Material führen zu einer höheren Formierungs-Spannung. Eine dünne Schicht aus resistivem Material kann jedoch anfällig gegenüber Leckstrom sein, wenn sie überätzt ist, und reagiert empfindlicher auf Nicht-Gleichförmigkeit der Oberfläche und der Dicke.
-
Die Deckschicht des RRAMs über der Schicht aus resistivem Material besteht aus einem Metall. In verschiedenen Ausführungen umfasst die Deckschicht beispielsweise Titan, Hafnium, Platin und/oder Tantal. Die Deckschicht kann mittels eines PVD-Verfahrens, eines CVDs, beispielsweise eines ALD-Verfahrens, abgelagert werden. Die Deckschicht kann eine Dicke aufweisen, die zwischen etwa 20 Angstrom und etwa 100 Angstrom oder zwischen etwa 40 Angstrom und etwa 80 Angstrom liegt.
-
Die obere Elektrode kann aus einem Metall, einem Metallnitrid, dotiertem Polysilizium oder einem anderen geeigneten leitenden Material bestehen. Die obere Elektrode kann beispielsweise aus Tantalnitrid, Titannitrid oder Platin bestehen. Die obere Elektrode kann durch PVD, CVD einschließlich ALD oder andere geeignete Techniken ausgebildet werden und weist eine Dicke von zwischen etwa 100 Angstrom und etwa 500 Angstrom auf. Alternativ umfasst die obere Elektrode ein anderes geeignetes leitendes Material, um die Vorrichtung elektrisch mit einem anderen Teil einer Verbindungsstruktur für die elektrische Leitungsführung zu verbinden.
-
In manchen Ausführungen werden die Schichten in einem System abgelagert, ohne das Vakuum zu unterbrechen. Insbesondere können eine oder mehrere der Schichten in der selben Kammer abgelagert werden oder jede kann in einer unterschiedlichen Kammer in dem Vakuumsystem. abgelagert werden. In anderen Ausführungen wird mehr als ein Halbleiterverarbeitungssystem verwendet. Die 6 ist der Querschnitt, der die obere Elektrode 605 über der Deckschicht 603 über der Schicht aus resistivem Material 601 über der unteren Elektrode 501 zeigt.
-
Bezieht man sich wieder auf die 2, so wird in Operation 213 die obere Elektrode, die eine erste Breite aufweist, strukturiert. Das Strukturieren umfasst einen Photolithographie-Vorgang, in dem ein Photoresist abgelagert wird, eine Struktur definiert wird, indem das Photoresist einer Strahlung ausgesetzt wird, und das Photoresist entwickelt wird, um eine Photoresist-Struktur zu erzeugen. Die Photoresist-Struktur wird dann als eine Ätzmaske verwendet, um erwünschte Teile der RRAM-Struktur zu schützen. Wie in der 7 gezeigt ist, werden ein Teil der Obere-Elektrode-Schicht und ein Teil der Deckschicht von dem RRAM-Teil 301 des Wafers entfernt. Die gesamte Obere-Elektrode-Schicht und Deckschicht werden von dem Logikvorrichtungs-Teil 303 des Wafers entfernt. Wie in der 7 gezeigt ist, verbleiben eine obere Elektrode 705, die eine Breite W1 aufweist, und eine Deckschicht 703, wenn sie verwendet wird, die die Breite W1 aufweist, über der Schicht aus resistivem. Material 601. In manchen Ausführungen können die Deckschicht und die obere Elektrode aus dem gleichen Material ausgebildet werden, aber es werden unterschiedliche Verfahren verwendet, um eine spezielle Materialeigenschaft zu variieren. Das Ätzverfahren stoppt, wenn die Schicht aus resistivem Material 601 erreicht ist. Techniken sind verfügbar, um das Ende des Ätzens zu ermitteln, wenn eine Schicht aus neuem Material erreicht ist, um das Ausmaß an Überätzung zu begrenzen.
-
Bezieht man sich wieder auf die 2, so wird in Operation 215 die untere Elektrode, die eine zweite Breite aufweist, strukturiert. Genauso wie das Strukturieren der oberen Elektrode umfasst das Strukturieren Ablagern, Belichten und Entwickeln des Photoresist gemäß einer Photomaske, die von der abweicht, die in Operation 213 verwendet wird. In vielen Ausführungen wird ein Hartmasken-Material zuerst über der oberen Elektrode und der Deckschicht abgelagert, und das Photoresist wird als eine Ätzmaske verwendet, um zuerst die Hartmaske zu definieren. Wie in der 8 gezeigt ist, bedeckt die Photoresist/Hartmaske 805 die obere Elektrode 705 und die Deckschicht 703 und weist eine Breite W2 auf. Die Photoresist/Hartmaske 805 wird als eine Ätzmaske verwendet, um einen Teil der Schicht aus resistivem Material 601 und der Untere-Elektrode-Schicht 501 von 7 zu entfernen, um die Schicht aus resistivem Material 801 und die untere Elektrode 803 auszubilden. Während des Ätzens greift das Ätzmittel auch das Material der Photoresist/Hartmaske 805 an, so dass zu der Zeit, bei der die unerwünschten Teile der unteren Elektrode entfernt wurden, die Photoresist/Hartmaske 805 auch aufgezehrt sein kann.
-
Gemäß verschiedenen Ausführungen der vorliegenden Offenbarung liegt ein Verhältnis der Breiten W1 und W2 bei weniger als etwa 0,75. Wenn das Verhältnis größer als etwa 0,75 ist, ist die Wahrscheinlichkeit eines Seitenwand-Defekts, der anfänglichen Zellen-Leckverlust hervorrufen kann, größer. Insbesondere wird, wenn das Verhältnis bei etwa eins liegt, nur eine Ätzmaske verwendet, um die untere Elektrode zu erreichen, wie es in einem bestehenden Vorschlag zur Herstellung von 1T1R-Speicherzellen vorgesehen ist. Während des Ätzens der unteren Elektrode kann das erneute Ablagern von Material der unteren Elektrode und Schäden an der Seitenwand der Deckschicht und der Schicht aus resistivem Material dazu führen, dass sich ein leitender Pfad bildet. Gemäß der vorliegenden Offenbarung schützt eine Photoresist/Hartmaske 805 die verwundbareren Seitenwände während des Ätzens der unteren Elektrode. Wenn die Photoresist/Hartmaske 805 genügend dick ist, um einer Hochenergie-Ätzung zu widerstehen, die verwendet wird, um unerwünschte Teile der unteren Elektrode zu entfernen, werden Seitenwand-Defekte der Deckschicht minimiert. Wenn jedoch das Verhältnis von W1 zu W2 zwischen 0,75 und etwa 1 liegt, kann die Photoresist/Hartmaske 805 verzehrt sein, bevor alle unerwünschten Teile der unteren Elektrode entfernt sind. Somit werden, wenn das Verhältnis von W1 zu W2 zwischen 0,75 und 1 liegt, Maskenmaterialien mit sehr guter Ätzselektivität gegenüber dem Material der unteren Elektrode verwendet.
-
Ein Teil der Schicht aus resistivem Material 801 kann auch durch das erneute Ablagern von Material der unteren Elektrode und Seitenwand-Defekte durch Ätzung beschädigt werden. Wenn das Verhältnis jedoch bei oder unter 0,75 liegt, ist jeder beschädigte Teil (d. h. eine Ecke der Schicht aus resistivem Material 801, die nicht durch die darüber liegende Deckschicht bedeckt ist) kein Teil des elektrischen Pfades während des Betriebs und beeinflusst nicht den Betrieb der Speicherzelle.
-
Während sich mindestens ein Vorteil gegenüber Speicherzellen-Leckverlusten für W1/W2-Verhältnisse von etwa 0,75 oder weniger ergibt, verbessern viel kleinere W1/W2-Verhältnisse die Leistung der Speicherzelle nicht weiter. Während ein kleines W1/W2-Verhältnis von beispielsweise weniger als 0,55 eine Vorrichtung mit wenig oder keinem Leckverlust hervorbringen kann, wird eine größere Silizium-Fläche verwendet, um wenig oder keine Verbesserungen zu erreichen. Somit liegt gemäß verschiedenen Ausführungen der vorliegenden Offenbarung ein optimales Verhältnis von W1 zu W2 bei etwa 0,55 bis 0,75, obwohl andere W1/W2-Verhältnisse nicht ausgeschlossen sind.
-
Die untere Elektrode 803 umfasst zwei Teile, einen oberen Teil 803A und einen Kontaktloch-Teil 803B. Der Kontaktloch-Teil 803B der unteren Elektrode 803 ist unverändert gegenüber dem Kontaktloch-Teil 501B der Untere-Elektrode-Schicht 501; der obere Teil 803A der unteren Elektrode 803 ist jedoch kleiner als der obere Teil 501A der Untere-Elektrode-Schicht 501.
-
Bezieht man sich wieder auf die 2, so werden in Operation 217 eine zweite RRAM-Sperrschicht und eine dielektrische Schicht über der zweiten RRAM-Sperrschicht abgelagert. Die zweite RRAM-Sperrschicht kann aus dem gleichen Material wie die erste RRAM-Sperrschicht bestehen. Die zweite RRAM-Sperrschicht kann aus Siliziumkarbid, Siliziumoxinitrid, Siliziumnitrid, mit Kohlenstoff dotiertem Siliziumnitrid oder mit Kohlenstoff dotiertem Siliziumoxid bestehen. Die zweite RRAM-Sperrschicht ist so gewählt, dass sie eine andere Ätzselektivität als das darüber liegende Material der dielektrischen Schicht aufweist. Die zweite RRAM-Sperrschicht wird über der RRAM-Struktur mittels eines chemischen Gasphasenabscheidungs-(CVD)-Verfahrens, wie etwa eines plasmaunterstützten (PE) CVDs, eines CVDs mit Plasma hoher Dichte (HDP), eines CVDs mit induktiv gekoppeltem Plasma (ICP) oder eines thermischen CVDs, konform abgelagert. Das Konformitäts-Verfahrensfenster hängt teilweise von dem Seitenverhältnis der RRAM-Struktur ab, das von der Dicke der oberen Elektrode abhängt. Somit beträgt in verschiedenen Ausführungen die Dicke der oberen Elektrode nicht mehr als 500 Angstrom.
-
Die dielektrische Schicht wird über der zweiten RRAM-Sperrschicht abgelagert. Die dielektrische Schicht kann aus dem gleichen Material wie das dielektrische Material 313 in der metallischen/dielektrischen Schicht 305 der 3 bestehen. Die dielektrische Schicht kann aus Siliziumoxid, Low-k-Siliziumoxid, wie etwa einer porösen Siliziumoxid-Schicht, oder einem anderen üblicherweise verwendeten dielektrischen Zwischenschicht-(Interlayer Dielectric, ILD)-Material bestehen. Die dielektrische Schicht füllt die Fläche zwischen benachbarten RRAM-Strukturen vollständig aus und bedeckt die RRAM-Strukturen.
-
Bezieht man sich wieder auf die 2, so wird in der optionalen Operation 219 die dielektrische Schicht planarisiert. Abhängig von dem Ablagerungsverfahren kann die dielektrische Schicht eine unebene obere Fläche aufweisen. Während der nachfolgenden Kontaktätzung kann eine unebene obere Fläche unerwünschtes Überätzen in einem Teil und Unterätzen in anderen Teilen auslösen. Ein CMP-Verfahren wird üblicherweise verwendet, um die dielektrische Schicht zu planarisieren.
-
In Operation 221 wird ein Obere-Elektrode-Kontaktloch strukturiert. Das Obere-Elektrode-Kontaktloch erstreckt sich von der Oberseite der dielektrischen Schicht zu der oberen Elektrode. Die Operation 221 kann in zwei Schritten ausgeführt werden: In einem ersten Schritt stoppt ein erstes Strukturieren und das Ätzen auf der Oberseite der zweiten RRAM-Sperrschicht, und in einem zweiten Schritt wird die zweite RRAM-Sperrschicht bis zu der oberen Elektrode durchgeätzt. Der erste Schritt des Strukturierens und Ätzens wird mittels bekannter Verfahren ausgeführt. Der zweite Schritt des Durchätzens durch die zweite RRAM-Sperrschicht kann zusammen mit einem Kontaktätzen in der Logikvorrichtung als Teil von Operation 223 ausgeführt werden.
-
Die 9 ist eine Schnittdarstellung nach der Operation 221. Die RRAM-Struktur ist durch die RRAM-Sperrschicht 901 konform bedeckt. Eine dielektrische Schicht 903 füllt den Raum zwischen benachbarten RRAM-Strukturen und bedeckt die RRAM-Strukturen. Ein Obere-Elektrode-Kontaktloch 905 wird in der dielektrischen Schicht 903 bis zu der zweiten RRAM-Sperrschicht 901 heruntergeätzt. In dem gezeigten Stadium erreicht das Obere-Elektrode-Kontaktloch 905 noch nicht die obere Elektrode; das Obere-Elektrode-Kontaktloch 905 wird jedoch in einer nachfolgenden Operation bis zu der oberen Elektrode verlängert, um eine elektrische Verbindung mit der RRAM-Struktur auszubilden.
-
In Operation 223 wird ein Verbindungskontaktloch in der dielektrischen Schicht für den Logikvorrichtungs-Teil 303 strukturiert. Das Verbindungskontaktloch erstreckt sich von der Oberseite der dielektrischen Schicht zu den Metallmerkmalen in der metallischen/dielektrischen Schicht unter der ersten RRAM-Sperrschicht. Die Operation 223 kann in zwei Schritten ausgeführt werden: In einem ersten Schritt stoppt ein erstes Strukturieren und das Ätzen auf der Oberseite der ersten RRAM-Sperrschicht, und in einem zweiten Schritt wird die erste RRAM-Sperrschicht bis zu dem Metallmerkmal in der metallischen/dielektrischen Schicht durchgeätzt. Der erste Schritt des Strukturierens und Ätzens wird mittels bekannter Verfahren ausgeführt. Der zweite Schritt des Durchätzens durch die erste RRAM-Sperrschicht kann zusammen mit dem Ätzen des Obere-Elektrode-Kontaktlochs in dem RRAM-Teil als Teil der Operation 221 ausgeführt werden.
-
Die 10 ist eine Schnittdarstellung, die einen RRAM-Teil 301 und einen Logikvorrichtungs-Teil 303 in einem Zwischenstadium während der Operationen 221 und 223 zeigt. Wenn die Operationen 221 und 223 jeweils in zwei Schritten ausgeführt werden, kann der letzte Schritt der Vorgänge 221 und 223 zusammen ausgeführt werden. In dem RRAM-Teil 301 der 10 wird das Obere-Elektrode-Kontaktloch 1001 ausgebildet, wobei ein kleiner Anteil der zweiten RRAM-Sperrschicht auf dem Boden des Obere-Elektrode-Kontaktlochs 1001 verbleibt. In dem Logikvorrichtungs-Teil 303 der 10 wird das Verbindungskontaktloch 1003 ausgebildet, wobei ein kleiner Anteil der ersten RRAM-Sperrschicht 307 auf dem Boden des Verbindungskontaktlochs 1003 verbleibt. Weil die Tiefen des Obere-Elektrode-Kontaktlochs 1001 und des Verbindungskontaktlochs 1003 sowie die geätzte Materialzusammensetzung sich unterscheiden, werden die ersten Schritte der Operationen 221 und 223 getrennt ausgeführt, um eine gute Verfahrensgleichförmigkeit zu gewährleisten. Zu diesem Zweck werden zwei Photomasken verwendet, eine für Operation 221 für das Obere-Elektrode-Kontaktloch und eine für Operation 223 für das Verbindungskontaktloch. Der übrige Anteil der zweiten RRAM-Sperrschicht 901 in dem RRAM-Teil 301 und der übrige Anteil der ersten RRAM-Sperrschicht 307 in dem Logikvorrichtungs-Teil 303 können zur gleichen Zeit entfernt werden, um die obere Elektrode 705 und das Metallmerkmal 311 freizulegen.
-
Mehrere Photomasken, die in dem RRAM-Speicherzellen-Herstellungsverfahren in Übereinstimmung mit manchen Ausführungen verwendet werden, werden in dem herkömmlichen CMOS-Herstellungsverfahren nicht verwendet. Die erste zusätzliche Photomaske ist eine, die für das Strukturieren des Untere-Elektrode-Kontaktlochs verwendet wird. Die zweite zusätzliche Photomaske ist eine, die für das Strukturieren der oberen Elektrode verwendet wird. Die dritte zusätzliche Photomaske ist eine, die für das Strukturieren der unteren Elektrode verwendet wird. Schließlich ist die vierte zusätzliche Photomaske eine, die für das Strukturieren des Obere-Elektrode-Kontaktlochs verwendet wird. Somit kann das eingebettete RRAM der vorliegenden Offenbarung mit vier zusätzlichen Photomasken gefertigt werden, verglichen mit herkömmlichen CMOS-Herstellungsverfahren ohne RRAM-Strukturen. In manchen Ausführungen kann eine der zusätzlichen Photomasken eine Maske sein, die in einem anderen Vorgang verwendet wird, der zufällig eine Struktur aufweist, die wiederverwendet werden kann. In manchen Ausführungen kann eine wiederverwendbare Struktur eine eines entgegengesetzten Photoresist sein. In manchen Ausführungen kann beispielsweise die erste zusätzliche Photomaske als die vierte zusätzliche Photomaske wiederverwendet werden, indem die RRAM-Struktur so entworfen wird, dass sich das Untere-Elektrode-Kontaktloch und das Obere-Elektrode-Kontaktloch im Wesentlichen überlappen. In anderen Ausführungen können es Anpassungen der Verfahrensparameter in einem oder mehreren der Photolithographievorgänge ermöglichen, dass eine Photomaske wiederverwendet wird, obwohl die auszubildenden Merkmale sich nicht wesentlich überlappen. Ein positiver Photoresist kann beispielsweise anstatt eines negativen Photoresist verwendet werde, oder vice versa, um eine andere Struktur zu erzeugen, wenn der Belichtungsvorgang unter einem Winkel ausgeführt wird.
-
Bezieht man sich wieder auf die 2, so werden in Operation 225 das Obere-Elektrode-Kontaktloch und das Verbindungskontaktloch mit einem leitenden Material, üblicherweise einem Metall, gefüllt. Das Füllen kann auch eine oder mehrere Auskleide- und Sperrschichten zusätzlich zu einem metallischen Leiter umfassen. Die Auskleide- und/oder Sperrschicht kann leitend sein und mittels CVD oder PVD abgelagert werden. Das Metall kann mittels PVD oder einem der Plattierverfahren, wie etwa ein elektrochemisches Plattieren, abgelagert werden. Die 11 ist eine Schnittdarstellung der teilweise hergestellten Vorrichtung, die eine RRAM-Struktur in einem RRAM-Teil 301 und einem Logikvorrichtungs-Teil 303 aufweist. Das Obere-Elektrode-Kontaktloch und das Verbindungskontaktloch von 10 werden gefüllt, um den Obere-Elektrode-Kontakt 1101 und den Kontakt 1103 von 11 auszubilden.
-
Bezieht man sich wieder auf die 2, so wird in Operation 227 eine zweite metallische/dielektrische Schicht über dem RRAM ausgebildet. Die zweite metallische/dielektrische Schicht kann in einer ähnlichen Weise ausgebildet werden wie die metallische/dielektrische Schicht unter der RRAM-Struktur. In manchen Ausführungen wird überschüssiges Metall von dem Füllen des Obere-Elektrode-Kontaktlochs und des Verbindungskontaktlochs durch Planarisieren entfernt, neues dielektrisches Material wird abgelagert, Metallleitungsgräben werden in dem neuen dielektrischen Material strukturiert und geätzt und Metallleitungen werden gefüllt, um die zweite metallische/dielektrische Schicht auszubilden. In manchen Ausführungen werden die Metallleitungsgräben sogar strukturiert und geätzt, bevor das Obere-Elektrode-Kontaktloch und das Verbindungskontaktloch gefüllt werden. Wenn die Abmessungen so sind, dass das Füllverfahren es erlaubt, kann ein Füllvorgang sowohl die Kontakte als auch die Metallgräben füllen. Die erste metallische/dielektrische Schicht kann eine vierte Metallschicht auf dem Wafer bilden und die zweite metallische/dielektrische Schicht kann eine fünfte Metallschicht auf dem Wafer bilden. Nach Operation 227 ist die RRAM-Struktur von 1A vollständig, in Übereinstimmung mit verschiedenen Ausführungen der vorliegenden Offenbarung.
-
Gemäß einem Aspekt betrifft die vorliegende Offenbarung eine RRAM-Zelle. Die RRAM-Zelle umfasst einen Transistor und eine RRAM-Struktur, die mit dem Transistor elektrisch verbunden ist. Die RRAM-Struktur umfasst eine untere Elektrode, eine Schicht aus resistivem Material und eine obere Elektrode. Die untere Elektrode weist einen Kontaktloch-Teil und einen oberen Teil auf. Der Kontaktloch-Teil der unteren Elektrode ist in einer ersten RRAM-Sperrschicht eingebettet. Die Schicht aus resistivem. Material über der unteren Elektrode weist eine gleiche Breite auf wie der obere Teil der unteren Elektrode. Die obere Elektrode über der Schicht aus resistivem Material weist eine kleinere Breite auf als die Schicht aus resistivem Material. Gemäß manchen Ausführungen liegt ein Verhältnis der Breite der oberen Elektrode zu der Breite der unteren Elektrode bei etwa 0,75 bis etwa 0,55.
-
Gemäß einem anderen Aspekt betrifft die vorliegende Offenbarung eine RRAM-Zelle, die einen Transistor umfasst, eine RRAM-Struktur, die mit dem Transistor elektrisch verbunden ist, und ein leitendes Material, das mit einer oberen Elektrode der RRAM-Struktur verbunden ist. Die RRAM-Struktur umfasst weiter eine untere Elektrode und eine Schicht aus resistivem Material. Die untere Elektrode weist einen Kontaktloch-Teil und einen oberen Teil auf. Der Kontaktloch-Teil der unteren Elektrode ist in einer RRAM-Sperrschicht eingebettet. Die Schicht aus resistivem Material liegt über der unteren Elektrode, und die obere Elektrode liegt über der Schicht aus resistivem Material und umfasst Tantalnitrid. Die obere Elektrode umfasst eine obere Seite über der Schicht aus resistivem Material und der unteren Elektrode, eine Seitenwand, die sich abwärts von der oberen Seite zu der Schicht aus resistivem Material und der unteren Elektrode erstreckt, und hat eine kleinere Breite als der obere Teil der unteren Elektrode.
-
Gemäß noch einem Aspekt betrifft die vorliegende Offenbarung ein Verfahren zur Herstellung einer RRAM-Zelle. Das Verfahren umfasst das Ausbilden eines Transistors auf einem Substrat, das Ablagern einer ersten RRAM-Sperrschicht über dem Substrat, das Ausbilden eines Untere-Elektrode-Kontaktlochs in der ersten RRAM-Sperrschicht, das Ablagern einer Untere-Elektrode-Schicht in dem Untere-Elektrode-Kontaktloch und über der ersten RRAM-Sperrschicht, das Ablagern einer Schicht aus resistivem Material über der Untere-Elektrode-Schicht, das Ablagern einer Obere-Elektrode-Schicht über der Schicht aus resistivem Material, das Ausbilden einer oberen Elektrode, indem die Obere-Elektrode-Schicht strukturiert wird, und das Ausbilden einer unteren Elektrode, nachdem die obere Elektrode ausgebildet wurde, indem die Untere-Elektrode-Schicht strukturiert wird. Die obere Elektrode hat eine kleinere Breite als die untere Elektrode.
-
Das Vorangegangene hat Merkmale von mehreren Ausführungen aufgezeigt. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungen zu erlangen. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen vornehmen kann, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen.
