DE102021110683A1 - Speicherzellenbauelement mit dünnschichttransistor-auswahleinrichtung und verfahren zum bilden desselben - Google Patents

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Yong-Jie WU
Yen-Chung Ho
Hui-Hsien Wei
Chia-Jung Yu
Pin-Cheng HSU
Mauricio Manfrini
Chung-Te Lin
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Abstract

Vorliegend werden Speicherstruktur, Speicherbauelement und Verfahren zum Herstellen derselben offenbart, wobei die Speicherstruktur einen Dünnschichttransistor (TFT) mit umgebenem Gate (GAA-Transistor) und eine auf dem GAA-Transistor gestapelte Speicherzelle einschließt. Der GAA-Transistor schließt Folgendes ein: einen Kanal, der ein Halbleitermaterial umfasst; eine Source-Elektrode, die elektrisch mit einem ersten Ende des Kanals verbunden ist; eine Drain-Elektrode, die elektrisch mit einem entgegengesetzten, zweiten Ende des Kanals verbunden ist; eine dielektrische Schicht mit hohem k-Wert, die den Kanal umgibt, und eine Gate-Elektrode, die die dielektrische Schicht mit hohem k-Wert umgibt. Die Speicherzelle schließt eine erste Elektrode ein, die elektrisch mit der Drain-Elektrode verbunden ist.

Description

  • VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/042,024 mit dem Titel „MRAM combined with GAA IGZO TFT“, eingereicht am 22. Juni 2020, deren gesamter Inhalt in allen Belangen hiermit durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • In der Halbleiterindustrie besteht ein ständiger Wunsch darin, die Flächendichte integrierter Schaltungen zu erhöhen. Aus diesem Grund sind Einzeltransistoren immer kleiner geworden. Doch das Tempo, in dem Einzeltransistoren verkleinert werden können, verlangsamt sich. Ein Verlagern von peripheren Transistoren vom Front-End-of-Line (FEOL) zum Back-End-of-Line (BEOL) der Fertigung kann vorteilhaft sein, da die Funktionalität bei der BEOL hinzugefügt werden kann, während bei der FEOL wertvolle Chipfläche zur Verfügung gestellt werden kann. Dünnschichttransistoren (TFTs) aus Oxidhalbleitern stellen eine attraktive Option für eine BEOL-Integration dar, da die TFTs bei niedrigen Temperaturen verarbeitet werden können und daher zuvor gefertigte Bauelemente nicht beschädigen.
  • Verschiedene Speicherzellenelemente (z. B. magnetoresistiver Direktzugriffsspeicher (MRAM), resistiver Direktzugriffsspeicher (RRAM oder ReRAM)) können Transistoren verwenden, um die Speicherzelle auszuwählen oder zu aktivieren. CMOS-Transistoren, die als Auswahltransistor verwendet werden, können jedoch die Bauelementdichte von Speicherzellenelementen einschränken, da die Größe der CMOS-Transistoren limitierend sein kann.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei noch angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1A ist eine vertikale Querschnittsansicht einer ersten beispielhaften Struktur vor der Bildung eines Arrays von TFTs gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1B ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur während der Bildung des Arrays von Fin-Feldeffekttransistoren mit Back-Gate gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1C ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur nach der Bildung von Metallverschaltungsstrukturen auf einer oberen Ebene gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2A ist eine perspektivische Teilansicht eines Speicherbauelements 200 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 2B ist eine vergrößerte Ansicht eines Abschnitts von 2A, der eine Speicherstruktur 202 einschließt.
    • 2C ist eine vertikale Querschnittsansicht der Speicherstruktur 202 von 2A und 2B.
    • 3A bis 3C sind jeweils vertikale Querschnittsansichten beispielhafter Speicherzellen gemäß verschiedener Ausführungsformen der vorliegenden Offenbarung.
    • 4A bis 4Q sind jeweils vertikale Querschnittsansichten, die verschiedene Schritte eines Verfahrens zum Bilden eines Speicherbauelements gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung veranschaulichen.
    • 5A und 5B sind Prozessflussdiagramme, die die verschiedenen Schritte eines Verfahrens zum Bilden eines Speicherbauelements gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung veranschaulichen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen einschließen, in denen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und auch Ausführungsformen einschließen, in denen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal gebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „oberhalb“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen des Bauelements im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden. Sofern nicht ausdrücklich anders angegeben, wird davon ausgegangen, dass jedes Element mit demselben Bezugszeichen dieselbe Materialzusammensetzung und eine Dicke innerhalb desselben Dickenbereichs aufweist. Wie hierin verwendet, betreffen die Begriffe „im Wesentlichen“ und „etwa“ eine Abweichung von ± 5 %.
  • Die vorliegende Offenbarung betrifft Halbleiterbauelemente und insbesondere einen Dünnschichttransistor (TFT - thin film transistor) mit umgebendem Gate, hierin auch als Gate-all-around-Transistor (GAA-Transistor) bezeichnet, der in Verbindung mit einem Speicherzellenbauelement betrieben werden kann, als ein Speicherzellen-Auswahlbauelement betrieben zu werden. Verschiedene Ausführungsformen der vorliegenden Offenbarung können auf GAA-Indium-Gallium-Zink-Oxid-TFT-Bauelementen (GAA-IGZO-TFTs) und Verfahren zum Bilden derselben abzielen.
  • Speicherbauelemente schließen ein Raster aus unabhängig voneinander funktionierenden Speicherzellen ein, die auf einem Substrat ausgebildet sind. Speicherbauelemente können flüchtige Speicherzellen oder nichtflüchtige (NV) Speicherzellen einschließen. Aufkommende Speichertechnologien möchten mehr Daten zu geringeren Kosten als die teuer zu bauenden Siliziumchips, die für gängige Verbraucherelektronik verwendet werden, speichern. Solche aufkommenden Speicherbauelemente können verwendet werden, um in naher Zukunft bestehende Speichertechnologien, wie Flashspeicher, zu ersetzen. Während bestehende resistive Direktzugiffsspeicher für ihre vorgesehenen Zwecke im Allgemeinen ausreichend waren, sind sie bei immer kleiner werdenden Vorrichtungen nicht in jeder Hinsicht vollständig zufriedenstellend. Aufkommende Technologien für nichtflüchtige Speicher können zum Beispiel einen resistiven Direktzugriffsspeicher (RRAM oder ReRAM - resistive random-access memory), einen magnetoresistiven Direktzugriffsspeicher (MRAM - magneto-resistive random-access memory), einen ferroelektrischen Direktzugriffsspeicher (FeRAM - ferroelectric random-access memory) und einen Phasenwechselspeicher (PCM - phase-change memory) einschließen.
  • Ein RRAM ist ein Art NV-RAM, dessen Funktionsweise auf einem Ändern des elektrischen Widerstands über einem dielektrischen Feststoff basiert, und oft wird er als Memristor bezeichnet. Ein MRAM ist eine Art NV-RAM, der Daten in magnetischen Domänen speichert. Anders als bei herkömmlichen RAM-Chip-Technologien werden Daten in einem MRAM nicht als elektrische Ladung oder als Stromflüsse gespeichert, sondern mittels magnetischer Speicherelemente. Diese Elemente werden von zwei ferromagnetischen Platten gebildet, von denen jede eine Magnetisierung beibehalten kann, getrennt durch eine dünne Isolierschicht. Eine der beiden Platten ist ein Permanentmagnet, der auf eine bestimmte Magnetisierungsrichtung eingestellt ist; die Magnetisierung der anderen Platte kann so verändert werden, dass sie mit der Magnetisierung eines zu dem Speicher externen Feldes übereinstimmt. Ist die Isolierschicht dünn genug (typischerweise wenige Nanometer), können Elektronen aus einem Ferromagneten in den anderen tunneln. Diese Konfiguration ist als magnetischer Tunnelkontakt (MTJ - magnetic tunnel junction) bekannt und ist die einfachste Struktur für ein MRAM-Bit. Ein ferroelektrischer RAM (FeRAM, F-RAM oder FRAM) ist ein Direktzugriffsspeicher, dessen Aufbau dem eines dynamischen RAM (DRAM) ähnelt, wobei die Nichtflüchtigkeit jedoch durch eine Schicht aus ferroelektrischem Material anstelle der Schicht aus dielektrischem Material erzielt wird. Ein Phasenwechselspeicher (auch als PCM, PCME, PRAM, PCRAM, OUM (Ovonics Unified Memory) und C-RAM oder CRAM (Chalkogenid-RAM) bekannt) ist eine Art NV-RAM. PRAMs nutzen das einzigartige Verhalten von Chalkogenidglas aus. Bei der älteren PCM-Generation wurde die Wärme, die durch den Durchgang eines elektrischen Stroms durch ein Heizelement, das im Allgemeinen aus Titannitrid (TiN) ist, erzeugt wurde, entweder dazu verwendet, das Glas schnell zu erwärmen und sehr schnell wieder abzukühlen, um es amorph zu machen, oder dazu, es eine Zeit lang in seinem Kristallisationstemperaturbereich zu halten und dadurch in einen kristallinen Zustand zu versetzen. Ein PCM weist außerdem die Fähigkeit auf, mehrere verschiedene Zwischenzustände zu erreichen, wodurch es fähig ist, mehrere Bits in einer einzigen Zelle zu halten. Bei jeder dieser Speichertechnologien kann ein Auswahltransistor erforderlich sein, um eine bestimmte Speicherzelle zu aktivieren und auszuwählen, um einen Lese- oder Schreibvorgang durchzuführen.
  • Bei einigen Speicherbauelementen können CMOS-Transistoren als Auswahltransistor verwendet werden. Allerdings kann die Größeneinschränkung der CMOS-Transistortechnologie der limitierende Faktor bei der Verbesserung der Größe und der Speicherzellendichte eines Speicherbauelements sein. Die verschiedenen hierin beschriebenen Ausführungsformen verbessern die Größe und die Speicherzellendichte durch Verwenden des TFT mit umgebendem als des Auswahltransistors.
  • Mit Bezug auf 1A ist eine erste beispielhafte Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung vor der Bildung eines Arrays von Speicherstrukturen gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung veranschaulicht. Die erste beispielhafte Struktur schießt ein Substrat 8 ein, das eine Halbleitermaterialschicht 10 enthält. Das Substrat 8 kann ein Volumenhalbleitersubstrat, wie ein Siliziumsubstrat, bei dem sich die Halbleitermaterialschicht durchgehend von einer oberen Fläche des Substrats 8 zu einer unteren Fläche des Substrats 8 erstreckt, oder eine Halbleiter-auf-Isolator-Schicht einschließen, welche die Halbleitermaterialschicht 10 als obere Halbleiterschicht einschließt, die eine vergrabene Isolationsschicht (wie eine Siliziumoxidschicht) bedeckt. Die beispielhafte Struktur kann verschiedene Bauelementbereiche einschließen, die einen Speicher-Array-Bereich 50 einschließen kann, in dem anschließend mindestens ein Array von nichtflüchtigen Speicherzellen gebildet werden kann. Zum Beispiel kann das mindestens ein Array von nichtflüchtigen Speicherzellen Bauelementen mit einem resistiven Direktzugriffsspeicher (RRAM oder ReRAM), einem magnetischen/magnetoresistiven Direktzugriffsspeicher (MRAM), einem ferroelektrischen Direktzugriffsspeicher (FeRAM) und einem Phasenwechselspeicher (PCM) einschließen. Die beispielhafte Struktur kann außerdem einen peripheren Logikbereich 52 einschließen, in dem elektrische Verbindungen zwischen jedem Array von nichtflüchtigen Speicherzellen und einer peripheren Schaltung, die Feldeffekttransistoren einschließt, anschließend gebildet werden können. Flächen des Speicher-Array-Bereichs 50 und des Logikbereichs 52 können angewandt werden, um verschiedene Elemente der peripheren Schaltung zu bilden.
  • Während eines FEOL-Vorgangs können auf und/oder in der Halbleitermaterialschicht 10 Halbleiterbauelemente, wie Feldeffekttransistoren (FETs), gebildet werden. Zum Beispiel können in einem oberen Abschnitt der Halbleitermaterialschicht 10 flache Grabenisolationsstrukturen 12 gebildet werden, indem flache Gräben gebildet werden und anschließend die flachen Gräben mit einem dielektrischen Material wie Siliziumoxid gefüllt werden. Weitere geeignete dielektrische Materialien liegen innerhalb des beabsichtigten Umfangs der Offenbarung. In verschiedenen Bereichen des oberen Abschnitts der Halbleitermaterialschicht 10 können verschiedene dotierte Wannen (nicht explizit gezeigt) durch Durchführen von Ionenimplantationsprozessen mit Maskierungen gebildet werden.
  • Über der oberen Fläche des Substrats 8 können Gatestrukturen 20 durch Abscheiden und Strukturieren einer Gate-Dielektrikum-Schicht, einer Gate-Elektrode-Schicht und einer Gate-Deck-Dielektrikum-Schicht gebildet werden. Jede Gatestruktur 20 kann einen vertikalen Stapel aus einem Gate-Dielektrikum 22, einer Gate-Elektrode 24 und einem Gate-Deck-Dielektrikum 28 einschließen, der hierin als ein Gatestapel (22, 24, 28) bezeichnet wird. Es können Ionenimplantationsprozesse durchgeführt werden, um Erweiterungsimplantationsbereiche zu bilden, die Source-Erweiterungsbereiche und Drain-Erweiterungsbereiche einschließen können. Um die Gatestapel (22, 24, 28) herum können dielektrische Gate-Abstandshalter 26 gebildet werden. Jede Baugruppe eines Gatestapels (22, 24, 28) und eines dielektrischen Gate-Abstandshalters 26 bildet eine Gatestruktur 20. Es können zusätzliche Ionenimplantationsprozesse durchgeführt werden, welche die Gatestrukturen 20 als selbstausrichtende Implantationsmasken verwenden, um tiefe aktive Bereiche zu bilden. Solche tiefen aktiven Bereiche können tiefe Source-Bereiche und tiefe Drain-Bereiche einschließen. Obere Abschnitte der tiefen aktiven Bereiche können mit Abschnitten der Erweiterungsimplantationsbereiche überlappen. Jede Kombination aus einem Erweiterungsimplantationsbereich und einem tiefen aktiven Bereich kann einen aktiven Bereich 14 bilden, der je nach elektrischer Vorspannung ein Source-Bereich oder ein Drain-Bereich sein kann. Unter jedem Gatestapel (22, 24, 28) kann zwischen einem benachbarten Paar der aktiven Bereiche 14 ein Halbleiterkanal 15 gebildet werden. Auf der oberen Fläche jedes aktiven Bereichs 14 können Metall-Halbleiter-Legierungsbereiche 18 gebildet werden. Auf der Halbleitermaterialschicht 10 können Feldeffekttransistoren gebildet werden. Jeder Feldeffekttransistor kann eine Gatestruktur 20, einen Halbleiterkanal 15, ein Paar der aktiven Bereiche 14 (wovon einer als Source-Bereich und der andere als Drain-Bereich dient) und optionale Metall-Halbleiter-Legierungsbereiche 18 einschließen. Auf der Halbleitermaterialschicht 10 können komplementäre Metall-Oxid-Halbleiter-Schaltungen (CMOS-Schaltungen) 75 bereitgestellt werden, die eine periphere Schaltung für das Array (die Arrays) von TFTs einschließen können, die anschließend gebildet werden sollen.
  • Anschließend können verschiedene Strukturen auf Verschaltungsebene gebildet werden, die vor der Bildung eines Arrays von Fin-Feldeffekttransistoren mit Back-Gate gebildet werden und hierin als untere Strukturen auf Verschaltungsebene (L0, L1, L2) bezeichnet werden. In dem Fall, in dem anschließend ein zweidimensionales Array von TFTs über zwei Ebenen von Metallleitungen auf Verschaltungsebene gebildet werden soll, können die unteren Strukturen auf Verschaltungsebene (L0, L1, L2) eine Struktur auf Kontaktebene L0, eine erste Struktur auf Verschaltungsebene L1 und eine zweite Struktur auf Verschaltungsebene L2 einschließen. Die Struktur auf Kontaktebene L0 kann eine dielektrische Planarisierungsschicht 31A, die ein planarisierbares dielektrisches Material wie Siliziumoxid einschließt, und verschiedene Kontakt-Durchkontaktierungsstrukturen 41V einschließen, die einen jeweiligen/eine jeweilige der aktiven Bereiche 14 oder der Gate-Elektroden 24 kontaktieren und innerhalb der dielektrischen Planarisierungsschicht 31A ausgebildet sind. Die erste Struktur auf Verschaltungsebene L1 schließt eine erste dielektrische Schicht auf Verschaltungsebene 31B und erste Metallleitungen 41L ein, die innerhalb der ersten dielektrischen Schicht auf Verschaltungsebene 31B ausgebildet sind. Die erste dielektrische Schicht auf Verschaltungsebene 31B wird auch als eine erste dielektrische Schicht auf Leitungsebene bezeichnet. Die ersten Metallleitungen 41L können eine jeweilige der Kontakt-Durchkontaktierungsstrukturen 41V kontaktieren. Die zweite Struktur auf Verschaltungsebene L2 schließt eine zweite dielektrische Schicht auf Verschaltungsebene 32 ein, die einen Stapel aus einer ersten Schicht dielektrischen Materials auf Durchkontaktierungsebene und einer zweiten Schicht dielektrischen Materials auf Leitungsebene oder einer Schicht dielektrischen Materials auf Leitungs- und Durchkontaktierungsebene einschließen kann. Die zweite dielektrische Schicht auf Verschaltungsebene 32 kann dabei innerhalb zweiter Metallverschaltungsstrukturen auf Verschaltungsebene (42V, 42L) gebildet worden sein, die erste Metalldurchkontaktierungsstrukturen 42V und zweite Metallleitungen 42L einschließen. Obere Flächen der zweiten Metallleitungen 42L können koplanar mit der oberen Fläche der zweiten dielektrischen Schicht 32 auf Verschaltungsebene sein.
  • Mit Bezug auf 1B kann in dem Speicher-Array-Bereich 50 über der zweiten Struktur auf Verschaltungsebene L2 ein Array 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlbauelementen gebildet werden. Die Details der Struktur und der Verarbeitungsschritte für das Array 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlbauelementen werden anschließend ausführlich beschrieben. Während der Bildung des Arrays 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlbauelementen kann eine dritte dielektrische Schicht auf Verschaltungsebene 33 gebildet werden. Der Satz aller Strukturen, die auf der Ebene des Arrays 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlbauelement-Transistoren gebildet werden, wird hierin als eine dritte Struktur auf Verschaltungsebene L3 bezeichnet.
  • Mit Bezug auf 1C können in der dritten dielektrischen Schicht auf Verschaltungsebene 33 dritte Metallverschaltungsstrukturen auf Verschaltungsebene (43V, 43L) gebildet werden. Die dritten Metallverschaltungsstrukturen auf Verschaltungsebene (43V, 43L) können zweite Metalldurchkontaktierungsstrukturen 43V und dritte Metallleitungen 43L einschließen. Anschließend können zusätzliche Strukturen auf Verschaltungsebene gebildet werden, die hierin als obere Strukturen auf Verschaltungsebene (L4, L5, L6, L7) bezeichnet werden. Zum Beispiel können die oberen Strukturen auf Verschaltungsebene (L4, L5, L6, L7) eine vierte Struktur auf Verschaltungsebene L4, eine fünfte Struktur auf Verschaltungsebene L5, eine sechste Struktur auf Verschaltungsebene L6 und eine siebte Struktur auf Verschaltungsebene L7 einschließen. Die vierte Struktur auf Verschaltungsebene L4 kann eine vierte dielektrische Schicht auf Verschaltungsebene 34 einschließen, in der vierte Metallverschaltungsstrukturen auf Verschaltungsebene (44V, 44L) gebildet worden sind, die dritte Metalldurchkontaktierungsstrukturen 44V und vierte Metallleitungen 44L einschließen können. Die fünfte Struktur auf Verschaltungsebene L5 kann eine fünfte dielektrische Schicht auf Verschaltungsebene 35 einschließen, in der fünfte Metallverschaltungsstrukturen auf Verschaltungsebene (45V, 45L) gebildet worden sind, die vierte Metalldurchkontaktierungsstrukturen 45V und fünfte Metallleitungen 45L einschließen können. Die sechste Struktur auf Verschaltungsebene L6 kann eine sechste dielektrische Schicht auf Verschaltungsebene 36 einschließen, in der sechste Metallverschaltungsstrukturen auf Verschaltungsebene (46V, 46L) gebildet worden sind, die fünfte Metalldurchkontaktierungsstrukturen 46V und sechste Metallleitungen 46L einschließen können. Die siebte Struktur auf Verschaltungsebene L7 kann eine siebte dielektrische Schicht auf Verschaltungsebene 37 einschließen, in der sechste Metalldurchkontaktierungsstrukturen 47V (die siebte Metallverschaltungsstrukturen auf Verschaltungsebene sind) und Metall-Bondpads 47B gebildet worden sind. Die Metall-Bondpads 47B können für ein Lötbonden (das C4-Höcker-Bonden oder Draht-Bonden anwenden kann) oder für ein Metall-Metall-Bonden (wie Kupfer-Kupfer-Bonden) eingerichtet sein.
  • Jede dielektrische Schicht auf Verschaltungsebene kann als eine dielektrische Schicht auf Verschaltungsebene (ILD-Schicht) 30 bezeichnet werden. Jede Metallverschaltungsstruktur auf Verschaltungsebene kann als eine Metallverschaltungsstruktur 40 bezeichnet werden. Jede zusammenhängende Kombination aus einer Metalldurchkontaktierungsstruktur und einer darüberliegenden Metallleitung, die sich innerhalb derselben Struktur auf Verschaltungsebene (L2 bis L7) befinden, kann nacheinander als zwei verschiedene Strukturen gebildet werden, indem zwei Single-Damascene-Prozesse angewandt werden, oder kann gleichzeitig als eine einzige Struktur gebildet werden, indem ein Dual-Damascene-Prozess angewandt wird. Jede der Metallverschaltungsstrukturen 40 kann eine jeweilige metallische Auskleidung (wie eine Schicht aus TiN, TaN oder WN mit einer Dicke im Bereich von 2 nm bis 20 nm) und ein jeweiliges metallisches Füllmaterial (wie W, Cu, Co, Mo, Ru, andere elementare Metalle oder eine Legierung oder eine Kombination davon) einschließen. Weitere geeignete Materialien zur Verwendung als metallische Auskleidung und metallisches Füllmaterial liegen ebenfalls innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung. Verschiedene dielektrische Ätzstoppschichten und dielektrische Deckschichten können zwischen vertikal benachbarten Paaren der ILD-Schichten 30 eingefügt werden oder können in eine oder mehrere der ILD-Schichten 30 aufgenommen werden.
  • Während die vorliegende Offenbarung anhand einer Ausführungsform beschrieben wird, in der das Array 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlbauelementen als eine Komponente einer dritten Struktur auf Verschaltungsebene L3 gebildet werden kann, werden hierin ausdrücklich Ausführungsformen in Betracht gezogen, in denen das Array 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlbauelementen als Komponenten einer beliebigen anderen Struktur auf Verschaltungsebene (z. B. L1 bis L7) gebildet werden kann. Des Weiteren werden, während die vorliegende Offenbarung anhand einer Ausführungsform beschrieben wird, in der ein Satz von acht Strukturen auf Verschaltungsebene gebildet werden, hierin ausdrücklich Ausführungsformen in Betracht gezogen, in denen eine andere Anzahl von Strukturen auf Verschaltungsebene verwendet wird. Darüber hinaus werden hier ausdrücklich Ausführungsformen in Betracht gezogen, in denen zwei oder mehr Arrays 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlbauelementen innerhalb mehrerer Strukturen auf Verschaltungsebene in dem Speicher-Array-Bereich 50 bereitgestellt werden können. Während die vorliegende Offenbarung anhand einer Ausführungsform beschrieben wird, in der ein Array 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlbauelementen in einer einzigen Struktur auf Verschaltungsebene gebildet werden kann, werden hierin ausdrücklich Ausführungsformen in Betracht gezogen, in denen ein Array 95 von nichtflüchtigen Speicherzellen und TFT-Auswahlbauelementen über zwei vertikal aneinandergrenzenden Strukturen auf Verschaltungsebene gebildet werden kann.
  • 2A ist eine perspektivische Teilansicht eines Speicherbauelements 200 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung, 2B ist eine vergrößerte Ansicht eines Abschnitts von 2A, der eine Speicherstruktur 202 einschließt, und 2C ist eine Querschnittsansicht durch die Speicherstruktur 202 von 2A und 2B.
  • Mit Bezug auf 2A bis 2C kann das Speicherbauelement 200 ein Array von Speicherstrukturen 202 einschließen, das auf einem Substrat 100 vorgesehen ist. Das Substrat 100 kann ein Halbleiterwafer oder eine Unterschicht, wie eine Metallschicht, sein. Das Substrat 100 kann zum Beispiel Silizium einschließen. Alternativ kann das Substrat 100 aus irgendeinem anderen geeigneten elementaren Halbleiter, wie Diamant oder Germanium, einem geeigneten Verbindungshalbleiter, wie Siliziumcarbid, Indiumarsenid oder Indiumphosphid; oder einem geeigneten Legierungshalbleiter wie Silizium-Germanium-Carbid, Gallium-Arsen-Phosphid oder Gallium-Indium-Phosphid sein. Alternativ kann das Substrat 100 ein von einem Halbleiter verschiedenes Material wie ein Glassubstrat für Dünnschichttransistor-Flüssigkristallanzeigevorrichtungen (TFT-LCD-Vorrichtungen) oder Quarzglas oder Calciumfluorid für eine Fotomaske (Maske) einschließen. Das Substrat 100 kann verschiedene dotierte Bereiche und/oder dielektrische Merkmale für verschiedene mikroelektronische Komponenten, wie einen komplementären Metall-Oxid-Halbleiter-Feldeffekttransistor (CMOSFET), einen Bildsensor, eine Speicherzelle und/oder ein kapazitives Element, einschließen.
  • Außerdem kann das Speicherbauelement 200 Sourceleitungen 110, Wortleitungen 112 (z. B. Gate-Leitungen) und Bitleitungen 114 (z. B. obere Elektroden) einschließen. Die Sourceleitungen 110 können sich in einer ersten Richtung über das Substrat 100 erstrecken. Die Wortleitungen 112 können über den Sourceleitungen 110 vorgesehen sein und können sich ebenfalls in der ersten Richtung erstrecken. Die Sourceleitungen 110 und die Wortleitungen 112 können jeweils überlappen.
  • Die Bitleitungen 114 können über den Wortleitungen 112 vorgesehen sein. Die Bitleitungen 114 können sich in einer zweiten Richtung erstrecken, sodass sie die Wortleitungen 112 und die Sourceleitungen 110 kreuzen. In einigen Ausführungsformen kann die zweite Richtung im Wesentlichen senkrecht zu der ersten Richtung sein.
  • Die Sourceleitungen 110, die Wortleitungen 112 und die Bitleitungen 114 können aus einem beliebigen geeigneten elektrisch leitfähigen Elektrodenmaterial wie Kupfer, Aluminium, Zirconium, Titan, Wolfram, Tantal, Ruthenium, Palladium, Platin, Kobalt, Nickel oder Legierungen davon gebildet werden. Weitere geeignete Elektrodenmaterialien liegen ebenfalls innerhalb des beabsichtigten Umfangs der Offenbarung. Die Sourceleitungen 110, die Wortleitungen 112 und die Bitleitungen 114 können durch Abscheiden einer Schicht aus leitfähigem Material unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses gebildet werden. Hierin können „geeignete Abscheidungsprozesse“ einen Prozess der chemischen Gasphasenabscheidung (CVD-Prozess), einen Prozess der physikalischen Gasphasenabscheidung (PVD-Prozess), einen Atomlagenabscheidungsprozess (ALD-Prozess), einen Prozess der CVD mit Plasma hoher Dichte (HDPCVD-Prozess), einen Prozess der metallorganischen CVD (MOCVD-Prozess), einen plasmaunterstützten CVD-Prozess (PECVD-Prozess), einen Sputterprozess oder dergleichen einschließen. Die abgeschiedene Schicht kann dann unter Verwendung eines beliebigen geeigneten Prozesses strukturiert werden, beispielsweise durch Verwendung eines strukturierten Fotolacks und eines Ätzprozesses, wie eines Nass- oder Trockenätzprozesses.
  • Die Sourceleitungen 110 können auf und/oder innerhalb einer dielektrischen Oxidschicht 102 vorgesehen sein, die auf dem Substrat 100 vorgesehen ist. Die dielektrische Oxidschicht 102 kann ein dielektrisches Oxidmaterial wie Siliziumoxid (SiO2) einschließen und kann wie vorstehend beschrieben durch einen thermischen Prozess oder einen beliebigen geeigneten Abscheidungsprozess gebildet werden.
  • Die Wortleitungen 112 können auf der dielektrischen Oxidschicht 102 vorgesehen sein, eine erste dielektrische Schicht 104 kann auf den Wortleitungen 112 vorgesehen sein, eine zweite dielektrische Schicht 106 kann auf der ersten dielektrischen Schicht 104 vorgesehen sein und die Bitleitungen 114 können auf der zweiten dielektrischen Schicht 106 vorgesehen sein. Dritte dielektrische Schichten 108, die auch als Abstandshalter 108 bezeichnet werden können, können derart eingerichtet sein, dass sie benachbarte Wortleitungen 112 elektrisch isolieren und physisch trennen. Die dielektrischen Schichten 104, 106, 108 können durch einen beliebigen geeigneten Abscheidungsprozess, wie vorstehend beschrieben, gebildet werden und können ein beliebiges geeignetes dielektrisches Material einschließen. Hierin können „geeignete dielektrische Materialien“ Siliziumoxid (SiO2), ein geeignetes dielektrisches Material mit hohem k-Wert oder dergleichen einschließen.
  • Zwischen der Wortleitung 112 und der dielektrischen Oxidschicht 102 kann eine dielektrische Schicht mit hohem k-Wert 122 vorgesehen sein. Die dielektrische Schicht mit hohem k-Wert 122 kann aus einem beliebigen geeigneten dielektrischen Material gebildet werden, das eine Dielektrizitätskonstante von mehr als 3,9 aufweist. Hierin schließen „geeignete dielektrische Materialien mit hohem k-Wert“ Siliziumnitrid (SiN4), Hafniumoxid (HfO2), Hafniumsiliziumoxid (HfSiO), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), Hafniumzirconiumoxid (Hf0.5Zr0.5O2), Tantaloxid (Ta2O5), Aluminiumoxid (Al2O3), Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3), Zirconiumoxid (ZrO2) ein, ohne darauf beschränkt zu sein. Weitere geeignete dielektrische Materialien mit hohem k-Wert liegen ebenfalls innerhalb des beabsichtigten Umfangs der Offenbarung.
  • In verschiedenen Ausführungsformen kann die dielektrische Schicht mit hohem k-Wert 122 eine Dicke thk im Bereich von 0,5 nm bis 5,0 nm, wie 1 nm bis 4 nm, aufweisen, obwohl auch größere oder kleinere Dicken verwendet werden können. In verschiedenen Ausführungsformen kann der Kanal 120 eine Dicke tc im Bereich von 1 nm bis 20 nm, wie 3 nm bis 15 nm, aufweisen, obwohl auch größere oder kleinere Dicken verwendet werden können.
  • Jede Speicherstruktur 202 kann zwischen einer entsprechenden Bitleitung 114 und einer entsprechenden Sourceleitung 110 vorgesehen sein. In verschiedenen Ausführungsformen kann jede Speicherstruktur 202 einen Dünnschichttransistor (TFT) mit umgebendem Gate 124, hierin auch als ein Gate-all-around-Transistor (GAA-Transistor) 124 bezeichnet, und eine Speicherzelle 130 einschließen. Der GAA-Transistor 124 kann eine Source-Elektrode 116, die auf der Sourceleitung 110 ausgebildet ist, einen auf der Source-Elektrode 116 vorgesehenen Kanal 120, mindestens einen Abschnitt einer Wortleitung 112, der als eine Gate-Elektrode für den Kanal 120 betrieben wird, und eine Drain-Elektrode 118 einschließen, die den Kanal 120 elektrisch mit der Speicherzelle 130 verbindet.
  • Die Speicherstruktur 202 kann außerdem eine Umgebendes-Gate-Isolator-Schicht 122A (SGI-Schicht- surrounding gate insulator layer) einschließen. Die SGI-Schicht 122A kann von einem Abschnitt der dielektrischen Schicht mit hohem k-Wert 122 gebildet werden, der den Kanal 120 umgibt und den Kanal 120 und/oder die Source-Elektrode 116 von der Wortleitung 112 elektrisch isoliert.
  • Der Kanal 120 kann ein beliebiges geeignetes Halbleitermaterial einschließen. Hierin können „geeignete Halbleitermaterialien“ amorphes Silizium oder ein halbleitendes Oxid wie InGaZnO (IGZO), InWO, InZnO, InSnO, GaOx, InOx einschließen. Weitere zum Bilden des Kanals geeignete Halbleitermaterialien liegen ebenfalls innerhalb des beabsichtigten Umfangs der Offenbarung. In einigen Ausführungsformen kann der Kanal 120 vorzugsweise aus IGZO gebildet werden. Der Kanal 120 kann die Form einer Säule, eines Pfeilers oder eines Drahts aufweisen. In einigen Ausführungsformen kann der Kanal 120 die Form eines Nanodrahts aufweisen. Der Kanal 120 ist jedoch nicht auf eine bestimmte Form beschränkt.
  • Der Kanal 120 kann dazu betrieben werden, den Stromfluss von der Source-Elektrode 116 zur Drain-Elektrode 118 und in ein erstes Ende der Speicherzelle 130 zu steuern. Ein zweites Ende der Speicherzelle 130 kann elektrisch mit der Bitleitung 114 verbunden werden.
  • Insbesondere können der Kanal 120 und die SGI-Schicht 122A derart in einem Durchgangsloch (z. B. einer Durchkontaktierung oder einem Kontaktloch), das in der Wortleitung 112 ausgebildet ist, vorgesehen sein, dass der Kanal 120 von der SGI-Schicht 122A und der Wortleitung 112 umgeben ist. Die Wortleitung 112 kann als eine Gate-Elektrode zum Steuern des Stromflusses durch den Kanal 120 und zur Speicherzelle 130 betrieben werden. Dementsprechend kann der GAA-Transistor 124 dafür eingerichtet sein, den Betrieb der Speicherzelle 130 (d. h. eines Auswahltransistors) zu steuern.
  • Zum Beispiel können der Kanal 120 und die Speicherzelle 130 auf einer Linie vorgesehen sein, die sich senkrecht zur Ebene des Substrats 100 erstreckt. Der Kanal 120 und die Speicherzelle 130 können vertikal gestapelt werden, wenn die Längsachse des Substrats im Wesentlichen horizontal ist. Dementsprechend kann die Längsachse des Kanals 120 und der Speicherzelle 130 senkrecht zur Ebene des Substrats 100 verlaufen. Von daher ist die Speicherstruktur 202, die den GAA-Transistor 124 einschließt, kompakter aufgebaut. Herkömmliche Speicherstrukturen können zum Beispiel Transistoren einschließen, die unter Wortleitungen oder an der Seite von Speicherzellen vorgesehen sind. Von daher kann die Speicherstruktur 202 eine höhere Speicherzellendichte als herkömmliche Speicherstrukturen ermöglichen.
  • 3A bis 3B sind vertikale Querschnittsansichten beispielhafter Speicherzellen 130A, 130B, 130C, die als die Speicherzelle 130 in der Speicherstruktur 202 eingeschlossen sein können, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Mit Bezug auf 3A kann die Speicherzelle 130A eine Magnetischer-Tunnelkontakt-Speicherzelle (MTJ-Speicherzelle - magnetic tunnel junction memory cell) 130 sein. Jede MTJ-Speicherzelle 130A kann eine untere Elektrode 132, eine Magnetischer-Tunnelkontakt-Struktur (160, 155, 156) und eine obere Elektrode 134 einschließen. Die obere Elektrode 134 kann elektrisch mit einer Bitleitung 114 verbunden werden, und die untere Elektrode 132 kann elektrisch mit einer Drain-Elektrode 118 verbunden werden.
  • Jeder magnetische Tunnelkontakt (160, 155, 156) kann eine synthetische antiferromagnetische Struktur (SAF-Struktur - synthetic antiferromagnetic structure) 160, eine nichtmagnetische Tunnelsperrschicht 155 und eine Schicht 156 mit freier Magnetisierung einschließen. Zwischen der unteren Elektrode 132 und dem magnetischen Tunnelkontakt (160, 155, 156) kann eine nichtmagnetische metallische Pufferschicht 154 bereitgestellt werden.
  • Die Komponenten/Schichten 132, 154, 160, 155, 156 können durch chemische Gasphasenabscheidungsprozesse, physikalische Gasphasenabscheidungsprozesse oder Kombinationen davon abgeschieden werden. Jede Komponente/Schicht 132, 154, 160, 155, 156 kann als planare flächendeckende Materialschichten mit einer jeweiligen durchgängig gleichmäßigen Dicke abgeschieden werden. Die nichtmagnetische metallische Pufferschicht 154, die synthetische antiferromagnetische Schicht 160, die nichtmagnetische Tunnelsperrschicht 155 und die Schicht 156 mit freier Magnetisierung werden zusammenfassend als Speichermaterialschichten bezeichnet. Mit anderen Worten werden die Speichermaterialschichten zwischen der unteren Elektrode 132 und der oberen Elektrode 134 gebildet.
  • Während die vorliegende Offenbarung anhand einer Ausführungsform beschrieben wird, in der die Speichermaterialschichten die nichtmagnetische metallische Pufferschicht 154, die synthetische antiferromagnetische Schicht 160, die nichtmagnetische Tunnelsperrschicht 155 und die Schicht 156 mit freier Magnetisierung einschließen, können die Verfahren und die Strukturen der vorliegenden Offenbarung auf eine beliebige Struktur angewandt werden, in der die Speichermaterialschichten einen anderen Schichtstapel einschließen, der zwischen einer unteren Elektrode 132 und einer oberen Elektrode 134 bereitgestellt ist, und Material einschließen, das auf eine beliebige Weise Informationen speichern kann. Modifikationen der vorliegenden Offenbarung, bei denen die Speichermaterialschichten ein Phasenwechsel-Speichermaterial, ein ferroelektrisches Speichermaterial oder ein vakanzmoduliertes leitfähiges Oxidmaterial (VMCO-Material - vacancy-modulated conductive oxide material) einschließen, werden hierin ausdrücklich in Betracht gezogen.
  • Die untere Elektrode 132 kann mindestens ein nichtmagnetisches metallisches Material wie TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, eine Legierung davon und/oder eine Kombination davon einschließen. Innerhalb des beabsichtigten Umfangs der Offenbarung können auch andere geeignete Materialien verwendet werden. Zum Beispiel kann die untere Elektrode 132 ein elementares Metall, wie W, Cu, Ti, Ta, Ru, Co, Mo oder Pt einschließen und/oder im Wesentlichen daraus bestehen. Die Dicke der unteren Elektrode 132 kann im Bereich von 10 nm bis 100 nm liegen, obwohl auch geringere und größere Dicken verwendet werden können.
  • Die nichtmagnetische metallische Pufferschicht 154 kann ein nichtmagnetisches Material einschließen, das als Keimschicht dienen kann. Insbesondere kann die nichtmagnetische metallische Pufferschicht 154 eine Template-Kristallstruktur bereitstellen, die polykristallinen Körner des Materials der SAF-Schicht 160 in den Richtungen ausrichtet, die die Magnetisierung einer Referenzschicht innerhalb der SAF-Schicht 160 maximieren. Die nichtmagnetische metallische Pufferschicht 154 kann Ti, eine CoFeB-Legierung, NiFe-Legierung, Ruthenium oder eine Kombination davon einschließen. Die Dicke der nichtmagnetischen metallischen Pufferschicht 154 kann im Bereich von 3 nm bis 30 nm liegen, obwohl auch geringere und größere Dicken verwendet werden können.
  • Die SAF-Schicht 160 kann einen Schichtstapel aus einer ferromagnetischen harten Schicht 161, einer antiferromagnetischen Kopplungsschicht 162 und einer Referenzmagnetisierungsschicht 163 einschließen. Jede von der ferromagnetischen harten Schicht 161 und der Referenzmagnetisierungsschicht 163 kann eine jeweilige feste Magnetisierungsrichtung aufweisen. Die antiferromagnetische Kopplungsschicht 162 stellt eine antiferromagnetische Kopplung zwischen der Magnetisierung der ferromagnetischen harten Schicht 161 und der Magnetisierung der Referenzmagnetisierungsschicht 163 bereit, sodass die Magnetisierungsrichtung der ferromagnetischen harten Schicht 161 und die Magnetisierungsrichtung der Referenzmagnetisierungsschicht 163 während des Betriebs der Speicherzelle 130A unveränderbar bleibt.
  • Die ferromagnetische harte Schicht 161 kann ein ferromagnetisch hartes Material wie PtMn, IrMn, RhMn, FeMn, OsMn usw. einschließen. Die Referenzmagnetisierungsschicht 163 kann ein ferromagnetisch hartes Material wie Co, CoFe, CoFeB, CoFeTa, NiFe, CoPt, CoFeNi usw. einschließen. Innerhalb des beabsichtigten Umfangs der Offenbarung können auch andere geeignete Materialien verwendet werden. Die antiferromagnetische Kopplungsschicht 162 kann Ruthenium oder Iridium einschließen. Die Dicke der antiferromagnetischen Kopplungsschicht 162 kann derart gewählt sein, dass die durch die antiferromagnetische Kopplungsschicht 162 hervorgerufene Austauschwechselwirkung die relativen Magnetisierungsrichtungen der ferromagnetisch harten Schicht 161 und der Referenzmagnetisierungsschicht 163 in entgegengesetzten Richtungen, d. h. in einer antiparallelen Ausrichtung, stabilisiert. In einer Ausführungsform kann die Nettomagnetisierung der SAF-Schicht 160 durch Anpassen des Betrags der Magnetisierung der ferromagnetisch harten Schicht 161 an den Betrag der Magnetisierung der Referenzmagnetisierungsschicht 163 erzeugt. Die Dicke der SAF-Schicht 160 kann im Bereich von 5 nm bis 30 nm liegen, obwohl auch geringere und größere Dicken verwendet werden können.
  • Die nichtmagnetische Tunnelsperrschicht 155 kann ein Tunnelsperrmaterial einschließen, das ein elektrisch isolierendes Material mit einer Dicke sein kann, die ein Tunneln von Elektronen ermöglicht. Zum Beispiel kann die nichtmagnetische Tunnelsperrschicht 155 Magnesiumoxid (MgO), Aluminiumoxid (Al2O3), Aluminiumoxynitrid (AIN), Aluminiumnitrid (AlON), Hafniumoxid (HfO2) oder Zirconiumoxid (ZrO2) einschließen. Innerhalb des beabsichtigten Umfangs der Offenbarung können auch andere geeignete Materialien verwendet werden. Die Dicke der nichtmagnetischen Tunnelsperrschicht 155 kann 0,7 nm bis 1,3 nm betragen, obwohl auch geringere und größere Dicken verwendet werden können.
  • Die Schicht 156 mit freier Magnetisierung kann ein ferromagnetisches Material einschließen, das zwei stabile Magnetisierungsrichtungen aufweist, nämlich parallel bzw. antiparallel zur Magnetisierungsrichtung der Referenzmagnetisierungsschicht 163. Die Schicht 156 mit freier Magnetisierung kann ein ferromagnetisch hartes Material wie Co, CoFe, CoFeB, CoFeTa, NiFe, CoPt, CoFeNi usw. einschließen. Innerhalb des beabsichtigten Umfangs der Offenbarung können auch andere geeignete Materialien verwendet werden. Die Dicke der Schicht 156 mit freier Magnetisierung kann im Bereich von 1 nm bis 6 nm liegen, obwohl auch geringere und größere Dicken verwendet werden können.
  • Die obere Elektrode 134 kann ein beliebiges nichtmagnetisches Material einschließen, das auch für die untere Elektrode 132 verwendet werden kann. Beispielhafte metallische Materialien, die für die obere Elektrode 134 verwendet werden können, schließen, ohne darauf beschränkt zu sein, TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, eine Legierung davon und/oder eine Kombination davon ein. Innerhalb des beabsichtigten Umfangs der Offenbarung können auch andere geeignete Materialien verwendet werden. Zum Beispiel kann die untere Elektrode 132 ein elementares Metall, wie W, Cu, Ti, Ta, Ru, Co, Mo oder Pt einschließen und/oder im Wesentlichen daraus bestehen. Die Dicke der oberen Elektrode 134 kann im Bereich von 10 nm bis 100 nm liegen, obwohl auch geringere und größere Dicken verwendet werden können.
  • Mit Bezug auf 3B kann die Speicherzelle 130B eine PCM-Speicherzelle sein, die eine untere Elektrode 132, eine obere Elektrode 134, einen Heizer 140 und eine Phasenwechselmaterialschicht 142 einschließt. Die Phasenwechselmaterialschicht 142 kann als eine Datenspeicherschicht betrieben werden.
  • Der Heizer 140 kann aus einer dünnen Schicht aus TiN, TaN oder TiAlN gebildet werden, die eine Dicke im Bereich von etwa 5 nm bis etwa 15 nm aufweist, um eine Joule'sche Erwärmung dem Phasenwechselmaterial 162 bereitzustellen. Außerdem kann der Heizer 140 während des sehr schnellen Abkühlens (während des abrupten Abschaltens des Stroms, der an den Heizer 140 angelegt wird, um die amorphe Phase „einzufrieren“) als Wärmesenke dienen.
  • In einigen Ausführungsformen umfasst die Phasenwechselmaterialschicht 142 ein Material eines Zweistoffsystems wie Ga-Sb, In-Se, Sb-Te, Ge-Te und Ge-Sb; eines Dreistoffsystems wie Ge-Sb-Te, In-Sb-Te, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge und Ga-Sb-Te oder eines Vierstoffsystems wie Ag-In-Sb-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Te-Ge-Sb-S, Ge-Sb-Te-O und Ge-Sb-Te-N. In einigen Ausführungsformen umfasst die Phasenwechselmaterialschicht 142 eine Chalkogenidverbindung, die ein oder mehrere Elemente der VI. Hauptgruppe des Periodensystems enthält, wie GST, eine Ge-Sb-Te-Legierung (z. B. Ge2Sb2Te5), mit einer Dicke von 5 nm bis 100 nm. Die Phasenwechselmaterialschicht 142 kann andere Phasenwechsel-/Widerstandsmaterialien einschließen, wie Metalloxide, einschließlich Wolframoxid, Nickeloxid, Kupferoxid usw. Der Phasenübergang zwischen der kristallinen Phase und der amorphen Phase des Phasenwechselmaterials steht mit der Wechselwirkung zwischen der Fernordnung und einer Nahordnung der Struktur des Phasenwechselmaterials in Zusammenhang. Zum Beispiel erzeugt ein Zusammenbruch der Fernordnung die amorphe Phase. Die Fernordnung in der kristallinen Phase erleichtert elektrische Leitung, während die amorphe Phase die elektrische Leitung behindert und einen hohen elektrischen Widerstand verursacht. Um die Eigenschaften der Phasenwechselmaterialschicht 142 an unterschiedliche Erfordernisse anzupassen, kann die Phasenwechselmaterialschicht 142 mit verschiedenen Elementen in unterschiedlichen Mengen dotiert werden, um das Verhältnis von Nah- zu Fernordnung innerhalb der Bondstruktur des Materials einzustellen. Bei dem dotierten Element kann es sich um ein beliebiges Element handeln, das bei der Halbleiterdotierung, Zum Beispiel durch Ionenimplantation, verwendet wird.
  • Mit Bezug auf 3C kann die Speicherzelle 130C eine FeRAM-Speicherzelle sein, die eine untere Elektrode 132, eine obere Elektrode 134 und eine Schicht 144 aus ferroelektrischem Material, wie eine Blei-Zirconat-Titanat-Schicht (PZT-Schicht), einschließt. Die Schicht 144 aus ferroelektrischem Material kann als Datenspeicherschicht betrieben werden.
  • 4A bis 4Q sind Querschnittsansichten, die ein Verfahren zum Bilden der Speicherbauelement 200 von 2A bis 2C gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung veranschaulichen. Mit Bezug auf 4A können auf einem Substrat 100 eine oder mehrere Sourceleitungen 110 gebildet werden, und über den Sourceleitungen 110 kann eine dielektrische Oxidschicht 102 gebildet werden. Das Substrat 100 kann ein beliebiges geeignetes Substrat sein, wie ein Substrat für Halbleiterbauelemente.
  • Insbesondere kann eine Schicht aus einem beliebigen geeigneten elektrisch leitfähigen Material, wie hierin offenbart, wie Kupfer, Aluminium, Zirconium, Titan, Wolfram, Tantal, Ruthenium, Palladium, Platin, Kobalt, Nickel, Legierungen davon oder dergleichen, gleichmäßig auf dem Substrat abgeschieden werden, unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses, wie hierin offenbart, wie physikalischer Gasphasenabscheidung (PVD), Sputtern, chemischer Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), plasmaunterstützter chemischer Gasphasenabscheidung (PECVD), Sputtern oder Kombinationen davon.
  • Die Elektrodenmaterialschicht kann durch einen beliebigen geeigneten Strukturierungsprozess, wie hierin offenbart, strukturiert werden, um die Sourceleitungen 110, wie vorstehend beschrieben, zu bilden, wie beliebigen geeigneten fotolithografischen Prozesse und beliebigen geeigneten Ätzprozesse, wie Nass- oder Trockenätzprozesse.
  • Auf dem Substrat 100 kann eine dielektrische Oxidschicht 102 derart abgeschieden werden, dass sie die Sourceleitungen 110 bedeckt. Die dielektrische Oxidschicht 102 kann unter Verwendung beliebiger geeigneter Abscheidungsprozesse oder durch Verwenden eines thermischen Prozess/Oxidationsprozesses gebildet werden. In einigen Ausführungsformen kann die dielektrische Oxidschicht 102 Siliziumoxid (SiOx) einschließen.
  • Mit Bezug auf 4B kann auf der dielektrischen Oxidschicht 102 ein Fotolackmaterial abgeschieden werden. Das Fotolackmaterial kann dann strukturiert werden, um eine Fotolackstruktur PR zu bilden. Die Fotolackstruktur PR kann Abschnitte der Sourceleitungen 110 freilegen.
  • Die dielektrische Oxidschicht 102 kann dann unter Verwendung der Fotolackstruktur PR als einer Maske geätzt werden, um Source-Durchgangslöcher SH (z. B. Durchkontaktierungslöcher) in der Oxidschicht 102 zu bilden. Das Ätzen kann einen beliebigen geeigneten Ätzprozess einschließen. Die Source-Durchgangslöcher SH können Abschnitte der Sourceleitungen 110 durch die dielektrische Oxidschicht 102 hindurch freilegen.
  • Mit Bezug auf 4B und 4C kann die Fotolackstruktur PR zum Beispiel durch einen Veraschungsprozess oder einen chemischen Entfernungsprozess entfernt werden. Auf der dielektrischen Oxidschicht 102 und in den Source-Durchgangslöchern SH kann unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses eine Schicht eines elektrisch leitfähigen Materials abgeschieden werden, um in den Source-Durchgangslöchern SH Source-Elektroden 116 zu bilden. Dann kann ein Planarisierungsprozess, wie ein chemischmechanischer Polierprozess (CMP) oder dergleichen, durchgeführt werden, um überschüssiges leitfähiges Material von der Oberfläche der dielektrischen Oxidschicht 102 zu entfernen und die Oberflächen der Source-Elektroden 116 und der dielektrischen Oxidschicht 102 zu planarisieren.
  • Mit Bezug auf 4D kann auf der dielektrischen Oxidschicht 102 und der Source-Elektrode 116 unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses und eines beliebigen geeigneten Halbleitermaterials, wie hierin beschrieben, eine Halbleitermaterialschicht 120L abgeschieden werden. Das Halbleitermaterial kann, in einigen Ausführungsformen, vorzugsweise IGZO sein. Dann kann auf der Halbleitermaterialschicht 120L unter Verwendung eines fotolithografischen Prozesses eine strukturierte Fotolackschicht PR gebildet werden.
  • Mit Bezug auf 4E kann die Halbleitermaterialschicht 120L durch einen Ätzprozess unter Verwendung der Fotolackschicht PR als einer Maske strukturiert werden, um Kanäle 120 zu bilden. Zur Bildung der Kanäle 120 kann ein beliebiger geeigneter Ätzprozess verwendet werden.
  • Mit Bezug auf 4E und 4F kann die Fotolackstruktur PR durch einen Veraschungsprozess oder einen chemischen Prozess entfernt werden. Die dielektrische Schicht mit hohem k-Wert 122 kann konform über dem strukturierten Kanal 120 und der dielektrischen Oxidschicht 102 abgeschieden werden. Die dielektrische Schicht mit hohem k-Wert 122 kann durch Abscheiden eines beliebigen geeigneten dielektrischen Materials mit hohem k-Wert und durch Verwenden eines beliebigen geeigneten Abscheidungsverfahrens, wie hierin beschrieben, gebildet werden.
  • Auf der dielektrischen Schicht mit hohem k-Wert 122 kann eine Schicht aus elektrisch leitfähigem Material 112L abgeschieden werden. Die Schicht aus elektrisch leitfähigem Material 112L kann ein beliebiges geeignetes elektrisch leitfähiges Elektrodenmaterial einschließen und kann unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses gebildet werden.
  • Mit Bezug auf 4G kann ein Polierprozess, wie CMP, durchgeführt werden, um die Schicht aus elektrisch leitfähigem Material 112L, die Kanäle 120 und die dielektrische Schicht mit hohem k-Wert 122 derart zu planarisieren, dass eine koplanare Oberfläche gebildet werden kann.
  • Mit Bezug auf 4H kann die Fotolackstruktur PR auf der Schicht aus elektrisch leitfähigem Material 112L, den Kanal 120 und der dielektrischen Schicht mit hohem k-Wert 122 gebildet werden. Unter Verwendung der Fotolackstruktur PR als einer Maske kann ein Ätzprozess durchgeführt werden, um in der Schicht aus elektrisch leitfähigem Material 112L Abstandshalter-Durchgangslöcher SpH (z. B. Durchkontaktierungslöcher) zu bilden und dadurch eine Wortleitung 112 zu bilden.
  • Mit Bezug auf 4H und 4I kann die Fotolackschicht PR zum Beispiel durch Veraschen entfernt werden, und auf dem Substrat 100 kann ein dielektrisches Material abgeschieden werden, um in den Abstandshalter-Durchgangslöchern SpH Abstandshalter 108 zu bilden. Das dielektrische Material kann ein beliebiges geeignetes dielektrisches Material einschließen und kann durch ein beliebiges geeignetes Abscheidungsverfahren abgeschieden werden.
  • Es kann ein Polierprozess, wie CMP, durchgeführt werden, um überschüssiges dielektrisches Material zu entfernen und bei den Abstandshaltern 108, den Wortleitungen 112, den Kanälen 120 und/oder der dielektrischen Schicht mit hohem k-Wert 122 koplanare Oberflächen zu bilden.
  • Mit Bezug auf 4J kann auf den Wortleitungen 112, den Kanälen 120, den Abstandshaltern 108 und der dielektrischen Schicht mit hohem k-Wert 122 eine erste dielektrische Schicht 104 abgeschieden werden. Die erste dielektrische Schicht 104 kann aus einem beliebigen geeigneten dielektrischen Material und durch Verwenden eines beliebigen geeigneten Abscheidungsverfahrens gebildet werden.
  • Mit Bezug auf 4K kann auf der ersten dielektrischen Schicht 104 eine Fotolackstruktur PR gebildet werden. Die erste dielektrische Schicht 104 kann dann unter Verwendung der Fotolackschicht als einer Maske geätzt werden, um Drain-Durchgangslöcher DH (z. B. Durchkontaktierungslöcher) zu bilden. Die Drain-Durchgangslöcher DH können den Kanal 120 oder zumindest einen Abschnitt des Kanals 120 freilegen.
  • Mit Bezug auf 4K und 4L kann das Fotolackmaterial zum Beispiel durch Veraschen entfernt werden. In den Drain-Durchgangslöchern DH können Drain-Elektroden 118 gebildet werden. Zum Beispiel kann über der ersten dielektrischen Schicht ein beliebiges geeignetes elektrisch leitfähiges Material abgeschieden werden, um die Drain-Durchgangslöcher DH zu füllen. Dann kann ein Polierprozess, wie ein CMP-Prozess, durchgeführt werden, um ein beliebiges überschüssiges elektrisch leitfähiges Material zu entfernen und die Drain-Elektroden 118 und die erste dielektrische Schicht 104 derart zu planarisieren, dass sie eine koplanare Oberfläche aufweisen.
  • Mit Bezug auf 4M kann auf der ersten dielektrischen Schicht 104 und den Drain-Elektroden 118 eine Speicherzellenschicht 130L abgeschieden werden. Wie vorstehend beschrieben kann die Speicherzellenschicht 130L mehrere Schichten einschließen, wie mit Bezug auf die Speicherzellen 130A, 130B, 130C von 3A bis 3B beschrieben. Die Speicherzellenschicht 130L kann unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses gebildet werden.
  • Mit Bezug auf 4M und 4N kann die Speicherzellenschicht 130L unter Verwendung der Fotolackstruktur PR als einer Maske geätzt werden, um Speicherzellen 130 zu bilden. Die Speicherzellenschicht 130L kann unter Verwendung eines beliebigen geeigneten Ätzprozesses geätzt werden.
  • Mit Bezug auf 4N und 4O kann die Fotolackstruktur PR entfernt werden, zum Beispiel durch Veraschen, und auf der ersten dielektrischen Schicht 104 und den Speicherzellen 130 kann eine zweite dielektrische Schicht 106 abgeschieden werden. Die zweite dielektrische Schicht 106 kann aus dem gleichen dielektrischen Material oder aus einem anderen dielektrischen Material als die erste dielektrische Schicht 104 gebildet werden.
  • Mit Bezug auf 4P kann auf der zweiten dielektrischen Schicht 106 eine Fotolackstruktur PR gebildet werden. Die zweite dielektrische Schicht 106 kann unter Verwendung der Fotolackstruktur PR als einer Maske und eines beliebigen geeigneten Ätzprozesses geätzt werden, um Speicherzellen-Durchgangslöcher MH (z. B. Durchkontaktierungslöcher) zu bilden, welche die Speicherzellen 130 freilegen.
  • Mit Bezug auf 4P und 4Q kann die Fotolackstruktur PR entfernt werden, und auf der zweiten dielektrischen Schicht 106 und in Speicherzellen-Durchgangslöchern MH können Bitleitungen 114 gebildet werden. Insbesondere kann ein beliebiges geeignetes elektrisch leitfähiges Material unter Verwendung eines beliebigen geeigneten Abscheidungsverfahrens über der zweiten dielektrischen Schicht 106 abgeschieden werden. Auf dem abgeschiedenen elektrisch leitfähigen Material kann eine Fotolackstruktur gebildet werden. Das elektrisch leitfähige Material kann dann per Fotolackstruktur geätzt werden, um die Bitleitungen 114 zu bilden.
  • 5A und 5B sind Flussdiagramme, die die Schritte zum Bilden einer Speicherstruktur 202 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung veranschaulichen. Mit Bezug auf 4A und 5A kann in Verfahrensschritt 501 über einem Substrat 100 eine Sourceleitung 110 gebildet werden. Die Sourceleitung kann durch Abscheiden eines geeigneten elektrisch leitfähigen Materials über dem Substrat 100 gebildet werden. Das elektrisch leitfähige Material kann mittels einer Fotolackstruktur maskiert und geätzt werden, um die strukturierte Sourceleitung 110 zu bilden. Mit Bezug auf 4A, 4B und 5A kann in Verfahrensschritt 502 eine dielektrische Oxidschicht 102 über der strukturierten Sourceleitung 110 und dem Substrat 100 abgeschieden werden. In Verfahrensschritt 503 kann ein Fotolackmaterial abgeschieden und fotolithografisch strukturiert werden, um Abschnitte der dielektrischen Oxidschicht 102 zu maskieren. Die dielektrische Oxidschicht 102 kann geätzt werden, um Source-Durchgangslöcher SH (z. B. Durchkontaktierungslöcher) in der Oxidschicht 102 zu bilden. Mit Bezug auf 4A bis 4C und 5A kann in Verfahrensschritt 504 ein elektrisch leitfähiges Material über der dielektrischen Oxidschicht 102 und in den Source-Durchgangslöchern SH abgeschieden werden, um eine Source-Elektrode 116 zu bilden. Mit Bezug auf 4A bis 4D und 5A kann in Verfahrensschritt 505 über der dielektrischen Oxidschicht 102 und der Source-Elektrode 116 ein Halbleitermaterial 120L abgeschieden werden. Mit Bezug auf 4A bis 4E und 5A kann in Verfahrensschritt 506 das Halbleitermaterial 120L strukturiert und geätzt werden, um einen Kanal 120 zu bilden. Mit Bezug auf 4A bis 4F und 5A kann in Verfahrensschritt 507 ein dielektrisches Material mit hohem k-Wert 122 konform über der dielektrischen Oxidschicht 102 und dem Kanal 120 abgeschieden werden. In Verfahrensschritt 508 kann eine Schicht aus elektrisch leitfähigem Material 112L auf der dielektrischen Schicht mit hohem k-Wert 122 abgeschieden werden. Mit Bezug auf 4A bis 4G und 5A können in Verfahrensschritt 509 das elektrisch leitfähige Material 112K, das dielektrische Material 122 mit hohem k-Wert und der Kanal 120 planarisiert werden. Mit Bezug auf 4A bis 4H und 5A können in Verfahrensschritt 510 das elektrisch leitfähige Material 112L und das dielektrische Material mit hohem k-Wert 122 strukturiert und geätzt werden, um Abstandshalterlöcher SpH zu bilden. Mit Bezug auf 4A bis 4I und 5A kann in Verfahrensschritt 511 ein dielektrisches Material 108 abgeschieden werden, um die Abstandshalterlöcher SpH zu füllen, um Abstandshalter 108 zu bilden. Das elektrisch leitfähige Material 112L und der Abstandshalter 108 können planarisiert werden, so dass sie koplanar mit dem Kanal 120 und dem dielektrischen Material mit hohem k-Wert 122 sind, um eine Wortleitung 112 zu bilden. Mit Bezug auf 4A bis 4J und 5A kann in Verfahrensschritt 512 eine erste dielektrische Schicht 104 über der Wortleitung 112, dem Abstandshalter 108, dem Dielektrikum 122 mit hohem k-Wert und dem Kanal 120 abgeschieden werden.
  • Mit Bezug auf 4A bis 4K und 5B kann in Verfahrensschritt 513 die erste dielektrische Schicht 104 strukturiert und geätzt werden, um ein Drain-Loch DH zu bilden. Mit Bezug auf 4A bis 4L und 5B kann in Verfahrensschritt 514 ein geeignetes elektrisch leitfähiges Material abgeschieden werden, um das Drain-Loch DH zu füllen, um eine Drain-Elektrode 118 zu bilden. Die Drain-Elektrode und die erste dielektrische Schicht 104 können planarisiert werden. Mit Bezug auf 4A bis 4M und 5B kann in Verfahrensschritt 515 über der ersten dielektrischen Schicht 104 und den Drain-Elektroden 118 eine Speicherzellenschicht 130L abgeschieden werden. Die Speicherzellenschicht 130L kann Schichten von einem Magnetischer- Tunnelkontakt-Speicherbauelement (MTJ-Speicherbauelement), einem PCM-, einem FeRAM- oder einem ReRAM-Speicherzellenbauelement einschließen. Mit Bezug auf 4A bis 4N und 5B kann in Verfahrensschritt 516 die Speicherzellenschicht 130L strukturiert und geätzt werden, um ein Speicherzellenbauelement 130 zu bilden. Mit Bezug auf 4A bis 4O und 5B kann in Verfahrensschritt 517 über der ersten Schicht dielektrischen Materials 104 und dem Speicherzellenbauelement 130 ein zweites dielektrisches Schichtmaterial 106 abgeschieden werden. Mit Bezug auf 4A bis 4P und 5B kann in Verfahrensschritt 518 die zweite dielektrische Schicht 106 strukturiert und geätzt werden, um Speicherzellen-Durchgangslöcher MH (z. B. Durchkontaktierungslöcher) zu bilden, welche die Speicherzellen 130 freilegen. Mit Bezug auf 4A bis 4Q und 5B kann in Verfahrensschritt 519 eine elektrisch leitfähige metallische Schicht über der zweiten dielektrischen Schicht 106 und in den Speicherzellen-Durchgangslöchern MH abgeschieden werden, um eine Bitleitung 114 zu bilden.
  • Verschiedene Ausführungsformen stellen eine Speicherstruktur 202 bereit, umfassend: einen Dünnschichttransistor (TFT) mit umgebendem Gate 124 und eine Speicherzelle 130, die auf den TFT mit umgebendem Gate 124 gestapelt ist. Der TFT mit umgebendem Gate 124 schließt Folgendes ein: einen Kanal, der ein Halbleitermaterial umfasst; eine Source-Elektrode, die elektrisch mit einem ersten Ende des Kanals verbunden ist; eine Drain-Elektrode 118, die elektrisch mit einem entgegengesetzten, zweiten Ende des Kanals 120 verbunden ist; eine dielektrische Schicht 122 mit hohem k-Wert, die den Kanal umgibt; und eine Gate-Elektrode 112, die die dielektrische Schicht 122 mit hohem k-Wert umgibt. Die Speicherzelle 130 schließt eine untere Elektrode 132 ein, die elektrisch mit der Drain-Elektrode 118 verbunden ist, und eine obere Elektrode 134, die elektrisch mit der Bitleitung 114 verbunden ist.
  • Verschiedene Ausführungsformen stellen eine Speicherbauelement bereit, umfassend: ein Substrat 100, Sourceleitungen 110, die auf dem Substrat 100 vorgesehen sind, Wortleitungen 112, die über den Sourceleitungen 110 vorgesehen sind; Bitleitungen 114, die über den Wortleitungen 112 vorgesehen sind; und Speicherstrukturen 202, die zwischen den Sourceleitungen 110 und den Bitleitungen 114 vorgesehen sind. Die Speicherstrukturen 202 umfassen jeweils einen Gate-all-around-Transistor (GAA-Transistor) 124 und eine auf dem GAA-Transistor 124 vorgesehene Speicherzelle 130. Der GAA-Transistor 124 umfasst eine Source-Elektrode 116, die elektrisch mit einer der Sourceleitungen 110 gekoppelt ist; eine Drain-Elektrode 118; einen Kanal 120, der elektrisch mit der Source-Elektrode 116 und der Drain-Elektrode 118 gekoppelt ist, wobei der Kanal 120 ein Metalloxid-Halbleitermaterial umfasst; und eine Gate-Elektrode, die einen Abschnitt einer der Wortleitungen umfasst. Die Speicherzelle 130 umfasst eine erste Elektrode 132, die elektrisch mit der Drain-Elektrode 118 des GAA-Transistors 124 gekoppelt ist; und eine zweite Elektrode 134, die elektrisch mit einer der Bitleitungen 114 gekoppelt ist.
  • Verschiedene Ausführungsformen stellen Verfahren zum Bilden einer Speicherbauelement 200 bereit, wobei das Verfahren Folgendes umfasst: Bilden einer Sourceleitung 110 auf einem Substrat 100; Abscheiden einer dielektrischen Oxidschicht 102 über der Sourceleitung 110; Strukturieren der dielektrischen Oxidschicht 102, um ein Source-Durchgangsloch SH zu bilden, das Abschnitte der Sourceleitung 110 freilegt; Abscheiden eines ersten elektrisch leitfähigen Materials in dem Source-Durchgangsloch SH um eine Source-Elektrode 116 zu bilden; Abscheiden eines Halbleitermaterials über der dielektrischen Oxidschicht 102; Strukturieren des Halbleitermaterials, um einen Kanal 120 zu bilden; Abscheiden eines dielektrischen Materials mit hohem k-Wert 122 über der dielektrischen Oxidschicht 102 und dem Kanal 120; Abscheiden eines zweiten elektrisch leitfähigen Materials über dem dielektrischen Material mit hohem k-Wert 122; Planarisieren des zweiten elektrisch leitfähigen Materials, des dielektrischen Materials mit hohem k-Wert 122 und des Kanals 120; Strukturieren des zweiten elektrisch leitfähigen Materials, um Abstandshalterlöcher SpH zu bilden; Abscheiden eines dielektrischen Abstandshaltermaterials in den Abstandshalterlöchern, um einen Abstandshalter 108 zu bilden; Planarisieren des zweiten elektrisch leitfähigen Materials, des Abstandshalters 108, des dielektrischen Materials mit hohem k-Wert 122, um eine Wortleitung 112 zu bilden; Abscheiden eines ersten dielektrischen Materials 104 über der Wortleitung 112, dem Abstandshalter 108, dem Dielektrikum mit hohem k-Wert 122 und dem Kanal 120; Strukturieren des ersten dielektrischen Materials 104, um ein Drain-Durchgangsloch DH zu bilden; Abscheiden eines dritten elektrisch leitfähigen Materials, um das Drain-Loch DH zu füllen, um eine Drain-Elektrode 118 zu bilden; Abscheiden von Speicherzellenschichten; Strukturieren der Speicherzellenschichten, um ein Speicherzellenbauelement 130 zu bilden; Abscheiden eines zweiten dielektrischen Materials 106 über dem ersten dielektrischen Material 104 und dem Speicherzellenbauelement 130; Strukturieren des zweiten dielektrischen Materials 106, um ein Speicherzellen-Durchgangsloch MCH zu bilden; und Abscheiden eines vierten elektrisch leitfähigen Materials über dem zweiten dielektrischen Material 106 und in dem Speicherzellen-Durchgangsloch MCH, um eine Bitleitung 114 zu bilden.
  • Gemäß verschiedenen Ausführungsformen kann ein IGZO-TFT mit einem GAA-Design bereitgestellt werden, um einen vertikalen Auswahltransistor zum Schalten eines Speicherzellenbauelements zu bilden. Die verschiedenen Ausführungsformen können ferner eine Crossbar-Bitleitung und -Sourceleitungen sowie eine Wortleitungs-/Gate-Steuerung bereitstellen, um ein Speicherzellenbauelement 130 genauer anzusteuern. Die verschiedenen Ausführungsformen, die einen TFT mit einem GAA-Design einschließen, können die Kanalübertragung verbessern und mehr Strom gewinnen. Solche Ausführungsformen können sehr gute Ein/Aus-Charakteristiken bereitstellen, die den Lese-/Schreibvorgang von Speicherzellen schneller macht. Darüber hinaus stellen die verschiedenen Ausführungsformen, die hierin offenbart sind, eine höhere Speicherzellendichte bereit als bisherige Speicherkonfigurationen.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/042024 [0001]

Claims (20)

  1. Speicherstruktur, umfassend: einen Dünnschichttransistor (TFT - thin film transistor) mit umgebendem Gate, umfassend: einen Kanal, der ein Halbleitermaterial umfasst; eine Source-Elektrode, die elektrisch mit einem ersten Ende des Kanals verbunden ist; eine Drain-Elektrode, die elektrisch mit einem entgegengesetzten, zweiten Ende des Kanals verbunden ist; eine dielektrische Schicht mit hohem k-Wert, die den Kanal umgibt; und eine Gate-Elektrode, die die dielektrische Schicht mit hohem k-Wert umgibt; und eine Speicherzelle, die auf den TFT mit umgebendem Gate gestapelt ist und eine erste Elektrode umfasst, die elektrisch mit der Drain-Elektrode verbunden ist.
  2. Speicherstruktur nach Anspruch 1, wobei die dielektrische Schicht mit hohem k-Wert und der Kanal innerhalb eines Durchgangslochs vorgesehen sind, das in der Gate-Elektrode ausgebildet ist.
  3. Speicherstruktur nach Anspruch 1 oder 2, wobei der Kanal und die Speicherzelle säulenförmig sind und vertikal auf einem Substrat gestapelt sind, so dass die Längsachsen des Kanals und der Speicherzelle senkrecht zu einer Ebene des Substrats verlaufen.
  4. Speicherstruktur nach einem der vorhergehenden Ansprüche, wobei eine zweite Elektrode der Speicherzelle elektrisch mit einer Bitleitung verbunden ist; die Source-Elektrode elektrisch mit einer Sourceleitung verbunden ist und die Gate-Elektrode einen Abschnitt einer Wortleitung umfasst.
  5. Speicherstruktur nach einem der vorhergehenden Ansprüche 1 bis 4, wobei die Speicherzelle eine magnetoresistive Direktzugriffsspeicherzelle (MRAM-Zelle) umfasst.
  6. Speicherstruktur nach einem der vorhergehenden Ansprüche 1 bis 4, wobei die Speicherzelle einen magnetischen Tunnelkontakt (MTJ - magnetic tunnel junction) umfasst, der zwischen der ersten und der zweiten Elektrode vorgesehen ist.
  7. Speicherstruktur nach einem der vorhergehenden Ansprüche 1 bis 4, wobei der Kanal Indium-Gallium-Zink-Oxid (IGZO) umfasst.
  8. Speicherbauelement, umfassend: ein Substrat; Sourceleitungen, die auf dem Substrat vorgesehen sind; Wortleitungen, die über den Sourceleitungen vorgesehen sind; Bitleitungen, die über den Wortleitungen vorgesehen sind; und Speicherstrukturen, die zwischen den Sourceleitungen und den Bitleitungen vorgesehen sind, wobei jede Speicherstruktur Folgendes umfasst: einen TFT mit umgebenem Gate, umfassend: eine Source-Elektrode, die elektrisch mit einer der Sourceleitungen gekoppelt ist; eine Drain-Elektrode; einen Kanal, der elektrisch mit der Source-Elektrode und den Drain-Elektroden gekoppelt ist, wobei der Kanal ein Metalloxid-Halbleitermaterial umfasst; und eine Gate-Elektrode, die einen Abschnitt einer der Wortleitungen umfasst; und eine Speicherzelle, die auf dem TFT mit umgebendem Gate vorgesehen ist, wobei die Speicherzelle Folgendes umfasst: eine erste Elektrode, die elektrisch mit der Drain-Elektrode des TFT mit umgebendem Gate gekoppelt ist; und eine zweite Elektrode, die elektrisch mit einer der Bitleitungen gekoppelt ist.
  9. Speicherbauelement nach Anspruch 8, wobei der TFT mit umgebendem Gate ferner einen Umgebendes-Gate-Isolator (SGI - surrounding gate insulator) umfasst, der zwischen dem Kanal und der Gate-Elektrode vorgesehen ist.
  10. Speicherbauelement nach Anspruch 9, wobei der Kanal in einem Durchgangsloch vorgesehen ist, das in der Gate-Elektrode ausgebildet ist.
  11. Speicherbauelement nach Anspruch 9 oder 10, ferner umfassend: eine dielektrische Oxidschicht, die auf dem Substrat vorgesehen ist; und eine dielektrische Schicht mit hohem k-Wert, die zwischen der dielektrischen Oxidschicht und den Wortleitungsleitungen vorgesehen ist, wobei der SGI einen Abschnitt der dielektrischen Schicht mit hohem k-Wert umfasst, und die Source-Elektrode innerhalb der dielektrischen Oxidschicht vorgesehen ist.
  12. Speicherbauelement nach einem der vorhergehenden Ansprüche 8 bis 11, das ferner dielektrische Abstandshalter umfasst, die zwischen benachbarten Wortleitungen vorgesehen sind.
  13. Speicherbauelement nach einem der vorhergehenden Ansprüche 8 bis 12, das ferner eine erste dielektrische Schicht umfasst, die auf den Wortleitungen vorgesehen ist und ein Durchgangsloch umfasst, in dem die Drain-Elektrode vorgesehen ist.
  14. Speicherbauelement nach Anspruch 13, das ferner eine zweite dielektrische Schicht umfasst, die auf der ersten dielektrischen Schicht vorgesehen ist und ein Durchgangsloch umfasst, in dem die Speicherzelle vorgesehen ist.
  15. Speicherbauelement nach einem der vorhergehenden Ansprüche 8 bis 14, wobei die Speicherzelle eine magnetoresistive Direktzugriffsspeicherzelle (MRAM-Zelle) umfasst.
  16. Speicherbauelement nach einem der vorhergehenden Ansprüche 8 bis 14, wobei die Speicherzelle einen magnetischen Tunnelkontakt (MTJ) umfasst, der zwischen der ersten und der zweiten Elektrode vorgesehen ist.
  17. Speicherbauelement nach einem der vorhergehenden Ansprüche 8 bis 14, wobei der Kanal Indium-Gallium-Zink-Oxid (IGZO) umfasst.
  18. Verfahren zum Bilden eines Speicherbauelements, wobei das Verfahren Folgendes umfasst: Bilden einer Sourceleitung auf einem Substrat; Abscheiden einer dielektrischen Oxidschicht über der Sourceleitung; Strukturieren der dielektrischen Oxidschicht, um ein Source-Durchgangsloch zu bilden, das Abschnitte der Sourceleitung freilegt; Abscheiden eines ersten elektrisch leitfähigen Materials in dem Source-Durchgangsloch, um eine Source-Elektrode zu bilden; Abscheiden eines Halbleitermaterials über der dielektrischen Oxidschicht; Strukturieren des Halbleitermaterials, um einen Kanal zu bilden; Abscheiden eines dielektrischen Materials mit hohem k-Wert über der dielektrischen Oxidschicht und dem Kanal; Abscheiden eines zweiten elektrisch leitfähigen Materials über dem dielektrischen Material mit hohem k-Wert; Planarisieren des zweiten elektrisch leitfähigen Materials, des dielektrischen Materials mit hohem k-Wert und des Kanals; Strukturieren des zweiten elektrisch leitfähigen Materials, um Abstandshalterlöcher zu bilden; Abscheiden eines dielektrischen Abstandshaltermaterials in den Abstandshalterlöchern, um einen Abstandshalter zu bilden; Planarisieren des zweiten elektrisch leitfähigen Materials, des Abstandshalters und des dielektrischen Materials mit hohem k-Wert, um eine Wortleitung zu bilden; Abscheiden eines ersten dielektrischen Materials über der Wortleitung, dem Abstandshalter, dem Dielektrikum mit hohem k-Wert und dem Kanal; Strukturieren des ersten dielektrischen Materials, um ein Drain-Durchgangsloch zu bilden; Abscheiden eines dritten elektrisch leitfähigen Materials, um das Drain-Loch zu füllen, um eine Drain-Elektrode zu bilden; Abscheiden von Speicherzellenschichten; Strukturieren der Speicherzellenschichten, um ein Speicherzellenbauelement zu bilden; Abscheiden eines zweiten dielektrischen Materials über dem ersten dielektrischen Material und dem Speicherzellenbauelement; Strukturieren des zweiten dielektrischen Materials, um ein Speicherzellen-Durchgangsloch zu bilden und Abscheiden eines vierten elektrisch leitfähigen Materials über dem zweiten dielektrischen Material und in dem Speicherzellen-Durchgangsloch, um eine Bitleitung zu bilden.
  19. Verfahren nach Anspruch 18, wobei das Halbleitermaterial Indium-Gallium-Zink-Oxid (IGZO) umfasst.
  20. Verfahren nach Anspruch 18 oder 19, wobei das Abscheiden der Speicherzellenschichten Folgendes umfasst: Abscheiden einer nichtmagnetischen metallischen Pufferschicht; Abscheiden einer synthetischen antiferromagnetischen (SAF) Struktur; Abscheiden einer nichtmagnetischen Tunnelsperrschicht und Abscheiden einer Schicht mit freier Magnetisierung.
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