KR102602498B1 - 박막 트랜지스터 선택기를 갖는 메모리 셀 디바이스 및 그 형성 방법 - Google Patents

박막 트랜지스터 선택기를 갖는 메모리 셀 디바이스 및 그 형성 방법 Download PDF

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Abstract

메모리 구조물, 디바이스, 및 그 제조 방법이 개시되며, 메모리 구조물은 주변 게이트 박막 트랜지스터(thin film transistor; TFT)와, GAA 트랜지스터 상에 적층된 메모리 셀을 포함한다. GAA 트랜지스터는, 반도체 물질을 포함하는 채널; 채널의 제1 단부에 전기적으로 접속된 소스 전극; 채널의 반대쪽 제2 단부에 전기적으로 접속된 드레인 전극; 채널을 둘러싸는 하이-k 유전체층; 및 하이-k 유전체층을 둘러싸는 게이트 전극을 포함한다. 메모리 셀은 드레인 전극에 전기적으로 접속되는 제1 전극을 포함한다.

Description

박막 트랜지스터 선택기를 갖는 메모리 셀 디바이스 및 그 형성 방법{MEMORY CELL DEVICE WITH THIN-FILM TRANSISTOR SELECTOR AND METHODS FOR FORMING THE SAME}
관련 출원
본 출원은 2020년 6월 22일에 출원된 "GAA IGZO TFT와 결합된 MRAM(MRAM combined with GAA IGZO TFT)"라는 발명의 명칭의 미국 특허 가출원 제63/042,024호에 대해 우선권을 주장하며, 그 전체 내용은 모든 목적을 위해 여기에 참조로 포함된다.
반도체 산업에서는 집적 회로의 면적 밀도를 높이려는 끊임없는 요구가 있다. 이를 위해 개별 트랜지스터는 점점 더 작아졌다. 그러나 개별 트랜지스터를 더 작게 만들 수 있는 속도는 느려지고 있다. BEOL(back-end-of-line)에서 기능이 추가되고 FEOL(front-end-of-line)에서 귀중한 칩 영역이 사용 가능하게 될 수 있기 때문에, 주변 트랜지스터를 제조의 FEOL에서 BEOL로 이동하는 것이 유리할 수 있다. 산화물 반도체로 제조된 박막 트랜지스터(thin film transistor; TFT)는 TFT가 저온에서 프로세싱되어 이전에 제조된 디바이스에 손상을 주지 않기 때문에 BEOL 통합에 매력적인 옵션이다.
다양한 메모리 셀 요소(예를 들어, 자기 저항성 랜덤 액세스 메모리(magneto-resistive random-access memory; MRAM), 저항성 랜덤 액세스 메모리(resistive random-access memory; RRAM 또는 ReRAM))는 메모리 셀을 선택하거나 에너지를 공급하기 위해 트랜지스터를 사용할 수 있다. 그러나 선택 트랜지스터로서 사용되는 CMOS 트랜지스터는 CMOS 트랜지스터의 크기가 제한될 수 있으므로 메모리 셀 요소의 디바이스 밀도를 제한할 수 있다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a는 본 개시의 실시예에 따른 TFT의 어레이의 형성 이전의 제1 예시적인 구조물의 수직 단면도이다.
도 1b는 본 개시의 실시예에 따른 핀 후면 게이트 전계 효과 트랜지스터(fin back gate field effect transistors)의 어레이의 형성 동안의 제1 예시적인 구조물의 수직 단면도이다.
도 1c는 본 개시의 실시예에 따른 상부 레벨 금속 상호접속 구조물의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 2a는 본 개시의 다양한 실시예에 따른 메모리 디바이스(200)의 부분 사시도이다.
도 2b는 메모리 구조물(202)을 포함하는 도 2a의 일부분의 확대도이다.
도 2c는 도 2a 및 2b의 메모리 구조물(202)의 수직 단면도이다.
도 3a 및 3c는 본 개시의 다양한 실시예들에 따른 예시적인 메모리 셀들의 각각의 수직 단면도들이다.
도 4a 내지 4q는 본 개시의 다양한 실시예에 따른 메모리 디바이스를 형성하는 방법의 다양한 단계를 도시하는 각각의 수직 단면도이다.
도 5a 및 5b는 본 개시의 다양한 실시예에 따른 메모리 디바이스를 형성하는 방법의 다양한 단계를 도시하는 프로세스 흐름도이다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들(features)을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 달리(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다. 달리 명시하지 않는 한, 동일한 참조 번호를 갖는 각 요소는 동일한 물질 조성을 갖고 동일한 두께 범위 내에서 두께를 갖는 것으로 추정된다. 본원에 사용된 용어 "실질적으로" 및 "약"은 +/- 5 %의 변동을 의미한다.
본 개시는 반도체 디바이스, 그리고 특히 메모리 셀 선택기 디바이스로서 동작하기 위해 메모리 셀 디바이스와 함께 동작할 수 있는, 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터로서 본 명세서에서 또한 언급될 수 있는 주변 게이트 박막 트랜지스터(thin film transistor; TFT)에 관한 것이다. 본 개시의 다양한 실시예는 GAA 인듐-갈륨-아연-산화물(Indium-Gallium-Zinc-Oxide; IGZO) TFT 디바이스 및 그 형성 방법에 대한 것일 수 있다.
메모리 디바이스는 기판 상에 형성된 독립적으로 기능하는 메모리 셀의 그리드를 포함한다. 메모리 디바이스는 휘발성 메모리 셀 또는 비휘발성(nonvolatile; NV) 메모리 셀을 포함할 수 있다. 신흥 메모리 기술은 인기있는 가전 제품에서 사용하는 구축 비용이 많이 드는 실리콘 칩보다 적은 비용으로 더 많은 데이터를 저장하려고 한다. 이러한 신흥 메모리 디바이스는 가까운 장래에 플래시 메모리와 같은 기존 메모리 기술을 대체하는 데 사용될 수 있다. 기존의 저항성 랜덤 액세스 메모리는 일반적으로 의도된 목적에 적절했지만, 디바이스의 크기 감소가 계속됨에 따라, 이 메모리들은 모든 측면들에서 전적으로 만족스럽지는 않았다. 신흥 비휘발성 메모리 기술은 예를 들어, 저항성 랜덤 액세스 메모리(RRAM 또는 ReRAM), 자기 저항성 랜덤 액세스 메모리(MRAM), 강유전성 랜덤 액세스 메모리(ferroelectric random-access memory; FeRAM) 및 상 변화 메모리(phase-change memory; PCM)를 포함할 수 있다.
RRAM은 멤리스터라고도 하는 유전체 고체 물질을 가로질러 저항을 변경하여 작동하는 NV RAM 유형이다. MRAM은 자기 도메인에 데이터를 저장하는 NV RAM 유형이다. 기존의 RAM 칩 기술과 달리, MRAM의 데이터는 전하나 전류 흐름으로서 저장되지 않고 자기 저장 요소에 의해 저장된다. 이 요소는 얇은 절연층으로 분리된, 각각 자화를 유지할 수 있는 두 개의 강자성 플레이트로 형성된다. 두 플레이트 중 하나는 특정 극성으로 설정된 영구 자석이다; 다른 플레이트의 자화는 메모리를 저장하기 위해 외부 필드의 자화와 일치하도록 변경할 수 있다. 절연층이 충분히 얇으면(일반적으로 수 나노미터), 전자가 한 강자성체에서 다른 강자성체로 터널링할 수 있다. 이 구성은 자기 터널 접합(magnetic tunnel junction; MTJ)으로 알려져 있으며 MRAM 비트를 위한 가장 단순한 구조물이다. 강유전성 RAM(FeRAM, F-RAM 또는 FRAM)은 구성상 동적 RAM(dynamic RAM; DRAM)과 유사한 랜덤 액세스 메모리이지만, 비휘발성을 달성하기 위해 유전체 물질층 대신 강유전성 물질층을 사용한다. 상 변화 메모리(PCM, PCME, PRAM, PCRAM, OUM(ovonic unified memory)라고도 함) 및 C-RAM 또는 CRAM(칼코게나이드 RAM)은 NV RAM의 한 유형이다. PRAM은 칼코게나이드 유리의 독특한 거동을 이용한다. 이전 세대의 PCM에서는 일반적으로 티타늄 질화물(TiN)로 제조된 발열체를 통해 전류가 통과하여 생성된 열은, 유리를 빠르게 가열 및 담금질(quench)하여 비정질로 만들거나, 유리를 결정화 온도 범위에서 일정 시간 유지하여 결정 상태로 전환시키기 위해 사용되었다. PCM은 또한 다수의 별개의 중간 상태를 달성할 수 있는 능력을 가지고 있어 단일 셀에 다수의 비트를 보유하는 능력을 가진다. 이들 메모리 기술 각각에서, 판독 동작 또는 기록 동작을 수행하기 위해 특정 메모리 셀을 활성화(energize)하고 선택하기 위해 선택 트랜지스터가 필요할 수 있다.
일부 메모리 디바이스에서는 CMOS 트랜지스터가 선택 트랜지스터로서 사용될 수 있다. 그러나 CMOS 트랜지스터 기술의 크기 제한은 메모리 디바이스의 크기 및 메모리 셀 밀도를 향상시키는 데 제한 인자가 될 수 있다. 여기에 설명된 다양한 실시예는 주변 게이트 TFT를 선택 트랜지스터로서 사용함으로써 크기 및 메모리 셀 밀도를 개선한다.
도 1a를 참조하면, 본 개시의 다양한 실시예들에 따른, 메모리 구조물들의 어레이를 형성하기 전에, 본 개시의 실시예에 따른 제1 예시적인 구조물이 예시된다. 제1 예시적인 구조물은 반도체 물질층(10)을 포함하는 기판(8)을 포함한다. 기판(8)은, 반도체 물질층이 기판(8)의 상단 표면으로부터 기판(8)의 하단 표면까지 연속적으로 연장되는 예를 들어, 실리콘 기판과 같은 벌크 반도체 기판을, 또는 반도체 물질층(10)을 매립된 절연체층(예를 들어, 실리콘 산화물층) 위에 놓인 상단 반도체층으로서 포함하는 반도체-온-절연체층을 포함할 수 있다. 예시적인 구조물은 비휘발성 메모리 셀의 적어도 하나의 어레이가 후속적으로 형성될 수 있는 메모리 어레이 영역(50)을 포함할 수 있는 다양한 디바이스 영역을 포함할 수 있다. 예를 들어, 적어도 하나의 비휘발성 메모리 셀 어레이는 저항성 랜덤 액세스 메모리(RRAM 또는 ReRAM), 자기/자기 저항성 랜덤 액세스 메모리(MRAM), 강유전성 랜덤 액세스 메모리(FeRAM) 및 상 변화 메모리(PCM) 디바이스를 포함할 수 있다. 예시적인 구조물은, 비휘발성 메모리 셀의 각각의 어레이와, 전계 효과 트랜지스터를 포함하는 주변 회로 사이의 전기적 접속이 후속적으로 형성될 수 있는 주변 논리 영역(52)을 또한 포함할 수 있다. 메모리 어레이 영역(50) 및 논리 영역(52)의 영역은 주변 회로의 다양한 요소를 형성하기 위해 사용될 수 있다.
전계 효과 트랜지스터(FET)와 같은 반도체 디바이스는 FEOL 동작 동안에 반도체 물질층(10) 상에 그리고/또는 그 내부에 형성될 수 있다. 예를 들어, 얕은 트렌치 분리 구조물(12)은 얕은 트렌치를 형성하고 이어서 얕은 트렌치를 실리콘 산화물과 같은 유전체 물질로 채움으로써 반도체 물질층(10)의 상부 부분에 형성될 수 있다. 다른 적절한 유전체 물질은 고려되는 개시 범위 내에 있다. 마스킹된 이온 주입 프로세스를 수행하여 반도체 물질층(10)의 상부 부분의 다양한 영역에 다양한 도핑된 웰(명백히 도시되지 않음)이 형성될 수 있다.
게이트 구조물(20)은 게이트 유전체층, 게이트 전극층 및 게이트 캡 유전체층을 퇴적하고 패터닝함으로써 기판(8)의 상단 표면 위에 형성될 수 있다. 각각의 게이트 구조물(20)은 게이트 유전체(22), 게이트 전극(24) 및 게이트 캡 유전체(28)의 수직 스택을 포함할 수 있으며, 이는 여기서 게이트 스택(22, 24, 28)으로 지칭된다. 이온 주입 프로세스는 소스 연장 영역 및 드레인 연장 영역을 포함할 수 있는 연장 주입 영역을 형성하기 위해 수행될 수 있다. 유전체 게이트 스페이서(26)는 게이트 스택(22, 24, 28) 주위에 형성될 수 있다. 게이트 스택(22, 24, 28) 및 유전체 게이트 스페이서(26)의 각 조립체는 게이트 구조물(20)을 구성한다. 딥 활성 영역(deep active regions)을 형성하기 위해 자기 정렬된 주입 마스크로서 게이트 구조물(20)을 사용하는 추가적인 이온 주입 프로세스가 수행될 수 있다. 이러한 딥 활성 영역은 딥 소스 영역 및 딥 드레인 영역을 포함할 수 있다. 딥 활성 영역의 상부 부분은 연장 주입 영역의 부분과 중첩될 수 있다. 연장 주입 영역과 딥 활성 영역의 각각의 조합은 전기적 바이어싱에 따라 소스 영역 또는 드레인 영역이 될 수 있는 활성 영역(14)을 구성할 수 있다. 반도체 채널(15)은 인접한 한 쌍의 활성 영역(14) 사이의 각 게이트 스택(22, 24, 28) 아래에 형성될 수 있다. 금속-반도체 합금 영역(18)은 각 활성 영역(14)의 상단 표면 상에 형성될 수 있다. 반도체 물질층(10) 상에는 전계 효과 트랜지스터가 형성될 수 있다. 각 전계 효과 트랜지스터는 게이트 구조물(20), 반도체 채널(15), 한 쌍의 활성 영역(14)(하나는 소스 영역으로 기능하고 또 다른 하나는 드레인 영역으로 기능함) 및 선택적 금속-반도체 합금 영역(18)을 포함할 수 있다. 상보 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 회로(75)가 반도체 물질층(10) 상에 제공될 수 있으며, 이는 후속적으로 형성될 TFT의 어레이(들)를 위한 주변 회로를 포함할 수 있다.
다양한 상호접속 레벨 구조물이 후속적으로 형성될 수 있으며, 이는 핀 후면 게이트 전계 효과 트랜지스터의 어레이의 형성 이전에 형성되고 본 개시에서는 하부 상호접속 레벨 구조물(L0, L1, L2)로 지칭된다. TFT의 2차원 어레이가 2개의 레벨의 상호접속 레벨 금속 라인 위에 후속적으로 형성되는 경우, 하부 상호접속 레벨 구조물(L0, L1, L2)은 콘택 레벨 구조물(L0), 제1 상호접속 레벨 구조물(L1) 및 제2 상호접속 레벨 구조물(L2)을 포함할 수 있다. 콘택 레벨 구조물(L0)은, 실리콘 산화물과 같은 평탄화 가능한 유전체 물질을 포함하는 평탄화 유전체층(31A)과, 활성 영역(14) 또는 게이트 전극(24) 중 각각에 접촉하고 평탄화 유전체층(31A) 내에 형성된 다양한 콘택 비아 구조물(41V)을 포함할 수 있다. 제1 상호접속 레벨 구조물(L1)은 제1 상호접속 레벨 유전체층(31B) 및 제1 상호접속 레벨 유전체층(31B) 내에 형성된 제1 금속 라인(41L)을 포함한다. 제1 상호접속 레벨 유전체층(31B)은 또한, 제1 라인 레벨 유전체층으로 지칭된다. 제1 금속 라인(41L)은 콘택 비아 구조물(41V) 각각과 접촉할 수 있다. 제2 상호접속 레벨 구조물(L2)은, 제1 비아 레벨 유전체 물질층 및 제2 라인 레벨 유전체 물질층 또는 라인-비아 레벨 유전체 물질층의 스택을 포함할 수 있는 제2 상호접속 레벨 유전체층(32)을 포함한다. 제2 상호접속 레벨 유전체층(32)은 제1 금속 비아 구조물(42V) 및 제2 금속 라인(42L)을 포함하는 제2 상호접속 레벨 금속 상호접속 구조물(42V, 42L) 내에 형성될 수 있다. 제2 금속 라인(42L)의 상단 표면은 제2 상호접속 레벨 유전체층(32)의 상단 표면과 동일 평면 상에 있을 수 있다.
도 1b를 참조하면, 비휘발성 메모리 셀의 어레이(95) 및 TFT 선택기 디바이스가 제2 상호접속 레벨 구조물(L2) 위의 메모리 어레이 영역(50)에 형성될 수 있다. 비휘발성 메모리 셀의 어레이(95) 및 TFT 선택기 디바이스에 대한 구조물 및 프로세싱 단계에 대한 세부 사항은 이후에 상세히 설명된다. 제3 상호접속 레벨 유전체층(33)은 비휘발성 메모리 셀의 어레이(95) 및 TFT 선택기 디바이스를 형성하는 동안 형성될 수 있다. 비휘발성 메모리 셀의 어레이(95) 및 TFT 선택기 디바이스 트랜지스터의 레벨에서 형성된 모든 구조물의 세트는 여기서 제3 상호접속 레벨 구조물(L3)로 지칭된다.
도 1c를 참조하면, 제3 상호접속 레벨 금속 상호접속 구조물(43V, 43L)이 제3 상호접속 레벨 유전체층(33)에 형성될 수 있다. 제3 상호접속 레벨 금속 상호접속 구조물(43V, 43L)은 제2 금속 비아 구조물(43V) 및 제3 금속 라인(43L)을 포함할 수 있다. 추가 상호접속 레벨 구조물이 후속적으로 형성될 수 있으며, 이는 여기서 상부 상호접속 레벨 구조물(L4, L5, L6, L7)로 지칭된다. 예를 들어, 상부 상호접속 레벨 구조물(L4, L5, L6, L7)은 제4 상호접속 레벨 구조물(L4), 제5 상호접속 레벨 구조물(L5), 제6 상호접속 레벨 구조물(L6) 및 제7 상호접속 레벨 구조물(L7)을 포함할 수 있다. 제4 상호접속 레벨 구조물(L4)은 제4 상호접속 레벨 금속 상호접속 구조물(44V, 44L)이 내부에 형성된 제4 상호접속 레벨 유전체층(34)을 포함할 수 있으며, 이 구조물은 제3 금속 비아 구조물(44V) 및 제4 금속 라인(44L)을 포함할 수 있다. 제5 상호접속 레벨 구조물(L5)은 제5 상호접속 레벨 금속 상호접속 구조물(45V, 45L)이 내부에 형성된 제5 상호접속 레벨 유전체층(35)을 포함할 수 있으며, 이 구조물은 제4 금속 비아 구조물(45V) 및 제5 금속 라인(45L)을 포함할 수 있다. 제6 상호접속 레벨 구조물(L6)은 내부에 형성된 제6 상호접속 레벨 금속 상호접속 구조물(46V, 46L)을 포함할 수 있으며, 이 구조물은 제5 금속 비아 구조물(46V) 및 제6 금속 라인(46L)을 포함할 수 있다. 제7 상호접속 레벨 구조물(L7)은 내부에 (제7 상호접속 레벨 금속 상호접속 구조물인) 제6 금속 비아 구조물(47V) 및 금속 본딩 패드(47B)가 형성된 제7 상호접속 레벨 유전체층(37)을 포함할 수 있다. 금속 본딩 패드(47B)는 솔더 본딩(C4 볼 본딩 또는 와이어 본딩을 사용할 수 있음)을 위해 구성될 수 있거나, 금속-금속 본딩(예컨대, 구리-구리 본딩)을 위해 구성될 수 있다.
각각의 상호접속 레벨 유전체층은 상호접속 레벨 유전체(interconnect level dielectric; ILD) 층(30)으로서 지칭될 수 있다. 각각의 상호접속 레벨 금속 상호접속 구조물은 금속 상호접속 구조물(40)로 지칭될 수 있다. 동일한 상호접속 레벨 구조물(L2 - L7) 내에 위치한 금속 비아 구조물과 위에 놓인 금속 라인의 각각의 연속적인 조합은 두 개의 단일 다마신 프로세스를 사용하여 두 개의 별개의 구조물로서 순차적으로 형성될 수 있거나, 이중 다마신 프로세스를 사용하는 단일 구조물로 동시에 형성될 수 있다. 금속 상호접속 구조물(40) 각각은 각각의 금속 라이너(예를 들어, 2 nm 내지 20 nm 범위의 두께를 갖는 TiN, TaN 또는 WN의 층) 및 각각의 금속 충전 물질(예를 들어, W, Cu, Co, Mo, Ru, 기타 원소 금속 또는 이들의 합금 또는 이들의 조합)을 포함할 수 있다. 금속 라이너 및 금속 충전 물질로서 사용하기 위한 다른 적절한 물질은 고려되는 개시 범위 내에 있다. 다양한 에칭 정지 유전체층 및 유전체 캡핑층이 수직으로 인접한 ILD 층(30) 쌍들 사이에 삽입될 수 있거나, ILD 층(30) 중 하나 이상에 통합될 수 있다.
본 개시는 비휘발성 메모리 셀의 어레이(95) 및 TFT 선택기 디바이스가 제3 상호접속 레벨 구조물(L3)의 컴포넌트로서 형성될 수 있는 실시예를 사용하여 설명되지만, 비휘발성 메모리 셀의 어레이(95) 및 TFT 선택기 디바이스가 임의의 다른 상호접속 레벨 구조물(예를 들어, L1-L7)의 컴포넌트로서 형성될 수 있는 실시예가 본 명세서에서 명백히 고려된다. 또한, 본 개시는 8개의 상호접속 레벨 구조물의 세트가 형성되는 실시예를 사용해 설명되지만, 상이한 수의 상호접속 레벨 구조물이 사용되는 실시예가 본 명세서에서 명백히 고려된다. 또한, 비휘발성 메모리 셀의 2개 이상의 어레이(95) 및 TFT 선택기 디바이스가 메모리 어레이 영역(50)의 다수의 상호접속 레벨 구조물 내에 제공될 수 있는 실시예가 본 명세서에서 명백히 고려된다. 본 개시는 비휘발성 메모리 셀의 어레이(95) 및 TFT 선택기 디바이스가 단일 상호접속 레벨 구조물에서 형성될 수 있는 실시예를 사용하여 설명되지만, 비휘발성 메모리 셀스의 어레이(95) 및 TFT 선택기 디바이스가 2개의 수직으로 인접한 상호접속 레벨 구조물 위에 형성될 수 있는 실시예가 여기서 명백하게 고려된다.
도 2a는 본 개시의 다양한 실시예에 따른 메모리 디바이스(200)의 부분 사시도이고, 도 2b는 메모리 구조물(202)을 포함하는 도 2a의 일부분을 확대한 도면이며, 도 2c는 도 2a 및 2b의 메모리 구조물(202)을 관통해 취해진 단면도이다.
도 2a 내지 2c를 참조하면, 메모리 디바이스(200)는 기판(100) 상에 배치된 메모리 구조물(202)의 어레이를 포함할 수 있다. 기판(100)은 반도체 웨이퍼일 수 있고, 금속층과 같은 하부층일 수도 있다. 예를 들어, 기판(100)은 실리콘을 포함할 수 있다. 기판(100)은 예를 들어, 다이아몬드 또는 게르마늄과 같은 일부 다른 적절한 원소 반도체; 예를 들어, 실리콘 탄화물, 인듐 비화물, 또는 인듐 인화물과 같은 적절한 화합물 반도체; 또는 예를 들어, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 적절한 합금 반도체로 대안적으로 제조될 수 있다. 대안적으로, 기판(100)은 예를 들어, 박막 트랜지스터 액정 디스플레이(thin-film-transistor liquid crystal display; TFT-LCD) 디바이스용 유리 기판, 포토마스크(마스크)용 용융 석영 또는 칼슘 불화물과 같은 비반도체 물질을 포함할 수 있다. 기판(100)은 CMOSFET(complementary metal-oxide-semiconductor field-effect transistor), 이미징 센서, 메모리 셀 및/또는 용량성 요소와 같은 다양한 마이크로 전자 컴포넌트에 대한 다양한 도핑 영역 및/또는 유전체 피처를 포함할 수 있다.
메모리 디바이스(200)는 또한 소스 라인(110), 워드 라인(112)(예를 들어, 게이트 라인) 및 비트 라인(114)(예를 들어, 상단 전극)을 포함할 수 있다. 소스 라인(110)은 기판(100)을 가로 질러 제1 방향으로 연장될 수 있다. 워드 라인(112)은 소스 라인(110) 위에 배치될 수 있으며 제1 방향으로 연장될 수도 있다. 소스 라인(110)과 워드 라인(112)은 각각 중첩될 수 있다.
비트 라인(114)은 워드 라인(112) 위에 배치될 수 있다. 비트 라인(114)은 워드 라인(112) 및 소스 라인(110)과 교차하도록 제2 방향으로 연장될 수 있다. 일부 실시예에서, 제2 방향은 제1 방향에 실질적으로 수직일 수 있다.
소스 라인(110), 워드 라인(112) 및 비트 라인(114)은 예를 들어, 구리, 알루미늄, 지르코늄, 티타늄, 텅스텐, 탄탈륨, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 이들의 합금과 같은 임의의 적절한 전기 전도성 전극 물질로 형성될 수 있다. 다른 적절한 전극 물질은 고려되는 개시 범위 내에 있다. 소스 라인(110), 워드 라인(112) 및 비트 라인(114)은 임의의 적절한 퇴적 프로세스를 사용하여 전도성 물질의 층을 퇴적함으로써 형성될 수 있다. 여기서, "적절한 퇴적 프로세스"는 화학적 증기 퇴적(CVD) 프로세스, 물리적 증기 퇴적(PVD) 프로세스, 원자층 퇴적(ALD) 프로세스, 고밀도 플라즈마 CVD(HDPCVD) 프로세스, 금속 유기 CVD(MOCVD) 프로세스, 플라즈마 강화 CVD(PECVD) 프로세스, 스퍼터링 프로세스 등을 포함할 수 있다. 그런 다음, 퇴적된 층은 패터닝된 포토레지스트, 및 습식 또는 건식 에칭 프로세스와 같은 에칭 프로세스를 이용하는 것과 같은 임의의 적절한 프로세스를 사용하여 패터닝될 수 있다.
소스 라인(110)은 기판(100) 상에 배치된 유전체 산화물층(102) 상에 그리고/또는 그 내부에 배치될 수 있다. 유전체 산화물층(102)은 실리콘 산화물(SiO2)과 같은 유전체 산화물 물질을 포함할 수 있고, 전술한 바와 같이 열(thermal) 프로세스 또는 임의의 적절한 퇴적 프로세스에 의해 형성될 수 있다.
워드 라인(112)은 유전체 산화물층(102) 상에 배치될 수 있고, 제1 유전체층(104)은 워드 라인(112) 상에 배치될 수 있고, 제2 유전체층(106)은 제1 유전체층(104) 상에 배치될 수 있으며, 비트 라인(114)은 제2 유전체층(106) 상에 배치될 수 있다. 스페이서(108)라고도 지칭될 수 있는 제3 유전체층(108)은 인접한 워드 라인(112)을 전기적으로 절연하고 물리적으로 분리하도록 구성될 수 있다. 유전체층(104, 106, 108)은 전술한 바와 같이 임의의 적절한 퇴적 프로세스에 의해 형성될 수 있고 임의의 적절한 유전체 물질을 포함할 수 있다. 여기서, "적절한 유전체 물질"은 실리콘 산화물(SiO2), 적절한 하이-k 유전체 물질 등을 포함할 수 있다.
하이-k 유전체층(122)은 워드 라인(112)과 유전체 산화물층(102) 사이에 배치될 수 있다. 하이-k 유전체층(122)은 3.9보다 큰 유전 상수를 갖는 임의의 적절한 유전체 물질로 형성될 수 있다. 여기서, "적절한 하이-k 유전체 물질"은 실리콘 질화물(SiN4), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(Hf0.5Zr0.5O2), 탄탈룸 산화물(Ta2O5), 알루미늄 산화물(Al2O3), 하프늄 이산화 알루미나(HfO2-Al2O3), 지르코늄 산화물(ZrO2)을 포함하지만 이에 제한되지는 않는다. 다른 적절한 하이-k 유전체 물질은 고려되는 개시 범위 내에 있다.
다양한 실시예에서, 하이-k 유전체층(122)은 더 크거나 더 작은 두께가 사용될 수 있지만, 예컨대, 1 nm 내지 4 nm와 같은 0.5 nm 내지 5.0 nm 범위의 두께(thk)를 가질 수 있다. 다양한 실시예에서, 채널층(120)은 더 크거나 더 작은 두께가 사용될 수 있지만, 예를 들어, 3 nm 내지 15 nm와 같은 1 nm 내지 20 nm 범위의 두께(tc)를 가질 수 있다.
각각의 메모리 구조물(202)은 대응하는 비트 라인(114)과 소스 라인(110) 사이에 배치될 수 있다. 다양한 실시예에서, 각각의 메모리 구조물(202)은 본 명세서에서 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터(124)로도 지칭될 수 있는 주변 게이트 박막 트랜지스터(TFT)(124) 및 메모리 셀(130)을 포함할 수 있다. GAA 트랜지스터(124)는 소스 라인(110) 상에 형성된 소스 전극(116), 소스 전극(116) 상에 배치된 채널(120), 채널(120)에 대한 게이트 전극으로 동작하는 워드 라인(112)의 적어도 일부분, 및 채널(120)을 메모리 셀(130)에 전기적으로 접속시키는 드레인 전극(118)을 포함할 수 있다.
메모리 구조물(202)은 또한 주변 게이트 절연체(SGI) 층(122A)을 포함할 수 있다. SGI 층(122A)은 채널(120)을 둘러싸고 채널(120) 및/또는 소스 전극(116)을 워드 라인(112)으로부터 전기적으로 절연시키는 하이-k 유전체층(122)의 일부분에 의해 형성될 수 있다.
채널(120)은 임의의 적절한 반도체 물질을 포함할 수 있다. 여기서, "적절한 반도체 물질"은 비정질 실리콘, 또는 예를 들어, InGaZnO (IGZO), InWO, InZnO, InSnO, GaOx, InOx 등과 같은 반도체성 산화물을 포함할 수 있다. 채널을 형성하기 위한 다른 적절한 반도체 물질은 고려되는 개시 범위 내에 있다. 일부 실시예에서, 채널(120)은 바람직하게는 IGZO로 형성될 수 있다. 채널(120)은 기둥, 필라(pillar), 또는 와이어 형태일 수 있다. 일부 실시예에서, 채널(120)은 나노와이어 형태일 수 있다. 그러나, 채널(120)은 임의의 특정 형상에 제한되지 않는다.
채널(120)은 소스 전극(116)으로부터 드레인 전극(118)으로 그리고 메모리 셀(130)의 제1 단부로의 전류 흐름을 제어하도록 동작할 수 있다. 메모리 셀(130)의 제2 단부는 비트 라인(114)에 전기적으로 접속될 수 있다.
특히, 채널(120)과 SGI 층(122A)은 워드 라인(112)에 형성된 관통 홀(예컨대, 비아 또는 콘택 홀)에 배치되어 채널(120)이 SGI 층(122A)과 워드 라인(112)으로 둘러싸일 수 있다. 워드 라인(112)은 채널(120)을 통해 메모리 셀(130)로 흐르는 전류 흐름을 제어하기 위한 게이트 전극으로서 동작할 수 있다. 따라서, GAA 트랜지스터(124)는 메모리 셀(130)(즉, 선택 트랜지스터)의 동작을 제어하도록 구성될 수 있다.
예를 들어, 채널(120) 및 메모리 셀(130)은 기판(100)의 평면에 수직으로 연장되는 라인 상에 배치될 수 있다. 채널(120)과 메모리 셀(130)은 기판의 장축이 실질적으로 수평일 때 수직으로 적층될 수 있다. 따라서, 채널(120) 및 메모리 셀(130)의 장축은 기판(100)의 평면에 수직일 수 있다. 이와 같이, GAA 트랜지스터(124)를 포함하는 메모리 구조물(202)은 더 컴팩트한 구성을 갖는다. 예를 들어, 종래의 메모리 구조물은 워드 라인 아래 또는 메모리 셀의 측부에 배치된 트랜지스터를 포함할 수 있다. 이와 같이, 메모리 구조물(202)은 종래의 메모리 구조물보다 더 높은 메모리 셀 밀도를 허용할 수 있다.
도 3a 내지 3b는 본 개시의 다양한 실시예에 따른 메모리 구조물(202)의 메모리 셀(130)로서 포함될 수 있는 예시적인 메모리 셀(130A, 130B, 130C)의 수직 단면도이다. 도 3a를 참조하면, 메모리 셀(130A)은 자기 터널 접합(MTJ) 메모리 셀(130)일 수 있다. 각각의 MTJ 메모리 셀(130A)은 하단 전극(132), 자기 터널 접합 구조물(160, 155, 156) 및 상단 전극(134)을 포함할 수 있다. 상단 전극(134)은 비트 라인(114)에 전기적으로 접속될 수 있고, 하단 전극(132)은 드레인 전극(118)에 전기적으로 접속될 수 있다.
각각의 자기 터널 접합(160, 155, 156)은 합성 반강자성(synthetic antiferromagnetic; SAF) 구조물(160), 비자성 터널 장벽층(155) 및 자유 자화층(156)을 포함할 수 있다. 하단 전극(132)과 자기 터널 접합부(160, 155, 156) 사이에 비자성 금속 버퍼층(154)이 제공될 수 있다.
컴포넌트/층(132, 154, 160, 155, 156)은 화학적 증기 퇴적 프로세스, 물리적 증기 퇴적 프로세스, 또는 이들의 조합에 의해 퇴적될 수 있다. 각각의 컴포넌트/층(132, 154, 160, 155, 156)은 전체적으로 각각의 균일한 두께를 갖는 평면 블랭킷 물질층으로서 퇴적될 수 있다. 비자성 금속 버퍼층(154), 합성 반강자성층(160), 비자성 터널 장벽층(155), 및 자유 자화층(156)을 총칭하여 메모리 물질층이라고 한다. 즉, 하단 전극(132)과 상단 전극(134) 사이에 메모리 물질층이 형성된다.
본 개시는 메모리 물질층이 비자성 금속 버퍼층(154), 합성 반강자성층(160), 비자성 터널 장벽층(155), 및 자유 자화층(156)을 포함하는 실시예를 사용하여 설명되었지만, 본 개시의 방법 및 구조물은 메모리 물질층이 하단 전극(132)과 상단 전극(134) 사이에 제공된 상이한 층 스택을 포함하고 임의의 방식으로 정보를 저장할 수 있는 물질을 포함하는 임의의 구조물에 적용될 수 있다. 메모리 물질층이 상 변화 메모리 물질, 강유전성 메모리 물질, 또는 공극 변조된(vacancy-modulated) 전도성 산화물 물질을 포함하는 본 개시의 변형이 본 개시에서 명백히 고려된다.
하단 전극(132)은 예를 들어, TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, 이들의 합금 및/또는 이들의 조합과 같은 적어도 하나의 비자성 금속 물질을 포함할 수 있다. 고려되는 개시 범위 내의 다른 적절한 물질이 또한 사용될 수 있다. 예를 들어, 하단 전극(132)은 예를 들어, W, Cu, Ti, Ta, Ru, Co, Mo 또는 Pt와 같은 원소 금속을 포함할 수 있고 그리고/또는 이 원소 금속으로 본질적으로 구성될 수 있다. 하단 전극(132)의 두께는 10 nm 내지 100 nm의 범위 내일 수 있지만, 더 작은 두께와 더 큰 두께가 또한 사용될 수 있다.
비자성 금속 버퍼층(154)은 시드층으로서 기능할 수 있는 비자성 물질을 포함할 수 있다. 구체적으로, 비자성 금속 버퍼층(154)은 SAF 층(160) 내의 기준층의 자화를 최대화하는 방향을 따라 SAF 층(160)의 물질의 다결정 입자를 정렬하는 템플릿 결정 구조물을 제공할 수 있다. 비자성 금속 버퍼층(154)은 Ti, CoFeB 합금, NiFe 합금, 루테늄 또는 이들의 조합을 포함할 수 있다. 비자성 금속 버퍼층(154)의 두께는 3 nm 내지 30 nm의 범위 내일 수 있지만, 더 작은 두께와 더 큰 두께가 또한 사용될 수 있다.
SAF 층(160)은 강자성 경질층(161), 반강자성 결합층(162), 및 기준 자화층(163)의 층 스택을 포함할 수 있다. 강자성 경질층(161) 및 기준 자화층(163)은 각각 고정된 자화 방향을 가질 수 있다. 반강자성 결합층(162)은 강자성 경질층(161)의 자화와 기준 자화층(163)의 자화 사이에 반강자성 결합을 제공하여, 강자성 경질층(161)의 자화 방향 및 기준 자화층(163)의 자화 방향은 메모리 셀(130A)의 동작 동안 고정된 상태로 유지된다.
강자성 경질층(161)은 PtMn, IrMn, RhMn, FeMn, OsMn 등과 같은 경질 강자성 물질을 포함할 수 있다. 기준 자화층(163)은 Co, CoFe, CoFeB, CoFeTa, NiFe, CoPt, CoFeNi 등과 같은 경질 강자성 물질을 포함할 수 있다. 고려되는 개시 범위 내의 다른 적절한 물질이 또한 사용될 수 있다. 반강자성 결합층(162)은 루테늄 또는 이리듐을 포함할 수 있다. 반강자성 결합층(162)의 두께는, 반강자성 결합층(162)에 의해 유도된 교환 상호 작용이 강자성 경질층(161)과 기준 자화층(163)의 상대적 자화 방향을 반대 방향, 즉, 역평행 정렬로 안정화시키도록 선택될 수 있다. 일 실시예에서, SAF 층(160)의 순자화(net magnetization)는 강자성 경질층(161)의 자화의 크기를 기준 자화층(163)의 자화의 크기와 일치시킴으로써 생성될 수 있다. SAF 층(160)의 두께는 5 nm 내지 30 nm의 범위 내일 수 있지만, 더 작은 두께와 더 큰 두께가 또한 사용될 수 있다.
비자성 터널 장벽층(155)은 전자 터널링을 가능케 하는 두께를 갖는 전기 절연 물질일 수 있는 터널링 장벽 물질을 포함할 수 있다. 예를 들어, 비자성 터널 장벽층(155)은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 알루미늄 산질화물(AlON), 하프늄 산화물(HfO2), 또는 지르코늄 산화물(ZrO2)을 포함할 수 있다. 고려되는 개시 범위 내의 다른 적절한 물질이 또한 사용될 수 있다. 비자성 터널 장벽층(155)의 두께는 0.7 nm 내지 1.3 nm의 범위일 수 있지만, 더 작은 두께와 더 큰 두께가 또한 사용될 수 있다.
자유 자화층(156)은 기준 자화층(163)의 자화 방향과 평행이거나 역평행인 2개의 안정된 자화 방향을 갖는 강자성 물질을 포함할 수 있다. 자유 자화층(156)은 Co, CoFe, CoFeB, CoFeTa, NiFe, CoPt, CoFeNi 등과 같은 경질 강자성 물질을 포함할 수 있다. 고려되는 개시 범위 내의 다른 적절한 물질이 또한 사용될 수 있다. 자유 자화층(156)의 두께는 1 nm 내지 6 nm의 범위 내일 수 있지만, 더 작은 두께와 더 큰 두께가 또한 사용될 수 있다.
상단 전극(134)은 하단 전극(132)에 사용될 수 있는 임의의 비자성 물질을 포함할 수 있다. 상단 전극(134)에 사용될 수 있는 예시적인 금속 물질은 TiN, TaN, WN, W, Cu, Al, Ti, Ta, Ru, Co, Mo, Pt, 이들의 합금, 및/또는 이들의 조합을 포함하지만 이에 제한되지는 않는다. 고려되는 개시 범위 내의 다른 적절한 물질이 또한 사용될 수 있다. 예를 들어, 하단 전극(132)은 예를 들어, W, Cu, Ti, Ta, Ru, Co, Mo 또는 Pt와 같은 원소 금속을 포함할 수 있고 그리고/또는 이 원소 금속으로 본질적으로 구성될 수 있다. 상단 전극(134)의 두께는 10 nm 내지 100 nm의 범위 내일 수 있지만, 더 작은 두께와 더 큰 두께가 또한 사용될 수 있다.
도 3b를 참조하면, 메모리 셀(130B)은 하단 전극(132), 상단 전극(134), 히터(140), 및 상 변화 물질층(142)을 포함하는 PCM 메모리 셀일 수 있다. 상 변화 물질층(142)은 데이터 저장층으로서 동작할 수 있다.
히터(140)는 상 변화 물질(162)에 줄 가열(Joule heating)을 제공하기 위해 약 5 nm 내지 약 15 nm 범위의 두께를 갖는 TiN, TaN 또는 TiAlN의 박막으로 형성될 수 있다. 또한, 히터(140)는 담금질 동안(히터(140)에 인가되는 전류가 갑자기 차단되어 비정질상을 '동결(freeze)'시키는 동안) 히트 싱크로 기능할 수 있다.
일부 실시예에서, 상 변화 물질층(142)은, Ga-Sb, In-Sb, In-Se, Sb-Te, Ge-Te, 및 Ge-Sb의 이성 분계 물질(binary system material); Ge-Sb-Te, In-Sb-Te, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, 및 Ga-Sb-Te의 삼성 분계 물질(ternary system material); 또는 Ag-In-Sb-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Te-Ge-Sb-S, Ge-Sb-Te-O, 및 Ge-Sb-Te-N의 사성 분계 물질(quaternary system material)을 포함한다. 일부 실시예에서, 상 변화 물질층(142)은 GST, 즉, 5 nm 내지 100 nm의 두께를 갖는 Ge-Sb-Te 합금(예를 들어, Ge2Sb2Te5)과 같은 주기율표의 VI족으로부터의 하나 이상의 원소를 함유하는 칼코게나이드 합금을 포함한다. 상 변화 물질층(142)은 예를 들어, 텅스텐 산화물, 니켈 산화물, 구리 산화물 등을 포함하는 금속 산화물과 같은 다른 상 변화 저항성 물질을 포함할 수 있다. 상 변화 물질의 결정상과 비정질상 사이의 상전이는 상 변화 물질의 구조물의 장거리 질서(long range order)와 단거리 질서(short range order) 사이의 상호 작용과 관련이 있다. 예를 들어, 장거리 질서의 붕괴는 비정질상을 생성한다. 결정상의 장거리 질서는 전기 전도를 촉진하는 반면, 비정질상은 전기 전도를 방해하고 높은 전기 저항을 초래한다. 상이한 요구에 대해 상 변화 물질층(142)의 특성을 조정하기 위해, 상 변화 물질층(142)은 물질의 본딩 구조물 내부의 단거리 질서 및 장거리 질서의 비율을 조정하기 위해 상이한 양으로 다양한 원소로 도핑될 수 있다. 도핑된 원소는 예를 들어, 이온 주입의 사용을 통해 반도체 도핑에 사용되는 임의의 원소일 수 있다.
도 3c를 참조하면, 메모리 셀(130C)은 하단 전극(132), 상단 전극(134), 및 예를 들어, 납 지르코네이트 티타네이트(lead zirconate titanate; PZT) 층과 같은 강유전성 물질층(144)을 포함하는 FeRAM 메모리 셀일 수 있다. 강유전성층(144)은 데이터 저장층으로서 동작할 수 있다.
도 4a 내지 4q는 본 개시의 다양한 실시예에 따른 도 2a 내지 2c의 메모리 디바이스(200)를 형성하는 방법을 나타내는 단면도들이다. 도 4a를 참조하면, 하나 이상의 소스 라인(110)이 기판(100) 상에 형성될 수 있고, 유전체 산화물층(102)이 소스 라인(110) 위에 형성될 수 있다. 기판(100)은 예를 들어, 반도체 디바이스 기판과 같은 임의의 적절한 기판일 수 있다.
특히, 구리, 알루미늄, 지르코늄, 티타늄, 텅스텐, 탄탈룸, 루테늄, 팔라듐, 백금, 코발트, 니켈, 이들의 합금 등과 같은 본 명세서에 개시된 바와 같은 임의의 적절한 전기 전도성 물질의 층은, 예를 들어, 물리적 증기 퇴적(PVD), 스퍼터링, 화학적 증기 퇴적(CVD), 원자층 퇴적(ALD), 플라즈마 강화 화학적 증기 퇴적(PECVD), 스퍼터링, 또는 이들의 조합과 같은 본 명세서에 개시된 바와 같은 임의의 적절한 퇴적 프로세스를 사용해 기판 상에 균일하게 퇴적될 수 있다.
전극 물질층은, 전술한 바와 같이, 임의의 적절한 포토리소그래피 프로세스 및 예를 들어, 습식 또는 건식 에칭 프로세스와 같은 임의의 적절한 에칭 프로세스와 같은, 소스 라인(110)을 형성하기 위해 본 명세서에 개시된 임의의 적절한 패터닝 프로세스를 사용하여 패터닝될 수 있다.
유전체 산화물층(102)은 소스 라인(110)을 덮도록 기판(100) 상에 퇴적될 수 있다. 유전체 산화물층(102)은 임의의 적절한 퇴적 프로세스를 사용하거나 열 프로세스 산화 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 유전체 산화물층(102)은 실리콘 산화물(SiOx)을 포함할 수 있다.
도 4b를 참조하면, 포토레지스트 물질이 유전체 산화물층(102) 상에 퇴적될 수 있다. 그 후 포토레지스트 물질은 포토레지스트 패턴(PR)을 형성하도록 패터닝될 수 있다. 포토레지스트 패턴(PR)은 소스 라인(110)의 일부분을 노출시킬 수 있다.
그 다음, 유전체 산화물층(102)은 산화물층(102)에 소스 관통 홀(SH)(예를 들어, 비아 홀)을 형성하기 위해 마스크로서 포토레지스트 패턴(PR)을 사용하여 에칭될 수 있다. 에칭은 임의의 적절한 에칭 프로세스를 포함할 수 있다. 소스 관통 홀(SH)은 유전체 산화물층(102)을 통해 소스 라인(110)의 일부분을 노출시킬 수 있다.
도 4b 및 도 4c를 참조하면, 포토레지스트 패턴(PR)은 예를 들어, 애싱 또는 화학적 제거 프로세스를 통해 제거될 수 있다. 전기 전도성 물질의 층은 임의의 적절한 퇴적 프로세스를 사용하여 유전체 산화물층(102) 상에 그리고 소스 관통 홀(SH)에 퇴적되어 소스 관통 홀(SH)에 소스 전극(116)을 형성할 수 있다. 그런 다음, 화학적 기계적 연마(CMP) 프로세스 등과 같은 평탄화 프로세스는 유전체 산화물층(102)의 표면에서 과도한 전도성 물질을 제거하고 소스 전극(116) 및 유전체 산화물층(102)의 표면을 평탄화하기 위해 수행될 수 있다.
도 4d를 참조하면, 반도체 물질층(120L)은 본 명세서에 설명된 바와 같이 임의의 적절한 퇴적 프로세스 및 임의의 적절한 반도체 물질을 사용하여 유전체 산화물층(102) 및 소스 전극(116) 상에 퇴적될 수 있다. 일부 실시예에서, 반도체 물질은 바람직하게는 IGZO일 수 있다. 그 다음, 포토리소그래피 프로세스를 사용하여 패터닝된 포토레지스트층(PR)이 반도체 물질층(120L) 상에 형성될 수 있다.
도 4e를 참조하면, 포토레지스트층(PR)을 마스크로서 사용하여 반도체 물질층(120L)을 에칭 프로세스를 통해 패터닝하여 채널(120)을 형성할 수 있다. 채널(120)을 형성하기 위해 임의의 적절한 에칭 프로세스가 사용될 수 있다.
도 4e 및 도 4f를 참조하면, 포토레지스트 패턴(PR)은 애싱 또는 화학적 프로세스에 의해 제거될 수 있다. 하이-k 유전체층(122)은 패터닝된 채널(120) 및 유전체 산화물층(102) 위에 컨포멀하게 퇴적될 수 있다. 하이-k 유전체층(122)은 본 명세서에 설명된 바와 같이 임의의 적절한 하이-k 유전체 물질을 퇴적하고 임의의 적절한 퇴적 방법을 사용함으로써 형성될 수 있다.
전기 전도성 물질층(112L)은 하이-k 유전체층(122) 상에 퇴적될 수 있다. 전기 전도성 물질층(112L)은 임의의 적절한 전기 전도성 전극 물질을 포함할 수 있고 임의의 적절한 퇴적 프로세스를 사용하여 형성될 수 있다.
도 4g를 참조하면, CMP와 같은 폴리싱 프로세스가 전기 전도성 물질층(112L), 채널(120), 및 하이-k 유전체층(122)을 평탄화하여 공면 표면이 형성될 수 있도록 수행될 수 있다.
도 4h를 참조하면, 전기 전도성 물질층(112L), 채널(120), 및 하이-k 유전체층(122) 상에 포토레지스트 패턴(PR)이 형성될 수 있다. 포토레지스트 패턴(PR)을 마스크로서 사용하여 에칭 프로세스를 수행하여 전기 전도성 물질층(112L)에 스페이서 관통 홀(SpH)(예를 들어, 비아홀)을 형성하여 워드 라인(112)을 형성할 수 있다.
도 4h 및 4i를 참조하면, 포토레지스트층(PR)은 예를 들어, 애싱에 의해 제거될 수 있고, 유전체 물질이 기판(100) 상에 퇴적되어 스페이서(108)를 스페이서 관통 홀(SpH)에 형성할 수 있다. 유전체 물질은 임의의 적절한 유전체 물질을 포함할 수 있고 임의의 적절한 퇴적 방법에 의해 퇴적될 수 있다.
CMP와 같은 폴리싱 프로세스는 과잉 유전체 물질을 제거하고 스페이서(108), 워드 라인(112), 채널(120) 및/또는 하이-k 유전체층(122) 사이에 공면 평면을 형성하기 위해 수행될 수 있다.
도 4j를 참조하면, 제1 유전체층(104)이 워드 라인(112), 채널(120), 스페이서(108) 및 하이-k 유전체층(122) 상에 퇴적될 수 있다. 제1 유전체층(104)은 임의의 적절한 유전체 물질로 그리고 임의의 적절한 퇴적 방법을 사용함으로써 형성될 수 있다.
도 4k를 참조하면, 제1 유전체층(104) 상에 포토레지스트 패턴(PR)이 형성될 수 있다. 그 다음, 제1 유전체층(104)은 마스크로서 포토레지스트층을 사용하여 에칭되어 드레인 관통 홀(DH)(예를 들어, 비아 홀)을 형성할 수 있다. 드레인 관통 홀(DH)은 채널(120) 또는 채널(120)의 적어도 일부분을 노출시킬 수 있다.
도 4k 및 도 4l을 참조하면, 포토레지스트 물질은 예를 들어, 애싱을 통해 제거될 수 있다. 드레인 관통 홀(DH)에는 드레인 전극(118)이 형성될 수 있다. 예를 들어, 드레인 관통 홀(DH)을 채우기 위해 임의의 적절한 전기 전도성 물질이 제1 유전체층 위에 퇴적될 수 있다. 그런 다음, CMP 프로세스와 같은 연마 프로세스는 임의의 과잉 전기 전도성 물질을 제거하고 공면 표면을 갖도록 드레인 전극(118) 및 제1 유전체층(104)을 평탄화하기 위해 수행될 수 있다.
도 4m을 참조하면, 메모리 셀층(130L)이 제1 유전체층(104) 및 드레인 전극(118) 상에 퇴적될 수 있다. 전술한 바와 같이, 메모리 셀층(130L)은 도 3a 내지 3b의 메모리 셀들(130A, 130B, 130C)에 대해 설명된 바와 같이 다수의 층들을 포함할 수 있다. 메모리 셀층(130L)은 임의의 적절한 퇴적 프로세스를 사용하여 형성될 수 있다.
도 4m 및 도 4n을 참조하면, 포토레지스트 패턴(PR)을 마스크로서 사용하여 메모리 셀층(130L)을 에칭하여 메모리 셀(130)을 형성할 수 있다. 메모리 셀층(130L)은 임의의 적절한 에칭 프로세스를 사용하여 에칭될 수 있다.
도 4n 및 4o를 참조하면, 포토레지스트 패턴(PR)은 예를 들어, 애싱에 의해 제거될 수 있고, 제2 유전체층(106)이 제1 유전체층(104) 및 메모리 셀(130) 상에 퇴적될 수 있다. 제2 유전체층(106)은 제1 유전체층(104)과 동일하거나 상이한 유전체 물질로 형성될 수 있다.
도 4p를 참조하면, 제2 유전체층(106) 상에 포토레지스트 패턴(PR)이 형성될 수 있다. 제2 유전체층(106)은 포토레지스트 패턴(PR)을 마스크로서 사용하고 임의의 적절한 에칭 프로세스를 사용하여 에칭되어 메모리 셀(130)을 노출시키는 메모리 셀 관통 홀(MH)(예를 들어, 비아 홀)을 형성할 수 있다.
도 4p 및 4q를 참조하면, 포토레지스트 패턴(PR)이 제거될 수 있고 비트 라인(114)이 제2 유전체층(106) 상에 그리고 메모리 셀 관통 홀(MH)에 형성될 수 있다. 특히, 임의의 적절한 퇴적 방법을 사용하여 임의의 적절한 전기 전도성 물질이 제2 유전체층(106) 위에 퇴적될 수 있다. 포토레지스트 패턴은 퇴적된 전기 전도성 물질 상에 형성될 수 있다. 그 후, 전기 전도성 물질은 포토레지스트 패턴을 통해 에칭되어 비트 라인(114)을 형성할 수 있다.
도 5a 및 5b는 본 개시의 다양한 실시예들에 따라 메모리 구조물(202)을 형성하는 단계들을 예시하는 흐름도들이다. 도 4a 및 5a를 참조하면, 동작(501)에서, 소스 라인(110)이 기판(100) 위에 형성될 수 있다. 소스 라인은 기판(100) 위에 적절한 전기 전도성 물질을 퇴적함으로써 형성될 수 있다. 전기 전도성 물질은 포토레지스트 패턴에 의해 마스킹되고 에칭되어 패터닝된 소스 라인(110)을 형성할 수 있다. 도 4a, 4b 및 5a를 참조하면, 동작(502)에서 유전체 산화물층(102)이 패터닝된 소스 라인(110) 및 기판(100) 위에 퇴적될 수 있다. 동작(503)에서, 포토레지스트 물질이 퇴적되고 포토리소그래피 방식으로 패터닝되어 유전체 산화물층(102)의 일부분을 마스킹할 수 있다. 유전체 산화물층(102)은 산화물층(102)에 소스 관통 홀(SH)(예를 들어, 비아 홀)을 형성하기 위해 에칭될 수 있다. 도 4a 내지 4c 및 5a를 참조하면, 동작(504)에서 전기 전도성 물질이 유전체 산화물층(102) 위에 그리고 소스 관통 홀(SH) 내에 퇴적되어 소스 전극(116)을 형성할 수 있다. 도 4a 내지 4d 및 5a를 참조하면, 동작(505)에서, 반도체 물질(120L)이 유전체 산화물층(102) 및 소스 전극(116) 위에 퇴적될 수 있다. 도 4a 내지 4e 및 5a를 참조하면, 동작(506)에서, 반도체 물질(120L)은 채널(120)을 형성하기 위해 패터닝되고 에칭될 수 있다. 도 4a 내지 4f 및 5a를 참조하면, 동작(507)에서, 하이-k 유전체 물질(122)이 유전체 산화물층(102) 및 채널(120) 위에 컨포멀하게 퇴적될 수 있다. 동작(508)에서, 전기 전도성 물질층(112L)이 하이-k 유전체층(122) 상에 퇴적될 수 있다. 도 4a 내지 4g 및 5a를 참조하면, 동작(509)에서, 전기 전도성 물질(112K), 하이-k 유전체 물질(122), 및 채널(120)이 평탄화될 수 있다. 도 4a 내지 4h 및 5a를 참조하면, 동작(510)에서, 전기 전도성 물질(112L) 및 하이-k 유전체 물질(122)은 스페이서 홀(SpH)을 형성하기 위해 패터닝되고 에칭될 수 있다. 도 4a 내지 4i 및 5a를 참조하면, 동작(511)에서, 유전체 물질(108)이 스페이서 홀(SpH)을 채우도록 퇴적되어 스페이서(108)를 형성할 수 있다. 전기 전도성 물질(112L) 및 스페이서(108)는 채널(120) 및 하이-k 유전체 물질(122)과 공면이 되도록 평탄화되어 워드 라인(112)을 형성할 수 있다. 도 4a 내지 4j 및 5a를 참조하면, 동작(512)에서, 제1 유전체층(104)이 워드 라인(112), 스페이서(108), 하이-k 유전체(122), 및 채널(120) 위에 퇴적될 수 있다.
도 4a 내지 4k 및 5b를 참조하면, 동작(513)에서, 제1 유전체층(104)은 드레인 홀(DH)을 형성하기 위해 패터닝되고 에칭될 수 있다. 도 4a 내지 4l 및 5b를 참조하면, 동작(514)에서, 드레인 전극(118)을 형성하기 위해 드레인 홀(DH)을 채우도록 적절한 전기 전도성 물질이 퇴적될 수 있다. 드레인 전극 및 제1 유전체층(104)은 평탄화될 수 있다. 도 4a 내지 4m 및 5b를 참조하면, 동작(515)에서, 메모리 셀층(130L)이 제1 유전체층(104) 및 드레인 전극(118) 위에 퇴적될 수 있다. 메모리 셀층(130L)은 자기 접합 터널(MTJ) 메모리 디바이스, PCM, FeRAM, 또는 ReRAM 메모리 셀 디바이스의 층을 포함할 수 있다. 도 4a 내지 4n 및 5b를 참조하면, 동작(516)에서, 메모리 셀층(130L)은 메모리 셀 디바이스(130)를 형성하기 위해 패터닝되고 에칭될 수 있다. 도 4a 내지 4o 및 5b를 참조하면, 동작(517)에서, 제2 유전체층 물질(106)이 제1 유전체 물질층(104) 및 메모리 셀 디바이스(130) 위에 퇴적될 수 있다. 도 4a 내지 4p 및 5b를 참조하면, 동작(518)에서, 제2 유전체층(106)은 메모리 셀(130)을 노출시키는 메모리 셀 관통 홀(MH)(예를 들어, 비아 홀)을 형성하도록 패터닝되고 에칭될 수 있다. 도 4a 내지 4q 및 5b를 참조하면, 동작(519)에서, 전기 전도성 금속층이 제2 유전체층(106) 위에 그리고 메모리 셀 관통 홀(MH)에 퇴적되어 비트 라인(114)을 형성할 수 있다.
다양한 실시예는 주변 게이트 박막 트랜지스터(TFT)(124) 및 주변 게이트 TFT(124) 상에 적층된 메모리 셀(130)을 포함하는 메모리 구조물(202)을 제공한다. 주변 게이트 TFT(124)는 반도체 물질을 포함하는 채널; 채널의 제1 단부에 전기적으로 접속된 소스 전극; 채널(120)의 반대쪽 제2 단부에 전기적으로 접속된 드레인 전극(118); 채널을 둘러싸는 하이-k 유전체층(122); 및 하이-k 유전체층(122)을 둘러싸는 게이트 전극(112)을 포함한다. 메모리 셀(130)은 드레인 전극(118)에 전기적으로 접속되는 하단 전극(132), 및 비트 라인(114)에 전기적으로 접속되는 상단 전극(134)을 포함한다.
다양한 실시예는 기판(100), 기판(100) 상에 배치된 소스 라인(110); 소스 라인(110) 위에 배치된 워드 라인(112); 워드 라인(112) 위에 배치된 비트 라인(114); 및 소스 라인(110)과 비트 라인(114) 사이에 배치된 메모리 구조물(202)을 포함하는 메모리 디바이스를 제공한다. 메모리 구조물(202)은 각각 게이트 올 어라운드(GAA) 트랜지스터(124) 및 GAA 트랜지스터(124) 상에 배치된 메모리 셀(130)을 포함한다. GAA 트랜지스터(124)는 소스 라인들(110) 중 하나에 전기적으로 결합된 소스 전극(116); 드레인 전극(118); 소스 전극 및 드레인 전극(116, 118)에 전기적으로 결합되고 금속 산화물 반도체 물질을 포함하는 채널(120); 및 워드 라인들 중 하나의 일부분을 포함하는 게이트 전극을 포함한다. 메모리 셀(130)은 GAA 트랜지스터(124)의 드레인 전극(118)에 전기적으로 결합된 제1 전극(132); 및 비트 라인(114) 중 하나에 전기적으로 결합된 제2 전극(134)을 포함한다.
다양한 실시예는, 메모리 디바이스(200)를 형성하는 방법을 제공하며, 이 방법은, 기판(100) 상에 소스 라인(110)을 형성하는 단계; 소스 라인(110) 위에 유전체 산화물층(102)을 퇴적하는 단계; 유전체 산화물층(102)을 패터닝하여 소스 라인(110)의 일부분을 노출시키는 소스 관통 홀(SH)을 형성하는 단계; 소스 전극(116)을 형성하기 위해 소스 관통 홀(SH)에 제1 전기 전도성 물질을 퇴적하는 단계; 유전체 산화물층(102) 위에 반도체 물질을 퇴적하는 단계; 채널(120)을 형성하기 위해 반도체 물질을 패터닝하는 단계; 유전체 산화물층(102) 및 채널(120) 위에 하이-k 유전체 물질(122)을 퇴적하는 단계; 하이-k 유전체 물질(122) 위에 제2 전기 전도성 물질을 퇴적하는 단계; 제2 전기 전도성 물질, 하이-k 유전체 물질(122), 및 채널(120)을 평탄화하는 단계; 스페이서 홀(SpH)을 형성하기 위해 제2 전기 전도성 물질을 패터닝하는 단계; 스페이서(108)를 형성하기 위해 스페이서 홀에 스페이서 유전체 물질을 퇴적하는 단계; 워드 라인(112)을 형성하기 위해 제2 전기 전도성 물질, 스페이서(108), 하이-k 유전체 물질(122)을 평탄화하는 단계; 워드 라인(112), 스페이서(108), 하이-k 유전체(122), 및 채널(120) 위에 제1 유전체 물질(104)을 퇴적하는 단계; 드레인 관통 홀(DH)을 형성하기 위해 제1 유전체 물질(104)을 패터닝하는 단계; 제3 전기 전도성 물질을 퇴적하여 드레인 홀(DH)을 채워 드레인 전극(118)을 형성하는 단계; 메모리 셀층을 퇴적하는 단계; 메모리 셀 디바이스(130)를 형성하기 위해 메모리 셀층들을 패터닝하는 단계; 제1 유전체 물질(104) 및 메모리 셀 디바이스(130) 위에 제2 유전체 물질(106)을 퇴적하는 단계; 메모리 셀 관통 홀(MCH)을 형성하기 위해 제2 유전체 물질(106)을 패터닝하는 단계; 및 비트 라인을 형성하기 위해 제2 유전체 물질(106) 위에 그리고 메모리 셀 관통 홀(MCH)에 제4 전기 전도성 물질을 퇴적하는 단계를 포함한다.
다양한 실시예들에 따르면, 메모리 셀 디바이스를 스위칭하기 위한 수직 선택기 트랜지스터를 형성하기 위해 GAA 설계를 갖는 IGZO TFT가 제공될 수 있다. 다양한 실시예는 하나의 메모리 셀 디바이스(130)를 보다 정확하게 구동하기 위해 크로스 바(cross bar) 비트 라인, 소스 라인, 및 워드 라인 게이트 제어를 또한 제공할 수 있다. GAA 설계의 TFT를 포함하는 다양한 실시예는 채널 전송을 개선하고 더 많은 전류를 얻을 수 있다. 이러한 실시예는 메모리 셀 판독/기록 동작을 더 빠르게 하는 높은 온/오프 특성을 제공할 수 있다. 더욱이, 여기에 개시된 다양한 실시예는 이전의 메모리 구성보다 더 높은 메모리 셀 밀도를 제공한다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 메모리 구조물에 있어서,
주변 게이트 박막 트랜지스터(thin film transistor; TFT) ― 상기 주변 게이트 박막 트랜지스터(TFT)는:
반도체 물질을 포함하는 채널;
상기 채널의 제1 단부에 전기적으로 접속된 소스 전극;
상기 채널의 반대쪽 제2 단부에 전기적으로 접속된 드레인 전극;
상기 채널을 둘러싸는 하이-k(high-k) 유전체층; 및
상기 하이-k 유전체층을 둘러싸는 게이트 전극
을 포함함 ―; 및
상기 주변 게이트 TFT 상에 적층되고, 상기 드레인 전극에 전기적으로 접속되는 제1 전극을 포함하는 메모리 셀
을 포함하는, 메모리 구조물.
실시예 2. 실시예 1에 있어서,
상기 하이-k 유전체층 및 상기 채널은 상기 게이트 전극에 형성된 관통 홀(through hole) 내에 배치되는 것인, 메모리 구조물.
실시예 3. 실시예 1에 있어서,
상기 채널 및 상기 메모리 셀은 기둥형(column-shaped)이고 기판 상에 수직으로 적층되어, 상기 채널 및 상기 메모리 셀의 장축이 상기 기판의 평면에 수직이 되는 것인, 메모리 구조물.
실시예 4. 실시예 1에 있어서,
상기 메모리 셀의 제2 전극은 비트 라인에 전기적으로 접속되고;
상기 소스 전극은 소스 라인에 전기적으로 접속되며;
상기 게이트 전극은 워드 라인의 일부분을 포함하는 것인, 메모리 구조물.
실시예 5. 실시예 1에 있어서,
상기 메모리 셀은 자기 저항성 랜덤 액세스 메모리(magneto-resistive random-access memory; MRAM) 셀을 포함하는 것인, 메모리 구조물.
실시예 6. 실시예 1에 있어서,
상기 메모리 셀은 상기 제1 전극과 상기 제2 전극 사이에 배치된 자기 터널 접합부(magnetic tunnel junction; MTJ)를 포함하는 것인, 메모리 구조물.
실시예 7. 실시예 1에 있어서,
상기 채널은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO)을 포함하는 것인, 메모리 구조물.
실시예 8. 메모리 디바이스에 있어서,
기판;
상기 기판 상에 배치된 소스 라인;
상기 소스 라인 위에 배치된 워드 라인;
상기 워드 라인 위에 배치된 비트 라인; 및
상기 소스 라인과 상기 비트 라인 사이에 배치된 메모리 구조물
을 포함하고, 각각의 메모리 구조물은:
주변 게이트 TFT ― 상기 주변 게이트 TFT는:
상기 소스 라인 중 하나에 전기적으로 결합된 소스 전극;
드레인 전극;
상기 소스 전극 및 상기 드레인 전극에 전기적으로 결합되고 금속 산화물 반도체 물질을 포함하는 채널; 및
상기 워드 라인 중 하나의 일부분을 포함하는 게이트 전극
을 포함함 ―; 및
상기 주변 게이트 TFT 상에 배치된 메모리 셀 ― 상기 메모리 셀은:
상기 주변 게이트 TFT의 상기 드레인 전극에 전기적으로 결합된 제1 전극; 및
상기 비트 라인 중 하나에 전기적으로 결합된 제2 전극
을 포함함 ―
을 포함하는 것인, 메모리 디바이스.
실시예 9. 실시예 8에 있어서,
상기 주변 게이트 TFT는 상기 채널과 상기 게이트 전극 사이에 배치된 주변 게이트 절연체(surrounding gate insulator; SGI)를 더 포함하는 것인, 메모리 디바이스.
실시예 10. 실시예 9에 있어서,
상기 채널은 상기 게이트 전극에 형성된 관통 홀에 배치되는 것인, 메모리 디바이스.
실시예 11. 실시예 9에 있어서,
상기 기판 상에 배치된 유전체 산화물층; 및
상기 유전체 산화물층과 상기 워드 라인 사이에 배치된 하이-k 유전체층
을 더 포함하고,
상기 SGI는 상기 하이-k 유전체층의 일부분을 포함하며,
상기 소스 전극은 상기 유전체 산화물층 내에 배치되는 것인, 메모리 디바이스.
실시예 12. 실시예 8에 있어서,
인접한 워드 라인들 사이에 배치된 유전체 스페이서를 더 포함하는, 메모리 디바이스.
실시예 13. 실시예 8에 있어서,
상기 워드 라인 상에 배치되고, 상기 드레인 전극이 내부에 배치되는 관통 홀을 포함하는 제1 유전체층을 더 포함하는, 메모리 디바이스.
실시예 14. 실시예 13에 있어서,
상기 제1 유전체층 상에 배치되고, 상기 메모리 셀이 내부에 배치되는 관통 홀을 포함하는 제2 유전체층을 더 포함하는, 메모리 디바이스.
실시예 15. 실시예 8에 있어서,
상기 메모리 셀은 자기 저항성 랜덤 액세스 메모리(magneto-resistive random-access memory; MRAM) 셀을 포함하는 것인, 메모리 디바이스.
실시예 17. 실시예 8에 있어서,
상기 메모리 셀은 상기 제1 전극과 상기 제2 전극 사이에 배치된 자기 터널 접합부(magnetic tunnel junction; MTJ)를 포함하는 것인, 메모리 디바이스.
실시예 17. 실시예 8에 있어서,
상기 채널은 인듐 갈륨 아연 산화물(IGZO)을 포함하는 것인, 메모리 디바이스.
실시예 18. 메모리 디바이스를 형성하는 방법에 있어서,
기판 상에 소스 라인을 형성하는 단계;
상기 소스 라인 위에 유전체 산화물층을 퇴적하는 단계;
상기 유전체 산화물층을 패터닝하여 상기 소스 라인의 일부분을 노출시키는 소스 관통 홀을 형성하는 단계;
소스 전극을 형성하기 위해 상기 소스 관통 홀에 제1 전기 전도성 물질을 퇴적하는 단계;
상기 유전체 산화물층 위에 반도체 물질을 퇴적하는 단계;
채널을 형성하기 위해 상기 반도체 물질을 패터닝하는 단계;
상기 유전체 산화물층 및 상기 채널 위에 하이-k 유전체 물질을 퇴적하는 단계;
상기 하이-k 유전체 물질 위에 제2 전기 전도성 물질을 퇴적하는 단계;
상기 제2 전기 전도성 물질, 상기 하이-k 유전체 물질, 및 상기 채널을 평탄화하는 단계;
스페이서 홀을 형성하기 위해 상기 제2 전기 전도성 물질을 패터닝하는 단계;
스페이서를 형성하기 위해 상기 스페이서 홀에 스페이서 유전체 물질을 퇴적하는 단계;
워드 라인을 형성하기 위해 상기 제2 전기 전도성 물질, 상기 스페이서, 상기 하이-k 유전체 물질을 평탄화하는 단계;
상기 워드 라인, 상기 스페이서, 상기 하이-k 유전체 물질, 및 상기 채널 위에 제1 유전체 물질을 퇴적하는 단계;
드레인 관통 홀을 형성하기 위해 상기 제1 유전체 물질을 패터닝하는 단계;
상기 드레인 관통 홀을 채워 드레인 전극을 형성하기 위해 제3 전기 전도성 물질을 퇴적하는 단계;
메모리 셀층을 퇴적하는 단계;
메모리 셀 디바이스를 형성하기 위해 상기 메모리 셀층을 패터닝하는 단계;
상기 제1 유전체 물질 및 상기 메모리 셀 디바이스 위에 제2 유전체 물질을 퇴적하는 단계;
메모리 셀 관통 홀을 형성하기 위해 상기 제2 유전체 물질을 패터닝하는 단계; 및
비트 라인을 형성하기 위해 상기 제2 유전체 물질 위에 그리고 상기 메모리 셀 관통 홀에 제4 전기 전도성 물질을 퇴적하는 단계
를 포함하는, 메모리 디바이스를 형성하는 방법.
실시예 19. 실시예 18에 있어서,
상기 반도체 물질은 인듐 갈륨 아연 산화물(IGZO)을 포함하는 것인, 메모리 디바이스를 형성하는 방법.
실시예 20. 실시예 18에 있어서,
상기 메모리 셀층을 퇴적하는 단계는,
비자성 금속 버퍼층을 퇴적하는 단계;
합성 반강자성(synthetic antiferromagnetic; SAF) 구조물을 퇴적하는 단계;
비자성 터널 장벽층을 퇴적하는 단계; 및
자유 자화층을 퇴적하는 단계
를 포함하는 것인, 메모리 디바이스를 형성하는 방법.

Claims (10)

  1. 메모리 구조물에 있어서,
    주변 게이트 박막 트랜지스터(thin film transistor; TFT) ― 상기 주변 게이트 박막 트랜지스터(TFT)는:
    반도체 물질을 포함하는 채널;
    상기 채널의 제1 단부에 전기적으로 접속된 소스 전극;
    상기 채널의 반대쪽 제2 단부에 전기적으로 접속된 드레인 전극;
    상기 채널을 둘러싸는 주변 게이트 절연체(surrounding gate insulator; SGI); 및
    상기 SGI를 둘러싸는 게이트 전극
    을 포함함 ―; 및
    상기 주변 게이트 TFT 상에 적층되고, 상기 드레인 전극에 전기적으로 접속되는 제1 전극을 포함하는 메모리 셀
    을 포함하고,
    상기 게이트 전극은 워드 라인의 일부분을 포함하고,
    상기 소스 전극은 유전체 산화물층 내에 배치되고,
    상기 유전체 산화물층과 상기 워드 라인 사이에 하이-k(high-k) 유전체층이 배치되고,
    상기 SGI는 상기 하이-k 유전체층의 일부분을 포함하는 것인, 메모리 구조물.
  2. 제1항에 있어서,
    상기 SGI 및 상기 채널은 상기 게이트 전극에 형성된 관통 홀(through hole) 내에 배치되는 것인, 메모리 구조물.
  3. 제1항에 있어서,
    상기 채널 및 상기 메모리 셀은 기둥형(column-shaped)이고 기판 상에 수직으로 적층되어, 상기 채널 및 상기 메모리 셀의 장축이 상기 기판의 평면에 수직이 되는 것인, 메모리 구조물.
  4. 제1항에 있어서,
    상기 메모리 셀의 제2 전극은 비트 라인에 전기적으로 접속되고;
    상기 소스 전극은 소스 라인에 전기적으로 접속되는 것인, 메모리 구조물.
  5. 제1항에 있어서,
    상기 메모리 셀은 자기 저항성 랜덤 액세스 메모리(magneto-resistive random-access memory; MRAM) 셀을 포함하는 것인, 메모리 구조물.
  6. 제1항에 있어서,
    상기 메모리 셀은 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 배치된 자기 터널 접합부(magnetic tunnel junction; MTJ)를 포함하는 것인, 메모리 구조물.
  7. 제1항에 있어서,
    상기 채널은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO)을 포함하는 것인, 메모리 구조물.
  8. 메모리 디바이스에 있어서,
    기판;
    상기 기판 상에 배치된 소스 라인;
    상기 소스 라인 위에 배치된 워드 라인;
    상기 워드 라인 위에 배치된 비트 라인; 및
    상기 소스 라인과 상기 비트 라인 사이에 배치된 메모리 구조물
    을 포함하고, 각각의 메모리 구조물은:
    주변 게이트 TFT ― 상기 주변 게이트 TFT는:
    상기 소스 라인 중 하나에 전기적으로 결합된 소스 전극;
    드레인 전극;
    상기 소스 전극 및 상기 드레인 전극에 전기적으로 결합되고 금속 산화물 반도체 물질을 포함하는 채널; 및
    상기 워드 라인 중 하나의 일부분을 포함하는 게이트 전극
    을 포함함 ―; 및
    상기 주변 게이트 TFT 상에 배치된 메모리 셀 ― 상기 메모리 셀은:
    상기 주변 게이트 TFT의 상기 드레인 전극에 전기적으로 결합된 제1 전극; 및
    상기 비트 라인 중 하나에 전기적으로 결합된 제2 전극
    을 포함함 ―
    을 포함하고,
    상기 주변 게이트 TFT는 상기 채널과 상기 게이트 전극 사이에 배치된 주변 게이트 절연체(surrounding gate insulator; SGI)를 더 포함하고,
    상기 메모리 디바이스는:
    상기 기판 상에 배치된 유전체 산화물층; 및
    상기 유전체 산화물층과 상기 워드 라인 사이에 배치된 하이-k 유전체층
    을 더 포함하고,
    상기 SGI는 상기 하이-k 유전체층의 일부분을 포함하며,
    상기 소스 전극은 상기 유전체 산화물층 내에 배치되는 것인, 메모리 디바이스.
  9. 제8항에 있어서,
    인접한 워드 라인들 사이에 배치된 유전체 스페이서를 더 포함하는, 메모리 디바이스.
  10. 메모리 디바이스를 형성하는 방법에 있어서,
    기판 상에 소스 라인을 형성하는 단계;
    상기 소스 라인 위에 유전체 산화물층을 퇴적하는 단계;
    상기 유전체 산화물층을 패터닝하여 상기 소스 라인의 일부분을 노출시키는 소스 관통 홀을 형성하는 단계;
    소스 전극을 형성하기 위해 상기 소스 관통 홀에 제1 전기 전도성 물질을 퇴적하는 단계;
    상기 유전체 산화물층 위에 반도체 물질을 퇴적하는 단계;
    채널을 형성하기 위해 상기 반도체 물질을 패터닝하는 단계;
    상기 유전체 산화물층 및 상기 채널 위에 하이-k 유전체 물질을 퇴적하는 단계;
    상기 하이-k 유전체 물질 위에 제2 전기 전도성 물질을 퇴적하는 단계;
    상기 제2 전기 전도성 물질, 상기 하이-k 유전체 물질, 및 상기 채널을 평탄화하는 단계;
    스페이서 홀을 형성하기 위해 상기 제2 전기 전도성 물질을 패터닝하는 단계;
    스페이서를 형성하기 위해 상기 스페이서 홀에 스페이서 유전체 물질을 퇴적하는 단계;
    워드 라인을 형성하기 위해 상기 제2 전기 전도성 물질, 상기 스페이서, 상기 하이-k 유전체 물질을 평탄화하는 단계;
    상기 워드 라인, 상기 스페이서, 상기 하이-k 유전체 물질, 및 상기 채널 위에 제1 유전체 물질을 퇴적하는 단계;
    드레인 관통 홀을 형성하기 위해 상기 제1 유전체 물질을 패터닝하는 단계;
    상기 드레인 관통 홀을 채워 드레인 전극을 형성하기 위해 제3 전기 전도성 물질을 퇴적하는 단계;
    메모리 셀층을 퇴적하는 단계;
    메모리 셀 디바이스를 형성하기 위해 상기 메모리 셀층을 패터닝하는 단계;
    상기 제1 유전체 물질 및 상기 메모리 셀 디바이스 위에 제2 유전체 물질을 퇴적하는 단계;
    메모리 셀 관통 홀을 형성하기 위해 상기 제2 유전체 물질을 패터닝하는 단계; 및
    비트 라인을 형성하기 위해 상기 제2 유전체 물질 위에 그리고 상기 메모리 셀 관통 홀에 제4 전기 전도성 물질을 퇴적하는 단계
    를 포함하는, 메모리 디바이스를 형성하는 방법.
KR1020210075665A 2020-06-22 2021-06-10 박막 트랜지스터 선택기를 갖는 메모리 셀 디바이스 및 그 형성 방법 KR102602498B1 (ko)

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