TW202201731A - 具有薄膜電晶體選擇器之記憶胞裝置及其形成方法 - Google Patents

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Abstract

一種記憶體結構、裝置及其製造方法。記憶體結構包括環繞閘極薄膜電晶體以及堆疊在環繞閘極電晶體上的記憶胞。環繞閘極電晶體包括：包括半導體材料的通道；電性連接到通道的第一端的源極；電性連接到通道的相對第二端的汲極；環繞通道的高介電常數介電層；以及環繞高介電常數介電層的閘極。記憶胞包括電性連接到汲極的第一電極。

Description

具有薄膜電晶體選擇器之記憶胞裝置及其形成方法
增加積體電路的面密度（areal density）是在半導體產業中持續發展的目標。為達此目標，個別電晶體的尺寸發展得愈來愈小。但是，可減小個別電晶體的速度正在變慢。將周邊電晶體從製造過程的前段製程（front-end-of-line, FEOL）移到後段製程（back-end-of-line, BEOL）可改善此現象，因在後段製程中可增添功能，且在前段製程中可空出寶貴的晶片面積。在後段製程整合上，由氧化物半導體製成的薄膜電晶體（Thin film transistor, TFT）是一個良好的選擇，因薄膜電晶體可在低溫度的條件下進行處理，因此不會由損壞先前製造出的裝置。
多種記憶胞元件（例如磁電阻式隨機存取記憶體（magneto-resistive random-access memory, MRAM）及電阻式隨機存取記憶體（resistive random-access memory, RRAM或ReRAM）可利用電晶體選擇或使記憶胞通電。然而，由於互補式金氧半導體（complementary metal oxide semiconductor, CMOS）電晶體的尺寸可能造成限制，作為選擇電晶體的互補式金氧半導體電晶體可能會限制記憶胞元件的裝置密度。
以下揭露內容提供具有許多不同的實施例或示例，用於實現所提供的主題的不同特徵。為簡化本揭露，下方將描述構件和排列方式的具體示例。當然，該些僅為示例，而無意於對本揭露進行限制。舉例來說，在下方的描述中，在第二特徵上方或在第二特徵上形成第一特徵可包括形成直接接觸的第一和第二特徵的實施例，還可包括在第一和第二特徵之間可形成附加特徵，而第一和第二特徵可不直接接觸的實施例。另外，在各示例中，本揭露可重複參考標號和/或字母。該重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各實施例和/或架構之間的關係。
此外，在本文中可使用空間相對術語，例如「在...下方」、「在...下方」、「下」、「上方」、「上」和其類似者，以便於描述圖中所示的一個元件或特徵與另一個或多個元件或特徵的關係。空間相對術語旨在涵蓋使用中的裝置中的不同定向或圖中所示的定向之外的操作。設備可以其他方式定向（旋轉90度或以其他定向旋轉），並且在此的空間相對描述符可同樣地被相應地解釋。除非另有明確說明，否則假定具有相同參考標號的各元件具有相同的材料組成物並在相同的厚度範圍內具有厚度。在本文中， 「大致上」和「大約」是指+/-5％的誤差。
本揭露涉及半導體元件，特別涉及環繞閘極薄膜電晶體（Thin film transistor, TFT），在本文中亦可稱為環繞閘極（gate-all-around, GAA）電晶體，可與記憶胞裝置一起操作以作為記憶胞選擇器裝置之用。本揭露中的各實施例可涉及環繞閘極銦鎵鋅氧化物（Indium-Gallium-Zinc-Oxide, IGZO）薄膜電晶體裝置及其形成方法。
記憶體裝置包括形成於基底上獨立起作用的記憶胞的網格。記憶體裝置可包括揮發性記憶胞或非揮發性（nonvolatile, NV）記憶胞。在新興的存儲技術中，希望能比普遍的消費類電子產品所使用的昂貴的矽晶片以較低的成本儲存更多的資料。這種新興的記憶體裝置可能會在不久的將來被用以取代現有的存儲技術，例如快閃記憶體。儘管現有的電阻式隨機存取記憶體大多足以滿足其預期的目的，但隨著裝置持續縮小，該些裝置不是所有方面都完全理想。新興的非揮發性記憶體技術例如可包括電阻式隨機存取記憶體（resistive random-access memory, RRAM或ReRAM）、磁電阻式隨機存取記憶體（magneto-resistive random-access memory, MRAM）、鐵電式隨機存取記憶體（ferroelectric random-access memory, FeRAM）和相變記憶體（phase-change memory, PCM）。
電阻式隨機存取記憶體是一種非揮發性隨機存取記憶體，藉由在介電固態材料（通常稱為憶阻器）中改變電阻來運作。磁電阻式隨機存取記憶體是一種在磁域中儲存資料的非揮發性隨機存取記憶體。與傳統的隨機存取記憶體晶片技術不同的是，磁電阻式隨機存取記憶體中的資料不是存儲為電荷或電流，而是存儲為磁性儲存元件。該些元件由兩個鐵磁板材形成，其中各鐵磁板材可保持磁化，並且由薄絕緣層相互隔開。兩個板材的其中之一是設有特定極性的永久磁鐵；另一板材的磁化強度可更改以匹配外部場的磁化強度以存儲記憶。若絕緣層夠薄（通常為幾奈米），則電子可由一個鐵磁體穿隧至另一個鐵磁體。以上架構被稱為磁性穿隧接面（magnetic tunnel junction, MTJ），為磁電阻式隨機存取記憶體位元中最簡單的結構。鐵電式隨機存取記憶體（ferroelectric random-access memory, FeRAM、F-RAM或FRAM）是隨機存取記憶體，構造上與動態隨機存取記憶體（dynamic RAM, DRAM）相似，但使用鐵電材料層而不是介電材料層來實現非揮發性。相變記憶體（亦稱為PCM、PCME、PRAM、PCRAM、雙向通用記憶體（ovonic unified memory, OUM）和C-RAM或硫屬元素化合物隨機存取記憶體（chalcogenide RAM, CRAM）為一種非揮發性隨機存取記憶體。PRAM利用硫屬玻璃（chalcogenide glass）的獨特性能。在老一代的PCM中，經由電流的通道通過一般由氮化鈦（TiN）製成的加熱元件所產生的熱會被用於快速加熱和淬火玻璃，使其變為非晶形，或保持在其結晶化溫度範圍內一段時間，從而將其切換到結晶狀態。PCM還具有實現多種不同中間狀態的能力，從而具有在單一單元中保持多種位元的能力。在這些記憶體技術的每一種中，可能需要選擇電晶體來選擇特定的記憶胞並使其通電以執行讀取或寫入操作。
在部分記憶體裝置中，互補式金氧半導體電晶體可被作為選擇電晶體。但是，互補式金氧半導體電晶體技術的尺寸限制可為提高記憶體裝置的尺寸和記憶胞密度的限制因素。本文所述的各實施例藉由使用環繞閘極薄膜電晶體作為選擇電晶體來改善尺寸和記憶胞密度。
請參照圖1A，其中繪示了根據本揭露的各實施例形成記憶體結構陣列之前，根據本揭露的實施例的第一示例性結構。第一示例性結構包括包含半導體材料層10的基底8。基底8可包括塊材半導體基底，例如矽基底，而半導體材料層10從基底8的頂面連續延伸到基底8的底面，或包括作為頂部半導體層與上覆埋入式絕緣體層（例如氧化矽層）的半導體材料層10的絕緣層上半導體層（semiconductor-on-insulator，SOI）。示例性結構可包括各種裝置區，其可包括記憶陣列區50，可隨後形成非揮發性記憶胞中的至少一個陣列於記憶陣列區50中。舉例來說，非揮發性記憶胞的所述至少一陣列可包括電阻式隨機存取記憶體、磁性/磁電阻式隨機存取記憶體、鐵電式隨機存取記憶體和相變記憶體裝置。示例性結構還可包括周邊邏輯區52，在非揮發性記憶胞的各陣列和包括場效電晶體的周邊電路之間的電性連接可隨後形成於周邊邏輯區52中。可採用記憶陣列區50和邏輯區52的面積來形成周邊電路中的各種元件。
在前段製程（front-end-of-line, FEOL）操作期間，可在半導體材料層10之上和/或之中形成諸如場效電晶體（field effect transistors, FETs）之類的半導體元件。舉例來說，可藉由形成淺溝渠並隨後用諸如氧化矽的介電材料填充淺溝渠而在半導體材料層10的上部部分中形成淺溝渠隔離結構12。其他合適的介電材料亦在本揭露的預期範圍之內。藉由執行掩膜離子植入製程，可在半導體材料層10的上部部分的各區中形成多個摻雜井（未繪示）。
閘極結構20可藉由沉積與圖案化閘極介電層、閘極層和閘極頂蓋介電層來形成於基底8的頂面上方。各閘極結構20可包括垂直堆疊的閘極介電層22、閘極24和閘極基座介電28，在此稱為閘疊層（22、24、28）。延伸植入區可藉由執行離子植入製程而形成，其可包括源極延伸區和汲極延伸區。介電閘極間隙物26可形成於閘疊層（22、24、28）周圍。閘疊層（22、24、28）和介電閘極間隙物26中的各組件構成一個閘極結構20。也可額外執行其他離子植入製程，使用閘極結構20作為自對準的植入罩幕以形成深主動區。這樣的深主動區可包括深源極區和深汲極區。深主動區的上部部分可與延伸植入區的部分交疊在一起。延伸植入區和深植入主動區的每種組合可構成主動區14，根據電性偏置（electrical biasing），其可是源極區或汲極區。半導體通道15可形成於鄰近的一對主動區14之間的各閘疊層（22、24、28）下方。金屬半導體合金區18可形成於各主動區14的頂面上。場效電晶體可形成於半導體材料層10上。各場效電晶體可包括閘極結構20、半導體通道15、一對主動區14（其中一個的功能為源極區，另一個的功能為汲極區）和選擇性的金屬半導體合金區18。在半導體材料層10上可提供互補金屬氧化物半導體（complementary metal oxide semiconductor, CMOS）電路75，可包括用於隨後形成的薄膜電晶體陣列的外圍電路。
隨後可形成多個互連層結構，該些互連層結構在形成鰭狀背閘極式場效電晶體陣列之前形成，在本文中稱為下互連層結構（L0、L1、L2）。如隨後要在二層互連層金屬線上方形成薄膜電晶體的二維陣列，則下互連層結構（L0、L1、L2）可包括接觸層結構L0、第一互連層結構L1和第二互連層結構L2。接觸層水平結構L0可包括平坦化介電層31A，該平坦化介電層31A包括諸如二氧化矽的可平坦化介電材料，以及各種接觸件通孔結構41V，其接觸主動區14或閘極24中相應的一個，並形成於平坦化介電層31A內。第一互連層結構L1包括第一層間互連介電層31B以及形成在第一層間互連介電層31B內的第一金屬線41L。第一層間互連介電層31B亦稱為第一線層介電層。第一金屬線41L可分別與接觸件通孔結構41V中的一個接觸。第二互連層結構L2包括第二層間互連介電層32，其可包括堆疊的第一通孔層介電材料層和第二線層介電材料層或線與通孔層（line-and-via-level）介電材料層。第二層間互連介電層32內可形成第二互連層金屬互連結構（42V、42L），且第二互連層金屬互連結構包括第一金屬通孔結構42V和第二金屬線42L。第二金屬線42L的頂面可與第二層間互連介電層32的頂面的共面。
請參照圖1B，可在第二互連層結構L2上方的記憶陣列區50中形成非揮發性記憶胞的陣列95和薄膜電晶體選擇器裝置。隨後將於下方詳細描述非揮發性記憶胞和薄膜電晶體選擇器裝置的結構和處理步驟的細節。在形成非揮發性記憶胞的陣列95和薄膜電晶體選擇器裝置的過程中，可形成第三層間互連介電層33。在非揮發性記憶胞的陣列95和薄膜電晶體的選擇器裝置電晶體的層級所形成的所有結構組在本文中稱為第三互連層結構L3。
請參照圖1C，可在第三層間互連介電層33中形成第三互連層金屬互連結構（43V、43L）。第三互連層金屬互連結構（43V、43L）可包括第二金屬通孔結構43V和第三金屬線43L。也可隨後形成額外的互連層結構，在此稱為上互連層結構（L4、L5、L6、L7）。舉例來說，上互連層結構（L4、L5、L6、L7）可包括第四互連層結構L4、第五互連層結構L5、第六互連層結構L6和第七互連層結構L7。第四互連層結構L4可包括其中形成有第四互連層金屬互連結構（44V、44L）的第四層間互連介電層34，第四互連層金屬互連結構可包括第三金屬通孔結構44V和第四金屬線44L。第五互連層結構L5可包括其中形成有第五互連層金屬互連結構（45V、45L）的第五層間互連介電層35，第五互連層金屬互連結構可包括第四金屬通孔結構45V和第五金屬線45L。第六互連層結構L6可包括其中形成有第六互連層金屬互連結構（46V、46L）的第六層間互連介電層36，第六互連層金屬互連結構可包括第五金屬通孔結構46V和第六金屬線46L。第七互連層結構L7可包括其中形成有第六金屬通孔結構47V（為第七互連層金屬互連結構）和金屬接合墊47B的第七層間互連介電層37。金屬接合墊47B可配置以進行焊料接合（可使用可控塌陷晶片連接焊球或打線接合），也可配置以進行金屬對金屬接合（例如銅對銅接合）。
各層間互連介電層可稱為層間互連介電層（interconnect level dielectric layer, ILD）30。各互連層金屬互連結構都可稱為金屬互連結構40。位於同一互連層結構（L2-L7）內的金屬通孔結構和上覆金屬線的各連續組合可藉由採用兩個單一鑲嵌製程以相繼地形成兩個不同的結構，或者可同時形成為採用雙鑲嵌製程的單一結構。各金屬互連結構40可包括相應的金屬襯層（例如TiN、TaN或WN層，其厚度在2奈米到20奈米的範圍內）和相應的金屬填充物材料（例如W，Cu，Co，Mo，Ru，其他元素金屬或合金或其組合）。其他適合作為金屬襯層和金屬填充物材料的材料在本揭露的預期範圍之內。各種蝕刻終止介電層和介電封端層可插入於垂直相鄰的數對層間互連介電層30之間，或者可合併到一個或多個層間互連介電層30中。
儘管使用實施例描述本揭露，其中實施例的非揮發性記憶胞的陣列95和薄膜電晶體的選擇器裝置可形成為第三互連層結構L3的構件，但本文亦明確設想了非揮發性記憶胞的陣列95和薄膜電晶體的選擇器裝置可形成為其他互連層結構（例如L1-L7）的構件的實施例。此外，雖然本揭露以使用形成八個互連層結構組的實施例來描述，但是在本文中明確地設想了使用不同數目的互連層結構的實施例。另外，本文明確地設想了可在記憶陣列區50中的多個互連層結構內提供兩個或更多個非揮發性記憶胞的陣列95和薄膜電晶體選擇器裝置的實施例。儘管本揭露以使用可在單一互連層結構中形成非揮發性記憶胞的陣列95和薄膜電晶體選擇器裝置的實施例來描述，但本文明確考慮了可在兩個垂直相鄰的互連層結構上方形成非揮發性記憶胞的陣列95和薄膜電晶體選擇器裝置的實施例。
圖2A是根據本揭露的多個實施例的記憶體裝置200的局部透視圖，圖2B是圖2A的記憶體結構202的局部放大圖，而圖2C是圖2A和2B的記憶體結構202的垂直剖面圖。
請參照圖2A-2C，記憶體裝置200可包括設置在基底100上的記憶體結構202的陣列。基底100可以是半導體晶圓，或可為一底層，例如金屬層。舉例來說，基底100可包括矽。基底100也可由其他合適的基本半導體（例如鑽石或鍺）；合適的化合物半導體，例如矽碳化物、銦砷化物或磷化銦；或合適的合金半導體，例如矽鍺碳化物、砷化鎵磷化物或鎵磷化銦製成。或者，基底100可包括非半導體材料，例如用於薄膜電晶體液晶顯示器（thin-film-transistor liquid crystal display, TFT-LCD）裝置的玻璃基底，或用於光罩（罩幕）的熔化石英或氟化鈣。基底100可包括用於各式微電子構件的各種摻雜區和/或介電特徵，例如互補金屬氧化物半導體場效電晶體（complementary metal-oxide-semiconductor field-effect transistor, CMOSFET）、成像感測器、記憶胞和/或電容元件。
記憶體裝置200還可包括源極線(source lines)110、字元線112（例如閘極線）和位元線114（例如上電極）。源極線110可在第一方向中跨越基底100延伸。字元線112可設置在源極線110上方，也可在第一方向上延伸。源極線110和字元線112可分別重疊。
位元線114可設置在字元線112上方。位元線114可在第二方向延伸，以與字元線112和源極線110交叉。在部分實施例中，第二方向可大致垂直於第一方向。
源極線110、字元線112和位元線114可由任何合適的導電電極材料形成，例如銅、鋁、鋯、鈦、鎢、鉭、釕、鈀、鉑、鈷、鎳或其合金。其他合適的電極材料亦在本揭露的預期範圍之內。源極線110、字元線112和位元線114可藉由使用任何合適的沉積製程來沉積一層導電材料來形成。在此，「合適的沉積製程」可包括化學氣相沉積（chemical vapor deposition, CVD）製程、物理氣相沉積（physical vapor deposition, PVD）製程、原子層沉積（atomic layer deposition, ALD）製程、高密度電漿化學氣相沉積（high density plasma CVD, HDPCVD）製程、金屬有機化學氣相沉積（metal organic CVD, MOCVD）製程、電漿增強化學氣相沉積（plasma enhanced CVD, PECVD）製程、噴濺製程，或其類似製程。接下來，可使用任何合適的製程來圖案化沉積層，例如藉由利用圖案化光阻和蝕刻製程，例如濕式蝕刻製程或乾式蝕刻製程。
源極線110可設置於設置在基底100上的介電氧化物層102上和/或內。如上所述，介電氧化物層102可包括諸如氧化矽（SiO2 ）的介電氧化物材料，並且可由熱製程或任何合適的沉積製程來形成。
字元線112可設置於介電氧化物層102上，第一介電層104可設置於字元線112上，第二介電層106可設置於第一介電層104上，位元線114可設置於第二介電層106上。第三介電層108，亦可稱為間隙物108，可被配置以使鄰近的字元線112彼此電性絕緣並且物理上分離。如上所述，介電層104、106、108可由任何合適的沉積製程形成，並且可包括任何合適的介電材料。在此，「合適的介電材料」可包括氧化矽（SiO2 ）、合適的高介電常數介電材料，或其類似物。
高介電常數介電層122可設置於字元線112和介電氧化物層102之間。高介電常數介電層122可由具有大於3.9的介電常數的任何合適的介電材料所形成。在此，「合適的高介電常數介電材料」包括但不限於氮化矽（SiN4 ）、氧化鉿（HfO2 ）、氧化鉿矽（HfSiO）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鋯鉿（Hf0.5 Zr0.5 O2 ）、氧化鉭（Ta2 O5 ）、氧化鋁（Al2 O3 ）、二氧化鋯-鋁（HfO2 -Al2 O3 ）、氧化鋯（ZrO2 ）。其他合適的高介電常數介電材料亦在本揭露的預期範圍之內。
在各實施例中，高介電常數介電層122可具有在0.5-5.0奈米範圍內的厚度thk ，例如1奈米至4奈米，但更大或更小的厚度亦可被使用。在各實施例中，通道120的厚度tc可在1奈米至20奈米的範圍內，例如3奈米至15奈米，但更大或更小的厚度亦可被使用。
各記憶體結構202可設置於對應的位元線114和源極線110之間。在各實施例中，各記憶體結構202可包括環繞閘極薄膜電晶體124（在本文中亦可稱為環繞閘極電晶體124）和記憶胞130。環繞閘極電晶體124可包括形成在源極線110上的源極116、設置在源極116上的通道120、作為通道120的閘極的字元線112的至少一部分，以及將通道120電性連接到記憶胞130的汲極118。
記憶體結構202還可包括環繞閘極絕緣體（surrounding gate insulator, SGI）層122A。環繞閘極絕緣體層122A可由環繞通道120的高介電常數介電層122的一部分所形成，並使通道120和/或源極116與字元線112電性絕緣。
通道120可包括任何合適的半導體材料。在本文中，「合適的半導體材料」可包括非晶矽或半導體氧化物，例如InGaZnO（銦鎵鋅氧化物, IGZO）、InWO、InZnO、InSnO、GaOx、InOx ，和其類似者。其他適合形成通道的半導體材料亦本揭露的預期範圍之內。在部分實施例中，通道120可較佳地由銦鎵鋅氧化物形成。通道120可為管狀體、柱狀體或導線的形式。在部分實施例中，通道120可為奈米線的形式。然而，通道120不限於任何特定形狀。
在通道120的操作上，可控制電流從源極116流向汲極118並進入記憶胞130的第一端。記憶胞130的第二端可電性連接到位元線114。
詳細而言，通道120和SGI層122A可設置於在字元線112中形成的通孔（例如介層孔或接觸孔）中，如此一來，通道120可被SGI層122A和字元線112環繞。字元線112可作為閘極，以控制電流流經通道120並流向記憶胞130。藉此，環繞閘極電晶體124可被配置為控制記憶胞130（即，選擇電晶體）的操作。
舉例來說，通道120和記憶胞130可設置在垂直於基底100的平面而延伸的線上。當基底的長軸為大致上為水平時，通道120和記憶胞130可垂直堆疊。因此，通道120和記憶胞130的長軸可垂直於基底100的平面。如此一來，包括環繞閘極電晶體124的記憶體結構202具有更小的架構。舉例來說，習知記憶體結構可包括設置於字元線以下或記憶胞側壁的電晶體。如此一來，記憶體結構202可提供較習知記憶體結構更高的記憶胞密度。
圖3A-3B是根據本揭露多個實施例可作為記憶體結構202的記憶胞130的示例性記憶胞130A、130B、130C的垂直剖面圖。請參照圖3A，記憶胞130A可以是磁性穿隧接面記憶胞130。各磁性穿隧接面記憶胞130A可包括底電極132、磁性穿隧接面結構（160、155、156）和上電極134。上電極134可電性連接到位元線114，而底電極132可電性連接到汲極118。
各磁性穿隧接面（160、155、156）可包括合成反鐵磁（synthetic antiferromagnetic, SAF）結構160、非磁性穿隧阻障層155和自由磁化層156。在底電極132和磁性穿隧接面（160、155、156）之間可設置非磁性金屬緩衝層154。
構件/層132、154、160、155、156可藉由化學氣相沉積製程、物理氣相沉積製程或其組合進行沉積。各構件/層132、154、160、155、156可沉積為平坦的毯覆材料層，其各自整體具有均勻的厚度。非磁性金屬緩衝層154、合成反鐵磁層160、非磁性穿隧阻障層155和自由磁化層156統稱為記憶體材料層。換句話說，記憶體材料層形成於底電極132和上電極134之間。
儘管在實施例中使用記憶體材料層包括非磁性金屬緩衝層154、合成反鐵磁層160、非磁性穿隧阻障層155和自由磁化層156來描述本揭露，但是本揭露的方法和結構可應用於記憶體材料層包括在底電極132和上電極134之間設有不同層堆疊的任何結構，並且包括可以任何方式儲存資訊的材料。在此明確地設想了本揭露的修改，其中記憶體材料層包括相變記憶體材料、鐵電記憶體材料或空位調製導電氧化物材料。
底電極132可包括至少一種非磁性金屬材料，例如TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金和/或其組合。本揭露的預期範圍內的其他合適的材料也可被使用。舉例來說，底電極132可包括元素金屬和/或可基本上由元素金屬組成，例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt。底電極132的厚度可在10奈米到100奈米的範圍內，然也可使用較厚或較薄的厚度。
非磁性金屬緩衝層154可包括可作為晶種層的非磁性材料。具體來說，非磁性金屬緩衝層154可沿著使合成反鐵磁層160內的參考層的磁化達到最大化的方向，提供對準合成反鐵磁層160的材料中多晶顆粒的模板結晶結構。非磁性金屬緩衝層154可包括Ti，CoFeB合金，NiFe合金，釕或其組合。非磁性金屬緩衝層154的厚度可在3奈米到30奈米的範圍內，然也可使用較厚或較薄的厚度。
合成反鐵磁層160可包括鐵磁硬層161的層堆疊、反鐵磁耦合層162和參考磁化層163。各鐵磁硬層161和參考磁化層163可具有各自的固定磁化強度方向。反鐵磁耦合層162在鐵磁硬層161的磁化強度和參考磁化層163的磁化強度之間提供反鐵磁耦合，而使鐵磁硬層161的磁化強度方向和參考磁化層163的磁化強度方向在記憶胞130A的操作期間保持固定。
鐵磁硬層161可包括諸如PtMn、IrMn、RhMn、FeMn、OsMn等的硬鐵磁材料。參考磁化層163可包括諸如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等的硬鐵磁材料。本揭露的預期範圍內的其他材料也可被使用。反鐵磁耦合層162可包括釕或銥。在反鐵磁耦合層162的厚度選擇上，可使反鐵磁耦合層162引起的交換相互作用將鐵磁硬層161和參考磁化層163的相對磁化強度方向穩定在相反的方向，即反平行對準(antiparallel alignment)。在一實施例中，合成反鐵磁層160的淨磁化強度是鐵磁硬層161磁化強度與參考磁化層163磁化強度的匹配值。合成反鐵磁層160的厚度可在5奈米到30奈米的範圍內，然也可使用較厚或較薄的厚度。
非磁性穿隧阻障層155可包括穿隧阻障材料，可為具有允許電子穿隧的厚度的電性絕緣材料。舉例來說，非磁性穿隧阻障層155可包括氧化鎂（MgO）、氧化鋁（Al2 O3 ）、鋁氮化物（AlN）、鋁氮氧化物（AlON）、氧化鉿（HfO2 ）或氧化鋯（ZrO2 ）。本揭露的預期範圍內的其他合適的材料也可被使用。非磁性穿隧阻障層155的厚度可在0.7奈米到1.3奈米之間，然也可使用較厚或較薄的厚度。
自由磁化層156可包括具有兩個與參考磁化層163的磁化強度方向平行或反平行的穩定磁化強度方向的鐵磁材料。自由磁化層156可包括硬鐵磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。在本揭露的預期範圍內的其他合適的材料也可被使用。自由磁化層156的厚度可在1奈米到6奈米的範圍內，然也可使用較厚或較薄的厚度。
上電極134可包括可用於底電極132的任何非磁性材料。可用於上電極134的示例性金屬材料包括但不限於TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金和/或其組合。在本揭露的預期範圍內的其他合適的材料也可被使用。舉例來說，底電極132可包括元素金屬和/或基本上由元素金屬組成，例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt。上電極134的厚度可在10奈米到100奈米的範圍內，然也可使用較厚或較薄的厚度。
請參考圖3B，記憶胞130B可以是包括底電極132、上電極134、加熱器140和相變材料層142的PCM記憶胞。相變材料層142可作為資料儲存層。
加熱器140可由TiN、TaN或TiAlN的薄膜形成，其具有在大約5奈米至大約15奈米的範圍內的厚度，以對相變材料162提供焦耳加熱。另外，在淬火期間，加熱器140可作為散熱器（在電流突然中斷時應用於加熱器140以「凍結」非晶相）。
在部分實施例中，相變材料層142包括Ga-Sb、In-Sb、In-Se、Sb-Te、Ge-Te和Ge-Sb的二元系統材料；Ge-Sb-Te、In-Sb-Te、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge和Ga-Sb-Te的三元系統；或Ag-In-Sb-Te、Ge-Sn-Sb-Te、Ge-Sb-Se-Te、Te-Ge-Sb-S、Ge-Sb-Te-O和Ge-Sb-Te-N的四元系統。在部分實施例中，相變材料層142包括含有一個或多個周期表第VI族的元素的硫屬元素化合物合金，例如GST，其為具有5奈米至100奈米的厚度的Ge-Sb-Te合金（例如Ge2 Sb2 Te5 ）。相變材料層142可包括其他相變電阻材料，例如金屬氧化物，包括鎢氧化物、鎳氧化物、銅氧化物等。相變材料的結晶相和非晶相之間的相變與相變材料的結構的長程有序(long range order)和短程有序(short range order)之間的相互作用有關。舉例來說，長程有序崩塌將產生非晶相。結晶相中的長程有序有利於電性導通，而非晶相則阻止電性導通並導致高電阻。為了針對不同需求調整相變材料層142的物理特性，可在相變材料層142中摻入不同量的各種元素，以調整材料的接合結構中短程有序和長程有序的比例。摻雜元素可以是藉由使用例如離子植入進行半導體摻雜而使用的任何元素。
請參照圖3C，記憶胞130C可以是包括底電極132、上電極134和鐵電材料層144的鐵電式隨機存取記憶體記憶胞，例如鋯酸鉛鈦酸酯（lead zirconate titanate, PZT）層。鐵電材料層144可作為資料儲存層。
圖4A-4Q繪示了根據本揭露的多個實施例形成圖2A-2C的記憶體裝置200的方法的剖面圖。請參照圖4A，基底100上可形成一個或多個源極線110，並且可在源極線110上方形成介電氧化物層102。基底100可是任何合適的基底，例如半導體裝置基底。
詳細而言，本文中揭露的任一層合適的導電材料，例如銅、鋁、鋯、鈦、鎢、鉭、釕、鈀、鉑、鈷、鎳、其合金，或其類似物，可均勻地沉積在基底上，使用本文中揭露的任何合適的沉積製程，例如物理氣相沉積、噴濺、化學氣相沉積、原子層沉積、電漿增強化學氣相沉積、噴濺或其組合。
本文揭露的任何合適的圖案化製程可用以圖案化電極材料層，而形成源極線110，如上所述，例如任何合適的微影製程和任何合適的蝕刻製程，例如濕式蝕刻或乾式蝕刻製程。
介電氧化物層102可沉積在基底100上，從而覆蓋源極線110。介電氧化物層102可藉由任何合適的沉積製程或熱製程氧化製程來形成。在部分實施例中，介電氧化物層102可包括氧化矽（SiOx ）。
請參考圖4B，介電氧化物層102上可沉積光阻材料。接下來，可將光阻材料圖案化以形成光阻圖案PR。光阻圖案PR可露出部分的源極線110。
接下來可使用光阻圖案PR作為罩幕以蝕刻介電氧化物層102，而在氧化物層102中形成源極通孔SH（例如介層孔）。蝕刻可包括任何合適的蝕刻製程。源極通孔SH可通過介電氧化物層102露出部分源極線110。
請參照圖4B和4C，可藉由例如灰化或化學去除製程以去除光阻圖案PR。可使用任何合適的沉積製程將一層導電材料沉積在介電氧化物層102上以及源極通孔SH中，而在源極通孔SH中形成源極116。接下來，可執行平坦化製程，例如化學機械研磨（chemical mechanical polishing, CMP）製程或其類似製程，去除介電氧化物層102的表面上多餘的導電材料，以及使源極116和介電氧化物層102的表面平坦化。
請參照圖4D，如本文所述，可使用任何合適的沉積製程和任何合適的半導體材料將半導體材料層120L沉積在介電氧化物層102和源極116上。在部分實施例中，半導體材料可較佳地為銦鎵鋅氧化物。接下來，可使用微影製程在半導體材料層120L上形成圖案化的光阻層PR。
請參考圖4E，可使用光阻層PR作為罩幕，藉由蝕刻製程以圖案化半導體材料層120L以形成通道120。任何合適的蝕刻製程皆可用以形成通道120。
請參照圖4E和4F，可使用灰化或化學製程去除光阻圖案PR。高介電常數介電層122可共形地沉積在圖案化的通道120和介電氧化物層102上方。如本文所述，高介電常數介電層122可藉由沉積任何合適的高介電常數介電材料以及使用任何合適的沉積方法來形成。
導電材料層112L可沉積在高介電常數介電層122上。導電材料層112L可包括任何合適的導電電極材料，且可使用任何合適的沉積製程來形成。
請參照圖4G，可執行諸如化學機械研磨之類的研磨製程以使導電性材料層112L、通道120和高介電常數介電層122平坦化，從而可形成共面的表面。
請參照圖4H，可在導電材料層112L、通道120和高介電常數介電層122上形成光阻圖案PR。可使用光阻圖案PR作為罩幕來執行蝕刻製程，以在導電材料層112L中形成間隙物通孔SpH（例如介層孔），從而形成字元線112。
請參照圖4H和4I，可藉由例如灰化以去除光阻層PR，並且可將介電材料沉積在基底100上，以在間隙物通孔SpH中形成間隙物108。介電材料可包括任何適當的介電材料，並且可藉由任何適當的沉積方法沉積。
可執行研磨製程（例如化學機械研磨）以去除多餘的介電材料，並在間隙物108、字元線112、通道120和/或高介電常數介電層122之間形成共面的表面。
請參照圖4J，第一介電層104可沉積在字元線112、通道120、間隙物108和高介電常數介電層122上。第一介電層104可由任何合適的介電材料並使用任何合適的沉積方法形成。
請參照圖4K，可在第一介電層104上形成光阻圖案PR。接下來，可使用光阻層作為罩幕蝕刻第一介電層104，以形成汲極通孔DH（例如介層孔）。汲極通孔DH可露出通道120或通道120的至少一部分。
請參照圖4K和4L，光阻材料可藉由例如灰化來去除。汲極118可形成於汲極通孔DH中。舉例來說，可在第一介電層上方沉積任何合適的導電材料，以填充汲極通孔DH。接下來，可執行研磨製程，例如化學機械研磨製程，以去除任何多餘的導電材料，並使汲極118和第一介電層104平坦化以具有共面的表面。
請參考圖4M，可在第一介電層104和汲極118上沉積記憶胞層130L。如上所述，記憶胞層130L可包括多個層，如圖3A-3B所述的記憶胞130A、130B、130C。任何合適的沉積製程皆可用以形成記憶胞層130L。
請參照圖4M和4N，可使用光阻圖案PR作為罩幕來蝕刻記憶胞層130L，以形成記憶胞130。任何合適的蝕刻製程皆可用以蝕刻記憶胞層130L。
請參照圖4N和4O，可將光阻圖案PR透過例如灰化來去除，並將第二介電層106沉積在第一介電層104和記憶胞130上。第二介電層106可由與第一介電層104相同或不同的介電材料形成。
請參照圖4P，可在第二介電層106上形成光阻圖案PR。可使用作為罩幕的光阻圖案PR和任何合適的蝕刻製程來蝕刻第二介電層106，以形成露出記憶胞130的記憶胞通孔MH（例如介層孔）。
請參照圖4P和4Q，光阻圖案PR可去除，並且可在第二介電層106上以及在記憶胞通孔MH中形成位元線114。詳細而言，可使用任何合適的沉積方法將任何合適的導電材料沉積在第二介電層106上方。沉積的導電材料上可在形成光阻圖案。接下來，可藉由光阻圖案蝕刻導電材料，以形成位元線114。
圖5A和5B繪示了根據本揭露的多個實施例形成記憶體裝置202的方法的步驟的流程圖。請參照圖4A和5A，在操作501中，可在基底100上方形成源極線110。可藉由在基底100上方沉積合適的導電材料來形成源極線。導電材料可被光阻圖案和蝕刻掩蓋以形成圖案化的源極線110。請參照圖4A、4B和5A，在操作502中，可沉積介電氧化物層102在圖案化的源極線110和基底100上方。在操作503中，可沉積光阻材料並且將其光刻圖案化以覆蓋介電氧化物層102中的部分。可蝕刻介電氧化物層102以在氧化物層102中形成源極通孔SH（例如介層孔）。請參照圖4A-4C和5A，在操作504中，可在介電氧化物層102上方和源極通孔SH中沉積導電材料以形成源極116。請參照圖4A-4D和5A，在操作505中，可在介電氧化物層102和源極116上方沉積半導體材料120L。請參照圖4A-4E和5A，在操作506中，可對半導體材料120L進行圖案化以及蝕刻以形成通道120。請參照圖4A-4F和5A中，在操作507中，可將高介電常數介電材料122共形地沉積在介電氧化物層102和通道120上方。在操作508中，可在高介電常數介電層122上沉積導電材料層112L。請參照圖4A-4G和5A，在操作509中，可將導電材料112K、高介電常數介電材料122和通道120平面化。請參照圖4A-4H和5A，在操作510中，可對導電材料112L和高介電常數介電材料122進行圖案化以及蝕刻以形成間隙物通孔SpH。請參照圖4A-4I和5A，在操作511中，可沉積介電材料108以填充間隙物通孔SpH以形成間隙物108。可將導電材料112L和間隙物108平面化以與通道120和高介電常數介電材料122形成共面，以形成字元線112。請參照圖4A-4J和5A，在操作512中，可在字元線112、間隙物108、高介電常數介電122和通道120上方沉積第一介電層104。
請參照圖4A-4K和5B，在操作513中，可對第一介電層104進行圖案化以及蝕刻以形成汲極通孔DH。請參照圖4A-4L和5B，在操作514中，可沉積合適的導電材料以填充汲極通孔DH以形成汲極118。汲極和第一介電層104可被平坦化。請參照圖4A-4M和5B，在操作515中，可在第一介電層104和汲極118上方沉積記憶胞層130L。記憶胞層130L可包括層磁性接面穿隧記憶體裝置的層、PCM、FeRAM或ReRAM記憶胞裝置。請參照圖4A-4N和5B，在操作516中，可對記憶胞層130L進行圖案化以及蝕刻以形成記憶胞裝置130。請參照圖4A-4O和5B，在操作517中，可在第一介電材料層104和記憶胞裝置130上方沉積第二介電層材料106。請參照圖4A-4P和5B，在操作518中，可對第二介電層106進行圖案化以及蝕刻以形成露出記憶胞130的記憶胞通孔MH（例如介層孔）。請參照圖4A-4Q和5B，在操作519中，可將導電金屬層沉積在第二介電層106上方和記憶胞通孔MH中以形成位元線114。
多個實施例提供一記憶體結構202，其包括：環繞閘極薄膜電晶體124和堆疊於環繞閘極薄膜電晶體124上的記憶胞130。環繞閘極薄膜電晶體124包括：包括半導體材料的通道；電性連接到通道的第一端的源極；電性連接與通道120的相對第二端的汲極118；環繞通道的高介電常數介電層122；環繞高介電常數介電層122的閘極112。記憶胞130包括電性連接到汲極118的底電極132，以及電性連接到位元線114的上電極134。
多個實施例提供一記憶體裝置，其包括：基底100；設置在基底100上的源極線110；設置於源極線110上方的字元線112；設置於字元線112上方的位元線114；設置於源極線110和位元線114之間的記憶體結構202。各個記憶體結構202分別包括環繞閘極電晶體124和設置在環繞閘極電晶體124上的記憶胞130。環繞閘極電晶體124包括電耦合到源極線110之一的源極116；汲極118；電性連接到源極和汲極116、118的通道120，通道120包括金屬氧化物半導體材料；以及包括字元線之一的一部分的閘極。記憶胞130包括：電耦合至環繞閘極電晶體124的汲極118的第一電極132；以及電性連接到位元線114之一的第二電極134。
多個實施例提供形成一記憶體裝置200的方法，該方法包括：在基底100上形成源極線110；在源極線110上方沉積介電氧化物層102；將介電氧化物層102進行圖案化以形成露出部分源極線110的源極通孔SH；在源極通孔SH中沉積第一導電材料以形成源極116；在介電氧化物層102上方沉積半導體材料；將半導體材料進行圖案化形成通道120；在介電氧化物層102和通道120上方沉積高介電常數介電材料122；在高介電常數介電材料122上沉積第二導電材料；使第二導電材料、高介電常數介電材料122和通道120平坦化；將第二導電材料圖案化以形成間隙物通孔SpH；在間隙物通孔中沉積間隙物介電材料以形成間隙物108；使第二導電材料、間隙物108、高介電常數介電材料122平坦化以形成字元線112；在字元線112、間隙物108、高介電常數介電122和通道120上方沉積第一介電材料104；將第一介電材料104進行圖案化以形成汲極通孔DH；沉積第三導電材料以填充汲極通孔DH而形成汲極118；沉積記憶胞層；將記憶胞層進行圖案化以形成記憶胞裝置130；在第一介電材料104和記憶胞裝置130上方沉積第二介電材料106；將第二介電材料106進行圖案化以形成記憶胞通孔MCH；以及在第二介電材料106上方和記憶胞通孔MCH中沉積第四導電材料，以形成位元線114。
根據各實施例，可提供具有環繞閘極設計的IGZO薄膜電晶體而形成垂直選擇器電晶體以開關記憶胞裝置。多個實施例也可提供橫桿位元線和源極線和字元線閘極控制，而更精確地驅動一記憶胞裝置130。包括具有環繞閘極設計的薄膜電晶體的各實施例可改善通道傳輸並獲得更多電流。如上所述的實施例可提供高開/關特性，從而使記憶胞的讀/寫操作更快速。另外，本文揭露的多個實施例提供較習知記憶體架構更高的記憶胞密度。
為使本領域技術人員更容易理解本揭露的多個面向，多個實施例的特徵已概述如上。本領域技術人員應當理解，他們當可將本揭露作為設計或修改其他製程和結構的基礎，以實現與本文所述的實施例相同的目的和/或實現相同的優點。本領域技術人員亦應當理解，如上所述等效的構造不應脫離本揭露的精神和範圍，並且在不背離本揭露的精神和範圍的前提下，當可作些許更改、替換與變更。
L0:接觸層結構 L1:第一互連層結構 L2:第二互連層結構 L3:第三互連層結構 L4:第四互連層結構 L5:第五互連層結構 L6:第六互連層結構 L7:第七互連層結構 DH:汲極通孔 MH:記憶胞通孔 PR:光阻層 SH:源極通孔 SpH:間隙物通孔 tc :厚度 thk :厚度 8:基底 10:半導體材料層 12:淺溝渠隔離結構 14:主動區 15:半導體通道 18:金屬半導體合金區 20:閘極結構 22:閘極介電層 24:閘極 26:介電閘極間隙物 28:閘極基座介電、閘疊層 30:層間互連介電層 31A:平坦化介電層 31B:第一層間互連介電層 32:第二層間互連介電層 33:第三層間互連介電層 34:第四層間互連介電層 35:第五層間互連介電層 36:第六層間互連介電層 37:第七層間互連介電層 41L:第一金屬線 41V:接觸件通孔結構 42L:第二金屬線 42V:第一金屬通孔結構 43L:第三金屬線 43V:第二金屬通孔結構 44L:第四金屬線 44V:第三金屬通孔結構 45L:第五金屬線 45V:第四金屬通孔結構 46L:第六金屬線 46V:第五金屬通孔結構 47B:金屬接合墊 47V:第六金屬通孔結構 50:記憶陣列區 52:周邊邏輯區 75:互補金屬氧化物半導體電路 95:陣列 100:基底 102:介電氧化物層 104:第一介電層 106:第二介電層 108:第三介電層間隙物 110:源極線 112:字元線 112L:導電材料層 114:位元線 116:源極 118:汲極 120:通道 122:高介電常數介電層 122A:環繞閘極絕緣體層 130:記憶胞 130L:記憶胞層 130A:記憶胞 130B:記憶胞 130C:記憶胞 132:底電極 134:上電極 140:加熱器 142:相變材料層 144:鐵電材料層 154:非磁性金屬緩衝層 155:非磁性穿隧阻障層 156:自由磁化層 160:合成反鐵磁層 161:鐵磁硬層 162:反鐵磁耦合層 163:參考磁化層 200:記憶體裝置 202:記憶體結構
為使本揭露中的特徵能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。須注意的是，根據產業中的標準實踐，圖式中各特徵未按比例繪製。實際上，為了清楚描述特徵，各特徵的尺寸可任意增加或減少。 圖1A是依照本揭露的實施例形成一種薄膜電晶體（Thin film transistor, TFT）陣列之前的第一示例結構的垂直剖面圖。 圖1B是依照本揭露的實施例在形成一種鰭狀背閘極式場效電晶體陣列期間的第一示例結構的垂直剖面圖。 圖1C是依照本揭露的實施例形成一種上層金屬內連接結構之後的第一示例結構的垂直剖面圖。 圖2A是依照本揭露的多個實施例的記憶體裝置200的局部立體圖。 圖2B是圖2A的記憶體結構202的局部放大圖。 圖2C是圖2A和2B的記憶體結構202的垂直剖面圖。 圖3A至3C分別是依照本揭露的多個實施例的示例性記憶胞的垂直剖面圖。 圖4A至4Q分別繪示了依照本揭露的多個實施例形成記憶體裝置的方法的各步驟的垂直剖面圖。 圖5A和5B繪示了依照本揭露的多個實施例形成記憶體裝置的方法的各步驟的製程流程圖。
100:基底
200:記憶體裝置
202:記憶體結構
114:位元線
112:字元線
110:源極線

Claims (20)

  1. 一種記憶體結構，包括： 環繞閘極薄膜電晶體，包括： 通道，包括半導體材料； 源極，電性連接到所述通道的第一端； 汲極，電性連接到所述通道的相對第二端； 高介電常數介電層，環繞所述通道； 閘極，環繞所述高介電常數介電層；以及 記憶胞，堆疊在所述環繞閘極薄膜電晶體上，包括一第一電極，其電性連接到所述汲極。
  2. 如請求項1所述的記憶體結構，其中所述高介電常數介電層和所述通道設置在形成於所述閘極中的通孔內。
  3. 如請求項1所述的所述記憶體結構，其中所述通道和所述記憶胞是管狀體形的並且垂直堆疊於基底上，以使所述通道和所述記憶胞的長軸垂直於所述基底的平面。
  4. 請求項1所述的所述記憶體結構，其中： 所述記憶胞的第二電極電性連接到位元線； 所述源極電性連接到源極線；以及 所述閘極包括字元線的一部分。
  5. 如請求項1所述的所述記憶體結構，其中所述記憶胞包括磁電阻式隨機存取記憶胞。
  6. 如請求項1所述的所述記憶體結構，其中所述記憶胞包括設置在所述第一電極和所述第二電極之間的磁性穿隧接面。
  7. 如請求項1所述的所述記憶體結構，其中所述通道包括銦鎵鋅氧化物。
  8. 一種記憶體裝置，包括： 基底； 多個源極線，設置在所述基底上； 多個字元線，設置在所述多個源極線上方； 多個位元線，設置在所述多個字元線上方；以及 多個記憶體結構，設置在所述多個源極線和所述多個位元線之間，所述多個記憶體結構的每一個包括： 環繞閘極薄膜電晶體，包括： 源極，與所述多個源極線的其中一個電耦合； 汲極； 通道，與所述源極和所述汲極電耦合，所述通道包括金屬氧化物半導體材料；以及 閘極，包括所述多個字元線的其中一個的一部分；以及 記憶胞，設置在所述環繞閘極薄膜電晶體上，所述記憶胞包括： 第一電極，與所述環繞閘極薄膜電晶體的所述汲極電耦合；以及 第二電極，與所述多個位元線的其中一個電耦合。
  9. 如請求項8所述的所述記憶體裝置，其中所述環繞閘極薄膜電晶體更包括設置在所述通道和所述閘極之間的環繞閘極絕緣體。
  10. 如請求項9所述的所述記憶體裝置，其中所述通道設置在形成於所述閘極中的通孔中。
  11. 如請求項9所述的所述記憶體裝置，更包括： 介電氧化物層，設置在所述基底上；以及 高介電常數介電層，設置在所述介電氧化物層和所述多個字元線之間，其中， 所述環繞閘極絕緣體包括所述高介電常數介電層的一部分，並且 所述源極設置在所述介電氧化物層內。
  12. 如請求項8所述的所述記憶體裝置，更包括設置在多個鄰近的字元線之間的多個介電間隙物。
  13. 如請求項8所述的所述記憶體裝置，更包括第一介電層，設置在所述多個字元線上，且包括通孔，其中所述汲極設置於所述通孔中。
  14. 如請求項13所述的所述記憶體裝置，更包括第二介電層，設置在所述第一介電層上，且包括通孔，其中所述記憶胞設置於所述第二介電層的所述通孔中。
  15. 如請求項8所述的所述記憶體裝置，其中所述記憶胞包括磁電阻式隨機存取記憶胞。
  16. 如請求項8所述的所述記憶體裝置，其中所述記憶胞包括磁性穿隧接面，設置在所述第一電極和所述第二電極之間。
  17. 如請求項8所述的所述記憶體裝置，其中所述通道包括銦鎵鋅氧化物。
  18. 一種形成記憶體裝置的方法，所述方法包括： 在基底上形成源極線； 在所述源極線上方沉積介電氧化物層； 將所述介電氧化物層進行圖案化以形成源極通孔，其中所述源極通孔露出所述源極線的部分； 在所述源極通孔中沉積第一導電材料，以形成源極； 在所述介電氧化物層上方沉積半導體材料； 將所述半導體材料進行圖案化以形成通道； 在所述介電氧化物層和所述通道上沉積高介電常數介電材料； 在所述高介電常數介電材料上沉積第二導電材料； 使所述第二導電材料、所述高介電常數介電材料和所述通道平坦化； 將所述第二導電材料進行圖案化以形成多個間隙物通孔； 在所述多個間隙物通孔中沉積間隙物介電材料以形成一間隙物； 使所述第二導電材料、所述間隙物和所述高介電常數介電材料平坦化，以形成字元線； 在所述字元線、所述間隙物，所述高介電常數介電和所述通道上方沉積第一介電材料； 將所述第一介電材料進行圖案化形成汲極通孔； 沉積第三導電材料以填充所述汲極通孔以形成汲極； 沉積多個記憶胞層； 將所述多個記憶胞層進行圖案化以形成記憶胞裝置； 在所述第一介電材料和所述記憶胞裝置上方沉積第二介電材料； 將所述第二介電材料進行圖案化以形成記憶胞通孔；以及 在所述第二介電材料上方及在所述記憶胞通孔中沉積第四導電材料，以形成位元線。
  19. 如請求項18所述的方法，其中所述半導體材料包括銦鎵鋅氧化物。
  20. 如請求項18所述的方法，其中沉積所述多個記憶胞層的步驟包括： 沉積非磁性金屬緩衝層； 沉積合成反鐵磁結構； 沉積非磁性穿隧阻障層；以及 沉積自由磁化層。
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