TWI786644B - 具有平面薄膜電晶體（ｔｆｔ）選擇器的高密度記憶體裝置以及其製造方法 - Google Patents

具有平面薄膜電晶體（ｔｆｔ）選擇器的高密度記憶體裝置以及其製造方法 Download PDF

Info

Publication number
TWI786644B
TWI786644B TW110118548A TW110118548A TWI786644B TW I786644 B TWI786644 B TW I786644B TW 110118548 A TW110118548 A TW 110118548A TW 110118548 A TW110118548 A TW 110118548A TW I786644 B TWI786644 B TW I786644B
Authority
TW
Taiwan
Prior art keywords
layer
memory
metal
dielectric
substrate
Prior art date
Application number
TW110118548A
Other languages
English (en)
Other versions
TW202147522A (zh
Inventor
何彥忠
吳詠捷
游嘉榕
魏惠嫻
禮修 馬
後藤賢一
許秉誠
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202147522A publication Critical patent/TW202147522A/zh
Application granted granted Critical
Publication of TWI786644B publication Critical patent/TWI786644B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種記憶體裝置以及其製造方法，所述記憶體裝置包括：基底；薄膜電晶體（TFT），設置於基底上；以及記憶胞，設置於基底上且與薄膜電晶體交疊。所述薄膜電晶體被配置成向記憶胞選擇性地供應電力。

Description

具有平面薄膜電晶體（TFT）選擇器的高密度記憶體裝置以及其製造方法
本發明實施例是有關於一種具有平面薄膜電晶體(TFT)選擇器的高密度記憶體裝置以及其製造方法。
在半導體產業中，一直期望增加積體電路的面積密度(areal density)。為此，單個電晶體變得越來越小。然而，將單個電晶體做得更小的速度正在減慢。由於在後端製程(back-end-of Line，BEOL)增加功能時可在前端製程(front-end-of-line，FEOL)中獲得寶貴的晶片面積，因此將周邊電晶體自製程的FEOL移至BEOL位置可能是有利的。由於TFT可在低溫下進行處理且因此將不會損壞先前製作的裝置，因此由氧化物半導體製成的薄膜電晶體(Thin film transistors，TFT)是BEOL整合的一個有吸引力的選項。
非揮發性記憶體(Non-volatile memory，NVM)是一種 即使在循環供電(power cycled)之後亦可檢索儲存的資訊的電腦記憶體。相比之下，揮發性記憶體需要持續供電才得以保存資料。非揮發性記憶體通常是指半導體記憶體晶片中的儲存器，所述半導體記憶體晶片將資料儲存於由浮動閘極金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)組成的浮動閘極記憶胞中，所述儲存器包括快閃記憶體儲存器(例如反及快閃(NAND flash)及固態硬碟(solid-state drive，SSD))以及唯讀記憶體(read only memory，ROM)晶片(例如，可抹除可程式化ROM(erasable programmable ROM，EPROM)及電性可抹除可程式化ROM(electrically erasable programmable ROM，EEPROM))。通常，單個記憶胞的選擇及激活是使用傳統的互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)電晶體完成的。如上所述，此種傳統的電晶體是在FEOL位置製作的且佔據寶貴的晶片面積。可使用較小的TFT來代替傳統的CMOS電晶體來選擇記憶體裝置中的記憶胞。
本發明實施例提供一種記憶體裝置，包括：基底；薄膜電晶體(TFT)，設置於所述基底上；以及記憶胞，設置於所述基底上且與所述薄膜電晶體交疊，其中所述薄膜電晶體被配置成向所述記憶胞選擇性地供應電力。
本發明實施例提供一種記憶體裝置，包括：基底；字元線，設置於所述基底上；選擇器層，設置於所述基底上且包括與所述字元線交疊的通道區；以及記憶胞，與所述選擇器層交疊且電性連接至所述選擇器層，其中所述記憶胞設置於第一平面中，所述第一平面平行於與所述基底的頂表面平行的平面。
本發明實施例提供一種形成記憶體裝置的方法，包括：在基底上沈積且圖案化字元線；在所述字元線之上沈積選擇器層；在所述選擇器層上交替地形成源極電極與汲極電極；在所述汲極電極上形成記憶胞；以及在所述記憶胞上形成位元線。
8:基底
10:半導體材料層
12:淺溝渠隔離結構
14:主動區
15:半導體通道
18:金屬-半導體合金區
20:閘極結構
22:閘極介電質
24:閘極電極
26:介電閘極間隔件
28:閘極頂蓋介電質
30:內連線層級介電(ILD)層
31A:平坦化介電層
31B:第一內連線層級介電層
32:第二內連線層級介電層
33:第三內連線層級介電層
34:第四內連線層級介電層
35:第五內連線層級介電層
36:第六內連線層級介電層
37:第七內連線層級介電層
38:ILD層
38A:第一介電層
40:金屬內連線結構
41L:第一金屬線
41V:接觸通孔結構
42L:第二金屬線
42V:第一金屬通孔結構
43L:第三金屬線
43V:第二金屬通孔結構
44L:第四金屬線
44V:第三金屬通孔結構
45L:第五金屬線
45V:第四金屬通孔結構
46L:第六金屬線
46V:第五金屬通孔結構
47B:金屬接合接墊
47V:第六金屬通孔結構
77、165:光阻層
82L、151:金屬阻障層
84L:金屬填充材料層
95:陣列
100:記憶陣列區
102:基底
104:閘極電極/字元線
104L:閘極金屬層
106:高介電常數介電層
108:通道層
108R:通道區
110:硬罩幕層
111:離子植入
112:接觸件
113:主動區/源極區
114:主動區/汲極區
120:薄膜電晶體(TFT)
125、125B、125C:選擇器層
125A:分立選擇器層
130:記憶體裝置/記憶胞
149D:汲極線
149S:源極線
150:連接通孔層級介電層
150A:連接通孔層級介電層
152:金屬通孔填充材料部分
153、400:底部電極
153L:底部電極材料層
154:非磁性金屬緩衝層
154L:非磁性金屬緩衝材料層
155:非磁性隧道阻障層
155L:非磁性隧道阻障材料層
156:自由磁化層
156L:自由磁化材料層
157、403:頂部電極
157L:頂部電極材料層
158:金屬蝕刻罩幕部分
158L:金屬蝕刻罩幕材料層
160:合成反鐵磁體(SAF)結構
160L:合成反鐵磁體(SAF)層
161:鐵磁硬層
162:反鐵磁耦合層
163:參考磁化層
166:內部介電間隔件部分
167:外部介電間隔件部件
170:介電層
170A:第二介電層
172:第一介電蝕刻停止層
174:第二介電蝕刻停止層
176:通孔層級介電層
178:通孔層級金屬蝕刻罩幕層
179:通孔腔
184:位元線
200:周邊區/邏輯區
300、302、304、306:記憶體結構
330:互補金屬氧化物半導體(CMOS)電路
401:加熱器
402:相變材料層
405:鐵電材料層
500、502、600、602、700、800、900:記憶體裝置
510A、610A:第一記憶體結構層
510B、610B:第二記憶體結構層
520:介電層
710A:第一記憶體結構層
710B:第二記憶體結構層
802、804、806、808、810、812:步驟
AA’、BB’、CC’:線
L0:接觸層級結構
L1:第一內連線層級結構
L2:第二內連線層級結構
L3:第三內連線層級結構
L4:第四內連線層級結構
L5:第五內連線層級結構
L6:第六內連線層級結構
L7:第七內連線層級結構
P:部分
tc、thk:厚度
WC:通道寬度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本產業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A是根據本揭露實施例在形成TFT的陣列之前第一示例性結構的垂直剖視圖。
圖1B是根據本揭露實施例在形成鰭背閘極場效電晶體(fin back gate field effect transistor)的陣列期間第一示例性結構的垂直剖視圖。
圖1C是根據本揭露實施例在形成上部層級(upper-level)金屬內連線結構之後第一示例性結構的垂直剖視圖。
圖2A是示出根據本揭露實施例在製造TFT的方法中在基底上沈積閘極金屬層的步驟的俯視圖。
圖2B是貫穿圖2A的線AA’的垂直剖視圖。
圖2C是貫穿圖2A的線BB’的垂直剖視圖。
圖3A是示出根據本揭露實施例在製造TFT的方法中將閘極金屬層圖案化的步驟的俯視圖。
圖3B是貫穿圖3A的線AA’的垂直剖視圖。
圖3C是貫穿圖3A的線BB’的垂直剖視圖。
圖4A是示出根據本揭露實施例在製造TFT的方法中在基底及經圖案化的閘極金屬層之上沈積高介電常數(high k)介電層及通道層的步驟的俯視圖。
圖4B是貫穿圖4A的線AA’的垂直剖視圖。
圖4C是貫穿圖4A的線BB’的垂直剖視圖。
圖5A是示出根據本揭露實施例在製造TFT的方法中在通道層之上沈積硬罩幕層並將硬罩幕層圖案化的步驟的俯視圖。
圖5B是貫穿圖5A的線AA’的垂直剖視圖。
圖5C是貫穿圖5A的線BB’的垂直剖視圖。
圖6A是示出根據本揭露實施例在製造TFT的方法中使用硬罩幕對通道層進行圖案化的步驟的俯視圖。
圖6B是貫穿圖6A的線AA’的垂直剖視圖。
圖6C是貫穿圖6A的線BB’的垂直剖視圖。
圖7A是示出根據本揭露實施例在製造電晶體的方法中在圖 6A至圖6C中所示的中間結構之上沈積內連線層級介電層以及形成主動區通孔接觸件的步驟的俯視圖。
圖7B是貫穿圖7A的線AA’的垂直剖視圖。
圖7C是貫穿圖7A的線BB’的垂直剖視圖。
圖7D是貫穿圖7A的線CC’的垂直剖視圖。
圖8A是根據本揭露實施例在形成形成於介電材料層中的源極線之後示例性結構的俯視圖。
圖8B是貫穿圖8A的線AA’的垂直剖視圖。
圖8C是貫穿圖8A的線BB’的垂直剖視圖。
圖8D是貫穿圖8A的線CC’的垂直剖視圖。
圖9A是根據本揭露實施例在沈積層間介電質之後示例性結構的俯視圖。
圖9B是貫穿圖9A的線AA’的垂直剖視圖。
圖9C是貫穿圖9A的線BB’的垂直剖視圖。
圖9D是貫穿圖9A的線CC’的垂直剖視圖。
圖10A是根據本揭露各種實施例在形成汲極接觸件之後示例性結構的俯視圖。
圖10B是貫穿圖10A的線AA’的垂直剖視圖。
圖10C是貫穿圖10A的線BB’的垂直剖視圖。
圖10D是貫穿圖10A的線CC’的垂直剖視圖。
圖11A是根據本揭露實施例在形成包括底部電極材料層、非磁性金屬緩衝材料層、合成反鐵磁體層、非磁性隧道阻障材料層、 自由磁化材料層、頂部電極材料層以及金屬蝕刻罩幕材料層之後示例性結構的俯視圖。
圖11B是貫穿圖11A的線AA’的垂直剖視圖。
圖11C是貫穿圖11A的線BB’的垂直剖視圖。
圖12A是根據本揭露實施例在將金屬蝕刻罩幕材料層圖案化成金屬蝕刻罩幕部分之後示例性結構的俯視圖。
圖12B是貫穿圖12A的線AA’的垂直剖視圖。
圖12C是貫穿圖12A的線BB’的垂直剖視圖。
圖13是根據本揭露實施例在形成記憶胞的陣列及金屬蝕刻停止部分的陣列之後示例性結構的垂直剖視圖。
圖14是根據本揭露實施例在形成內部介電間隔件部分的陣列之後示例性結構的垂直剖視圖。
圖15是根據本揭露實施例在形成外部介電間隔件部分的陣列之後示例性結構的垂直剖視圖。
圖16是根據本揭露實施例在形成記憶體層級介電層之後示例性結構的垂直剖視圖。
圖17是根據本揭露實施例在形成介電蝕刻停止層及通孔層級介電層之後示例性結構的垂直剖視圖。
圖18是根據本揭露實施例在沈積通孔層級金屬蝕刻罩幕層並將通孔層級金屬蝕刻罩幕層圖案化之後示例性結構的垂直剖視圖。
圖19是根據本揭露實施例在形成通孔腔的陣列之後示例性 結構的垂直剖視圖。
圖20是根據本揭露實施例在蝕刻穿過第二介電蝕刻停止層的實體暴露部分之後示例性結構的垂直剖視圖。
圖21是根據本揭露實施例在第一介電蝕刻停止層的部分中蝕刻出頂部電極接觸通孔之後示例性結構的垂直剖視圖。
圖22是根據本揭露實施例在移除金屬蝕刻罩幕部分之後示例性結構的垂直剖視圖。
圖23A是根據本揭露實施例在通孔腔中以及通孔腔之上沈積金屬阻障層及金屬填充材料層之後示例性結構的俯視示意圖。
圖23B是貫穿圖23A的線AA’的垂直剖視圖。
圖23C是貫穿圖23A的線BB’的垂直剖視圖。
圖24A是根據本揭露各種實施例的記憶體裝置的俯視示意圖。
圖24B是圖24A的部分P的放大簡化圖。
圖24C是沿著圖24B的線AA’截取的剖視圖。
圖24D是沿著圖24B的線BB’截取的剖視圖。
圖25A及圖25B是根據本揭露各種實施例可在記憶體結構中使用的不同記憶胞的剖視圖。
圖26是根據本揭露各種實施例的記憶體裝置的垂直剖視圖。
圖27A是根據本揭露各種實施例的記憶體裝置的俯視示意圖。
圖27B是圖27A的記憶體裝置的部分P的放大圖。
圖27C是沿著圖27B的線AA’截取的剖視圖。
圖28是根據本揭露各種實施例的記憶體裝置的垂直剖視圖。
圖29是根據本揭露各種實施例的記憶體裝置的垂直剖視圖。
圖30A是根據本揭露各種實施例的記憶體裝置的一部分的俯視示意圖。
圖30B是沿著圖30A的線AA’截取的剖視圖。
圖31A是根據本揭露各種實施例的記憶體裝置的一部分的俯視示意圖。
圖31B是沿著圖31A的線AA’截取的剖視圖。
圖32是示出根據本揭露各種實施例的形成記憶體裝置的方法的流程圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各 種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於......之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外亦囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)且本文中所使用的空間相對性描述語可同樣相應地進行解釋。除非另有明確陳述，否則具有相同參考編號的每一元件被假定為具有相同的材料組成物且具有處於相同厚度範圍內的厚度。
新興的記憶體技術有望以比流行性消費電子產品(consumer electronic)所使用的製作昂貴的矽晶片較低的成本來提供新的記憶體以儲存更多的資料。
在不久的將來，此種記憶體裝置可用於代替快閃記憶體。然而，儘管現有的電阻式隨機存取記憶體已經大致滿足了它們的預定目的，但是隨著裝置的不斷按比例縮小，它們在各個態樣並不是完全令人滿意。
記憶體裝置包括形成於基底上的獨立運行的記憶胞的柵格。記憶體裝置可包括揮發性記憶胞或非揮發性(nonvolatile，NV)記憶胞。舉例而言，新興的非揮發性記憶體技術包括電阻式隨機存取記憶體(resistive random-access memory，RRAM或ReRAM)、磁性/磁阻式隨機存取記憶體(magnetic/magneto-resistive random-access memory，MRAM)、鐵電式隨機存取記憶體(ferroelectric random-access memory，FeRAM)及相變記憶體(phase-change memory，PCM)。
RRAM是一種藉由改變橫跨介電固態材料的電阻來工作的NV RAM，通常被稱為憶阻器。
MRAM是一種將資料儲存於磁疇(magnetic domain)中的NV RAM。不同於傳統的RAM晶片技術，MRAM中的資料不是以電荷或電流的形式儲存的，而是由磁性儲存元件儲存的。所述元件由被薄絕緣層隔開的兩個鐵磁板形成，所述兩個鐵磁板中的每一者可保持磁化。兩個板中的一者是設置為特定極性的永磁體；另一個板的磁化可改變以匹配外部場的磁化來儲存記憶。若絕緣層足夠薄(通常為幾奈米)，則電子可自一個鐵磁體穿隧至另一者中。此種配置被稱為磁性隧道接面(magnetic tunnel junction，MTJ)且是MRAM位元的最簡單的結構。
FeRAM是在結構上類似於動態隨機存取記憶體(dynamic random access memory，DRAM)的NV RAM，兩者皆是使用電容器及電晶體，但FeRAM不是使用簡單的電容器介電層。F-RAM胞元包含通常稱為PZT的鋯鈦酸鉛[Pb(Zr,Ti)O3]的薄鐵電膜。PZT中的Zr/Ti原子在電場中改變極性，藉此產生二元開關(binary switch)。由於PZT晶體維持極性，當電源關閉或中斷時FeRAM會保留其資料記憶。
由於此種晶體結構及它的影響，FeRAM提供了區別於其 他非揮發性記憶體選項的性質，包括極高(但不是無限)的耐用性(對於3.3V裝置超過1016個讀/寫週期)、超低功耗(由於FeRAM不像其他非揮發性記憶體般需要電荷幫浦)、單週期寫入速度及伽馬輻射耐受性。
PCM是一種NV RAM。PCM利用硫族化物玻璃的獨特性能。在PCM的較老一代中，電流通過一般由TiN製成的加熱元件所產生的熱量用於對玻璃進行快速加熱或淬火使所述玻璃成為非晶態的，或者用於使其在它的結晶溫度範圍內保持一段時間藉此使其切換至結晶狀態。PCM亦具有達成多個不同中間狀態的能力，藉此能夠在單個胞元中保存多位元，但是以此種方式對胞元進行程式化的困難使得這些能力無法在具有相同能力的其他技術(最顯著的是快閃記憶體)中實施。
積體電路(Integrated circuit，IC)形成可包括前端製程及後端製程(BEOL)。FEOL是IC製作的第一部分，其中在半導體基底中將各別的裝置(電晶體、電容器、電阻器等)圖案化。FEOL一般而言涵蓋直至(但不包括)沈積金屬內連線層之前的所有內容。
舉例而言，當形成互補金屬氧化物半導體(CMOS)時，FEOL包含形成完全隔離的CMOS元件所需的所有製作步驟，例如：選擇要使用的晶圓的類型；對晶圓進行化學機械平坦化及清洗；淺溝渠隔離(shallow trench isolation，STI)；形成阱；形成閘極模組；以及形成源極及汲極模組。
在最後的FEOL步驟之後，存在具有隔離電晶體(沒有任何配線)的晶圓。BEOL是IC製作的第二部分，其中各別的裝置(電晶體、電容、電阻等)藉由晶圓上的配線、金屬化層進行內連。常見的金屬是銅及鋁。BEOL通常在第一金屬層沈積在晶圓上時開始。BEOL包括接觸件、絕緣層(介電質)、金屬層級以及用於晶片至封裝連接的接合位點。對於現代IC製程，在BEOL期間可增加多於10個金屬層。
薄膜電晶體(TFT)為BEOL整合提供了許多優點。舉例而言，TFT可在低溫下進行處理，且可為BEOL增加功能，同時可在FEOL中獲得寶貴的晶片面積。在BEOL中使用TFT可藉由將周邊裝置(例如，電源閘極或輸入/輸出(Input/Output，I/O)裝置)自FEOL移至BEOL的更高金屬層級中來用以當作3奈米節點製作(3 nm node fabrication，N3)或更高的縮放路徑。對於給定的裝置，將TFT自FEOL移至BEOL可能帶來約5%至10%的面積減少。
TFT的可自FEOL移至BEOL的元件包括但不限於電源閘極、輸入/輸出元件以及記憶體選擇器。在當前技術中，電源閘極是位於FEOL中的邏輯電晶體。電源閘極可用於關閉待機狀態下的邏輯塊，藉此降低靜態功耗。I/O裝置是計算元件(例如，中央處理單元(center processing unit，CPU))與外部世界(例如，硬碟)之間的介面且亦在FEOL中處理。用於記憶體元件(例如，磁阻式隨機存取記憶體(MRAM)或電阻式隨機存取記憶體 (RRAM))的選擇器目前位於FEOL中且可被移至BEOL。通常，每一記憶體元件存在一個選擇器TFT。
與其中閘極電極位於電晶體的頂部上的頂閘極電晶體(top gate transister)相反，背閘極電晶體(back gate transister)或底閘極電晶體(bottom gate transister)在TFT的底部上具有閘極電極。一般而言，底閘極TFT可如下製作。首先，可在基底上沈積閘極金屬層，並將所述閘極金屬層圖案化以形成閘極電極。基底可由任何合適的材料(例如，矽或絕緣體上矽)製成。閘極金屬可由銅、鋁、鋯、鈦、鎢、鉭、釕、鈀、鉑、鈷、鎳或其合金製成。其他合適的材料亦處於本揭露的設想範圍內。閘極金屬可藉由任何合適的技術(例如，化學氣相沈積(chemical vapor deposition，CVD)、電漿增強型化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)或原子層沈積(atomic layer deposition，ALD))來沈積。
接下來，可在閘極電極之上沈積高介電常數介電層。高介電常數介電材料是介電常數高於二氧化矽的材料，且包括但不限於氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)。其他合適的材料亦處於本揭露的設想範圍內。
接下來，可在高介電常數介電層之上沈積半導體材料層。可將半導體材料層圖案化並對半導體材料層進行離子植入， 以形成主動區(源極/汲極區)以及位於主動區之間的通道區。半導體材料可由非晶矽或半導體氧化物(例如，InGaZnO、InWO、InZnO、InSnO、GaOx、InOx等)製成。其他合適的材料亦處於本揭露的設想範圍內。半導體材料可藉由任何合適的方法(例如，CVD、PECVD或原子層沈積ALD)形成。
參照圖1A，在形成鰭背閘極場效電晶體的陣列之前，示出根據本揭露實施例的第一示例性結構。第一示例性結構包括含有半導體材料層10的基底8。基底8可包括塊狀半導體基底(例如矽基底)或絕緣體上半導體層，在塊狀半導體基底(例如矽基底)中，半導體材料層自基底8的頂表面連續延伸至基底8的底表面，而所述絕緣體上半導體層包括半導體材料層10作為上覆於隱埋式絕緣體層(例如氧化矽層)上的頂部半導體層。示例性結構可包括各種裝置區，其可包括其中可隨後形成非揮發性記憶胞的至少一個陣列的記憶陣列區100。舉例而言，非揮發性記憶胞的所述至少一個陣列可包括電阻式隨機存取記憶體(RRAM或ReRAM)、磁性/磁阻式隨機存取記憶體(MRAM)、鐵電式隨機存取記憶體(FeRAM)及相變記憶體(PCM)裝置。示例性結構亦可包括其中非揮發性記憶胞陣列的每一陣列之間的電性連接的周邊區200且可隨後形成包括場效電晶體的周邊電路。記憶陣列區100及周邊區200的區域可用於形成周邊電路的各種元件。
可在半導體材料層10上及/或半導體材料層10中形成例如場效電晶體等半導體裝置。舉例而言，可藉由形成淺溝渠且隨 後利用例如氧化矽等介電材料填充所述淺溝渠來在半導體材料層10的上部部分中形成淺溝渠隔離結構12。其他適合的介電材料亦處於本揭露的設想範圍內。可藉由執行使用罩幕的離子植入製程在半導體材料層10的上部部分的各種區中形成各種摻雜阱(未明確示出)。
可藉由沈積閘極介電層、閘極電極層及閘極頂蓋介電層並對其進行圖案化來在基底8的頂表面之上形成閘極結構20。每一閘極結構20可包括閘極介電質22、閘極電極24及閘極頂蓋介電質28的垂直堆疊，其在本文中被稱為閘極堆疊(22、24、28)。可執行離子植入製程以形成可包括源極延伸區及汲極延伸區的延伸植入區。可在閘極堆疊(22、24、28)周圍形成介電閘極間隔件26。閘極堆疊(22、24、28)與介電閘極間隔件26的每一總成構成了閘極結構20。可執行使用閘極結構20作為自對準植入罩幕來形成深主動區的附加離子植入製程。此種深主動區可包括深源極區及深汲極區。深主動區的上部部分可與延伸植入區的部分交疊。延伸植入區與深主動區的每一組合可構成主動區14，端視電性偏壓(electrical biasing)而定，主動區14可為源極區或汲極區。可在相鄰的一對主動區14之間的每一閘極堆疊(22、24、28)下方形成半導體通道15。可在每一主動區14的頂表面上形成金屬-半導體合金區18。可在半導體材料層10上形成場效電晶體。每一場效電晶體可包括閘極結構20、半導體通道15、一對主動區14(其中一者用作源極區，且其中另一者用作汲極區)及可選的金 屬-半導體合金區18。可在半導體材料層10上設置互補金屬氧化物半導體(CMOS)電路330，半導體材料層10可包括用於欲隨後形成的TFT的陣列的周邊電路。在其他實施例中，CMOS電路330可包括鰭場效電晶體(FinFET)。FinFET是一種建立在基底上的多閘極裝置(例如金屬氧化物半導體場效電晶體(MOSFET))，其中閘極形成於通道的兩側、三側或四側上或者包繞在通道周圍，形成雙閘極結構。由於源極/汲極區在矽表面上形成鰭，該些裝置一般被稱為FinFET。FinFET裝置可較平面CMOS技術具有明顯更快的切換時間及更高的電流密度。
隨後可形成各種內連線層級結構，所述內連線層級結構是在形成鰭背閘極場效電晶體的陣列之前形成且在本文中被稱為下部內連線層級結構(L0、L1、L2)。在欲隨後在兩層內連線層級金屬線之上形成TFT的二維陣列的情形中，下部內連線層級結構(L0、L1、L2)可包括接觸層級結構L0、第一內連線層級結構L1及第二內連線層級結構L2。接觸層級結構L0可包括平坦化介電層31A及各種接觸通孔結構41V，平坦化介電層31A包含例如氧化矽等可平坦化介電材料，接觸通孔結構41V接觸主動區14或閘極電極24中的相應一者且形成於平坦化介電層31A內。第一內連線層級結構L1包括第一內連線層級介電層31B及形成於第一內連線層級介電層31B內的第一金屬線41L。第一內連線層級介電層31B亦被稱為第一線層級介電層。第一金屬線41L可接觸接觸通孔結構41V中的相應一者。第二內連線層級結構L2包括第二內 連線層級介電層32，第二內連線層級介電層32可包括第一通孔層級介電材料層與第二線層級介電材料層的堆疊或者線和通孔層級介電材料層。第二內連線層級介電層32內可形成有第二內連線層級金屬內連線結構(42V、42L)，第二內連線層級金屬內連線結構(42V、42L)包括第一金屬通孔結構42V及第二金屬線42L。第二金屬線42L的頂表面可與第二內連線層級介電層32的頂表面共面。
參照圖1B，可在記憶陣列區100中的第二內連線層級結構L2之上形成非揮發性記憶胞與TFT選擇器裝置的陣列95。用於非揮發性記憶胞與TFT選擇器裝置的陣列95的結構及處理步驟的細節隨後在下文詳細闡述。在形成非揮發性記憶胞與TFT選擇器裝置的陣列95期間可形成第三內連線層級介電層33。在非揮發性記憶胞與TFT選擇器裝置的陣列95的層級處形成的所有結構的集合在本文中被稱為第三內連線層級結構L3。
參照圖1C，可在第三內連線層級介電層33中形成第三內連線層級金屬內連線結構(43V、43L)。第三內連線層級金屬內連線結構(43V、43L)可包括第二金屬通孔結構43V及第三金屬線43L。可隨後形成附加內連線層級結構，其在本文中被稱為上部內連線層級結構(L4、L5、L6、L7)。舉例而言，上部內連線層級結構(L4、L5、L6、L7)可包括第四內連線層級結構L4、第五內連線層級結構L5、第六內連線層級結構L6及第七內連線層級結構L7。第四內連線層級結構L4可包括其中形成有第四內連 線層級金屬內連線結構(44V、44L)的第四內連線層級介電層34，第四內連線層級金屬內連線結構(44V、44L)可包括第三金屬通孔結構44V及第四金屬線44L。第五內連線層級結構L5可包括其中形成有第五內連線層級金屬內連線結構(45V、45L)的第五內連線層級介電層35，第五內連線層級金屬內連線結構(45V、45L)可包括第四金屬通孔結構45V及第五金屬線45L。第六內連線層級結構L6可包括其中形成有第六內連線層級金屬內連線結構(46V、46L)的第六內連線層級介電層36，第六內連線層級金屬內連線結構(46V、46L)可包括第五金屬通孔結構46V及第六金屬線46L。第七內連線層級結構L7可包括其中形成有第六金屬通孔結構47V(其為第七內連線層級金屬內連線結構)及金屬接合接墊47B的第七內連線層級介電層37。金屬接合接墊47B可被配置用於焊料接合(其可採用受控塌陷晶片連接球接合(C4 ball bonding)或配線接合(wire bonding))，或者可被配置用於金屬對金屬接合(例如銅對銅接合)。
每一內連線層級介電層可被稱為內連線層級介電(interconnect level dielectric，ILD)層30。每一內連線層級金屬內連線結構可被稱為金屬內連線結構40。位於同一內連線層級結構(L2至L7)內的金屬通孔結構與上覆金屬線的每一連續組合可藉由採用兩個單鑲嵌製程(single damascene process)依序形成為兩個分立結構，或者可採用雙鑲嵌製程(dual damascene process)而同時形成為單一結構。金屬內連線結構40中的每一者可包括相 應的金屬襯墊(例如具有處於2奈米至20奈米的範圍內的厚度的TiN、TaN或WN層)及相應的金屬填充材料(例如W、Cu、Co、Mo、Ru、其他元素金屬、或者其合金或組合)。用作金屬襯墊及金屬填充材料的其他適合材料亦處於本揭露的設想範圍內。各種蝕刻停止介電層及介電頂蓋層可插入在垂直方向上相鄰的各對ILD層30之間，或者可包括至ILD層30中的一或多者中。
儘管採用其中可將非揮發性記憶胞與TFT選擇器裝置的陣列95形成為第三內連線層級結構L3的組件的實施例來闡述本揭露，然而本文中明確設想其中可將非揮發性記憶胞與TFT選擇器裝置的陣列95形成為任何其他內連線層級結構(例如，L1至L7)的實施例。此外，儘管使用其中形成一組八個內連線層級結構的實施例來闡述本揭露，然而本文中明確設想其中使用不同數目的內連線層級結構的實施例。另外，本文中明確設想其中可在記憶陣列區100中的多個內連線層級結構內提供非揮發性記憶胞與TFT選擇器裝置的二個或更多個陣列95的實施例。儘管採用其中可在單一內連線層級結構中形成非揮發性記憶胞與TFT選擇器裝置的陣列95的實施例來闡述本揭露，然而本文中明確設想其中可在兩個在垂直方向上鄰接的內連線層級結構之上形成非揮發性記憶胞與TFT選擇器裝置的陣列95的實施例。
圖2A至圖7D示出各種TFT 120以及在製作的各個階段製造各種TFT 120的方法。參照圖2A至圖2C，可在基底102上沈積閘極金屬層104L。在實施例中，TFT 120可被形成為積體 半導體裝置中的內連線結構的一部分。舉例而 言，TFT 120可被形成為第三內連線層級結構L3的一部分，在此情況下，第二內連線層級介電層32可代替基底102。閘極金屬層104L可由任何合適的金屬(例如，銅、鋁、鋯、鈦、鎢、鉭、釕、鈀、鉑、鈷、鎳或其合金)製成。其他合適的材料亦處於本揭露的設想範圍內。閘極金屬層104L可藉由任何合適的技術(例如，化學氣相沈積(CVD)、電漿增強型化學氣相沈積(PECVD)或原子層沈積(ALD))沈積。
參照圖3A至圖3C，可將閘極金屬層104L圖案化。為了將閘極金屬層104L圖案化，可在閘極金屬層104L之上沈積光阻(未示出)，並藉由光微影技術將光阻圖案化。在對閘極金屬層104L進行圖案化的同時可將經圖案化的光阻用以當作罩幕。對閘極金屬層104L進行圖案化的結果是經圖案化的閘極電極104。圖案化可藉由濕式蝕刻或乾式蝕刻來執行。在蝕刻之後，可藉由灰化或溶解在溶劑中來移除任何殘留的光阻。
參照圖4A至圖4C，可在基底102及經圖案化的閘極電極104之上共形地沈積高介電常數介電層106。接下來，可在高介電常數介電層106之上共形地沈積通道層108。高介電常數介電材料的實例包括但不限於氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)。其他合適的材料亦處於本揭露的設想範圍內。通道層108包含半導體材料。適 用於通道層的示例性半導體材料包括但不限於非晶矽或半導體氧化物(例如，InGaZnO、InWO、InZnO、InSnO、GaOx、InOx等)。其他合適的材料亦處於本揭露的設想範圍內。在各種實施例中，高介電常數介電層106可具有處於0.5奈米至5.0奈米的範圍內(例如1奈米至4奈米)的厚度thk，儘管可使用更大或更小的厚度。在各種實施例中，通道層108可具有處於1奈米至20奈米的範圍內(例如3奈米至15奈米)的厚度tc，儘管可使用更大或更小的厚度。
參照圖5A至圖5C，可在通道層108之上沈積硬罩幕層110。硬罩幕層110可由任何合適的材料(例如非晶碳、有機矽氧烷系材料、SiN、SiON或其組合)製成。其他合適的材料亦處於本揭露的設想範圍內。硬罩幕層110可使用化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)或任何其他合適的製程來形成。硬罩幕層110可被圖案化，使得它僅覆蓋通道層108的一部分。如圖5B中所示，硬罩幕層110可覆蓋位於經圖案化的閘極電極104的側壁之上的部分通道層108。
參照圖6A至圖6C，可使用硬罩幕層110作為罩幕對通道層108進行圖案化。可藉由濕式蝕刻或乾式蝕刻對通道層108進行圖案化。如圖6B中所示，通道層108可具有通道寬度WC。通道寬度WC可處於50奈米至300奈米的範圍內(例如100奈米至200奈米)，儘管可使用更大或更小的寬度。如圖6C中所示，可對通道層108的部分進行離子植入111以在通道區108R(亦位 於經圖案化的閘極電極104的任一側上)的任一側上形成主動區(例如，源極/汲極區)113/114。
參照圖7A至圖7D，可在如圖6A至圖6C中所示的中間結構之上沈積內連線層級介電(ILD)層38。ILD層38可由任何合適的材料(包括但不限於SiO2)製成。其他合適的材料亦處於本揭露的設想範圍內。然後可在ILD層38中向下至主動源極區113及汲極區114的表面形成通孔開孔(未示出)。接下來，可使用導電材料填充通孔開孔以形成接觸件112。導電材料可為TiN、W、Al或任何其他合適的材料。在形成接觸件112之後，可執行平坦化步驟以對ILD層38的表面及接觸件112的頂表面進行平坦化。平坦化步驟可例如藉由化學機械拋光(chemical mechanical polishing，CMP)來執行。
圖8A是根據本揭露實施例在形成互補金屬氧化物半導體(CMOS)電晶體及形成於介電材料層中的金屬內連線結構之後示例性結構的俯視圖。圖8B是貫穿圖8A的線AA’的垂直剖視圖8A，圖8C是貫穿圖8A的線BB’的垂直剖視圖，且圖8D是貫穿圖8A的線CC’的垂直剖視圖。
參照圖8A至圖8D，示出在TFT 120之上沈積介電材料層以形成記憶體裝置130(例如，金屬隧道接面(metallic tunnel junction，MTJ))的步驟。特別是，可在TFT 120及ILD層38之上依序形成連接通孔層級介電層150。連接通孔層級介電層150可包含可用於介電材料層30(31、32、33、34、35、36、37、38) 的任何材料。舉例而言，連接通孔層級介電層150可包含藉由原矽酸四乙酯(tetraethylorthosilicate，TEOS)的分解而沈積的未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃。連接通孔層級介電層150的厚度可處於50奈米至200奈米的範圍內，但亦可使用更小及更大的厚度。連接通孔層級介電層150可被形成為具有遍及記憶陣列區100及邏輯區200延伸的相應平坦頂表面及相應平坦底表面的平坦毯覆(未圖案化)層。可在連接通孔層級介電層150內形成源極線149S，以耦合至通孔112及源極區113。儘管在圖8A至圖8D中未繪示，但在一些實施例中，可形成單獨的汲極線149D以耦合隨後製作的記憶體裝置130的對應汲極區114與底部電極153。
圖9A是根據本揭露實施例在形成輔助介電層150A以防止源極線與隨後的記憶體裝置層的任何電性耦合之後示例性結構的俯視圖。圖9B是貫穿圖9A的線AA’的垂直剖視圖，圖9C是貫穿圖9A的線BB’的垂直剖視圖，且圖9D是貫穿圖9A的線CC’的垂直剖視圖。可在形成的源極線149S之上沈積附加的連接通孔層級介電層150A。附加的連接通孔層級介電層150A可由與連接通孔層級介電層150相同的材料形成。
圖10A是根據本揭露各種實施例在形成汲極接觸件之後示例性結構的俯視圖。圖10B是貫穿圖10A的線AA’的垂直剖視圖，圖10C是貫穿圖10A的線BB’的垂直剖視圖，且圖10D是貫穿圖10A的線CC’的垂直剖視圖。參照圖10A至圖10D，可穿 過連接通孔層級介電層150/150A來形成通孔腔。舉例而言，可在連接通孔層級介電層150/150A之上施加光阻層(未示出)，且可對所述光阻層進行圖案化以在記憶陣列區100的上覆在TFT 120的汲極接觸件112中的相應一者上的區域內形成開口。可執行非等向性蝕刻，以穿過連接通孔層級介電層150/150A來轉移光阻層中的圖案。藉由非等向性蝕刻製程形成的通孔腔在本文中被稱為下部電極接觸通孔腔，因為隨後會在下部電極接觸通孔腔中形成MTJ裝置130的底部電極連接通孔結構。下部電極接觸通孔腔可具有錐形側壁，所述錐形側壁(相對於垂直方向)具有1度至10度的範圍內的錐角。接觸件112的頂表面可在每一下部電極接觸通孔腔的底部處實體暴露出。隨後可例如藉由灰化來移除光阻層。
金屬阻障層可覆蓋接觸件112的實體暴露出的頂表面、下部電極接觸通孔腔的錐形側壁以及連接通孔層級介電層150的頂表面，而沒有任何孔穿過其中。金屬阻障層可包含導電金屬氮化物，例如TiN、TaN及/或WN。亦可使用處於本揭露的設想範圍內的其他合適的材料。金屬阻障層的厚度可處於3奈米至20奈米的範圍內，但亦可使用更小及更大的厚度。
可在下部電極接觸通孔腔的剩餘體積中沈積例如鎢或銅等金屬填充材料。可藉由平坦化製程(例如化學機械平坦化)來移除金屬填充材料及金屬阻障層的上覆在包括連接通孔層級介電層150的最頂表面的水平平面上的部分。金屬填充材料的位於相應通孔腔中的每一剩餘部分構成金屬通孔填充材料部分152。金 屬阻障層的位於相應通孔腔中的每一剩餘部分構成金屬阻障層151。填充通孔腔的由金屬阻障層151與金屬填充材料部分152形成的每一組合構成連接通孔結構(151、152)。可在連接通孔層級介電層150中在下伏的接觸件112上形成連接通孔結構(151、152)的陣列。
圖11A是根據本揭露實施例在形成包括底部電極材料層、非磁性金屬緩衝材料層、合成反鐵磁體層、非磁性隧道阻障材料層、自由磁化材料層、頂部電極材料層以及金屬蝕刻罩幕材料層之後示例性結構的俯視圖。圖11B是貫穿圖11A的線AA’的垂直剖視圖，且圖11C是貫穿圖11A的線BB’的垂直剖視圖。
參照圖11A至圖11C，可在金屬阻障層及金屬通孔填充材料部分152之上形成包括底部電極材料層153L、非磁性金屬緩衝材料層154L、合成反鐵磁體層160L、非磁性隧道阻障材料層155L、自由磁化材料層156L、頂部電極材料層157L以及金屬蝕刻罩幕材料層158L的層堆疊。可藉由相應的化學氣相沈積製程或相應的物理氣相沈積製程來沈積層堆疊內的層。層堆疊內的每一層可被沈積為具有相應的始終均勻厚度的平坦毯覆材料層。非磁性金屬緩衝材料層154L、合成反鐵磁體層160L、非磁性隧道阻障材料層155L及自由磁化材料層156L被統稱為記憶體材料層。換言之，記憶體材料層形成於底部電極材料層153L與頂部電極材料層157L之間。
儘管使用其中記憶體材料層包括非磁性金屬緩衝材料 層154L、合成反鐵磁體層160L、非磁性隧道阻障材料層155L及自由磁化材料層156L的實施例來闡述本揭露，但本揭露的方法及結構可應用於其中記憶體材料層包括設置於底部電極材料層153L與頂部電極材料層157L之間的不同層堆疊且包括可以任何方式儲存資訊的材料層的任何結構。本文中明確設想出其中記憶體材料層包含相變記憶體材料、鐵電記憶體材料或經空位調製的導電氧化物材料的對本揭露的修改。
底部電極材料層153L包含至少一種非磁性金屬材料，例如TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金及/或其組合。亦可使用處於本揭露的設想範圍內的其他合適的材料。舉例而言，底部電極材料層153L可包含例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt等元素金屬，及/或可實質上由例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt等元素金屬組成。底部電極材料層153L的厚度可處於10奈米至100奈米的範圍內，但亦可使用更小及更大的厚度。
非磁性金屬緩衝材料層154L包含可用作晶種層的非磁性材料。具體而言，非磁性金屬緩衝材料層154L可提供模板(template)結晶結構，所述模板結晶結構使合成反鐵磁體層160L的材料的多晶顆粒沿著將合成反鐵磁體層160L內的參考層的磁化最大化的方向對齊。非磁性金屬緩衝材料層154L可包含Ti、CoFeB合金、NiFe合金、釕或其組合。非磁性金屬緩衝材料層154L的厚度可處於3奈米至30奈米的範圍內，但亦可使用更小及更大 的厚度。
合成反鐵磁體(synthetic antiferromagnet，SAF)層160L可包括由鐵磁硬層161、反鐵磁耦合層162及參考磁化層163而成的層堆疊。鐵磁硬層161及參考磁化層163中的每一者可具有相應的固定磁化方向。反鐵磁耦合層162提供鐵磁硬層161的磁化與參考磁化層163的磁化之間的反鐵磁耦合，使得鐵磁硬層161的磁化方向及參考磁化層163的磁化方向在後續形成的記憶胞的操作期間保持固定。鐵磁硬層161可包含硬鐵磁材料，例如PtMn、IrMn、RhMn、FeMn、OsMn等。參考磁化層163可包含硬鐵磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。亦可使用處於本揭露的設想範圍內的其他合適的材料。反鐵磁耦合層162可包含釕或銥。反鐵磁耦合層162的厚度可被選擇成使得由反鐵磁耦合層162誘發的交換相互作用使鐵磁硬層161及參考磁化層163的相對磁化方向穩定在相反的方向，即，反平行對齊。在一實施例中，SAF層160L的淨磁化是藉由將鐵磁硬層161L的磁化量值與參考磁化層163的磁化量值相匹配而達成。SAF層160L的厚度可處於5奈米至30奈米的範圍內，但亦可使用更小及更大的厚度。
非磁性隧道阻障材料層155L可包含穿隧阻障材料，所述穿隧阻障材料可為厚度容許電子穿隧的電性絕緣材料。舉例而言，非磁性隧道阻障材料層155L可包含氧化鎂(MgO)、氧化鋁(Al2O3)、氮化鋁(AlN)、氧氮化鋁(AlON)、氧化鉿(HfO2) 或氧化鋯(ZrO2)。亦可使用處於本揭露的設想範圍內的其他合適的材料。非磁性隧道阻障材料層155L的厚度可為0.7奈米至1.3奈米，但亦可使用更小及更大的厚度。
自由磁化材料層156L包含鐵磁材料，所述鐵磁材料具有與參考磁化層163的磁化方向平行或反平行的兩個穩定磁化方向。自由磁化材料層156L包含硬鐵磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。亦可使用處於本揭露的設想範圍內的其他合適的材料。自由磁化材料層156L的厚度可處於1奈米至6奈米的範圍內，但亦可使用更小及更大的厚度。
頂部電極材料層157L包含頂部電極材料，所述頂部電極材料可包括可用於底部電極材料層153L的任何非磁性材料。可用於頂部電極材料層157L的示例性金屬材料包括但不限於TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金及/或其組合。亦可使用處於本揭露的設想範圍內的其他合適的材料。舉例而言，底部電極材料層153L可包含例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt等元素金屬，及/或可實質上由例如W、Cu、Ti、Ta、Ru、Co、Mo或Pt等元素金屬組成。頂部電極材料層157L的厚度可處於10奈米至100奈米的範圍內，但亦可使用更小及更大的厚度。
金屬蝕刻罩幕材料層158L包括金屬蝕刻停止材料，對隨後用於蝕刻介電材料(其可包括例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃或有機矽酸鹽玻璃)的非等向性蝕刻製程提 供高抵抗性。在一實施例中，金屬蝕刻罩幕材料層158L可包括導電金屬氮化物材料(例如TiN、TaN或WN)或導電金屬碳化物材料(例如TiC、TaC或WC)。在一實施例中，金屬蝕刻罩幕材料層158L包含TiN及/或實質上由TiN組成。金屬蝕刻罩幕材料層158L可藉由化學氣相沈積或物理氣相沈積來沈積。金屬蝕刻罩幕材料層158的厚度可處於2奈米至20奈米的範圍內(例如3奈米至10奈米)，但亦可使用更小及更大的厚度。
圖12A是根據本揭露實施例在將金屬蝕刻罩幕材料層圖案化成金屬蝕刻罩幕部分之後示例性結構的俯視圖。圖12B是貫穿圖12A的線AA’的垂直剖視圖，且圖12C是貫穿圖12A的線BB’的垂直剖視圖。
參照圖12A至圖12C，可在金屬蝕刻罩幕材料層158L之上施加光阻層165，且可對光阻層165進行微影圖案化以形成離散光阻材料部分的陣列。所述離散光阻材料部分的陣列中的每一離散光阻材料部分可上覆在連接通孔結構(151、152)中的相應一者上。在一實施例中，連接通孔結構(151、152)可佈置為沿著第一水平方向具有第一節距且沿著第二水平方向具有第二節距的二維週期性陣列。所述離散光阻材料部分可佈置為週期性與連接通孔結構(151、152)的二維週期性陣列相同的二維週期性陣列。
可執行第一非等向性蝕刻製程來蝕刻金屬蝕刻罩幕材料層158L的未遮蔽區。第一非等向性蝕刻製程使用光阻層165作 為蝕刻罩幕，且金屬蝕刻罩幕材料層158L的經圖案化的部分包括金屬蝕刻罩幕部分158。第一非等向性蝕刻製程將金屬蝕刻罩幕材料層158L圖案化成金屬蝕刻罩幕部分158的二維陣列。金屬蝕刻罩幕部分158的二維陣列可複製光阻層165的圖案。光阻層165可在第一非等向性蝕刻製程之後被移除，或者可在隨後的第二非等向性蝕刻製程期間保留在金屬蝕刻罩幕部分158的二維陣列上。
圖13是根據本揭露實施例在形成記憶胞130的陣列及金屬蝕刻停止部分的陣列之後示例性結構的垂直剖視圖。參照圖13，可執行第二非等向性蝕刻製程，以藉由包括頂部電極材料層157L、自由磁化材料層156L、非磁性隧道阻障材料層155L、合成反鐵磁層160L、非磁性金屬緩衝材料層154L及底部電極材料層153L的層堆疊轉移金屬蝕刻罩幕部分158的二維陣列的圖案。在第二非等向性蝕刻製程期間，層堆疊(157L、156L、155L、160L、154L、153L)的未被金屬蝕刻罩幕部分158遮蔽的部分被蝕刻。在其中在第二非等向性蝕刻製程開始時存在光阻層165的實施例中，光阻層165可在第二非等向性蝕刻製程期間被並行消耗，且金屬蝕刻罩幕部分158可至少在底部電極材料層153L的圖案化期間被用以當作蝕刻罩幕。作為另外一種選擇，在其中在第二非等向性蝕刻製程之前移除光阻層165的實施例中，金屬蝕刻罩幕部分158可在整個第二非等向性蝕刻製程中用以當作蝕刻罩幕。
第二非等向性蝕刻製程可包括一系列非等向性蝕刻步驟，所述一系列非等向性蝕刻步驟依序蝕刻下方的層堆疊的各種 材料層。在一實施例中，層堆疊的經圖案化的部分可包括具有非零錐角(即，具有非垂直表面)的側壁。錐角可逐層變化，且一般可處於3度至30度的範圍內，例如6度至20度，但亦可使用更小及更大的錐角。連接通孔層級介電層150的未掩蔽部分可藉由第二非等向性蝕刻製程而垂直凹陷。
金屬蝕刻罩幕材料層158L、頂部電極材料層157L、自由磁化材料層156L、非磁性隧道阻障材料層155L、合成反鐵磁層160L、非磁性金屬緩衝材料層154L及底部電極材料層153L的層堆疊(158L、157L、156L、155L、160L、154L、153L)可被圖案化成記憶胞(153、154、160、155、156、157)的陣列及金屬蝕刻罩幕部分158的陣列。記憶胞(153、154、160、155、156、157)中的每一者包括底部電極153、記憶體材料堆疊(154、160、155、156)及頂部電極157。金屬蝕刻罩幕部分158中的每一者是金屬蝕刻罩幕材料層158L的上覆在記憶胞(153、154、160、155、156、157)中的相應一者上的經圖案化的部分。
在一實施例中，每一記憶胞(153、154、160、155、156、157)可為磁性隧道接面(MTJ)記憶胞130。每一MTJ記憶胞130(153、154、160、155、156、157)可包括底部電極153、磁性隧道接面結構(160、155、156)及頂部電極157。每一磁性隧道接面(160、155、156)可包括合成反鐵磁體(SAF)結構160、非磁性隧道阻障層155及自由磁化層156。非磁性金屬緩衝層154可設置於底部電極153與磁性隧道接面(160、155、156)之間。 每一底部電極153是底部電極材料層126L的經圖案化的部分。每一SAF結構160是SAF層160L的經圖案化的部分。每一非磁性隧道阻障層155是非磁性隧道阻障材料層155L的經圖案化的部分。每一自由磁化層156是自由磁化材料層156L的經圖案化的部分。每一頂部電極157是金屬蝕刻罩幕材料層158L的經圖案化的部分。在一實施例中，金屬蝕刻罩幕部分158包含導電金屬氮化物材料(例如TiN、TaN或WN)及/或實質上由導電金屬氮化物材料(例如TiN、TaN或WN)組成，且記憶胞(153、154、160、155、156、157)中的每一者包括垂直堆疊，所述垂直堆疊包括合成反鐵磁體結構160、非磁性隧道阻障層155及自由磁化層156。
圖14是根據本揭露實施例在形成內部介電間隔件部分的陣列之後示例性結構的垂直剖視圖。參照圖14，可在記憶胞(153、154、160、155、156、157)的陣列及金屬蝕刻罩幕部分158的陣列之上共形地沈積例如氮化矽等第一介電材料。舉例而言，第一介電材料可藉由化學氣相沈積製程來沈積。在水平表面之上，第一介電材料的厚度可處於2奈米至20奈米的範圍內，例如4奈米至10奈米，但亦可使用更小及更大的厚度。可執行非等向性蝕刻製程，以移除第一介電材料的水平部分。第一介電材料的剩餘部分構成由在側向上環繞記憶胞(153、154、160、155、156、157)的陣列的內部介電間隔件部分166而成的陣列。在一實施例中，非等向性蝕刻製程的持續時間可被選擇成使得金屬蝕刻罩幕部分158的陣列的側壁被部分地或在實體上完全暴露出。 每一內部介電間隔件部分166的最大厚度可處於2奈米至20奈米的範圍內，例如4奈米至10奈米，但亦可使用更小及更大的厚度。
圖15是根據本揭露實施例在形成外部介電間隔件部分的陣列之後示例性結構的垂直剖視圖。參照圖15，可在內部介電間隔件部分166的陣列之上共形地沈積例如介電金屬氧化物等第二介電材料。舉例而言，第二介電材料可包括氧化鋁、氧化鉿、氧化鑭或氧化釔，且可藉由化學氣相沈積製程來沈積。在水平表面之上，第二介電材料的厚度可處於2奈米至20奈米的範圍內，例如4奈米至10奈米，但亦可使用更小及更大的厚度。可執行非等向性蝕刻製程，以移除第二介電材料的水平部分。第二介電材料的剩餘部分構成由在側向上環繞內部介電間隔件部件166的陣列的外部介電間隔件部分167而成的陣列。在一實施例中，外部介電間隔件部分167可直接沈積在金屬蝕刻罩幕部分158的側壁上。在一實施例中，金屬蝕刻罩幕部分158的每一側壁的整體可接觸相應的外部介電間隔件部分167。每一外部介電間隔件部分167的最大厚度可處於2奈米至20奈米的範圍內，例如4奈米至10奈米，但亦可使用更小及更大的厚度。
內部介電間隔件部分166與外部介電間隔件部分167的每一組合構成介電間隔件(166、167)。介電間隔件(166、167)的陣列在側向上環繞記憶胞(153、154、160、155、156、157)的陣列及金屬蝕刻罩幕部分158的陣列。雖然使用其中介電間隔件(166、167)包括內部介電間隔件部分166及外部介電間隔件 部分167的實施例來闡述本揭露，但本文中明確設想出其中介電間隔件由內部介電間隔件部分166組成或者由外部介電間隔件部分167組成的實施例。一般而言，介電間隔件(166、167)可形成在金屬蝕刻罩幕部分158的陣列內的每一金屬蝕刻罩幕部分158周圍。每一介電間隔件(166、167)可直接形成在相應金屬蝕刻罩幕部分158的側壁上以及所述側壁周圍。
圖16是根據本揭露實施例在形成記憶體層級介電層之後示例性結構的垂直剖視圖。參照圖16，可在介電間隔件(166、167)的陣列周圍形成記憶體層級介電層170。記憶體層級介電層170包含可平坦化的介電材料，例如未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃。可藉由共形沈積製程(例如化學氣相沈積製程)或自平坦化沈積製程(例如旋轉塗佈)來沈積記憶體層級介電層170的介電材料。可執行化學機械平坦化製程，以自包括金屬蝕刻罩幕部分158的頂表面的水平平面上方移除所沈積介電材料的部分。可在邏輯區200中使用各種平坦化輔助結構(未示出)(例如金屬蝕刻罩幕材料層158L以及下伏材料層的電性隔離的經圖案化部分)，以輔助將所沈積介電材料平坦化。在平坦化製程之後所沈積介電材料的剩餘部分構成記憶體層級介電層170。記憶體層級介電層170的頂表面可與金屬蝕刻罩幕部分158的頂表面處於同一水平平面內。在一實施例中，介電間隔件(166、167)的頂表面(例如外部介電間隔件部分167的頂表面)可與記憶體層級介電層170的頂表面處於同一水平平面內。
圖17是根據本揭露實施例在形成介電蝕刻停止層及通孔層級介電層之後示例性結構的垂直剖視圖。參照圖17，可在記憶體層級介電層170之上依序沈積第一介電蝕刻停止層172及第二介電蝕刻停止層174。第一介電蝕刻停止層172包含與記憶體層級介電層170的介電材料不同的介電材料。在一實施例中，記憶體層級介電層170可包含氧化矽系介電材料，例如未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃，且第一介電蝕刻停止層172可包含含矽介電材料，例如氮化矽、氮氧化矽、碳化矽或氮碳化矽。可藉由共形沈積製程或非共形沈積製程來沈積第一介電蝕刻停止層172。在一實施例中，第一介電蝕刻停止層172可藉由化學氣相沈積、原子層沈積或物理氣相沈積來形成。第一介電蝕刻停止層172的厚度可處於2奈米至20奈米的範圍內，例如3奈米至12奈米，但亦可使用更小及更大的厚度。
第二介電蝕刻停止層174包含與第一介電蝕刻停止層172的介電材料不同的介電材料。在一實施例中，第二介電蝕刻停止層174可包含介電金屬氧化物材料，例如氧化鋁、氧化鉿、氧化鈦、氧化鉭、氧化釔及/或氧化鑭。第二介電蝕刻停止層174可藉由共形沈積製程或非共形沈積製程來沈積。在一實施例中，第二介電蝕刻停止層174可藉由化學氣相沈積、原子層沈積或物理氣相沈積來形成。第二介電蝕刻停止層174的厚度可處於2奈米至20奈米的範圍內，例如3奈米至12奈米，但亦可使用更小及更大的厚度。
隨後可對第一介電蝕刻停止層172及第二介電蝕刻停止層174進行圖案化，使得第一介電蝕刻停止層172及第二介電蝕刻停止層174在記憶陣列區100中保留且自邏輯區200移除。舉例而言，可在第二介電蝕刻停止層174之上施加光阻層(未示出)，且可將所述光阻層微影圖案化成覆蓋記憶陣列區100而不覆蓋邏輯區200。可執行蝕刻製程(例如濕式蝕刻製程)，以蝕刻第一介電蝕刻停止層172的及第二介電蝕刻停止層174的未掩蔽部分。隨後可例如藉由灰化來移除光阻層。
可在介電蝕刻停止層(172、174)上方形成通孔層級介電層176。通孔層級介電層176包含介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃或有機矽酸鹽玻璃。通孔層級介電層176的介電材料可藉由共形沈積製程(例如化學氣相沈積製程)或自平坦化沈積製程(例如旋轉塗佈)來沈積。在記憶陣列區100中，通孔層級介電層176的厚度可處於50奈米至300奈米的範圍內，例如80奈米至200奈米，但亦可使用更小及更大的厚度。
可在通孔層級介電層176之上形成通孔層級金屬蝕刻罩幕層178。通孔層級金屬蝕刻罩幕層178包含可在隨後的非等向性蝕刻製程中用作蝕刻罩幕的金屬材料。舉例而言，通孔層級金屬蝕刻罩幕層178可包含導電金屬氮化物材料(例如TiN、TaN或WN)或導電金屬碳化物材料(例如TiC、TaC或WC)。在一實施例中，通孔層級金屬蝕刻罩幕層178包含與金屬蝕刻罩幕部分158 相同的材料。在一實施例中，通孔層級金屬蝕刻罩幕層178及金屬蝕刻罩幕部分158包含氮化鈦及/或實質上由氮化鈦組成。通孔層級金屬蝕刻罩幕層178可藉由化學氣相沈積或物理氣相沈積來形成。通孔層級金屬蝕刻罩幕層178可具有處於2奈米至20奈米的範圍內(例如3奈米至10奈米)的厚度，但亦可使用更小及更大的厚度。
圖18是根據本揭露實施例在沈積並圖案化通孔層級金屬蝕刻罩幕層之後示例性結構的垂直剖視圖。參照圖18，可在通孔層級金屬蝕刻罩幕層178之上施加光阻層77，且可對光阻層77進行微影圖案化，以在上覆在金屬蝕刻罩幕部分158的陣列上的區域中形成開口的陣列。光阻層77中的每一開口的面積可大於、小於或相同於下伏金屬蝕刻罩幕部分158的面積。在平面圖(即，沿著垂直方向的視圖)中，光阻層77中的每一開口的周邊可位於下伏金屬蝕刻罩幕部分158的側壁之外，可位於下伏金屬蝕刻罩幕部分158的側壁之內，或者可與下伏金屬蝕刻罩幕部分158的側壁重合。可在邏輯區200內光阻層77中形成附加的開口。
可執行蝕刻製程，以將光阻層77中的圖案轉移並穿過通孔層級金屬蝕刻罩幕層178。蝕刻製程可包括非等向性蝕刻製程或等向性蝕刻製程。在一實施例中，可執行例如反應性離子蝕刻製程等非等向性蝕刻製程，以將光阻層77中的圖案轉移並穿過通孔層級金屬蝕刻罩幕層178。隨後可例如藉由灰化來移除光阻層77。
圖19是根據本揭露實施例在形成通孔腔的陣列之後示例性結構的垂直剖視圖。參照圖19，可使用通孔層級金屬蝕刻罩幕層178作為蝕刻罩幕來執行第一非等向性蝕刻製程。第一非等向性蝕刻製程可包括反應性離子蝕刻製程，其相對於第二介電蝕刻停止層174的材料是有選擇性地蝕刻通孔層級介電層176、記憶體層級介電層170及連接通孔層級介電層150的介電材料。在一實施例中，通孔層級介電層176、記憶體層級介電層170及連接通孔層級介電層150可包含氧化矽系介電材料，例如未經摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃或有機矽酸鹽玻璃，且第一非等向性蝕刻製程可包括相對於第二介電蝕刻停止層174的介電材料有選擇性地蝕刻氧化矽系介電材料的反應性離子蝕刻製程。
可在穿過通孔層級金屬蝕刻罩幕層178的開口下方形成通孔腔179。具體而言，可在記憶陣列區100中形成垂直延伸穿過通孔層級介電層176的通孔腔179。第二介電蝕刻停止層174的頂表面可在每一通孔腔179的底部處實體暴露出。通孔腔179的陣列可形成在記憶胞(153、154、160、155、156、157)的陣列之上。
在一實施例中，穿過通孔層級介電層176形成的每一通孔腔179可具有比每一金屬蝕刻罩幕部分158的側向範圍大的側向範圍。在一實施例中，每一金屬蝕刻罩幕部分158可具有圓形水平橫截面形狀、橢圓形水平橫截面形狀、矩形水平橫截面形狀、或圓角矩形的水平橫截面形狀。在此實施例中，每一通孔腔179 的水平橫截面形狀可為金屬蝕刻罩幕部分158中的一者的水平橫截面形狀的放大。在例示性實例中，每一通孔腔179的最大側向尺寸可處於金屬蝕刻罩幕部分158中的一者的最大側向尺寸的100.1%至150%的範圍內。
圖20是根據本揭露實施例在蝕刻穿過第二介電蝕刻停止層的實體暴露部分之後示例性結構的垂直剖視圖。參照圖20，可藉由蝕刻第二介電蝕刻停止層174的實體暴露部分使通孔腔179垂直延伸。舉例而言，可執行第一濕式蝕刻製程，以移除第二介電蝕刻停止層174的實體暴露部分。舉例而言，若第二介電蝕刻停止層174包含介電金屬氧化物材料，則濕式蝕刻製程相對於通孔層級介電層176及第一介電蝕刻停止層172的介電材料有選擇性地蝕刻所述介電金屬氧化物材料。
圖21是根據本揭露實施例在蝕刻穿過第一介電蝕刻停止層的實體暴露部分之後示例性結構的垂直剖視圖。參照圖21，可藉由蝕刻第一介電蝕刻停止層172的實體暴露部分使通孔腔179垂直延伸。舉例而言，可使用通孔層級金屬蝕刻罩幕層178執行第二非等向性蝕刻製程，以移除第一介電蝕刻停止層172的實體暴露部分。第二非等向性蝕刻製程的化學品可對金屬蝕刻罩幕部分158的材料、外部介電間隔件部分167的材料以及記憶體層級介電層170的材料有選擇性。舉例而言，第一介電蝕刻停止層172可包含氮化矽，且第二非等向性蝕刻製程可包括反應性離子蝕刻製程，其相對於外部介電間隔件部分167及記憶體層級介 電層170的介電材料以及相對於金屬蝕刻罩幕部分158的金屬材料有選擇性地蝕刻氮化矽。在例示性實例中，第二非等向性蝕刻製程可包括使用HBr、CF4、O2、N2、CHxFy、Ar及/或He作為製程氣體的反應性離子蝕刻製程。
通孔腔179垂直延伸穿過通孔層級介電層176及介電蝕刻停止層(172、174)，且介電蝕刻停止層(172、174)的側壁在每一通孔腔179周圍實體暴露出。金屬蝕刻罩幕部分158的頂表面可實體暴露在通孔腔179的陣列下方。在一實施例中，通孔腔179的陣列可形成為二維週期性陣列。
圖22是根據本揭露實施例在移除金屬蝕刻罩幕部分之後示例性結構的垂直剖視圖。參照圖22，可執行蝕刻製程來蝕刻金屬蝕刻罩幕部分158及通孔層級金屬蝕刻罩幕層178的金屬材料。蝕刻製程可包括等向性蝕刻製程。舉例而言，可執行第二濕式蝕刻製程以移除金屬蝕刻罩幕部分158及通孔層級金屬蝕刻罩幕層178。在其中金屬蝕刻罩幕部分158及通孔層級金屬蝕刻罩幕層178包含氮化鈦的實施例中，用於蝕刻金屬蝕刻罩幕部分158及通孔層級金屬蝕刻罩幕層178的濕式蝕刻製程可包括硝酸與氫氟酸的組合，或者SC1溶液(氫氧化銨、過氧化氫與水的組合)。金屬蝕刻罩幕部分158及通孔層級金屬蝕刻罩幕層178可藉由第二濕式蝕刻製程同時移除。
一般而言，可相對於頂部電極157、外部介電間隔件部分167、記憶體層級介電層170及通孔層級介電層176的材料選擇 性地移除金屬蝕刻罩幕部分158。換言之，蝕刻製程可為選擇性蝕刻製程。在一實施例中，金屬蝕刻罩幕部分158的陣列及通孔層級金屬蝕刻罩幕層178可包含相同的導電金屬氮化物材料，且可藉由蝕刻製程(其可為濕式蝕刻製程)同時移除。頂部電極157的頂表面可實體暴露在通孔腔179的陣列下方。在一實施例中，在移除金屬蝕刻罩幕部分158的陣列之後，每一介電間隔件(166、167)的內側壁可實體暴露出。
在一實施例中，每一通孔腔179可具有被介電刻蝕停止層(172、174)及通孔層級介電層176在側向上環繞的上部部分、以及被相應的介電間隔件(166、167)在側向上環繞的向下突出部分。在一實施例中，向下突出部分可具有比每一通孔腔179的上部部分小的橫向尺寸。在此實施例中，介電間隔件(166、167)的水平頂表面及視情況記憶體層級介電層170的水平頂表面可實體暴露於每一通孔腔179。
圖23A是根據本揭露實施例在通孔腔中以及通孔腔之上沈積金屬阻障層及金屬填充材料層之後示例性結構的俯視圖。圖23B是貫穿圖23A的線AA’的垂直剖視圖，且圖23C是貫穿圖23A的線BB’的垂直剖視圖。
參照圖23A至圖23C，可在通孔腔179中依序沈積金屬阻障層82L及金屬填充材料層84L。金屬阻障層82L包含金屬阻障材料，即，用作擴散阻障件的金屬材料。此外，金屬阻障層82L的材料可增強金屬填充材料層84L對通孔腔179周圍的介電表面 的黏合力。在一實施例中，金屬阻障層82L可包含金屬氮化物材料，例如TiN、TaN或WN。一般而言，金屬氮化物材料與元素金屬或至少兩種元素金屬的金屬間合金相比具有更高的電阻率。因此，若金屬阻障層82L提供足夠的黏合性質及擴散阻障性質，則可將金屬阻障層82L的厚度選擇至最薄程度。金屬阻障層82L的垂直延伸部分的厚度可處於2奈米至12奈米的範圍內，例如3奈米至6奈米，但亦可使用更小及更大的厚度。金屬阻障層82L可藉由化學氣相沈積或物理氣相沈積來沈積。金屬阻障層82L直接接觸頂部電極157的頂表面。如此一來，在金屬阻障層82L與頂部電極157之間不存在中間的金屬阻障材料。
金屬填充材料層84L包含提供高導電性的金屬材料。舉例而言，金屬填充材料層84L可包含元素金屬或至少兩種元素金屬的金屬間合金。在一實施例中，金屬填充材料層84L可包含W、Cu、Co、Ru、Mo、Al、其合金及/或其層堆疊。亦可使用處於本揭露的設想範圍內的其他合適的材料。金屬填充材料層84L可藉由物理氣相沈積、化學氣相沈積、電鍍及/或無電鍍覆來沈積。可在金屬填充接觸件84L之上形成位元線184。
在各種實施例中，堆疊於TFT 120之上的至少一個記憶胞130的組合可被稱為記憶體結構300，其中TFT 120充當記憶體裝置選擇器。在一些實施例中，TFT 120可被稱為包括選擇器層125，選擇器層125包括高介電常數層106及通道層108。選擇器層125可進行操作以控制流向記憶胞130的電流。
在一些實施例中，記憶體結構300可包括連接至單個選擇器層125的多個記憶胞130，其中選擇器層125被配置成控制流向連接至選擇器層125的每一記憶胞130的電流。
圖24A是根據本揭露各種實施例的記憶體裝置500的俯視示意圖。圖24B是圖24A的部分P的放大平面圖，使用透明層來例示元件相對於彼此的位置，圖24C是沿著圖24B的線AA’截取的剖視圖，且圖24D是沿著圖24B的線BB’截取的剖視圖。
參照圖24A至圖24D，記憶陣列裝置500可包括記憶體結構300的陣列。每一記憶體結構300可包括例如圖22中所示的記憶體結構300或圖23B及圖23C中所示的簡化記憶體結構。如上所述，記憶體結構300可在BEOL中的基底102上形成。
基底102可為半導體晶圓，例如矽晶圓。作為另外一種選擇或附加地，基底102可包含元素半導體材料、化合物半導體材料及/或合金半導體材料。元素半導體材料的實例可為但不限於晶體矽、多晶矽、非晶矽、鍺及/或金剛石。化合物半導體材料的實例可為但不限於碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦。合金半導體材料的實例可為但不限於SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP。
另外，基底102可包括在FEOL製程期間形成的結構，例如摻雜區、層間介電(ILD)層、導電特徵及/或隔離結構。此外，基底102可更包括要被圖案化的單個材料層或多個材料層。舉例而言，材料層可包括矽層、介電層及/或經摻雜的多晶矽層。 在一些實施例中，基底102包括主動組件或電路，例如電晶體、導電特徵、植入區、電阻器、電容器及其他半導體元件。
記憶體裝置500可包括導電線(例如字元線104(1)、字元線104(2)至字元線104(n)，統稱為字元線104，其亦可被稱為閘極線或閘極電極)、汲極線149D、源極線149S及位元線184。字元線104可在第一方向上延伸跨過基底102。源極線149S及汲極線149D、以及位元線184可在第二方向上延伸跨過基底102，以便與字元線104交叉。
字元線104、源極線149S、汲極線149D及位元線184可藉由沈積製程(例如，化學氣相沈積(CVD)製程、物理氣相沈積(PVD)製程、原子層沈積(ALD)製程、高密度電漿CVD(high density plasma CVD，HDPCVD)製程、金屬有機CVD(metal organic CVD，MOCVD)製程或電漿增強型CVD(plasma enhanced CVD，PECVD)製程)形成。字元線104、源極線149S、汲極線149D及位元線184可由導電材料(例如，鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、金(Au)、鉑(Pt)、其他合適的材料及/或其組合)形成。
記憶體裝置500可包括設置於源極線149S及汲極線149D與字元線104之間的選擇器層125。選擇器層125可覆蓋設置於基底102上的字元線104(例如，閘極線)且可電性連接至源極線149S及汲極線149D。換言之，選擇器層125可為設置於字元線104與源極線149S及汲極線149D之間的連續半導體層。
記憶胞130可設置於相應的汲極線149D與位元線184之間且電性連接至相應的汲極線149D及位元線184。然而，在一些實施例中，記憶胞130可電性連接至相應的源極線149S。舉例而言，記憶胞130可為MTJ記憶體裝置130的形式，且每一位元線184可耦合記憶體裝置130的頂部電極157(參見圖22)。
選擇器層125可包括高介電常數介電層106及通道層108。源極線149S及汲極線149D可電性連接至通道層108。通道層108可包括在源極線149S與汲極線149D之間與字元線104交疊的通道區108R。在操作期間，施加至字元線104的電位可操作以控制流經通道區108R及流向記憶胞130的電流。藉由向特定字元線104施加電壓，沿著整個字元線104的TFT電晶體可被導通以形成半導體通道108R。資訊可沿著被導通的字元線104寫入至記憶胞中，使得施加至源極線149S的電壓可被寫入至對應的記憶胞130中。作為另外一種選擇，可藉由位元線184沿著被導通的字元線104針對特定的記憶胞讀出記憶胞130中的儲存電荷。
因此，每一通道區108R、源極線149S與汲極線149D的相鄰部分以及字元線104可形成薄膜電晶體(TFT)120及/或作為TFT 120進行操作。TFT 120可被配置成控制施加至對應的記憶胞130的電壓。在各種實施例中，每一TFT 120可作為用於控制對應的記憶胞130的選擇器進行操作。因此，TFT 120可代替傳統的半導體裝置，例如藉由FEOL製程在基底102中形成的CMOS裝置。換言之，可能不需要將TFT 120電性連接至在基底102中 形成的FEOL控制結構。另外，與利用CMOS選擇器的記憶體裝置相比，連續的選擇器層125可允許更高的記憶體密度。
每一記憶體結構300可包括TFT 120、與TFT 120電性連接的記憶胞130、以及位元線184的電性連接至記憶胞130的交疊部分。舉例而言，記憶體結構300的記憶胞130及TFT 120可在字元線104與位元線184之間的交叉處交疊。
記憶體裝置500亦可包括環繞上述特徵的一或多個介電層。舉例而言，一或多個TFT 120可形成於第一介電層38中，且記憶胞130可形成於第二介電層170中。然而，在一些實施例中，介電層38及170可能彼此無法區分。
儘管未在圖24A至圖24C中示出，但記憶體裝置500及/或記憶體結構300可包括附加的BEOL結構，例如導電線、電阻器、通孔結構、通孔開孔等。
儘管圖2A至圖22示出組合MTJ記憶胞130與作為記憶胞130的選擇器的TFT 120的記憶體結構300的製程，但各種實施例可由其他記憶胞130裝置組成。
舉例而言，圖25A是根據本揭露各種實施例的可用於記憶體結構300中的記憶胞130的剖視圖。參照圖25A，在一些實施例中，記憶胞130可為包括底部電極400、頂部電極403、加熱器401及相變材料層402的PCM記憶胞。相變材料層402可用作資料儲存層。
加熱器401可由厚度處於約5奈米至約15奈米的範圍內 的TiN、TaN或TiAlN薄膜形成，以向相變材料402提供焦耳(Joule)加熱。此外，加熱器401可在淬火期間(在突然切斷施加至加熱器401的電流以「凍結(freeze)」非晶相期間)用以當作散熱器。
在一些實施例中，相變材料層402包括Ga-Sb、In-Sb、In-Se、Sb-Te、Ge-Te及Ge-Sb的二元系統材料；Ge-Sb-Te、In-Sb-Te、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge及Ga-Sb-Te的三元系統材料；或Ag-In-Sb-Te、Ge-Sn-Sb-Te、Ge-Sb-Se-Te、Te-Ge-Sb-S、Ge-Sb-Te-O、及Ge-Sb-Te-N的四元系統材料。在一些實施例中，相變材料層402包括包含週期表第六族的一或多種元素的硫族化物合金，例如具有5奈米至100奈米的厚度的GST、Ge-Sb-Te合金(例如，Ge2Sb2Te5)。相變材料層402可包含其他相變電阻材料，例如包括氧化鎢、氧化鎳、氧化銅等的金屬氧化物。相變材料的晶相與非晶相之間的相態轉變與相變材料的結構的長程有序(long range order)與短程有序(short range order)之間的相互作用有關。舉例而言，長程有序的崩潰產生非晶相。晶相的長程有序有利於導電，而非晶相阻礙導電並產生高電阻。為了針對不同的需求調整相變材料層402的性質，相變材料層402可以不同的量與各種元素摻雜，以調節材料的接合結構內的短程有序與長程有序的比例。摻雜元素可為藉由使用例如離子植入用於半導體摻雜的任何元素。
圖25B是根據本揭露各種實施例的可在記憶體結構300中使用的另一實施例記憶胞130的剖視圖。參照圖25B，在一些 實施例中，記憶胞130可為包括底部電極400、頂部電極403及鐵電材料層405(例如，鋯鈦酸鉛(PZT)層)的PCRAM記憶胞。鐵電材料層405可用作資料儲存層。
圖26是根據本揭露各種實施例的記憶體裝置502的剖視圖。記憶體裝置502類似於圖23A至圖23C的記憶體裝置500，在此將詳細論述它們之間的差異。
參照圖26，記憶體裝置502包括多個垂直堆疊的記憶體結構300。舉例而言，記憶體裝置500可包括設置於基底102上的第一記憶體結構層510A以及設置於第一記憶體結構層510A上的第二記憶體結構層510B。第一記憶體結構層510A及第二記憶體結構層510B可各自包括至少一個記憶體結構300、第一介電層38A及第二介電層170A。第一介電層38A可設置於字元線104、TFT 120之上，且其中形成有源極線149S及汲極線149D。第二介電層170A可被設置成其中形成有記憶胞130及位元線184。
儘管在圖26中示出第一記憶體結構層510A及第二記憶體結構層510B中的每一者包括有三個記憶體結構300，但第一記憶體結構層510A及第二記憶體結構層510B可各自包括附加的記憶體結構300。另外，雖然示出兩個記憶體結構層510A、510B，但是記憶體裝置502可包括附加的記憶體結構層(例如3個至20個記憶體結構層)，其可在BEOL中形成並堆疊於第二記憶體結構層510B上。在一些實施例中，記憶體裝置502可包括被配置成將第一記憶體結構層510A與第二記憶體結構層510B隔開的介電層 520。
圖27A是根據本揭露各種實施例的記憶體裝置600的俯視示意圖，圖27B是記憶體裝置600的部分P的放大視圖，且圖27C是沿著圖27B的線AA’截取的剖視圖。記憶體裝置600可類似於圖24A至圖24D的記憶體裝置500，因此在此將詳細論述它們之間的差異。
參照圖27A至圖27C，記憶體裝置600包括記憶體結構302，記憶體結構302包括堆疊於TFT 120上的記憶胞130。然而，記憶體裝置600包括用於每一記憶體結構302的分立選擇器層125A。換言之，每一記憶體結構302包括包含高介電常數介電層106及通道層108的單獨的選擇器層125A，而不是連續的選擇器層125。
圖28是根據本揭露各種實施例的記憶體裝置602的剖視圖。記憶體裝置602可類似於圖27A至圖27C所示的記憶體裝置600，因此在此將詳細論述它們之間的差異。
參照圖28，記憶體裝置602包括多個垂直堆疊的記憶體結構302。舉例而言，記憶體裝置602可包括設置於基底102上的第一記憶體結構層610A及設置於第一記憶體結構層610A上的第二記憶體結構層610B。第一記憶體結構層610A及第二記憶體結構層610B可各自包括至少一個記憶體結構302、第一介電層38A及第二介電層170A。第一介電層38A可設置於字元線104、TFT 120、源極線149S及汲極線149D上。第二介電層170A可設置於 記憶胞130及位元線184上。
儘管圖28中示出第一記憶體結構層610A及第二記憶體結構層610B中的每一者以包括兩個記憶體結構302，但是第一記憶體結構層610A及第二記憶體結構層610B可各自包括附加的記憶體結構302。另外，雖然示出兩個記憶體結構層610A、610B，但是記憶體裝置602可包括附加的記憶體結構層(例如3個至20個記憶體結構層)，其可在BEOL位置中形成且堆疊於第二記憶體結構層610B上。
圖29是根據本揭露各種實施例的記憶體裝置700的剖視圖。記憶體裝置可類似於圖23A至圖23C、圖26以及圖27A至圖27C的記憶體裝置500、600及602，因此在此將詳細論述它們之間的區別。
參照圖29，記憶體裝置700包括類似於記憶體結構302的記憶體結構304，除了在每一記憶體結構304中的記憶胞130設置於TFT 120之下。特別是，在記憶體結構304中，記憶胞130及位元線184可設置於源極線149S及汲極線149D、選擇器層108及字元線104之下。換言之，與圖23C、圖26、圖27C及圖28的TFT 120的底部閘極結構相比，圖29的TFT 120可具有頂部閘極結構。
在一些實施例中，記憶體裝置700可包括設置於基底102上的第一記憶體結構層710A。第一記憶體結構層710A可包括多個記憶體結構304。特別是，記憶胞130可設置於基底102上的第 一平面中，且TFT 120及/或選擇器層108可設置於基底上的第二平面中，其中第一平面及第二平面平行於基底102的上表面。
記憶體裝置700可可選地包括設置於第一記憶體結構層710A上的第二記憶體結構層710B。在一些實施例中，記憶體裝置700可包括堆疊於第二記憶體結構層710B上的一或多個附加的記憶體結構層。
圖30A是根據本揭露各種實施例的記憶體裝置800的一部分的俯視圖，且圖30B是沿著圖30A的線AA’截取的剖視圖。參照圖30A及圖30B，記憶體裝置800包括設置於基底102上的記憶體結構306，且每一記憶體結構306包括TFT 120及記憶胞130。
記憶體裝置800包括各自包括高介電常數層106及通道層108的選擇器層125B。與記憶體裝置500相反，每一選擇器層125B覆蓋設置於基底102上的字元線104(例如，閘極線)的子集。舉例而言，每一選擇器層125B可覆蓋兩個相鄰的記憶體結構306的字元線104。換言之，一個選擇器層125B可包括電性連接至兩個相鄰的記憶胞130的TFT 120。源極線149S及汲極線149D設置於通道層108上，且記憶胞130電性連接至相應的汲極線149D。然而，在一些實施例中，記憶胞130可電性連接至相應的源極線149S。位元線184(例如，頂部電極)電性連接至記憶胞130且垂直於字元線104延伸。
因此，藉由控制施加至對應的字元線104及源極線149S 的電位，可使用單一個TFT 120來控制兩個記憶胞130。換言之，每一個字元線104可用以當作控制流經TFT 120的交疊通道區的電力的閘極。如此一來，與在FEOL製程期間依賴於形成在基底中的電晶體的記憶體裝置相比，記憶體裝置700的配置使得記憶胞密度增加。雖然兩個記憶胞130被示出為由每一選擇器層125B控制，但是在其他實施例中，選擇器層125B可被配置成控制額外的記憶胞130。
圖31A是根據本揭露各種實施例的記憶體裝置900的一部分的俯視圖，且圖31B是沿著圖31A的線AA’截取的剖視圖。記憶體裝置900類似於記憶體裝置800。因此將僅詳細論述它們之間的差異。
參照圖31A及圖31B，記憶體裝置900包括電性連接至同一選擇器層125C的多個記憶胞130。另外，單一個字元線104可設置於選擇器層125C之下。因此，流向記憶胞130的電流可至少部分地由施加至字元線104的電壓來控制。在一些實施例中，可藉由控制流經與記憶胞130電性耦合的位元線184的電流來各別地控制及/或尋址(addressed)記憶胞130。
圖32是示出根據本揭露各種實施例的形成記憶體裝置的方法的流程圖。參照圖32，在步驟802中，所述方法包括在半導體基底102或ILD 30上沈積及圖案化字元線104(例如，閘極線)。具體而言，字元線104可藉由沈積製程(例如，沈積製程，例如化學氣相沈積(CVD)製程、物理氣相沈積(PVD)製程、原子 層沈積(ALD)製程、高密度電漿CVD(HDPECVD)製程、金屬有機CVD(MOCVD)製程或電漿增強型CVD(PECVD)製程)形成。
在步驟804中，可在基底102及字元線104之上共形地沈積高介電常數介電層106。高介電常數介電層可由高介電常數材料(例如，二氧化鋯(ZrO2)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、矽酸鋯、鋁酸鋯、氮化矽、氮氧化矽、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其組合等)形成。高介電常數層106可藉由任何合適的沈積製程(例如，上述沈積製程中的一者)形成。
在步驟806中，可在高介電常數介電層106上形成通道層108。通道層可藉由沈積任何合適的半導體材料的薄膜來形成。舉例而言，通道層108可藉由使用任何合適的沈積製程(例如，上述沈積製程中的一者)沈積非晶矽、微晶矽或多晶矽或半導體氧化物(例如InGaZnO、InWO、InZnO、InSnO、GaOx、InOx等)的薄膜來形成。在其他實施例中，通道層可由化合物半導體材料(例如，硒化鎘等)形成。在一些實施例中，可可選地對通道層108的可被離子植入的部分執行植入步驟，以在通道區108R的任一側上形成主動區(例如，源極/汲極區)113。
在步驟808中，可在通道層108上交替地形成源極線149S與汲極線149D。源極線149S及汲極線149D可包含任何合適的電 性導電材料，例如導電材料，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、金(Au)、鉑(Pt)、其他合適的材料及/或其組合。源極電極及汲極電極可由任何合適的圖案化沈積製程形成。
在一些實施例中，步驟808可更包括形成環繞源極電極及汲極電極的介電層。舉例而言，可沈積介電材料層並將所述介電材料層圖案化以形成通道或通孔，且可在通道或通孔中的相應者中形成源極電極及汲極電極。
在步驟810中，可在半導體層上形成記憶胞，使得記憶胞電性連接至多個汲極電極中的相應一者。記憶胞可包括磁阻式隨機存取記憶體(MRAM)胞元、電阻式隨機存取記憶體(RRAM)胞元、鐵電式隨機存取記憶體(FeRAM)胞元、相變隨機存取記憶體(PCRAM)胞元或其組合。記憶胞可藉由任何合適的沈積製程形成。
在一些實施例中，步驟810可包括形成環繞記憶胞的介電層。舉例而言，可沈積介電材料層並將所述介電材料層圖案化以形成通道或通孔，且可在通道或通孔中的相應者中形成記憶胞的源極電極及汲極電極。
在步驟812中，可在記憶胞上形成頂部電極(例如，位元線)，藉此在基底上形成記憶體結構層。頂部電極可使用如上所述的沈積製程由如上所述的導電材料形成。在一些實施例中，頂部電極可藉由在其中形成記憶胞的通道或通孔中沈積導電材料來形成。
在一些實施例中，步驟802至步驟812可可選地重複或多次，以在基底上形成附加的記憶體結構層。在各種實施例中，可在記憶胞層之間沈積附加的介電層。
各種實施例提供一種記憶體裝置，所述記憶體裝置包括：基底102；薄膜電晶體(TFT)120，設置於基底102上；以及記憶胞130，設置於基底102上且與TFT 120交疊。TFT 120被配置成選擇性地向記憶胞供應電力。記憶胞130可在BEOL位置中形成。
在一些實施例中，所述薄膜電晶體設置於所述基底與所述記憶胞之間。在一些實施例中，所述記憶胞包括：頂部電極；底部電極，接觸所述薄膜電晶體的汲極電極；以及資料儲存層，設置於所述頂部電極與所述底部電極之間。在一些實施例中，所述薄膜電晶體包括：閘極電極；通道層，設置於所述閘極電極之上；高介電常數介電層，設置於所述閘極電極與所述通道層之間；以及源極電極及汲極電極，在所述閘極電極的兩側上的所述通道層之上。在一些實施例中，所述記憶胞不電性連接至在所述基底中形成的控制元件。在一些實施例中，所述基底是包括互補金屬氧化物半導體電晶體的半導體基底；且所述記憶胞及所述薄膜電晶體形成於在所述基底上形成的內連線結構上。在一些實施例中，所述記憶胞包括磁阻式隨機存取記憶體(MRAM)胞元、電阻式隨機存取記憶體(RRAM)胞元、鐵電式隨機存取記憶體(FeRAM)胞元、相變隨機存取記憶體(PCRAM)胞元或其組合。 在一些實施例中，所述記憶胞設置於所述基底與所述薄膜電晶體之間。在一些實施例中，所述記憶胞包括：頂部電極，接觸所述薄膜電晶體的汲極電極；以及資料儲存層，位於所述頂部電極與所述底部電極之間。在一些實施例中，所述記憶胞及所述薄膜電晶體形成於在所述基底上形成的內連線結構上。
各種實施例提供一種記憶體裝置，所述記憶體裝置包括基底102；選擇器層125，設置於基底102上且包括通道區；以及記憶胞130，與選擇器層125交疊。記憶胞130設置於第一平面中，所述第一平面平行於與基底102的頂表面平行的平面。
在一些實施例中，所述選擇器層包括：高介電常數(high-k)介電層；以及通道層，設置於所述高介電常數介電層之上且包括所述通道區。在一些實施例中，所述的記憶體裝置，更包括交替設置於所述通道層上的源極電極與汲極電極，其中：所述字元線設置於所述高介電常數介電層下方且與所述通道區交疊；每一通道區設置於對應的一對所述源極電極與所述汲極電極之間；且每一記憶胞電性連接至對應的汲極電極。在一些實施例中，所述通道層及所述高介電常數介電層連續地延伸以覆蓋所述字元線中的至少兩條字元線。在一些實施例中，所述通道層及所述高介電常數介電層連續地延伸以覆蓋所述字元線的全部字元線。在一些實施例中，所述記憶體裝置更包括薄膜電晶體(TFT)，所述薄膜電晶體各自包括所述通道區中的一者，且所述薄膜電晶體被配置成向對應的記憶胞選擇性地供應電力。在一些實施例 中，所述記憶胞包括磁阻式隨機存取記憶體(MRAM)胞元、電阻式隨機存取記憶體(RRAM)胞元、鐵電式隨機存取記憶體(FeRAM)胞元、相變隨機存取記憶體(PCRAM)胞元或其組合。在一些實施例中，所述記憶胞不電性連接至在所述基底中形成的控制元件。
各種實施例提供一種形成記憶體裝置的方法，所述方法包括：在基底102上形成字元線104；在字元線104上形成選擇器層125；在選擇器層125上交替地形成源極線149S與汲極線149D；在汲極電極上形成記憶胞130；以及在記憶胞130上形成位元線184。
在一些實施例中，在所述字元線上沈積選擇器層包括：在所述字元線之上沈積高介電常數介電層；以及在所述高介電常數介電層上沈積通道層，所述通道層包括與所述字元線交疊的通道區。
根據各種實施例，提供包括在基底上在BEOL位置形成的TFT及記憶胞的記憶體裝置。因此，各種實施例提供比利用FEOL選擇器來控制記憶胞的傳統記憶體裝置更高的記憶體密度。另外，與利用FEOL選擇器的記憶體裝置相比，各種實施例提供具有降低的串聯電阻的記憶體裝置。
各種實施例的記憶體裝置包括耦合至TFT選擇器裝置的記憶胞。藉由形成TFT電晶體作為每一記憶胞的選擇器，各種實施例提供有許多優點。薄膜電晶體(TFT)為BEOL積體提供了許 多優點。舉例而言，TFT可在低溫下進行處理，且可為BEOL增加功能時可在FEOL中獲得寶貴的晶片面積。在BEOL中使用TFT可藉由將周邊裝置(例如，電源閘極或輸入/輸出(I/O)裝置)自FEOL移至BEOL的更高金屬層級中用作3奈米節點製作(N3)或更高的縮放路徑。對於給定的裝置，將TFT自FEOL移至BEOL可能帶來約5%至10%的面積減少。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應知，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替、及變更。
38:ILD層
102:基底
104:閘極電極/字元線
106:高介電常數介電層
108:通道層
108R:通道區
120:薄膜電晶體(TFT)
125:選擇器層
130:記憶體裝置/記憶胞
149D:汲極線
149S:源極線
170:介電層
184:位元線
300:記憶體結構

Claims (9)

  1. 一種記憶體裝置，包括：基底；薄膜電晶體(TFT)，設置於所述基底上；以及記憶胞，設置於所述基底上且與所述薄膜電晶體交疊，其中所述薄膜電晶體被配置成向所述記憶胞選擇性地供應電力，其中所述記憶胞不電性連接至在所述基底中形成的控制元件。
  2. 如請求項1所述的記憶體裝置，其中所述薄膜電晶體設置於所述基底與所述記憶胞之間。
  3. 如請求項2所述的記憶體裝置，其中所述記憶胞包括：頂部電極；底部電極，接觸所述薄膜電晶體的汲極電極；以及資料儲存層，設置於所述頂部電極與所述底部電極之間。
  4. 如請求項2所述的記憶體裝置，其中所述薄膜電晶體包括：閘極電極；通道層，設置於所述閘極電極之上；高介電常數介電層，設置於所述閘極電極與所述通道層之間；以及源極電極及汲極電極，在所述閘極電極的兩側上的所述通道層之上。
  5. 如請求項1所述的記憶體裝置，其中所述記憶胞設置於所述基底與所述薄膜電晶體之間。
  6. 如請求項5所述的記憶體裝置，其中所述記憶胞及所述薄膜電晶體形成於在所述基底上形成的內連線結構上。
  7. 一種記憶體裝置，包括：基底；字元線，設置於所述基底上；選擇器層，設置於所述基底上且包括與所述字元線交疊的通道區；以及記憶胞，與所述選擇器層交疊且電性連接至所述選擇器層，其中所述記憶胞設置於第一平面中，所述第一平面平行於與所述基底的頂表面平行的平面，其中所述記憶胞不電性連接至在所述基底中形成的控制元件。
  8. 如請求項7所述的記憶體裝置，其中所述選擇器層包括：高介電常數(high-k)介電層；以及通道層，設置於所述高介電常數介電層之上且包括所述通道區。
  9. 一種形成記憶體裝置的方法，包括：在基底上沈積且圖案化字元線；在所述字元線之上沈積選擇器層；在所述選擇器層上交替地形成源極電極與汲極電極； 在所述汲極電極上形成記憶胞；以及在所述記憶胞上形成位元線，其中所述記憶胞不電性連接至在所述基底中形成的控制元件。
TW110118548A 2020-05-29 2021-05-21 具有平面薄膜電晶體（ｔｆｔ）選擇器的高密度記憶體裝置以及其製造方法 TWI786644B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063031717P 2020-05-29 2020-05-29
US63/031,717 2020-05-29
US17/222,123 2021-04-05
US17/222,123 US11737288B2 (en) 2020-05-29 2021-04-05 High-density memory device with planar thin film transistor (TFT) selector and methods for making the same

Publications (2)

Publication Number Publication Date
TW202147522A TW202147522A (zh) 2021-12-16
TWI786644B true TWI786644B (zh) 2022-12-11

Family

ID=77619851

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110118548A TWI786644B (zh) 2020-05-29 2021-05-21 具有平面薄膜電晶體（ｔｆｔ）選擇器的高密度記憶體裝置以及其製造方法

Country Status (5)

Country Link
US (2) US11737288B2 (zh)
KR (1) KR102607140B1 (zh)
CN (1) CN113394221A (zh)
DE (1) DE102021112545A1 (zh)
TW (1) TWI786644B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11621263B2 (en) * 2020-10-13 2023-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with short-resistant capacitor plate

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050164454A1 (en) * 2004-01-27 2005-07-28 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components and methods
US20140353662A1 (en) * 2013-05-30 2014-12-04 Alexander Mikhailovich Shukh High Density Nonvolatile Memory
US20200091156A1 (en) * 2018-09-17 2020-03-19 Intel Corporation Two transistor memory cell using stacked thin-film transistors

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6022770A (en) * 1998-03-24 2000-02-08 International Business Machines Corporation NVRAM utilizing high voltage TFT device and method for making the same
WO2019066967A1 (en) 2017-09-29 2019-04-04 Intel Corporation FERROELECTRIC CAPACITORS WITH BACKSTREAM TRANSISTORS
US10930333B2 (en) * 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
JP2020155443A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 磁気デバイス及びメモリデバイス

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050164454A1 (en) * 2004-01-27 2005-07-28 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components and methods
US20140353662A1 (en) * 2013-05-30 2014-12-04 Alexander Mikhailovich Shukh High Density Nonvolatile Memory
US20200091156A1 (en) * 2018-09-17 2020-03-19 Intel Corporation Two transistor memory cell using stacked thin-film transistors

Also Published As

Publication number Publication date
KR102607140B1 (ko) 2023-11-29
US20230345740A1 (en) 2023-10-26
CN113394221A (zh) 2021-09-14
US11737288B2 (en) 2023-08-22
TW202147522A (zh) 2021-12-16
US20210375991A1 (en) 2021-12-02
DE102021112545A1 (de) 2021-12-02
KR20210148938A (ko) 2021-12-08

Similar Documents

Publication Publication Date Title
US11581366B2 (en) Memory cell device with thin-film transistor selector and methods for forming the same
TWI806071B (zh) 記憶體結構及形成記憶體結構的方法
US20230090306A1 (en) Gated ferroelectric memory cells for memory cell array and methods of forming the same
US11917832B2 (en) Ferroelectric tunnel junction devices with metal-FE interface layer and methods for forming the same
US20240021692A1 (en) Method and related apparatus for integrating electronic memory in an integrated chip
US20230345740A1 (en) High-density memory device with planar thin film transistor (tft) selector and methods for making the same
US11961545B2 (en) Circuit design and layout with high embedded memory density
US11968844B2 (en) Memory device
TWI837480B (zh) 具有薄膜電晶體選擇器之記憶胞裝置及其形成方法
US20230387314A1 (en) Raised source/drain oxide semiconducting thin film transistor and methods of making the same
US20210376156A1 (en) Raised source/drain oxide semiconducting thin film transistor and methods of making the same
TWI789603B (zh) 積體晶片及用於形成其的方法
US20240215262A1 (en) Methods of writing and forming memory device
TW202218118A (zh) 包括半導體金屬氧化物鰭電晶體的記憶體裝置以及其形成方法
TW202401738A (zh) 記憶體裝置形成方法