JP2020155443A - 磁気デバイス及びメモリデバイス - Google Patents

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淳一 小瀬木
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Shogo ITAI
翔吾 板井
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Abstract

【課題】特性を向上する。【解決手段】実施形態の磁気デバイスは、第１の磁性体１１Ａと、第２の磁性体１２Ｂと、第１の磁性体１１Ａと第２の磁性体１２Ａとの間の非磁性体１３Ａとを含む積層体１０を、含む。積層体１０は、四角形状の平面形状を有し、積層体１０は、基板９の表面に対して平行な第１の方向において第１の寸法Ｄ１を有し、基板の表面に対して垂直な第２の方向において第２の寸法Ｄ３を有し、第２の寸法Ｄ３に対する第１の寸法Ｄ１の比は、０．１０以上、４．０以下である。【選択図】 図１

Description

本発明の実施形態は、磁気デバイス及びメモリデバイスに関する。
磁気デバイスの研究及び開発が、推進されている。
特開２０１９−３３１６６号公報
デバイスの特性を向上する。
実施形態の磁気デバイスは、基板と、第１の磁性体と、第２の磁性体と、前記第１の磁性体と前記第２の磁性体との間の非磁性体と、を含み、基板上に設けられた積層体と、含み、前記積層体は、四角形の平面形状を有し、前記積層体は、前記基板の表面に対して平行な第１の方向において第１の寸法を有し、前記基板の表面に対して垂直な第２の方向において第２の寸法を有し、前記第２の寸法に対する前記第１の寸法の比は、０．１０以上、４．０以下である。
実施形態の磁気デバイスの基本例を示す鳥瞰図。 実施形態の磁気デバイスの基本例を示す上面図。 実施形態の磁気デバイスの基本例を示す断面図。 第１の実施形態の磁気デバイスの構造例を示す鳥瞰図。 第１の実施形態の磁気デバイスの構造例を示す上面図。 第１の実施形態の磁気デバイスの構造例を示す断面図。 第１の実施形態の磁気デバイスの構造例を示す断面図。 実施形態の磁気デバイスの特性を示す図。 実施形態の磁気デバイスの特性を示す図。 実施形態の磁気デバイスの特性を示す図。 第２の実施形態の磁気デバイスの構造例の一例を示す上面図。 第２の実施形態の磁気デバイスの構造例の一例を示す上面図。 第３の実施形態の磁気デバイスの構造例の一例を示す上面図。 第３の実施形態の磁気デバイスの構造例の一例を示す上面図。 実施形態の磁気デバイスの適用例を示す図。 実施形態の磁気デバイスの適用例を示す図。 実施形態の磁気デバイスの適用例を示す図。 実施形態の磁気デバイスの適用例を示す図。 実施形態の磁気デバイスの適用例を示す図。 実施形態の磁気デバイスの適用例を示す図。 実施形態の磁気デバイスの適用例を示す図。 実施形態の磁気デバイスの適用例を示す図。 実施形態の磁気デバイスの適用例を示す図。 実施形態の磁気デバイスの適用例を示す図。
図１乃至図２４を参照して、実施形態の磁気デバイス及びメモリデバイスについて、説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
また、各図面において、幅、長さ、膜厚、高さ、及び間隔などの各構成の寸法比は、実際の構成要素の寸法比と必ずしも一致しない。
（１） 基本例
図１乃至図３を参照して、実施形態の磁気デバイスの基本例について、説明する。
図１は、本実施形態の磁気デバイスの基本例を示す鳥瞰図である。図２は、本実施形態の磁気デバイスの基本例を示す上面図である。図３は、本実施形態の磁気デバイスの基本例を示す断面図である。
図１乃至図３に示されるように、実施形態の磁気デバイス１は、積層体１０を含む。積層体１０は、２つの磁性層（磁性体）１１Ａ，１２Ａと、１つの非磁性層（非磁性体）１３Ａと、を含む。非磁性層１３Ａは、２つの磁性層１１Ａ，１２Ａ間に設けられている。３つの層１１Ａ，１２Ａ，１３Ａは、Ｚ方向に積層されている。各層１１Ａ，１２Ａ，１３Ａは、Ｘ−Ｙ平面に実質的に平行な面を、層面（膜面）とする。Ｚ方向は、Ｘ−Ｙ平面に対して垂直な方向である。Ｘ−Ｙ平面は、Ｘ方向とＹ方向とからなる平面である。Ｘ方向は、例えば、Ｙ方向に直交する。
２つの磁性層１１Ａ，１２Ａのそれぞれは、磁化を有する。各磁性層１１Ａ，１２Ａは、例えば、複数の結晶粒を含む。磁性層１１Ａ，１２Ａの磁化は、結晶粒（層内の電子）のスピンの集合（総和）からなる。
実施形態の磁気デバイス１は、磁気抵抗効果素子である。２つの磁性層１１Ａ，１２Ａの磁化の向きの相対関係（磁気抵抗効果素子の磁化配列状態）に応じて、積層体１０の抵抗値（磁気抵抗）の大きさが変化する。例えば、磁性層１１Ａ、１２Ａの各々は、垂直磁気異方性を有する。磁性層１１Ａ，１２Ａの各々は、磁性層の層面に対して垂直な方向（Ｚ方向）に、磁化している。各磁性層１１Ａ，１２Ａの磁化の方向は、磁性層１１Ａ，１２Ａの積層方向に実質的に平行である。
磁気抵抗効果素子１において、一方の磁性層（例えば、磁性層１２Ａ）の磁化反転しきい値は、他方の磁性層（例えば、磁性層１１Ａ）の磁化反転しきい値より小さくされる。
磁気抵抗効果素子１の磁化配列状態（抵抗値）を変える場合、一方の磁性層１２Ａの磁化反転しきい値以上、且つ、他方の磁性層１１Ａの磁化反転しきい値より小さいエネルギー（電流及び／又は電圧）が、磁気抵抗効果素子１に供給される。
磁気抵抗効果素子１の磁化配列状態（抵抗値）を判別する場合、例えば、一方の磁性層１２Ａの磁化反転しきい値及び他方の磁性層の磁化反転しきい値より小さいエネルギー（電流及び／又は電圧）が、磁気抵抗効果素子１に供給される。磁気抵抗効果素子１は、印加されたエネルギーと磁気抵抗効果素子の磁化配列状態とに応じた出力値（電流値又は電圧値）を、出力する。これによって、磁気抵抗効果素子１の磁化配列状態が変わることなしに、磁気抵抗効果素子１の磁化配列状態（磁気抵抗効果素子１の抵抗値）が、等価的に判別される。
積層体１０の構造は、例えば、四角柱である。積層体１０の平面形状は、四角形状である。積層体１０の断面形状は、四角形状である。
四角形の平面形状の積層体１０は、例えば、Ｘ−Ｙ平面内において、Ｙ方向に対向する２つ辺９０１ａ，９０１ｂ及びＸ方向に対向する２つの辺９０２ａ、９０２ｂを有する。
例えば、辺９０１ａ，９０１ｂのうち少なくとも一方は、Ｘ方向に平行である。辺９０１ａ，９０１ｂのうち少なくとも一方は、寸法Ｄ１を有する。寸法Ｄ１を有する辺９０１（９０１ａ，９０１ｂ）は、例えば、Ｘ方向に平行である。但し、辺９０１ａ，９０１ｂのどちらもＸ方向に平行でなくともよい。
例えば、辺９０２ａ，９０２ｂのうち少なくとも一方は、Ｙ方向に平行である。辺９０２ａ，９０２ｂのうち少なくとも一方は、寸法Ｄ２を有する。寸法Ｄ２を有する辺９０２（９０２ａ，９０２ｂ）は、例えば、Ｙ方向に平行である。但し、辺９０２ａ，９０２ｂのどちらもＹ方向に平行でなくともよい。
尚、磁気抵抗効果素子１（磁性層１１，１２及び積層体１０）は、Ｚ方向から見て四角形の平面形状を有する。四角形の平面形状の磁気抵抗効果素子１の寸法Ｄ１，Ｄ２は、Ｘ−Ｙ平面における四角形の磁性層（又は積層体）の辺の寸法であって、Ｘ方向又はＹ方向に平行な方向における磁性層の寸法でなくともよい。
積層体１０は、Ｚ方向における寸法Ｄ３を有する。
本実施形態の四角形状の平面形状を有する磁気抵抗効果素子において、寸法Ｄ１と寸法Ｄ３の比（Ｄ１／Ｄ３）は、０．１０から４．０の範囲内のある値に設定される。
例えば、寸法Ｄ１（及び／又は寸法Ｄ２）は、５ｎｍから４０ｎｍの範囲内のある値である。例えば、寸法Ｄ３は、１０ｎｍから５０ｎｍの範囲である。
本実施形態において、四角形状の平面形状を有する磁気抵抗効果素子において、寸法比Ｄ１／Ｄ３が、０．１０から４．０の範囲内の値を有する場合、磁性層１１Ａ，１２Ａ内における複数のスピン間の一体性（連動性、結合力）が、増加する。
この結果として、各磁性層１１Ａ，１２Ｂの磁化の安定性、及び、磁性層の磁化反転時における複数のスピンの歳差運動の連動性が、向上する。
したがって、本実施形態の磁気抵抗効果素子は、特性が向上する。
（２）第１の実施形態
図４乃至図１０を参照して、第１の実施形態の磁気デバイスについて、説明する。
（ａ）構造例
図４乃至図６を参照して、本実施形態の磁気デバイスの構造例について、説明する。
図４は、本実施形態の磁気デバイスの構造例を示す鳥瞰図である。図５は、本実施形態の磁気デバイスの構造例を示す上面図である。図６は、本実施形態の磁気デバイスの構造例を示す断面図である。
上述のように、本実施形態の磁気デバイスは、磁気抵抗効果素子である。
図４乃至図６に示されるように、本実施形態の磁気抵抗効果素子１は、積層体１０を含む。
本実施形態において、積層体１０は、２つの磁性層１１，１２と非磁性層１３とを含む。非磁性層１３は、２つの磁性層１１，１２の間に設けられている。２つの磁性層１１，１２及び非磁性層１３は、磁気トンネル接合（ＭＴＪ）を形成する。
以下において、磁気トンネル接合を含む磁気抵抗効果素子１は、ＭＴＪ素子とよばれる。以下において、非磁性層１３は、トンネルバリア層とよばれる。
各磁性層１１，１２は、垂直磁気異方性を有する。各磁性層の磁化容易軸方向は、磁性層の層面（膜面）に対して垂直である。各磁性層１１，１２は、磁性層１１，１２の層面に対して垂直な磁化を有する。各磁性層１１，１２の磁化の方向は、磁性層１１，１２の積層方向（Ｚ方向）に対して平行である。磁性層の磁化（以下では、巨視的磁化ともよばれる）は、磁性層内の複数の磁性粒（電子）のスピン（以下では、微視的磁化ともよばれる）の集合から構成される。
磁性層１２の磁化の向きは、可変である。磁性層１１の磁化の向きは、不変（固定状態）である。以下において、磁化の向きが可変な磁性層１２は、記憶層とよばれる。以下において、磁化の向きが不変（固定状態）の磁性層１１は、参照層とよばれる。尚、記憶層１２は、自由層、磁化自由層、又は、磁化可変層とよばれる場合もある。参照層１１は、ピン層、ピンド層、磁化不変層、又は、磁化固定層とよばれる場合もある。
本実施形態において、「参照層（磁性層）の磁化の向きが不変である」、又は、「参照層（磁性層）の磁化の向きが固定状態である」とは、記憶層の磁化の向きを変えるための電流又は電圧が磁気抵抗効果素子に供給された場合において、参照層の磁化の向きが、電流／電圧の供給の前後で供給された電流又は電圧によって変化しないことを、意味する。
例えば、ＳＴＴ（Spin transfer torque）によって、記憶層の磁化の向きがスイッチングされる場合、書き込み電流が、ＭＴＪ素子１に供給される。
書き込み電流が、記憶層１２から参照層１１へ流れるか、又は、参照層１１から記憶層１２へ流れるかに応じて、ＭＴＪ素子１の磁化配列状態のＡＰ状態からＰ状態への変化、又は、ＭＴＪ素子１の磁化配列状態のＰ状態からＡＰ状態への変化が、制御される。書き込み電流の電流値は、参照層１１の磁化反転しきい値より小さく、記憶層１２の磁化反転しきい値以上に設定される。これによって、記憶層１２の磁化スイッチング（磁化の反転）に寄与するスピントルクが、記憶層１２に印加される。
ＭＴＪ素子１の磁化配列状態が、ＡＰ状態からＰ状態へ変化される場合、参照層１１の磁化の向きと同じ向きのスピン（電子）のスピントルクが、記憶層１２の磁化に印加される。記憶層１２の磁化の向きが参照層１１の磁化の向きに対して反対である場合、記憶層１２の磁化の向きは、印加されたスピントルクによって、参照層１１の磁化の向きと同じ向きに変わる。
この結果として、ＭＴＪ素子１の磁化配列状態は、Ｐ状態に設定される。
尚、Ｐ状態のＭＴＪ素子１の記憶層１２に、参照層１１の磁化の向きと同じ向きのスピンのスピントルクが印加された場合、記憶層１２の磁化の向きは、変化しない。それゆえ、ＭＴＪ素子１は、Ｐ状態を維持する。
ＭＴＪ素子１の磁化配列状態が、Ｐ状態からＡＰ状態へ変化される場合、参照層１１の磁化の向きに対して反対の向きのスピンのスピントルクが、記憶層１２の磁化に印加される。記憶層１２の磁化の向きが参照層１１の磁化の向きと同じである場合、記憶層１２の磁化の向きは、印加されたスピントルクによって、参照層１１の磁化の向きに対して反対の向きに変わる。
この結果として、ＭＴＪ素子１の磁化配列状態は、ＡＰ状態に設定される。
尚、ＡＰ状態のＭＴＪ素子１の記憶層１２に、参照層１１の磁化の向きと反対の向きのスピンのスピントルクが印加された場合、記憶層１２の磁化の向きは、変化しない。それゆえ、ＭＴＪ素子１は、ＡＰ状態を維持する。
上述のように、ＭＴＪ素子１の磁化配列状態（抵抗値）が判別される場合、読み出し電流がＭＴＪ素子１に供給される。読み出し電流の電流値は、記憶層１２の磁化反転しきい値より小さい値に設定される。読み出し電流が供給されたＭＴＪ素子１からの出力値（例えば、電流値、又は、電圧値）の大きさに基づいて、ＭＴＪ素子１の抵抗値（磁化配列状態）が、等価的に判別される。
例えば、本実施形態のＭＴＪ素子１において、積層体１０は、Ｚ方向において、２つの電極１９Ａ，１９Ｂ間に設けられている。電極１９Ａ，１９Ｂは、導電層（例えば、金属層）１９０Ａ，１９０Ｂを含む。以下において、２つの電極１９Ａ，１９Ｂのうち、一方の電極１９Ａは下部電極とよばれ、他方の電極１９Ｂは上部電極とよばれる。
例えば、本実施形態において、シフトキャンセル層１５が、ＭＴＪ素子１内に設けられている。シフトキャンセル層１５は、参照層１１と電極１９Ｂとの間に設けられている。シフトキャンセル層１５は、参照層１１の漏れ磁場の影響を緩和するための磁性層である。
非磁性層１６が、シフトキャンセル層１５と参照層１１との間に設けられている。非磁性層１６は、例えば、Ｒｕ層などの金属層である。
参照層１１は、非磁性層１６を介してシフトキャンセル層１５と反強磁性的に結合する。これによって、参照層１１、非磁性層１６及びシフトキャンセル層１５を含む積層体は、ＳＡＦ（synthetic antiferromagnetic）構造を形成する。
ＳＡＦ構造において、シフトキャンセル層１５の磁化の向きは、参照層１１の磁化の向きと反対になる。ＳＡＦ構造によって、参照層１１の磁化の向きは、固定状態に設定される。
例えば、下部電極１９Ａは、下地層１９１を含む。下地層１９１は、磁性層（ここでは、シフトキャンセル層）１５と導電層との間に設けられている。下地層１９１は、非磁性層（例えば、導電性化合物層）である。下地層１９１は、下地層１９１に接する磁性層１５の特性（例えば、結晶性及び／又は磁気特性）を改善するための層である。
例えば、上部電極１９Ｂは、キャップ層１９９を含む。キャップ層１９５は、磁性層（ここでは、記憶層）１１と導電層との間の非磁性層（例えば、導電性化合物層）である。キャップ層１９５は、キャップ層１９９に接する磁性層１１の特性（例えば、結晶性及び／又は磁気特性）を改善するための層である。
本実施形態において、ＭＴＪ素子（磁気抵抗効果素子）１の積層体１０は、２つの磁性層１１，１２とトンネルバリア層１３に加えて、ＳＡＦ構造のための磁性層１５及び非磁性層１６を、含む。積層体１０は、Ｚ方向における寸法（高さ）Ｄ３を有する。
尚、下地層１９１及びキャップ層１９９の少なくとも一方が、積層体１０の構成要素としてみなされてもよい。また、下部電極１９Ａ及び上部電極１９Ｂの少なくとも一方が、積層体１０の構成要素としてみなされてもよい。
図５に示されるように、本実施形態のＭＴＪ素子１は、例えば、正方形状の平面形状を有する。
正方形の平面形状を有するＭＴＪ素子において、Ｘ方向に沿う辺９０１（９０１ａ，９０１ｂ）は、寸法Ｄ１を有する。Ｙ方向に沿う辺９０２（９０２ａ，９０２ｂ）は、寸法Ｄ２を有する。寸法Ｄ２は、寸法Ｄ１とほぼ同じである。
例えば、Ｚ方向におけるＭＴＪ素子１の寸法Ｄ３は、下部電極１９Ａの上面と上部電極１９Ｂの底面との間の積層体１０の寸法（高さ）に対応する。例えば、下部電極１９Ａの上面は、磁性層（ここでは、シフトキャンセル層１５）と下部電極（導電層）１９Ａとの間の界面に相当する。例えば、上部電極１９Ｂの底面は、磁性層（ここでは、記憶層１２）と上部電極（導電層）１９Ｂとの間の界面に相当する。
本実施形態のＭＴＪ素子において、寸法Ｄ３に対する寸法Ｄ１の比Ｄ１／Ｄ３は、０．１０以上、４．０以下の値を有する。
例えば、ＭＴＪ素子１の正方形の平面形状において、Ｘ方向（及びＹ方向）における正方形の一辺の寸法Ｄ１（＝Ｄ２）は、約５ｎｍから約４０ｎｍまでの範囲のある値を有し得る。寸法Ｄ１は、１４ｎｍ以上、２５ｎｍ以下の値であることがより好ましい。一例としては、寸法比Ｄ１／Ｄ３は、０．２８以上、２．５以下の範囲内の値をとり得る。
ＭＴＪ素子１のＺ方向の寸法Ｄ３は、例えば、約１０ｎｍから約５０ｎｍまでの範囲のある値を有し得る。
尚、本実施形態のように四角形の平面形状のＭＴＪ素子１において、平面形状における四角形の対角線に沿う寸法が、平面（Ｘ−Ｙ平面）におけるＭＴＪ素子１の最大寸法となる。例えば、ＭＴＪ素子の平面形状が正方形である場合、Ｘ−Ｙ平面におけるＭＴＪ素子１の最大寸法は、√２×Ｄ１である。
図７は、本実施形態のＭＴＪ素子の変形例を示す断面図である。
図７に示されるように、記憶層１２が下部電極１９Ａ側に設けられ、参照層１１が上部電極１９Ｂ側に設けられてもよい。
また、シフトキャンセル層及び金属層は、設けられなくともよい。この場合において、参照層１１が、上部電極１９Ｂに接触する。
但し、参照層１１と上部電極１９Ｂとの間に、ＳＡＦ構造のための金属層及びシフトキャンセル層が、設けられてもよい。
（ｂ）特性
図８乃至図１０を用いて、本実施形態のＭＴＪ素子の特性について、説明する。
図８は、本実施形態のＭＴＪ素子の書き込みエラー率を説明するためのグラフである。
図８において、グラフの横軸はＭＴＪ素子に供給される書き込み電流の電流密度に対応し、グラフの縦軸は書き込み電流の供給時における書き込みエラーの発生確率（以下では、書き込みエラー率とよばれる）に対応する。書き込みエラー率は、書き込み電流の供給時に、ＭＴＪ素子の記憶層の磁化反転が生じない確率を示す。図８おいて、四角のプロットは、本実施形態のＭＴＪ素子の書き込みエラー率に対応し、丸のプロットは、円形状の平面形状のＭＴＪ素子の書き込みエラー率に対応する。以下では、円形状の平面形状のＭＴＪ素子の実験結果は、比較例ともよばれる。
本実施形態のＭＴＪ素子は、０．１０以上、４．０以下の値の寸法比Ｄ１／Ｄ３を有する。比較例のＭＴＪ素子には、Ｚ方向の寸法に対する円の直径の比が、０．１０以上、４．０以下の値に設定されている。例えば、本実施形態の四角形（例えば、正方形）の平面形状のＭＴＪ素子のＸ−Ｙ平面における辺の長さは、２５ｎｍ以下に設定されている。比較例の円形の平面形状のＭＴＪ素子のＸ−Ｙ平面における直径は、２５ｎｍ以下に設定されている。
図８に示されるように、書き込み電流の電流密度の増加に伴って、ＭＴＪ素子の書き込みエラー率は、減少する。
書き込み電流に対する本実施形態のＭＴＪ素子の書き込みエラー率は、比較例（円形の平面形状のＭＴＪ素子）の書き込みエラー率と実質的に同じ傾向を示す。
ＭＴＪ素子の平面形状が四角形に設定されたとしても、四角形の辺の寸法（例えば、５ｎｍ≦Ｄ１≦４０ｎｍ）及び寸法比（例えば、０．１０≦Ｄ１／Ｄ３≦４．０）が、上記の範囲内の値であれば、比較例のＭＴＪ素子に用いられる書き込み電流と実質的に同じ大きさの電流によって、本実施形態のＭＴＪ素子における記憶層の磁化スイッチングが、生じる。
このように、四角形の平面形状を有するＭＴＪ素子において、ＭＴＪ素子の書き込み動作（磁化スイッチング）に関する特性は、劣化しない。
図９、本実施形態のＭＴＪ素子の読み出しエラー率を説明するためのグラフである。
図９において、グラフの横軸はＭＴＪ素子に供給される読み出し電流の電流密度に対応し、グラフの縦軸は読み出し電流の供給時における読み出しエラーの発生確率（以下では、読み出しエラー率とよばれる）に対応する。読み出しエラー率は、読み出し電流の供給時に、ＭＴＪ素子の記憶層の磁化反転が生じる確率を示す。図９において、四角のプロットは、本実施形態のＭＴＪ素子の読み出しエラー率に対応し、丸のプロットは、円形状の平面形状のＭＴＪ素子（比較例）の読み出しエラー率に対応する。
本実施形態のＭＴＪ素子は、０．１０以上、４．０以下の値の寸法比Ｄ１／Ｄ３を有する。比較例のＭＴＪ素子には、Ｚ方向の寸法に対する円の直径の比が、０．１０以上、４．０以下の値に設定されている。例えば、本実施形態の四角形（例えば、正方形）の平面形状のＭＴＪ素子のＸ−Ｙ平面における辺の長さは、２５ｎｍ以下に設定されている。比較例の円形の平面形状のＭＴＪ素子のＸ−Ｙ平面における直径は、２５ｎｍ以下に設定されている。
図９に示されるように、読み出し電流の電流値の減少に伴って、本実施形態のＭＴＪ素子の読み出しエラー率は、比較例のＭＴＪ素子の読み出しエラー率よりも低くなる。
これは、本実施形態のＭＴＪ素子と比較例のＭＴＪ素子とにおいて同じ読み出しエラー率を実現する場合、本実施形態のＭＴＪ素子に用いられる読み出し電流の電流値は、比較例のＭＴＪ素子に用いられる読み出し電流の電流値より大きくできることを、示す。この場合において、ＭＴＪ素子１からの出力信号が増大され、信号（例えば、ＭＴＪ素子１が保持しているデータ）の判別の精度が、向上され得る。
このように、本実施形態のＭＴＪ素子は、ＭＴＪ素子の読み出し動作（ＭＴＪ素子の抵抗値の判別）の信頼性を向上できる。
図１０は、本実施形態のＭＴＪ素子における電流に対する磁化反転確率を説明するためのグラフである。
図１０において、グラフの横軸はＭＴＪ素子に供給される電流に対応し、グラフの縦軸は電流の供給時におけるＭＴＪ素子の記憶層の磁化反転の発生確率（以下では、磁化反転確率とよばれる）に対応する。図１０において、実線は、本実施形態のＭＴＪ素子の磁化反転確率に対応し、破線は、円形の平面形状のＭＴＪ素子（比較例）の磁化反転確率に対応する。
本実施形態のＭＴＪ素子は、Ｚ方向の寸法に対する一辺の長さの比（Ｄ１／Ｄ３）に関して、０．１０以上、４．０以下の値の寸法比Ｄ１／Ｄ３を有する。比較例のＭＴＪ素子には、Ｚ方向の寸法に対する円の直径の比が、０．１０以上、４．０以下の値に設定されている。例えば、本実施形態の四角形（例えば、正方形）の平面形状のＭＴＪ素子のＸ−Ｙ平面における辺の長さは、２５ｎｍ以下に設定されている。比較例の円形の平面形状のＭＴＪ素子のＸ−Ｙ平面における直径は、２５ｎｍ以下に設定されている。
書き込み電流の電流値は、設計された記憶層の磁化反転しきい値に基づいて、ある値（例えば、値Ｉ１）に設定される。
読み出し電流の電流値は、磁化反転確率の増加が生じる値以下に設定されることが望ましい。
図１０に示されるように、本実施形態のＭＴＪ素子における磁化反転確率の増加は始まる電流値Ｉａは、比較例のＭＴＪ素子における磁化反転確率の増加が始まる電流値Ｉｂより高い。
本実施形態の四角形の平面形状を有するＭＴＪ素子は、円形の平面形状を有するＭＴＪ素子に比較して、磁化反転しきい値（書き込み電流の電流値）Ｉ１より小さい電流値の領域において、記憶層の磁化反転が生じにくい。
それゆえ、上述の図９で説明したように、本実施形態のＭＴＪ素子は、比較例のＭＴＪ素子に比較して、読み出し電流の電流値を高くできる。
本実施形態のＭＴＪ素子は、書き込み動作（磁化配列状態の制御）の特性の劣化なしに、読み出し動作（磁化配列状態（抵抗値）の判別）の信頼性を向上できる。
（ｃ）まとめ
実施形態の磁気デバイスとしての磁気抵抗効果素子（例えば、ＭＴＪ素子）は、四角形の平面形状を有する。
本実施形態のＭＴＪ素子の平面形状が正方形である場合、Ｚ方向におけるＭＴＪ素子の寸法（高さ）に対する正方形のある辺の寸法の比は、０．１０以上、４．０以下に設定される。
例えば、本実施形態の正方形の平面形状のＭＴＪ素子において、正方形の一辺の長さは、５ｎｍ以上、４０ｎｍ以下に設定される。より好ましくは、正方形の平面形状のＭＴＪ素子において、正方形の一辺の長さは、１４ｎｍ以上、２５ｎｍ以下の範囲のある値に設定される。
本実施形態の磁気抵抗効果素子において、記憶層としての磁性層は、書き込み電流に対する磁化反転の応答性を維持しつつ、読み出し電流に対する磁化の安定性が向上する。
この結果として、本実施形態の磁気抵抗効果素子は、信頼性を向上できる。
以上のように、本実施形態の磁気デバイスは、特性を向上できる。
（３）第２の実施形態
図１１及び図１２を参照して、第２の実施形態の磁気デバイス（磁気抵抗効果素子）について、説明する。
図１１及び図１２は、本実施形態の磁気抵抗効果素子の平面構造を示す上面図である。尚、本実施形態の磁気抵抗効果素子の断面構造は、図６（又は図３、又は図７）と実質的に同じである。そのため、本実施形態の磁気抵抗効果素子の断面構造の説明は、省略する。
図１１示されるように、本実施形態の磁気抵抗効果素子（例えば、ＭＴＪ素子）１は、磁気抵抗効果素子の四角形の平面形状において、四角形の４つの角９９１のうち１以上の角が欠けている。
尚、図１１のＭＴＪ素子１において、四角形の４つの角の全てが欠けた例が示されているが、これに限定されない。例えば、本実施形態のＭＴＪ素子１において４つの角のうち、１つ乃至３つが欠けていてもよい。
ＭＴＪ素子１の平面形状における四角形の角が欠けている場合、ＭＴＪ素子１のＸ方向に沿う辺９０１の寸法Ｄ１ａは、ＭＴＪ素子１のＸ方向における最大寸法Ｄ１より小さい。例えば、寸法Ｄ１は、ＭＴＪ素子１の平面における中央部近傍における、Ｘ方向に対向する２つの辺９０２間の間隔に相当する。
ＭＴＪ素子１の平面形状における角が欠けている場合、ＭＴＪ素子のＹ方向に沿う辺９０２の寸法Ｄ２ａは、ＭＴＪ素子のＹ方向における最大寸法Ｄ２より小さい。例えば、寸法Ｄ２は、ＭＴＪ素子１の平面形状における中央部近傍における、Ｙ方向に対向する２つの辺９０１間の間隔に相当する。
図１２に示されるように、本実施形態のＭＴＪ素子１は、四角形状の平面形状において四角形の４つの角のうち１以上の角９９２が、丸くなる形状を有してもよい。
図１１又は図１２の構造を有する場合において、Ｚ方向におけるＭＴＪ素子の寸法Ｄ３に対するＭＴＪ素子の平面形状のＸ方向における寸法（辺の寸法）Ｄ１ａの比（Ｄ１ａ／Ｄ３）は、０．１０以上、４．０以下である。一例としては、寸法比Ｄ１ａ／Ｄ３は、０．２８以上、２．５以下の範囲内の値をとり得る。
寸法Ｄ１は、５ｎｍ以上、４０ｎｍ以下に設定されるため、寸法Ｄ１ａの下限値は、５ｎｍより小さい値（例えば、４ｎｍ）になり、寸法Ｄ１ａの上限値は、４０ｎｍより小さい値になる。これと同様に、寸法Ｄ２ａは、４０ｎｍより小さくなる。尚、寸法Ｄ１ａ及び／又は寸法Ｄ２ａが、５ｎｍ以上、４０ｎｍ以下の値に設定されてもよい。
本実施形態のＭＴＪ素子のように、ＭＴＪ素子が、おおよそ０．１０から４．０までの範囲内の値の寸法比（Ｄ１ａ／Ｄ３）を有し、四角形に近似（類似）の平面形状を有していれば、図８乃至図１０に示される特性と同様の特性が得られる。
したがって、本実施形態の磁気デバイスは、第１の実施形態の磁気デバイスと実質的に同じ効果を得ることができる。
（４）第３の実施形態
図１３及び図１４を参照して、第３の実施形態の磁気抵抗効果素子について、説明する。
図１３及び図１４は、本実施形態の磁気抵抗効果素子の平面構造を示す上面図である。
図１３及び図１４に示されるように、本実施形態の磁気抵抗効果素子（例えば、ＭＴＪ素子）において、磁気抵抗効果素子のＸ方向に沿う辺９０１の寸法Ｄ１が、磁気抵抗効果素子のＹ方向に沿う辺９０２の寸法Ｄ２ｃと異なる。
本実施形態の磁気抵抗効果素子（例えば、ＭＴＪ素子）は、磁気抵抗効果素子の四角形の平面形状は、長方形状である。
図１３の例において、長方形の平面形状を有するＭＴＪ素子において、Ｘ方向に平行な辺９０１が長方形の短辺に対応し、Ｙ方向に平行な辺９０２が長方形の長辺に対応する。
辺９０１の寸法Ｄ１は、５ｎｍ以上、４０ｎｍ以下である。例えば、辺９０２の寸法Ｄ２ｃは、寸法Ｄ１より長い。
図１４の例のように、長方形の平面形状を有するＭＴＪ素子において、Ｘ方向に平行な辺９０１の寸法Ｄ１ｃが、Ｙ方向に平行な辺９０２の寸法Ｄ２より長くともよい。この場合において、Ｙ方向に沿う辺（長方形の短辺）９０２の寸法Ｄ２は、５ｎｍ以上、４０ｎｍ以下である。
尚、長方形の平面形状を有するＭＴＪ素子において、長方形の平面形状における長辺の寸法が、５ｎｍ以上、４０ｎｍ以下であることが好ましい。長方形の平面形状を有するＭＴＪ素子において、長方形の短辺の寸法が、５ｎｍ以下でもよい。
本実施形態の長方形状の平面形状のＭＴＪ素子において、平面形状の長方形における長辺の寸法Ｄ２ｃに対する短辺の寸法Ｄ１の比（又は、寸法Ｄ１ｃに対する寸法Ｄ２の比）は、１より大きく、８以下である。
図１３又は図１４の構造を有する場合において、Ｚ方向におけるＭＴＪ素子の寸法Ｄ３に対するＭＴＪ素子の平面形状の辺の寸法（Ｘ方向におけるＭＴＪ素子の寸法）Ｄ１ｃの比Ｄ１ｃ／Ｄ３（又は、寸法比Ｄ２ｃ／Ｄ３）は、０．１０以上、４．０以下である。一例としては、寸法比Ｄ１ｃ／Ｄ３は、０．２８以上、２．５以下の値をとり得る。
尚、ＭＴＪ素子の四角形の平面形状において、向かい合う２辺の長さが異なってもよい。ＭＴＪ素子の四角形の平面形状において、向かい合う２辺が平行でなくともよい。
本実施形態のように、長方形の平面形状を有するＭＴＪ素子において、Ｚ方向におけるＭＴＪ素子の寸法Ｄ３に対する長方形の短辺の寸法Ｄ１（又は寸法Ｄ２）の比が、０．１０から４．０程度の範囲であれば、図８乃至図１０と実質的に同じ特性を得られる。
したがって、本実施形態の磁気デバイスは、第１の実施形態の磁気デバイスと実質的に同じ効果を得ることができる。
（５） 適用例
図１５乃至図２５を参照して、本実施形態の磁気デバイスの適用例について、説明する。
（５ａ） 構成例
図１５は、本実施形態の磁気抵抗効果素子を含むデバイスの構成例を示すブロック図である。
例えば、実施形態の磁気抵抗効果素子（例えば、ＭＴＪ素子）は、メモリデバイスに適用される。
図１５に示されるように、本例のメモリデバイス５００は、メモリセルアレイ１００、ロウ制御回路１１０、カラム制御回路１２０、デコード回路１３０、書き込み回路１４０、読み出し回路１５０、Ｉ／Ｏ回路１６０、電圧生成回路１７０、及び、制御回路１９０などを含む。
メモリセルアレイ１００は、複数のメモリセルＭＣを含む。各メモリセルＭＣは、本実施形態のＭＴＪ素子１を含む。
ロウ制御回路１１０は、メモリセルアレイ１００の複数のロウを制御する。ロウ制御回路１１０に、デコード回路１３０からのアドレスのデコード結果（ロウアドレス）が供給される。ロウ制御回路１１０は、アドレスのデコード結果に基づいたロウ（例えば、ワード線）を、選択状態に設定する。以下において、選択状態に設定されたロウ（又はワード線）は、選択ロウ（又は選択ワード線）とよばれる。選択ロウ以外のロウは、非選択ロウ（又は非選択ワード線）とよばれる。
カラム制御回路１２０は、メモリセルアレイ１００の複数のカラムを制御する。カラム制御回路１２０に、デコード回路１３０からのアドレスのデコード結果（カラムアドレス）が供給される。カラム制御回路１２０は、アドレスのデコード結果に基づいたカラム（例えば、少なくとも１つのビット線）を、選択状態に設定する。以下において、選択状態に設定されたカラム（又はビット線）は、選択カラム（又は選択ビット線）とよばれる。選択カラム以外のカラムは、非選択カラム（又は非選択ビット線）とよばれる。
デコード回路１３０は、Ｉ／Ｏ回路１６０からのアドレスＡＤＲをデコードする。デコード回路１３０は、アドレスＡＤＲのデコード結果を、ロウ制御回路１１０及びカラム制御回路１２０に供給する。アドレス（例えば、物理アドレス）ＡＤＲは、選択されるカラムアドレス及び選択されるロウアドレスを、含む。
書き込み回路（書き込み制御回路又は書き込みドライバともばれる）１４０は、書き込み動作（データの書き込み）のための各種の制御を行う。書き込み回路１４０は、書き込み動作時において、書き込み電流をワード線及びビット線を介してメモリセルに供給することによって、メモリセルにデータを書き込む。
例えば、書き込み回路１４０は、電圧源（又は電流源）、ラッチ回路などを有する。
読み出し回路（読み出し制御回路又は読み出しドライバともよばれる）１５０は、読み出し動作（データの読み出し）のための各種の制御を行う。読み出し回路１５０は、読み出し動作時において、ビット線ＢＬの電位又は電流値をセンスすることによって、メモリセル内のデータを読み出す。
例えば、読み出し回路１５０は、電圧源（又は電流源）、ラッチ回路、センスアンプ回路などを有する。
尚、書き込み回路１４０及び読み出し回路１５０は、互いに独立な回路に限定されない。例えば、書き込み回路と読み出し回路とは、相互に利用可能な共通な構成要素を有し、１つの統合的な回路として、メモリデバイス内に提供されてもよい。
Ｉ／Ｏ回路（入出力回路）１６０は、メモリデバイス５００内における各種の信号の送受信のためのインターフェイス回路である。
Ｉ／Ｏ回路１６０は、書き込み動作時において、外部デバイス（例えば、メモリコントローラ）からのデータＤＴを、書き込みデータとして、書き込み回路１４０に転送する。Ｉ／Ｏ回路１６０は、読み出し動作時において、メモリセルアレイ１００から読み出し回路１５０へ出力されたデータＤＴを、読み出しデータとして、外部デバイスへ転送する。
Ｉ／Ｏ回路１６０は、外部デバイスからのアドレスＡＤＲを、デコード回路１３０に転送する。Ｉ／Ｏ回路１６０は、外部デバイスからのコマンドＣＭＤを、制御回路１９０に転送する。Ｉ／Ｏ回路１６０は、様々な制御信号ＣＮＴを、制御回路１９０と外部デバイスとの間で送受信する。
電圧生成回路１７０は、外部デバイスから提供された電源電圧を用いて、メモリセルアレイ１００の各種の動作のための電圧を生成する。例えば、電圧生成回路１７０は、書き込み動作時において、書き込み動作のために生成された様々な電圧を、書き込み回路１４０に出力する。電圧生成回路１７０は、読み出し動作時において、読み出し動作のために生成された様々な電圧を、読み出し回路１５０に出力する。
制御回路（ステートマシーン、シーケンサ又は内部コントローラともよばれる）１９０は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、メモリデバイス５００内の各回路の動作を制御する。
例えば、コマンドＣＭＤは、メモリデバイス５００が実行すべき動作を示す信号である。例えば、制御信号ＣＮＴは、外部デバイスとメモリデバイス５００との間の動作タイミング及びメモリデバイス５００の内部の動作タイミングを制御するための信号である。
図１６は、メモリデバイスのメモリセルアレイの構成の一例を示す、等価回路図である。
メモリデバイス５００は、例えば、メモリセルアレイ１００を有する。
図１６に示されるように、メモリセルアレイ１００内において、複数のワード線ＷＬは、Ｙ方向に配列される。各ワード線ＷＬは、Ｘ方向に延在する。メモリセルアレイ１００内において、複数のビット線ＢＬは、Ｘ方向に配列される。各ビット線ＢＬは、Ｙ方向に延在している。
メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの交差位置に配置される。メモリセルＭＣの一端は、ビット線ＢＬに接続され、メモリセルＭＣの他端は、ワード線ＷＬに接続されている。
Ｘ方向に配列された複数のメモリセルＭＣは、１つのワード線ＷＬに共通に接続される。Ｙ方向に配列された複数のメモリセルＭＣは、１つのビット線ＢＬに共通に接続されている。
例えば、本実施形態のメモリデバイスが、ＭＲＡＭである場合、１つのメモリセルＭＣは、１つのＭＴＪ素子１と１つのスイッチング素子２を含む。ＭＲＡＭにおいて、ＭＴＪ素子１は、メモリセルＭＣのメモリ素子として機能する。スイッチング素子２は、メモリセルＭＣのオン／オフを切り替える。
ＭＴＪ素子１の一端が、ビット線ＢＬに接続され、ＭＴＪ素子１の他端が、スイッチング素子２を介してワード線ＷＬに接続される。
スイッチング素子２は、スイッチング素子２のしきい値電圧以上の電圧がメモリセルＭＣに印加された場合に、電流をメモリセルＭＣ内に電流を流すことが可能な素子である。オン状態（低抵抗状態、導通状態）のスイッチング素子２は、ビット線とワード線との間の電位差に応じて、ビット線側からワード線側に向かって流れる電流、又は、ワード線側からビット線側に向かって流れる電流を、ＭＴＪ素子１に供給する。
スイッチング素子２は、スイッチング素子２のしきい値電圧未満の電圧がメモリセルＭＣに印加されている場合に、オフ状態（高抵抗状態、非導通状態）に設定される。これによって、ＭＴＪ素子１に対する電流の供給は、遮断される。
尚、本例のＭＴＪ素子４００を含むＭＲＡＭの動作は、周知のデータの書き込み動作（例えば、磁場書き込み方式、ＳＴＴ方式及び／又はＳＯＴ（Spin Orbit Torque）方式などを用いたデータの書き込み）及び周知のデータの読み出し動作（例えば、ＤＣ方式、参照セル方式、及び／又は自己参照方式などを用いたデータの読み出し）を適宜適用できる。それゆえ、本実施形態において、本実施形態のＭＴＪ素子４００を含むＭＲＡＭの動作の説明は、省略される。
図１７は、本適用例のＭＲＡＭにおける、Ｚ方向の異なる高さに設けられるワード線とビット線間にメモリセルを有するメモリセルアレイの構造例を示す鳥瞰図である。
図１７に示されるように、メモリセルアレイ１００は、複数の配線５１、複数のメモリセルＭＣ、及び、複数の配線５５を含む。
配線５１は、Ｘ方向に延在する。複数の配線５１は、Ｙ方向に並んでいる。
配線５５は、Ｙ方向に延在する。複数の配線５５は、Ｘ方向に並んでいる。配線５５は、Ｚ方向における配線５１の上方に設けられている。
配線５１及び配線５５のうち、一方の配線はワード線であり、他方の配線はビット線である。図１７の例において、配線５１がワード線ＷＬであり、配線５５がビット線ＢＬである。
複数のメモリセルＭＣは、メモリセルアレイ１００のＸ−Ｙ平面内に２次元に配列されている。
メモリセルＭＣは、配線５１と配線５５との間に設けられている。メモリセルＭＣは、配線５１上に設けられている。配線５５は、メモリセルＭＣ上に設けられている。
例えば、図１７のメモリセルＭＣにおいて、スイッチング素子２がワード線ＷＬ側に設けられ、ＭＴＪ素子１がビット線ＢＬ側に設けられている。ＭＴＪ素子１が、Ｚ方向において、スイッチング素子２上に設けられている。
尚、メモリセルアレイ１００の構造は、図１７の例に限定されない。
例えば、メモリセルアレイ１００において、複数のメモリセルＭＣが、Ｚ方向に異なる高さに設けられてもよい。この場合において、Ｚ方向に隣り合うメモリセルＭＣが、配線５５（又は配線５１）を共有する。例えば、Ｚ方向に隣り合うメモリセルＭＣにおいて、Ｚ方向におけるＭＴＪ素子１及びスイッチング素子２の配列（配置順序）は、共有する配線５５を中心に鏡像関係になるように設定されることが好ましい。
図１８乃至図２０は、本適用例のＭＲＡＭにおける、メモリセルの構造例を示す模式図である。
図１８は、本適用例における、メモリセルアレイの平面構造を示す上面図である。図１９は、図１８のＹ方向に沿うメモリセルの断面構造を示している。図２０は、図１８のＸ方向に沿うメモリセルの断面構図を示している。
図１８乃至図２０に示されるように、メモリセルＭＣは、ＭＴＪ素子１とスイッチング素子２とを含む積層体である。ＭＴＪ素子１が、Ｚ方向においてスイッチング素子２上に設けられている。
スイッチング素子２は、２端子を有する可変抵抗素子である。スイッチング素子２は、２つの電極２１，２３と、抵抗変化層２２とを含む。スイッチング素子２において、電極２１、抵抗変化層２２、及び電極２３が、Ｚ方向に積層されている。電極２１は、配線５１の上面上に設けられている。抵抗変化層２２は、電極２１の上面上に設けられている。電極２３は、抵抗変化層２２の上面上に設けられている。このように、抵抗変化層２２は、２つの電極２１，２３間に設けられている。
ＭＴＪ素子１は、例えば、積層体１０、シフトキャンセル層１５、金属層１６を含む。
シフトキャンセル層１５は、電極２３の上面上に設けられている。積層体１０は、金属層１６を介してシフトキャンセル層１５の上面上に設けられている。電極１９Ｂが、積層体１０の上面上に設けられている。
配線５５は、電極１９Ｂの上面上に設けられている。
尚、メモリセルにおいて、スイッチング素子２の電極２３の材料は、ＭＴＪ素子１の下部電極（導電層）１９Ａの材料と同じでもよい。この場合において、スイッチング素子２及びＭＴＪ素子１とは、スイッチング素子２とＭＴＪ素子１との間の電極を、共有する。
本実施形態において、メモリセルＭＣは、四角柱の構造を有する。
スイッチング素子２は、四角形の平面形状を有する。また、スイッチング素子２は、Ｘ方向に沿う断面及びＹ方向に沿う断面において、四角形の断面形状を有する。上述のように、本実施形態のＭＴＪ素子１の平面形状は、四角形状（又は四角形に近似する形状）である。
四角形の平面形状を有するＭＴＪ素子１は、Ｘ方向に沿う寸法Ｄ１と、Ｙ方向に沿う寸法Ｄ２とを有する。例えば、寸法Ｄ２は、寸法Ｄ１と実質的に同じである。四角形の平面形状を有するＭＴＪ素子１は、Ｚ方向に沿う寸法Ｄ３を有する積層体１０を有する。尚、ＭＴＪ素子の寸法Ｄ３は、シフトキャンセル層１５、金属層１６及び積層体１０を少なくとも含む合計値に対応する。
四角柱状のメモリセルＭＣにおいて、例えば、スイッチング素子２は、Ｘ方向に沿う寸法Ｄ１ｓと、Ｙ方向に沿う寸法Ｄ２ｓとを有する。寸法Ｄ１ｓは、寸法Ｄ１と実質的に同じである。寸法Ｄ２ｓは、寸法Ｄ２と実質的に同じである。スイッチング素子２は、Ｚ方向に沿う寸法Ｄ４を有する。例えば、寸法Ｄ４は、５ｎｍ以上、２０ｎｍ以下である。
Ｘ方向に隣り合うメモリセル間の間隔ＤＸは、例えば、寸法Ｄ１以上、寸法Ｄ１の２倍以下である。Ｙ方向に隣り合うメモリセル間の間隔ＤＹは、寸法Ｄ２以上、寸法Ｄ２の２倍以下である。間隔ＤＸは、寸法Ｄ１より小さくともよいし、寸法Ｄ２の２倍より大きくともよい。間隔ＤＹは、寸法Ｄ２より小さくともよいし、寸法Ｄ２の２倍より大きくともよい。間隔ＤＸは、間隔ＤＹと実質的に同じでもよいし、間隔ＤＹとは異なってもよい。
メモリセルＭＣのＭＴＪ素子１において、寸法Ｄ３に対する寸法Ｄ１の比（Ｄ１／Ｄ３）及び寸法Ｄ３に対する寸法Ｄ２の比（Ｄ２／Ｄ３）のうち少なくとも一方は、０．１０以上、４．０以下の値を有する。より好ましい一例として、比Ｄ１／Ｄ３（又はＤ２／Ｄ３）は、０．２８以上、２．５以下の範囲内の値と取り得る。
例えば、寸法Ｄ１及び寸法Ｄ２のうち少なくとも一方は、５ｎｍ以上、４０ｎｍ以下である。より好ましい一例として、寸法Ｄ１（又は寸法Ｄ２）は、１４ｎｍ以上、２５ｎｍ以下である。尚、寸法Ｄ１及び寸法Ｄ２のうちいずれか一方が、５ｎｍから４０ｎｍまでの範囲のある値である場合、寸法Ｄ１及び寸法Ｄ２のうち他方が、５ｎｍより小さい値、又は、４０ｎｍより大きい値を有する場合もある。
本実施形態のＭＴＪ素子は、図８乃至図１０を用いて説明された効果を有し得る。
それゆえ、本実施形態のＭＴＪ素子を含むＭＲＡＭは、データの信頼性を改善できる。
（５ｂ） 製造方法
図２１乃至図２５を参照して、本実施形態の磁気抵抗効果素子の適用例のメモリデバイスの製造方法について、説明する。
図２１乃至図２５のそれぞれは、本適用例のメモリデバイスのメモリセルアレイの製造工程を示す鳥瞰図である。
図２１に示されるように、導電層５１Ｚが、基板９上に形成される。
積層体８０が、導電層５１Ｚ上に形成される。積層体８０は、メモリセルを形成するための部材（層）を含む。
例えば、スイッチング素子の構成部材２Ｚが、例えば、スパッタ法などの膜形成技術を用いて、導電層５１Ｚ上に形成される。導電層が、導電層５１Ｚ上に形成される。抵抗変化層（化合物層）が、導電層上に形成される。導電層が、抵抗変化層上に形成される。
ＭＴＪ素子の構成部材１Ｚが、構成部材２Ｚ上に形成される。例えば、磁性層が、構成部材の導電層上に形成される。非磁性層（例えば、Ｒｕのような金属膜）が、磁性層上に形成される。磁性層が、非磁性層上に形成される。非磁性層（例えば、Ｍｇを含む酸化物層）が、磁性層上に形成される。磁性層が、非磁性層上に形成される。導電層が、磁性層上に形成される。
例えば、ＭＴＪ素子の構成部材１ＺのＺ方向における寸法Ｄ３は、１０ｎｍから５０ｎｍまでの範囲内の値を有する。
例えば、スイッチング素子の構成部材２ＺのＺ方向における寸法は、５ｎｍから２０ｎｍまでの範囲内の値を有する。
積層体８０が導電層５１Ｚ上に形成された後、マスク層７０が、積層体８０上に形成される。マスク層７０は、フォトリソグラフィ及びエッチングによって、パターニングされる。マスク層７０は、Ｘ方向に延在するパターンを有する。
例えば、マスク層７０のＹ方向の寸法Ｄｍｙは、５ｎｍ以上、４０ｎｍ以下の範囲内の値に設定される。より好ましい一例としては、寸法Ｄｍｙは、１４ｎｍ以上、２５ｎｍ以下の値に設定される。例えば、Ｙ方向に隣り合うマスク層７０間の間隔は、寸法Ｄｍｙ以上、寸法Ｄｍｙの２倍以下に設定される。
エッチングが、基板９上の導電層及び積層体に対して、実行される。マスク層７０のパターンに基づいて、積層体８０Ｚ及び導電層５１Ｚが、加工される。例えば、エッチングのためのイオンビームＩＢ１は、基板９表面に対して斜め方向からＸ方向に沿うように、積層体８０Ｚ及び導電層５１Ｚに対して、照射される。
これによって、図２２に示されるように、マスク層７０のパターンに対応するように、Ｙ方向に延在する積層体８０Ｌ、及び、Ｙ方向に延在する導電層５１が、基板９上に形成される。
図２３に示されるように、マスク層が除去された後、絶縁層（図示せず）が、積層体８０Ｌ上、導電層５１上、及び、基板９上に形成される。
この後、積層体８０Ｌの上面の部材（例えば、導電層）をストッパに用いて、絶縁層の上面が、ＣＭＰ法によって研削される。これによって、Ｚ方向における絶縁層の上面の高さは、積層体８０Ｌの上面の高さとほぼ一致する。この結果として、絶縁層は、導電層５１間のスペース、及び、積層体８０Ｌ間のスペースに埋め込まれる。
導電層５５Ｚが、積層体８０Ｌ上及び絶縁層上に形成される。マスク層７１が、導電層５５Ｚ上に形成される。
マスク層７１は、フォトリソグラフィ及びエッチングによって、パターニングされる。マスク層７１は、Ｙ方向に延在するパターンを有する。例えば、マスク層７１のＸ方向の寸法Ｄｍｘは、５ｎｍ以上、４０ｎｍ以下の範囲内の値に設定される。より好ましい一例としては、寸法Ｄｍｘは、１４ｎｍ以上、２５ｎｍ以下の値に設定される。例えば、マスク層７１のＹ方向の寸法Ｄｍｙは、マスク層７０のＸ方向の寸法Ｄｍｘとほぼ同じ寸法に設定されることが好ましい。例えば、Ｚ方向に隣り合うマスク層７１間の間隔は、寸法Ｄｍｘ以上、寸法Ｄｍｘの２倍以下に設定される。
イオンビームＩＢ２を用いたエッチングが、積層体８０Ｌ及び導電層５５Ｚに対して、実行される。
これによって、マスク層７１のパターンに基づいて、積層体ＭＣ及び導電層５５が、加工される。例えば、積層体ＭＣ下方の導電層５１が、エッチングストッパに用いられる。
例えば、エッチングのためのイオンビームＩＢ２は、基板９表面に対して斜め方向からＸ方向に沿うように、積層体ＭＣ及び導電層５５に対して、照射される。
これによって、図２４に示されるように、マスク層７１のパターンに対応するように、Ｘ方向に延在する導電層５５が、基板９上方に形成される。これによって、ビット線ＢＬが、形成される。
このエッチングによって、エッチング前にＹ方向に延在する積層体（８０Ｌ）は、Ｘ方向に関して複数の部分ＭＣに分断される。この結果として、四角柱状のメモリセルＭＣが、形成される。
例えば、メモリセルＭＣ内のＭＴＪ素子１は、四角形（例えば、正方形）の平面形状を有する。ＭＴＪ素子１のＸ方向の寸法Ｄ１は、５ｎｍ以上、４０ｎｍ以下の範囲内の値を有する。ＭＴＪ素子１のＹ方向の寸法Ｄ２は、５ｎｍ以上、４０ｎｍ以下の範囲内の値を有する。ＭＴＪ素子１のＺ方向の寸法Ｄ３は、１０ｎｍ以上、５０ｎｍ以下の範囲内の値である。これによって、四角形の平面形状を有するＭＴＪ素子１における寸法比Ｄ１／Ｄ３は、０．１０以上、４．０以下の値を有する。
一例としては、本実施形態の四角形の平面形状を有するＭＴＪ素子１において、寸法Ｄ１及び寸法Ｄ２の少なくとも一方は、１４ｎｍ以上、２５ｎｍ以下の範囲内の値を有し得る。一例としては、本実施形態の四角形の平面形状を有するＭＴＪ素子１において、寸法比Ｄ１／Ｄ３は、０．２８以上、２．５以下の範囲内の値を有し得る。
尚、導電層５１は、Ｙ方向に延在するパターンを維持する。
マスク層が除去された後、絶縁層（図示せず）が基板９、メモリセル（積層体）ＭＣ及び導電層５１上に形成される。これによって、絶縁層が、メモリセルＭＣ間のスペース及び導電層５１間のスペースに、埋め込まれる。
以上のように、図１７乃至図２０として説明したメモリセルアレイを含むＭＲＡＭが、形成される。
尚、基板９が半導体基板（例えば、シリコン基板）である場合、メモリセルアレイ１００が形成される前に、ロウ制御回路１１０及びカラム制御回路１２０のようなメモリセルアレイ１００以外の回路（以下では、ＣＭＯＳ回路とよばれる）が、半導体基板９上に形成されてもよい。ＣＭＯＳ回路を覆う層間絶縁膜が半導体基板９上に形成された後、メモリセルアレイが、図２１乃至図２４を用いて説明された製造工程によって、層間絶縁膜を基板９として形成される。
また、複数のメモリセルＭＣがＺ方向に異なる高さに設けられる場合、形成されたメモリセルＭＣを含む層を基板として、図２１乃至図２４の製造工程が実行される。
（ｃ）まとめ
本適用例において、本実施形態の磁気デバイスとしての磁気抵抗効果素子は、メモリデバイスのメモリ素子に用いられる。
本実施形態の磁気抵抗効果素子（例えば、ＭＴＪ素子）は、四角柱状の構造を有する。
本実施形態の磁気抵抗効果素子において、基板の表面に対して垂直方向の寸法Ｄ３に対する四角形の１つの辺の寸法Ｄ１の比Ｄ１／Ｄ３は、０．１０以上、４．０以下である。本実施形態の磁気抵抗効果素子において、より好ましい一例としては、比Ｄ１／Ｄ３は、０．２８以上、２．５以下の範囲内の値をとり得る。
例えば、本実施形態の磁気抵抗効果素子における基板の表面に対して平行方向の寸法Ｄ１は、５ｎｍ以上、４０ｎｍ以下である。より好ましい一例としては、寸法Ｄ１は、１４ｎｍ以上、２５ｎｍ以下である。
これによって、上述のように、本実施形態の磁気抵抗効果素子は、素子特性（例えば、読み出し動作の信頼性）を向上できる。
この結果として、本実施形態の磁気抵抗効果素子を含むメモリデバイスは、データの信頼性を向上できる。
本実施形態の磁気抵抗効果素子を含むメモリデバイスの製造工程において、Ｘ方向に沿う方向からのイオンビームの照射とＹ方向に沿う方向からのイオンビームの照射とによって、四角柱状のメモリセルが、形成される。
このように、本実施形態の磁気抵抗効果素子がメモリセルアレイに用いられた場合、比較的加工難度の低いプロセスで、メモリセルアレイが形成され得る。また、本実施形態の磁気抵抗効果素子を用いたメモリセルアレイは、その記憶密度を向上できる。
この結果として、本実施形態のＭＴＪ素子を含むＭＲＡＭは、製造コストを低減できる。
以上のように、適用例のメモリデバイスは、特性を向上できる。また、適用例のメモリデバイスは、コストを低減できる。
（６） その他
本実施形態の磁気デバイスは、面内磁化型の磁気抵抗効果素子でもよい。面内磁化型の磁気抵抗効果素子（例えば、ＭＴＪ素子）において、各磁性層は、面内磁気異方性を有する。各磁性層の磁化容易軸方向は、磁性層の層面に平行である。各磁性層は、層面に対して平行な磁化を有する。各磁性層の磁化の方向は、磁性層の積層方向に対して垂直である。
上述の実施形態において、本実施形態の磁気デバイスとしての磁気抵抗効果素子がメモリデバイス（例えば、ＭＲＡＭ）に適用された例が、示されている。但し、本実施形態の磁気デバイスは、ハードディスクドライブ（ＨＤＤ）の磁気ヘッド、及び、磁気センサなどに用いられてもよい。
実施形態の磁気抵抗効果素子を用いたメモリデバイスにおいて、ＳＴＴ方式の書き込み動作が、例示されている。但し、ＳＯＴ（Spin Orbit Torque）方式の書き込み動作が、実施形態の磁気抵抗効果素子を用いたメモリデバイスの書き込み動作に適用されてもよい。
実施形態の磁気抵抗効果素子がメモリデバイスに適用された場合、メモリセル及びメモリセルアレイの構成は、図１５乃至図２０の例に限定されない。
例えば、本実施形態の磁気抵抗効果素子は、電界効果トランジスタを有するメモリセルに用いられてもよい。電界効果トランジスタ（以下では、セルトランジスタとよばれる）は、メモリセルのスイッチング素子として、機能する。メモリセルは、ビット線ペアを形成する２つのビット線と、ワード線とに接続される。セルトランジスタの電流経路の一端は、第１のビット線に接続され、セルトランジスタの電流経路の他端は、磁気抵抗効果素子の一端に接続され、磁気抵抗効果素子の他端は、第２のビット線（ソース線）に接続される。セルトランジスタのゲートは、ワード線に接続される。
これらの場合においても、本実施形態の四角形の平面形状を有する磁気抵抗効果素子は、上述の寸法及び寸法比を有していれば、実施形態で説明された効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：磁気デバイス、１０：積層体、２：スイッチング素子、ＭＣ：メモリセル、１００：メモリセルアレイ、５００：メモリデバイス。

Claims (11)

  1. 基板と、
    第１の磁性体と、第２の磁性体と、前記第１の磁性体と前記第２の磁性体との間の非磁性体と、を含み、基板上に設けられた積層体と、
    を具備し
    前記積層体は、四角形の平面形状を有し、
    前記積層体は、前記基板の表面に対して平行な第１の方向において第１の寸法を有し、前記基板の表面に対して垂直な第２の方向において第２の寸法を有し、
    前記第２の寸法に対する前記第１の寸法の比は、０．１０以上、４．０以下である、
    磁気デバイス。
  2. 前記第１の寸法は、５ｎｍ以上、４０ｎｍ以下である、
    請求項１に記載の磁気デバイス。
  3. 前記積層体は、四角柱状の構造を有する、
    請求項１又は２に記載の磁気デバイス。
  4. 前記積層体は、前記基板の表面に対して平行で、前記第１の方向に交差する第３の方向において、第３の寸法を有し、
    前記第３の寸法は、前記第１の寸法以上である、
    請求項１乃至３のうちいずれか１項に記載の磁気デバイス。
  5. 前記積層体は、第３の磁性体と、前記第２の磁性体と前記第３の磁性体との間の金属層と、をさらに含む、
    請求項１乃至４のいずれか１項に記載の磁気デバイス。
  6. 基板と、
    前記基板の表面に対して平行な第１の方向に延在する第１の配線と、
    前記基板の表面に対して平行で、前記第１の方向に交差する第２の方向に延在する第２の配線と、
    第１の磁性体と、第２の磁性体と、前記第１の磁性体と前記第２の磁性体との間の非磁性体とを含む磁気抵抗効果素子を含み、前記第１の配線と前記第２の配線との間に設けられたメモリセルと、
    を具備し、
    前記磁気抵抗効果素子は、四角形状の平面形状を有し、
    前記磁気抵抗効果素子は、前記第１の方向において第１の寸法を有し、前記基板の表面に対して垂直な第３の方向において第２の寸法を有し、
    前記第２の寸法に対する前記第１の寸法の比は、０．１０以上、４．０以下である、
    メモリデバイス。
  7. 前記メモリセルは、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間の抵抗変化膜と、を含むスイッチング素子をさらに含み、
    前記スイッチング素子は、前記第３の方向において前記磁気抵抗効果素子に並び、
    前記スイッチング素子は、四角形状の平面形状を有する、
    請求項６に記載のメモリデバイス。
  8. 前記第１の寸法は、５ｎｍ以上、４０ｎｍ以下である、
    請求項６又は７に記載のメモリデバイス。
  9. 前記メモリセルは、四角柱状の構造を有する、
    請求項６乃至８のうちいずれか１項に記載のメモリデバイス。
  10. 前記磁気抵抗効果素子は、前記第２の方向において、第３の寸法を有し、
    前記第３の寸法は、前記第１の寸法以上である、
    請求項６乃至９のうちいずれか１項に記載のメモリデバイス。
  11. 前記磁気抵抗効果素子は、第３の磁性体と、前記第２の磁性体と前記第３の磁性体との間の金属層と、をさらに含む、
    請求項６乃至１０のいずれか１項に記載のメモリデバイス。
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