TWI803724B - 自旋軌道轉矩ｍｒａｍ中的共用自旋軌道轉矩寫入線 - Google Patents

自旋軌道轉矩ｍｒａｍ中的共用自旋軌道轉矩寫入線 Download PDF

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TWI803724B
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湯瑪斯 安德瑞
弗雷德里克 曼科夫
池川純夫
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Abstract

本發明尤其係關於一種磁阻記憶體。該磁阻記憶體包含複數個磁阻記憶體裝置，其中每一磁阻記憶體裝置包括一固定磁區、一自由磁區，及一中間區，該中間區安置於該固定磁區與該自由磁區中間。該磁阻記憶體進一步包含一第一導體，該第一導體鄰近該複數個磁阻裝置中之每一磁阻記憶體裝置而延伸，其中該第一導體與每一磁阻記憶體裝置之該自由磁區電接觸。

Description

自旋軌道轉矩MRAM中的共用自旋軌道轉矩寫入線
本文中之揭示內容大體而言係關於在每一記憶體單元中具有一個磁穿隧接面及一或多個對應的選擇裝置之自旋軌道轉矩磁阻記憶體裝置，且更特定而言，係關於用於針對讀取操作及寫入操作存取此類記憶體單元之電路及方法。
自旋軌道轉矩(SOT)磁阻隨機存取記憶體(MRAM)裝置藉由控制跨磁穿隧接面(MTJ)的電阻，使得穿過MTJ的讀取電流導致量值基於MTJ堆疊之狀態的電壓降來儲存資訊。MTJ堆疊中的電阻可基於MTJ堆疊內的磁阻層之相對磁狀態而變化。在此類記憶體裝置中，通常存在MTJ堆疊之具有固定磁狀態的一部分(亦即，固定區)及具有自由磁狀態的另一部分(亦即，自由區)，該另一部分經控制以相對於具有固定磁狀態的部分處於兩個可能的狀態中之任一者。因為穿過MTJ堆疊的電阻基於自由區相對於固定區的定向(亦即，磁化方向)而改變，所以可藉由設定自由區之定向將資訊儲存在MTJ中。稍後可藉由感測MTJ堆疊之電阻來擷取資訊。
L:長度
W:寬度
1A,1B,1C:端子
2-2,3-3:平面
7a:SOT寫入電流
10:自由區
11:行電路控制器/間隙電路
15:隔離層
20:中間區
30:固定區
40:二極體
45:互連件
50,50C1,50C2,50C3,50Cd:位元線
51:讀取/寫入電路
52:讀取/寫入啟用信號
60,60R1,60R2,60R3,60R4:字線
61:字線驅動器
65:讀取字線
70,70',70R1,70R2:SOT寫入線
75:導通體
80:選擇裝置
85:電晶體
90,90C1,90C2,90C3,90Cd:源極線
91:行多工器開關
92:行解碼線信號
95R:讀取電流
95W,95DW:SOT寫入電流
100,100':記憶體單元
321:MTJ
600,700,800,900:方法
610~630,710~730,810~830,910~940:步驟
1000:SOT-MRAM裝置
在以下詳細描述的過程中，將參考隨附圖式。圖式展示本發明之不同態樣，且在適當的情況下，在不同圖中說明相同結構、組件、材料及/或元件的參考數字係以類似方式標記。應理解，除具體展示之結構、組件及/或元件以 外，結構、組件及/或元件之各種組合已被涵蓋且在本發明之範疇內。
此外，本文描述且說明了本發明之許多實施例。本發明既不限於任何單個態樣或其實施例，亦不限於此類態樣及/或實施例之任何組合及/或置換。此外，本發明之態樣及/或其實施例中之每一者可單獨使用或與本發明之其他態樣及/或其實施例中之一或多個組合使用。為簡潔起見，本文中未單獨論述且/或說明某些置換及組合。
圖1描繪例示性磁阻裝置之三端記憶體單元。
圖2A描繪根據本發明之一個態樣的包含一個電晶體一個磁穿隧接面(1T1MTJ)記憶體單元之例示性SOT-MRAM裝置之一部分的簡化橫截面圖。
圖2B描繪根據本發明之一個態樣的包含兩個電晶體一個磁穿隧接面(2T1MTJ)記憶體單元之例示性SOT-MRAM裝置之一部分的簡化橫截面圖。
圖2C描繪根據本發明之一個態樣的包含兩個電晶體一個磁穿隧接面(2T1MTJ)記憶體單元之例示性SOT-MRAM裝置之一部分的簡化橫截面圖。
圖3描繪根據本發明之一個態樣的包含一個電晶體一個磁穿隧接面(1T1MTJ)記憶體單元之例示性SOT-MRAM裝置之一部分的簡化橫截面圖。
圖4描繪根據本發明之一個態樣的包含圖2A中所說明的複數個1T1MTJ記憶體單元之例示性SOT-MRAM裝置之一部分的示意圖。
圖5描繪根據本發明之一個態樣的包含圖2A中所說明的複數個1T1MTJ記憶體單元之例示性SOT-MRAM裝置之一部分在水平記憶體單元陣列啟動之後的示意圖。
圖6A為說明根據本發明之一個態樣的選擇且寫入至例示性SOT-MRAM裝置之MTJ之例示性方法的流程圖。
圖6B描繪根據本發明之一個態樣的在圖6A中所說明的寫入操作期間之作用中水平陣列的簡化橫截面圖。
圖7A為說明選擇且讀取例示性SOT-MRAM裝置之MTJ之磁狀態的例示性方法的流程圖。
圖7B描繪根據本發明之一個態樣的在圖7A中所說明的讀取操作期間之作用中水平陣列的簡化橫截面圖。
圖8A為說明根據本發明之一個態樣的使用例示性SOT-MRAM裝置之一對相鄰MTJ來寫入差動位元的例示性方法的流程圖。
圖8B描繪根據本發明之一個態樣的在圖8A中所說明的差動位元寫入操作期間之作用中水平陣列的簡化橫截面圖。
圖9A為說明根據本發明之一個態樣的選擇且重設例示性SOT-MRAM裝置之水平記憶體單元陣列的例示性方法的流程圖。
圖9B描繪根據本發明之一個態樣的在圖9A中所說明的重設操作期間之作用中水平陣列的簡化橫截面圖。
圖10描繪說明根據本發明之一個態樣的例示性SOT-MRAM裝置之記憶體架構的簡化方塊圖。
圖11為根據本發明之一個態樣的例示性SOT-MRAM裝置之一部分的放大透視圖。
圖12A描繪根據本發明之一個態樣的例示性SOT-MRAM裝置之一部分的平面圖。
圖12B描繪根據本發明之一個態樣的例示性SOT-MRAM裝置之一部分的橫截面圖。
圖12C描繪根據本發明之一個態樣的例示性SOT-MRAM裝置之一部分的橫截面圖。
如本文中所使用的，術語「包含」(「comprises」)、「包含」(「comprising」)或其任何其他變型意欲涵蓋非排他性包含，使得包含一系列要素的過程、方法、 物品或設備並不僅僅包括彼等要素，還可包括未明確列出的或此過程、方法、物品或設備所固有的其他要素。術語「例示性」係在「實例」而非「理想」的意義上使用。
本申請案主張2019年1月18申請之美國非臨時申請案第16/251,230號之優先權權益，該美國非臨時申請案係以全文引用的方式併入本文中。
本文中揭示詳細的說明性態樣。然而，本文所揭示的特定結構及功能細節僅為代表性的，以用於描述本發明之例示性實施例之目的。本發明可體現為許多不同的形式，且不應解釋為限於本文闡述之實施例。此外，本文中所使用的術語係僅出於描述特定實施例之目的且不欲限制本文所描述之例示性實施例。
當說明書涉及「一個實施例」或涉及「一實施例」時，其意欲意謂結合正在論述的實施例所描述之特定特徵、結構、特性或功能包括在本發明之至少一個所涵蓋實施例中。因而，片語「在一個實施例中」或「在一實施例中」在說明書中不同位置的出現不構成對本發明之單個實施例的複數次涉及。
如本文中所使用，除非上下文另外明確指示，否則單數形式「一」、「一種」及「該」意欲亦包括複數形式。亦應注意，在一些替代性實施方案中，所描述之特徵及/或步驟可不按圖中所描繪或本文所論述的次序發生。例如，取決於所涉及的功能性/動作，相繼展示的兩個步驟或圖可改為大體上同時執行，或有時可按相反次序執行。
為了簡潔性，本文中可不描述熟習此項技術者已知的習知技術、結構及原理，包括例如標準磁阻隨機存取記憶體(MRAM)製程技術、偏壓之產生、磁性之基本原理，及記憶體裝置之基本操作原理。
在此描述的過程中，相同數字可用來根據說明各種例示性實施例的 不同圖識別相同元件。
為簡潔起見，本文中可不詳細描述與存取(例如，讀取或寫入)記憶體有關的習知技術，以及某些系統及子系統(及其個別操作組件)之其他功能態樣。此外，本文所含的各個圖中所展示之連接線意欲表示各個元件之間的例示性功能關係及/或實體耦接。應注意，在標的物之一實施例中可存在許多替代性或另外的功能關係或實體連接。
本文所呈現的各種實施例係基於磁阻記憶體裝置架構，該磁阻記憶體裝置架構包括用於每一記憶體單元之一個MTJ及一或多個對應的選擇裝置(例如，存取電晶體)。此記憶體裝置在一個選擇裝置之狀況下可稱為1T1MTJ記憶體裝置，且在兩個選擇裝置之狀況下可稱為2T1MTJ記憶體裝置。在一個實施例中，本發明之記憶體裝置可實施為自旋軌道轉矩(SOT)磁阻隨機存取記憶體(SOT-MRAM)裝置。在SOT-MRAM裝置中，MTJ堆疊中的自由區之磁狀態，或更特定而言磁化方向(本文中可互換地使用)可藉由驅動電流脈衝穿過接近自由區(例如，與自由區電接觸)的切換線加以控制(亦即，切換)。此切換線可稱為SOT寫入線。電流脈衝之極性判定自由區之最終磁狀態(例如，平行或反向平行於固定區)。本文所描述的磁阻裝置之實施例利用可稱為SOT寫入電流之電流來切換MTJ堆疊中的自由區之磁狀態。穿過接近自由區(例如，與自由區電接觸，或以其他方式鄰近於自由區)的SOT寫入線之SOT寫入電流可導致自旋電流至自由區中之注入及作用於自由區的自旋轉矩。自旋電流可在垂直於自由區與SOT寫入線之間的界面的方向上注入至自由區中。藉由自旋電流施加至自由區之自旋轉矩然後可影響自由區之磁狀態。
在SOT-MRAM裝置中，藉由自旋電流施加的轉矩之方向可取決於SOT寫入線中的電流流動之方向(或極性)。換言之，流過鄰近於自由區的SOT寫入線的電流之方向可判定施加至自由區的轉矩之方向。因而，自由區可基於 藉由在位置接近的SOT寫入線中在一個方向或另一方向上流動的電流施加之轉矩而在兩個磁性穩定狀態之間切換。
如以下更詳細地論述，呈現了電路及技術以用於存取本發明之1T1MTJ或2T1MTJ(例如，寫入至1T1MTJ或2T1MTJ、自1T1MTJ或2T1MTJ讀取，等等)。更具體而言，呈現了電路及技術以用於：i)例如在寫入操作期間使用共用SOT寫入線以將SOT寫入電流提供至接近共用SOT寫入線(例如，與共用SOT寫入線電接觸)的複數個MTJ，且ii)在例如讀取期間使用每一記憶體單元中的二極體或電晶體以消除電潛洩路徑(例如，短路或穿過及/或沿著非預期通路行進之電流)。
現參考圖1，描繪了SOT-MRAM裝置之記憶體單元100'。記憶體單元100'可包括磁阻裝置，諸如MTJ 321，該MTJ包含定位在自由區10與固定區30之間的中間區20。在一些實施例中，中間區20包括介電材料，諸如氧化鎂(MgO)。在其他實施例中，中間區20可包括任何適合的非磁性材料。然而，MTJ 321可不限於本文中具體地論述之組態/結構。換言之，MTJ 321可具有磁阻堆疊之任何現在已知或未來開發的組態/結構。美國專利第8,686,484號；第8,747,680號；第9,023,216號；第9,136,464號；及第9,419,208號，以及美國專利申請案第15/831,736號(2017年12月5日申請)；第62/591,945號(2017年11月29日申請)；第62/594,229號(2017年12月4日申請)；第62/580,612號(2017年11月2日申請)；第62/582,502號(2017年11月7日申請)、第62/588,158號(2017年11月17日申請)及第62/653,796號(2018年4月6日申請)描述了可在本發明之例示性實施例中使用之例示性磁阻堆疊。此等美國專利及申請案以全文引用的方式併入本文中。
應注意，儘管本文在MTJ堆疊/結構之情境中描述且/或說明本發明中的例示性實施例，但實施例亦可在導體(例如，銅)安置於兩個鐵磁性區/層/材 料之間的巨大磁阻(GMR)堆疊/結構中實施。實際上，本發明之實施例亦可結合其他類型的磁阻堆疊(及/或結構)來使用，其中此類堆疊包括固定區、自由區、中間區等等。為簡潔起見，在GMR或其他磁阻堆疊/結構之情境中將不會具體重複論述及說明－但此類論述及說明應被解釋為完全適用於GMR及其他堆疊/結構。
如圖1中所示，每一記憶體單元100'可包含三個端子，該三個端子包括端子1A、端子1B，及端子1C，所有該等端子可藉由允許至SOT-MRAM裝置之電路及其他元件的電連接性來允許對MTJ 321的電存取。MTJ 321之自由區10可鄰近於SOT寫入線70'或與該SOT寫入線電接觸，該SOT寫入線可提供用來切換自由區10之磁狀態的SOT寫入電流。SOT寫入線70'之每一末端可經由互連件(例如，電極、導通體等等)連接至例如對應的選擇裝置(例如，存取電晶體)，該對應的選擇裝置轉而可連接至對應的源極線，以允許SOT寫入電流行進穿過SOT寫入線70'(例如，以執行寫入操作)。例如，SOT寫入線70'之一個末端(例如，端子1B)可藉由定位在該末端與源極線之間的選擇裝置連接至源極線，且SOT寫入線70'之相反末端(亦即，端子1C)可藉由定位在該相反末端與另一源極線之間的另一選擇裝置連接至另一源極線。可將不同電壓施加至此等源極線以產生在所要方向(例如，自端子1B至端子1C，或自端子1C至端子1B)上穿過SOT寫入線70'的SOT寫入電流7a。如以上所提及，SOT寫入電流之方向可判定自由區10之磁狀態之方向。
此外，展示在MTJ 321之固定區30上方的端子1A可經由互連件(例如，電極、導通體等等)連接至例如位元線，該位元線可提供穿過MTJ 321的讀取電流(亦即，感測信號)以讀取MTJ 321之磁狀態(亦即，以執行讀取操作)。適合的選擇裝置亦可設置在端子1A與位元線之間。將每一記憶體單元形成為如圖1中所描繪的三端裝置可由於耦接至該三端裝置之端子存取電極或導通體，及任 何其他連接裝置(多個)而導致增加之記憶體單元區域。例如，此三端裝置可需要耦接至端子1A、1B、1C的至少三個電極或導通體，以允許至SOT-MRAM裝置之電路及其他元件的電連接性。
為解決、減輕或最小化以上描述的問題，在本發明之一些實施例中，SOT-MRAM裝置中的每一水平記憶體單元陣列可連接至單個共用SOT寫入線。例如，在一些實施例中，SOT寫入線可鄰近於水平記憶體單元陣列中之多個水平地間隔開的MTJ而延伸，藉此形成共用SOT寫入線。特定而言，穿過水平陣列之共用SOT寫入線可鄰近於水平陣列中之所有(或多個)MTJ 321之自由區(例如，與該等自由區電接觸)。共用SOT寫入線之形成可導致在每一記憶體單元中具有兩個端子(連接至位元線的一個端子、連接至源極線的另一端子)之SOT-MRAM裝置，如將在以下章節中更詳細地描述。共用SOT寫入線之使用因而可導致與以上參考圖1所論述的三端記憶體單元之記憶體單元區域相比有所減少的記憶體單元區域。例如，與圖1中所描繪之記憶體單元所需要的三個電極或導通體相比，本發明之例示性記憶體裝置可需要每記憶體單元僅兩個電極或導通體。因此，所涵蓋實施例可允許具有增加的密度(亦即，給定區域中的更多記憶體單元)之SOT-MRAM裝置。
圖2A描繪根據本發明之一個態樣的包含一個電晶體一個磁穿隧接面(1T1MTJ)記憶體單元之例示性SOT-MRAM裝置之一部分的簡化橫截面圖。如圖2A中所說明，每一水平記憶體單元陣列可包括彼此水平地間隔開的多個記憶體單元100。一般而言，每一記憶體單元100可包括串聯地耦接在複數個導電線之間的MTJ 321及選擇裝置80(例如，電晶體)。此等導電線可允許不同的電流或電壓施加至由MTJ 321及選擇裝置80形成之串聯電路。在本發明中，用來將電壓/電流施加至MTJ 321的線稱為「位元線」及「源極線」(例如，位元線50及源極線90)，以便促進對本文所揭示之各種發明之更好的理解。然而，此等名 稱僅出於論述之目的，且不充當對功能性之限制。如此項技術中之一般技藝人士將認識到，各種所涵蓋之信號線可經由任何適合的電連接件連接至MTJ 321及相應選擇裝置80，該電連接件包括但不限於電極、導通體等等。
繼續參考圖2A，水平記憶體單元陣列中的所有MTJ 321之自由區10可鄰近於共用SOT寫入線70定位，或與該共用SOT寫入線電接觸。在此類實施例中，共用SOT寫入線70可攜載用來切換水平陣列中的目標MTJ 321之一或多個自由區10之磁化方向(例如，寫入操作)的SOT寫入電流。藉由i)驅動電流穿過對應於包括目標MTJ(多個)之水平陣列的字線60及ii)控制施加至兩個或兩個以上源極線90之電壓，可產生SOT寫入電流且驅動該SOT寫入電流穿過SOT寫入線70之所要部分(多個)(例如，SOT寫入線70之鄰近於目標MTJ(多個)的部分(多個))。以下將參考例如圖6A至圖6B更詳細地描述可向目標特定MTJ(多個)產生SOT寫入電流的方式。取決於SOT寫入電流之方向(或極性)，自由區10之所得磁狀態將處於第一狀態或第二狀態(第二狀態與第一狀態相反)。
在圖2A中所示的例示性實施例中，固定區30之磁化方向指向頁面外(如由圍封在圓圈中的點所指示)，而可藉由SOT寫入電流來切換的自由區10之磁化方向指向頁面中或頁面外(如分別由圍封在圓圈中的X或點所指示)。區30及10之磁化方向因而平行於共用SOT寫入線平面且正交於共用SOT寫入線70中的電流流動(例如，SOT寫入電流)之方向。此組態可導致在例如寫入操作期間對自由區10之更確定的切換。換言之，自由區10由於經由共用SOT寫入線70提供之SOT寫入電流而完全(或大體上完全)切換之可能性可為高的。在其他實施例中，如由圖3中的箭頭所指示，可使用圖2A中所說明的相同記憶體單元架構，但是其中區30及10之磁化方向平行於共用SOT寫入線平面且平行於共用SOT寫入線70中的電流流動之方向。與圖2A中所說明的組態相比，此組態可導致對自由區10之相對不確定(或確定性相對較低)的切換(亦即，高速切 換，但自由區10之很大部分未能切換)。在一些此類實施例中，可利用藉由外部磁鐵或導體提供之外部磁場來輔助可能經歷不確定的切換之組態，使得可更完全地或徹底地切換自由區10之磁化方向。然而，本發明之共用SOT寫入線70可在以上所論述的組態中之任一者中使用。
繼續圖2A，水平陣列中的每一MTJ 321之固定區30可經由或不經由互連件(例如，電極、導通體等等)連接至位元線50，可自該位元線提供讀取電流(亦即，感測信號)以讀取MTJ 321之磁狀態。在圖2A中所說明的例示性實施例中，二極體40亦可連接在固定區30與位元線50之間。可藉由驅動來自位元線50之讀取電流穿過MTJ 321以讀取MTJ 321之磁狀態來完成讀取操作。例如，可藉由在位元線50處施加電壓、同時將源極線90拉至更低的電壓(例如，接地)，然後基於跨MTJ 321的所得電流判定電阻，來偵測跨MTJ 321的電阻。在其他實施例中，可使用匹配的電流源來施加穿過MTJ 321的已知電流，然後可基於跨MTJ 321的電壓降判定電阻。值得注意的是，二極體40可定位在固定區30與位元線50之間以防止電流漏泄(例如，短路或穿過及/或沿著非預期通路行進之電流)，電流漏泄可使讀取電流強度降級。如將在以下章節中進一步描述的，代替二極體40，其他類型之裝置(諸如電晶體)可定位在固定區30與位元線50之間，以達成相同效果(亦即，防止電流漏泄)。
圖2B描繪根據本發明之一個態樣的包括兩個電晶體一個磁穿隧接面(2T1MTJ)記憶體單元之例示性SOT-MRAM裝置之一部分的簡化橫截面圖。圖2B描繪了作為圖2A中所說明的例示性實施例之替代的實施例。值得注意的是，代替如圖2A中所說明的定位在MTJ 321與位元線50之間的二極體40，圖2B中之每一記憶體單元100包括MTJ 321與位元線50之間的電晶體85，及連接至水平陣列中的所有電晶體85之閘極的讀取字線65。類似於圖2A中的二極體40，圖2B中的電晶體85在例如寫入操作期間藉由阻止電流朝向位元線50之任 何回流可防止或可有助於防止電流漏泄。在寫入操作期間，可將讀取字線65設定成接地以「切斷」電晶體85。在讀取操作期間，例如，藉由在讀取字線65處施加正電壓來「接通」之電晶體85可允許源自於位元線50的讀取電流在自電晶體85之源極至汲極(例如，自位元線50朝向MTJ 321)的一個方向上行進。此外，可調整施加至位元線50的電壓(亦即，位元線50之電壓位準)以便控制穿過電晶體85的電流流動。在一些實施例中，讀取字線65可被移除，且每一電晶體85之閘極及源極皆可連接至位元線50，如圖2C中所描繪的。以圖2C中所說明的方式實施之電晶體85將亦具有藉由調整施加至位元線50的電壓(亦即，位元線50之電壓位準)來防止朝向位元線50的電流漏泄之效果。
應注意，儘管圖2A至圖2C及圖3各自說明水平陣列中的僅兩個相鄰記憶體單元100，但此僅為了簡單及清晰起見。如此項技術中之一般技藝人士已知的，任何數目個記憶體單元100可包括在水平陣列中。此外，所得SOT-MRAM裝置可包括排列成列的任何數目個此類水平陣列。
圖4描繪包含圖2A中所說明的複數個1T1MTJ記憶體單元100之例示性SOT-MRAM裝置1000之一部分的示意圖。一般而言，每一記憶體單元100之MTJ 321(以及耦接至其固定區30的二極體40)及選擇裝置80耦接在對應的位元線(例如，位元線50C1、50C2、50C3、50Cd等等)與對應的源極線(例如，源極線90C1、90C2、90C3、90Cd等等)之間。更特定而言，每一選擇裝置80之閘極、源極及汲極分別耦接至對應的字線、源極線及共用SOT寫入線。藉由控制位元線、源極線及字線處的電壓，裝置1000中的每一MTJ 321可被單獨選擇來用於各種操作(例如，讀取、寫入、差動位元寫入、設定/重設等等)。例如，讀取/寫入電路(圖4中未展示)可連接至位元線及源極線，該讀取/寫入電路包含：i)用以選擇性地驅動位元線及源極線的驅動器，及ii)用以判定MTJ之狀態及儲存在記憶體單元中之所得資料位元的讀取電路。此外，字線驅動器(圖4中 未展示)可連接至字線以選擇性地將字線電壓提供至字線。在保持MTJ 321之狀態的待命模式期間，可將位元線、源極線及字線全部設定成接地以消除記憶體單元100中及記憶體單元100之間的電流流動。
在圖4中，說明排列成四列的總共四個水平記憶體單元陣列，其中水平陣列中的每一記憶體單元之位置可藉由對應的列號及行號(例如，R1、R2、R3、R4及C1、C2、C3、Cd)指示。在以下章節中，每一記憶體單元(或其中的任何組件，諸如MTJ、二極體及選擇裝置)可藉由其對應的列號及行號識別。例如，位於頂部水平陣列之最左區段處的記憶體單元將被指定為在R1/C1處的記憶體單元100。類似地，該記憶體單元內的MTJ將被指定為在R1/C1處的MTJ 100。該記憶體單元內的二極體及選擇裝置將遵循相同慣例(例如，在R1/C1處的二極體40、在R1/C1處的選擇裝置80)。列號及行號亦將被附加至諸如位元線50、源極線90、SOT寫入線70及字線60之信號線之名稱。例如，穿過在R1處的水平記憶體單元陣列之SOT寫入線及字線可分別被指定為SOT寫入線70R1及字線60R1。類似地，提供跨C1中的記憶體單元之電壓(或驅動電流穿過該等記憶體單元)的位元線及源極線將分別被指定為位元線50C1及源極線90C1。
應注意，位於最右行(亦即，虛設行)Cd處的記憶體單元將稱為「虛設」記憶體單元。連接至沿著Cd的「虛設」記憶體單元之位元線及源極線將分別稱為位元線50Cd及源極線90Cd。可實施虛設行Cd及其中的記憶體單元，以便提供穿過共用SOT寫入線之沿著緊鄰虛設行Cd(亦即，在該虛設行左側)的行定位之部分的電流，使得亦可切換該行中的MTJ之磁狀態。沿著虛設行Cd的MTJ可能無法操作(例如，不能切換或另外不用於資料儲存)，因為可能沒有可能提供穿過共用SOT寫入線之鄰近於此等MTJ的部分之足夠量的電流。如以上所提及，雖然圖4中展示僅四個水平陣列，但任何數目個水平陣列可存在於 SOT-MRAM裝置1000之所說明部分中。此外，如沿著C3及Cd定位的記憶體單元之間的虛線所表明，每一水平陣列中的記憶體單元之數目可能並不限於四個，且任何數目個記憶體單元可存在於每一水平陣列中。
現參考圖5及圖6A至圖9B，將說明選擇性地存取SOT-MRAM裝置1000之MTJ 321以執行各種操作(例如，寫入、讀取、差動位元寫入，及設定/重設)之例示性方法。更特定而言，圖6A至圖6B將說明選擇且寫入至在R2/C2處的MTJ 321(亦即，目標MTJ 321)之例示性方法。圖7A至圖7B將說明選擇目標MTJ且自目標MTJ進行讀取之例示性方法。圖8A至圖8B將說明使用在R2/C1及R2/C2處的一對相鄰MTJ(亦即，一對目標MTJ 321)來寫入差動位元之例示性方法。圖9A至圖9B將說明設定/重設在R2處的水平記憶體單元陣列之例示性方法。應注意，儘管圖6A、圖7A及圖8A展示了在記憶體陣列中的特定位置處(例如，在R2/C2及R1/C1處)選擇之MTJ 321，但此僅為例示性的，且此項技術中之一般技藝人士將明白，可使用參考圖6B、圖7B及圖8B所論述的例示性方法來選擇記憶體陣列中的任何一或多個MTJ 321。
圖5描繪例示性SOT-MRAM裝置1000之一部分的示意圖，其中在R2處的水平記憶體單元陣列經啟動(亦即，經選擇)。如將在以下章節中更詳細地解釋的，可將適合的字線電壓(亦即，vpwl)施加至字線60R2以啟動/選擇在R2處的水平記憶體單元陣列，且隨後藉由控制施加至位元線及源極線的電壓來存取沿著經啟動之水平陣列定位之任何MTJ 321(以執行以下參考圖6A至圖9B所描述之任何操作)。
圖6A為說明選擇且寫入至例示性SOT-MRAM裝置1000之(在R2/C2處的)MTJ 321(亦即，將資料位元儲存在該MTJ中)之例示性方法600的流程圖。圖6B描繪在圖6A中所說明的寫入操作期間之包含目標MTJ 321之作用中水平陣列的簡化橫截面圖。在以下論述中，將參考圖6A及圖6B兩者。在圖6A中 的例示性方法600之步驟610處，可將適合的字線電壓施加至字線60R2以啟動在R2處的水平陣列，且可將其餘字線(例如，圖5中的字線60R1、60R3、60R4)設定成接地。例如，可將字線60R2驅動至適合於寫入操作的字線電壓，而可將其他字線(例如，字線60R1、60R3、60R4)維持在低電壓供應(VSS)，在一些態樣中，該低電壓供應可為接地。藉由僅將字線60R2驅動至字線電壓，連接至字線60R2之選擇裝置80可被「接通」(亦即，將電流自源極傳送至汲極)，而連接至其他字線(例如，字線60R1、60R3、60R4)之選擇裝置80可被「切斷」(亦即，阻止電流通過)。例如，圖5展示了在R2處的作用中水平記憶體單元陣列。一旦在R2處的水平陣列已經啟動，就可在步驟620處將所有位元線(例如，位元線50C1、位元線50C2、位元線50C3、位元線50Cd等等)設定成接地。然後，在步驟630處，可將適合於寫入操作的源極線電壓施加至一或多個源極線，且可將其餘源極線設定成接地，以產生穿過共用SOT寫入線70R2之鄰近於目標MTJ 321(亦即，在R2/C2處的MTJ 321)之一部分的SOT寫入電流。
源極線電壓所施加到的源極線之選擇可判定沿著共用SOT寫入線70R2產生的SOT寫入電流之位置以及方向。SOT寫入電流之方向然後可決定目標MTJ 321之自由區10之磁化方向。例如，如圖6B中所示，為使目標MTJ 321之自由區10之磁化方向指向頁面外(例如，平行於目標MTJ 321之固定區30之磁化方向)，可將源極線90C1及90C2驅動至適合於寫入操作的源極線電壓，且可將陣列中的其餘源極線(例如，源極線90C3、源極線90Cd等等)設定成接地。由於在源極線90C2與源極線90C3之間產生的電壓電位差，可如圖6B中所說明產生SOT寫入電流95W，該SOT寫入電流穿過共用SOT寫入線70R2之鄰近於目標MTJ 321之部分自源極線90C2朝向源極線90C3流動。
相反地，為使目標MTJ 321之自由區10之磁化方向指向頁面中(例如，反向平行於目標MTJ 321之固定區30之磁化方向)，可將源極線90C3及90Cd (以及其間的任何源極線)驅動至適合於寫入操作的源極線電壓，且可將其餘源極線(例如，源極線90C1及90C2)設定成接地。由於在源極線90C3與源極線90C2之間產生的電壓電位差，可產生SOT寫入電流，該SOT寫入電流穿過共用SOT寫入線70R2之鄰近於目標MTJ 321之部分自源極線90C3朝向源極線90C2流動。
亦應注意，定位在MTJ 321與位元線50之間的二極體40可在寫入操作期間防止朝向位元線50的電流漏泄。此外，在一些實施例中，可在步驟630(亦即，源極線選擇)期間或在該步驟之後執行步驟610(亦即，字線選擇)。
圖7A為說明選擇且讀取例示性SOT-MRAM裝置1000之(在R2/C2處的)MTJ 321之磁狀態之例示性方法700的流程圖。圖7B描繪在圖7A中所說明的讀取操作期間之包含目標MTJ 321的作用中水平陣列的簡化橫截面圖。在以下論述中，將參考圖7A及圖7B兩者。在圖7A中的例示性方法700之步驟710處，可將適合的字線電壓施加至字線60R2以啟動在R2處的水平陣列，且可將其餘字線(例如，圖5中的字線60R1、60R3及60R4)設定成接地，如以上參考圖6A中之步驟610所論述。例如，圖5展示在R2處的經啟動/經選擇之水平記憶體單元陣列。一旦在R2處的水平陣列已經啟動，就可在步驟720處將適合於讀取操作的位元線電壓施加至位元線50C2，且可將其餘位元線(例如，位元線50C1、位元線50C3、位元線50Cd等等)設定成接地。然後，在步驟730處，可將所有源極線(例如，源極線90C1、源極線90C2、源極線90C3、源極線90Cd等等)設定成接地。由於在位元線50C2與源極線90C1、90C2、90C3、90Cd等等之間產生的電壓電位差，可如圖7B中所說明產生讀取電流95R，該讀取電流自位元線50C2流動穿過目標MTJ 321，然後經由在R2/C2處的共用SOT寫入線70R2朝向源極線90C2流動。雖然大部分讀取電流95R可採取更短的路徑且朝向源極線90C2流動，但少量的讀取電流95R亦可經由共用SOT寫入線70R2朝 向源極線90C1及90C3流動，該少量的讀取電流可為可忽略的，且可能不會影響讀取操作或以其他方式造成任何不需要的寫入類型操作。然後可基於例如跨目標MTJ 321的讀取電流95R判定目標MTJ 321之電阻狀態(例如，高電阻或低電阻)。
因為位元線50C1、50C3、50Cd等等(亦即，除位元線50C2以外的位元線)設定成接地，所以少量的讀取電流95R亦可朝向此等位元線行進，從而產生潛洩路徑。定位在MTJ 321與行C1、C3、Cd之位元線之間的二極體40可消除此類潛洩路徑以維持讀取電流之強度。如以上參考圖2B至圖2C所論述，在一些實施例中，代替二極體40，可使用電晶體來防止讀取電流95R朝向位元線行進。此外，在一些實施例中，可控制施加至位元線50C2的電壓(在步驟720中)，使得在R2/C2處的共用SOT寫入線70R2中流動之所得讀取電流95R足夠低，以使得目標MTJ 321之自由區10之磁化方向可不受影響。
在替代性實施例中，可移除圖7B中的二極體40，且MTJ 321(或其固定區30)可直接耦接至位元線50。如以上所提及，二極體40之移除可致使讀取電流朝向接地位元線50C1、50C3、50Cd等等(亦即，除位元線50C2以外的位元線)行進，此可實質上使讀取電流強度降級。為減輕或避免此問題，在步驟720處，可將位元線50C1、50C3、50Cd等等驅動至與位元線50C2相同的電壓，從而消除位元線50C2與其餘位元線之間的電壓電位差。換言之，可跨位元線50C1、50C2、50C3、50Cd等等施加相同的電壓，使得不會有電流在此等位元線之間流動。
圖8A為說明使用例示性SOT-MRAM裝置1000之(在R2/C1及R2/C2處的)一對相鄰MTJ 321來寫入差動位元之例示性方法的流程圖。圖8B描繪在圖8A中所說明的差動位元寫入操作期間之包含該對目標MTJ 321的作用中水平陣列的簡化橫截面圖。在以下論述中，將參考圖8A及圖8B兩者。
因為穿過不同MTJ的電阻可顯著變化，從而減少可達成的讀取信號，所以可將記憶體中的兩個相鄰MTJ寫入成互補狀態以儲存單個資訊位元。藉由比較兩個互補MTJ之狀態，可容易地判定所儲存位元。相較於將單個MTJ之電阻與參考值進行比較，此可為更可靠且更快速的。在儲存具有值「0」之位元的一對MTJ之一個實例中，第一MTJ可處於第一狀態(例如，相對較低的電阻)，且第二MTJ可處於第二狀態(例如，相對較高的電阻)。若第一MTJ處於第二狀態(例如，相對較高的電阻)中且第二MTJ處於第一狀態(例如，相對較低的電阻)中，則其可表示值「1」。
因此，使用一對相鄰MTJ來寫入差動位元可需要鄰近兩個相鄰MTJ來傳送兩個相反的寫入電流，以便將兩個不同狀態儲存在彼等MTJ中。圖8A中的流程圖描述產生鄰近裝置1000之在R2/C1及R2/C2處的一對相鄰MTJ之此類兩個相反的SOT寫入電流之例示性方法800。在步驟810處，可將適合的字線電壓施加至字線60R2以啟動在R2處的水平陣列，且可將其餘字線(例如，圖5中的字線60R1、60R3、60R4)設定成接地，如以上參考圖6A中的步驟610所論述。例如，圖5展示在R2處的經啟動/經選擇之水平記憶體單元陣列。一旦在R2處的水平陣列已經啟動，就可在步驟820處將所有位元線(例如，位元線50C1、位元線50C2、位元線50C3、位元線50Cd等等)設定成接地。然後，在步驟830處，可將適合於寫入操作的源極線電壓施加至一或多個源極線，且可將其餘源極線設定成接地，以產生穿過共用SOT寫入線70R2之鄰近該對目標MTJ 321(亦即，在R2/C1及R2/C2處的MTJ)之部分的兩個相反的SOT寫入電流。
例如，如圖8B中所示，為使在R1/C1處的MTJ 321之自由區10之磁化方向指向頁面中(例如，反向平行於在R1/C1處的MTJ 321之固定區30之磁化方向，從而導致相對較高的電阻)且在R2/C2處的MTJ 321之自由區10之 磁化方向指向頁面外(例如，平行於在R2/C2處的MTJ 321之固定區30之磁化方向，從而導致相對較低的電阻)，可將源極線90C2驅動至適合於寫入操作的源極線電壓，且可將水平陣列中的其餘源極線(例如，源極線90C1、源極線90C3、源極線90Cd等等)設定成接地。由於在源極線90C2與源極線90C1之間以及在源極線90C2與源極線90C3之間產生的電壓電位差，可如圖8B中所說明產生SOT寫入電流95DW，該SOT寫入電流自源極線90C2流動，然後沿著共用SOT寫入線70R2分成在相反方向上的兩個SOT寫入電流。例如，一個SOT寫入電流95DW可鄰近在R2/C1處的MTJ 321朝向源極線90C1行進，且另一SOT寫入電流95DW可鄰近在R2/C2處的MTJ 321朝向源極線90C3行進。
相反地，為使在R1/C1處的MTJ 321之自由區10之磁化方向指向頁面外(例如，平行於在R1/C1處的MTJ 321之固定區30之磁化方向，從而導致相對較低的電阻)且在R2/C2處的MTJ 321之自由區10之磁化方向指向頁面中(例如，反向平行於在R2/C2處的MTJ 321之固定區30之磁化方向，從而導致相對較高的電阻)，可將除源極線90C2以外的所有源極線(例如，源極線90C1、源極線90C3、源極線90Cd等等)驅動至適合的源極線電壓，且可將源極線90C2設定成接地。由於在源極線90C1與源極線90C2之間以及在源極線90C3與源極線90C2之間產生的電壓電位差，可產生分別自源極線90C1及源極線90C3朝向彼此行進的兩個SOT寫入電流。特定而言，一個SOT寫入電流可鄰近在R2/C1處的MTJ 321穿過共用SOT寫入線70R2自源極線90C1朝向源極線90C2行進，且另一SOT寫入電流可鄰近在R2/C2處的MTJ 321穿過共用SOT寫入線70R2自源極線90C3行進至源極線90C2。
圖9A為說明選擇且設定/重設例示性SOT-MRAM裝置1000之(在R2處的)水平記憶體單元陣列之例示性方法的流程圖。圖9B描繪在圖9A中所說明的重設操作期間之包含MTJ 321的作用中水平陣列的簡化橫截面圖。在以 下論述中，將參考圖9A及圖9B兩者。在圖9A中的例示性方法之步驟910處，可將所有位元線(例如，位元線50C1、位元線50C2、位元線50C3、位元線50Cd等等)設定成接地。在步驟920處，亦可將所有源極線(例如，源極線90C1、源極線90C2、源極線90C3、源極線90Cd等等)設定成接地。然後，在步驟930處，可將電壓施加至字線60R2以啟動在R2處的水平陣列，且可將其餘字線(例如，圖5中的字線60R1、60R3及60R4)設定成接地，如以上參考圖6A中的步驟610所論述。例如，圖5展示在R2處的經啟動/經選擇之水平記憶體單元陣列。一旦在R2處的水平陣列已經啟動，就可將電壓施加至源極線90C1，可將源極線90Cd設定成接地，且可將其餘源極線(例如，在源極線90C1與源極線90Cd之間的源極線90C2、源極線90C3等等)設定成浮動。由於在源極線90C1與源極線90Cd之間產生的電壓電位差，可如圖9B中所說明產生SOT寫入電流95RS，該SOT寫入電流穿過共用SOT寫入線70R2自源極線90C1朝向源極線90Cd行進。所產生的SOT寫入電流95RS可重設在R2處的水平陣列之所有MTJ 321，在R2/Cd處的虛設單元之MTJ 321除外。換言之，在R2處的水平陣列中之自由區10之磁化方向全部可切換成相同方向(亦即，向頁面外)，虛設行Cd之自由區10除外。
相反地，可藉由將電壓施加至源極線90Cd，將源極線90C1設定成接地，且將其餘源極線(例如，在源極線90Cd與源極線90C1之間的源極線90C2、源極線90C3等等)設定成浮動來執行「設定」操作。此將產生穿過共用SOT寫入線70R2自源極線90Cd朝向源極線90C1行進的SOT寫入電流，以將在R2處的水平陣列中的自由區10之磁化方向切換成相同方向(亦即，向頁面中)，虛設行Cd之自由區10除外。
現參考圖10，描繪說明例示性SOT-MRAM裝置1000之記憶體架構的簡化方塊圖。一般而言，SOT-MRAM裝置1000之記憶體架構可包括字線驅動器61、行電路控制器11、包含感測放大器及寫入驅動器之讀取/寫入電路51， 及行多工器開關91。字線驅動器61可產生用於字線60的適當字線電壓，以便選擇/啟動一或多個字線60以存取沿著經選擇之字線(多個)60的MTJ(多個)321。間隙電路11可產生位址信號(例如，行解碼線信號92、讀取/寫入啟用信號52等等)且將該等位址信號發送至行多工器開關91及讀取/寫入電路51，以例如允許進行局部解碼，該局部解碼判定哪些位元線50及源極線90將被驅動以用於特定操作(例如，讀取、寫入等等)。局部解碼可控制讀取/寫入電路51對位線50及源極線90之選擇性驅動，且亦可控制感測放大器至記憶體單元之選擇性耦接或對該等記憶體單元之感測以便判定儲存在其中的資料位元。更特定而言，讀取/寫入啟用信號52可各自提供關於包括在陣列中的記憶體單元是否將被存取以用於特定操作(例如，讀取、寫入等等)之指示。行解碼線信號92可控制行多工器開關91來選擇所要的位元線50及源極線90行。行多工器開關91可包含位元線行多工器開關及源極線行多工器開關。位元線行多工器開關可經組配來提供單向讀取電流且可利用NMOS或PMOS型電晶體實施。源極線行多工器開關可經組配來提供雙向電流，且可利用傳輸閘極或自啟動NMOS電晶體實施。
如以上所提及，讀取/寫入電路51可包含感測放大器及寫入驅動器，且可耦接至位元線及源極線，以將適當的電壓提供至用來執行操作的特定位元線50及源極線90。被驅動的位元線50及源極線90之選擇係基於自間隙電路11接收之位址資訊，其中位址資訊可經解碼且用來判定將要存取的記憶體單元。若例如目標記憶體單元包括在將要存取的頁面中，則讀取/寫入電路51可使用經解碼之位址來選擇性地驅動適合於存取對應的MTJ 321的彼等位元線50及源極線90。
讀取MTJ 321之狀態及判定藉由該狀態表示的位元(亦即，讀取操作，或單個位元讀取操作)可藉由讀取/寫入電路51執行，該讀取/寫入電路可包括感測放大器，該感測放大器經組配來感測表示所儲存位元之低功率信號且將 該低功率信號放大至可辨識的邏輯位準。此外，讀取兩個MTJ 321之狀態及判定藉由彼等狀態表示的位元(亦即，差動位元讀取操作)亦可藉由包括感測放大器之讀取/寫入電路執行，該感測放大器經組配來感測表示MTJ 321之狀態的低功率信號且判定藉由不同狀態表示的單個位元。因為此等兩個MTJ 321儲存互補狀態，所以比較可為簡單的，因為一個MTJ 321將具有相較於另一MTJ 321相對較高的電阻，該另一MTJ 321產生增加的感測信號。因而，相對於單個位元讀取操作之狀況，MTJ 321之分佈中的電阻變化之量值在差動位元讀取操作之狀況下不太重要。為執行以上所論述的讀取操作，可將感測放大器連接至每一行MTJ 321以用於讀取儲存在其中的資料值。
圖11描繪例示性SOT-MRAM裝置1000之一部分的放大透視圖。特定而言，圖11說明連接至本發明之共用SOT寫入線70的MTJ 321之例示性堆疊組態。圖11中所說明的MTJ 321(具體而言，MTJ 321之自由區10)可利用高縱橫比(例如，具有大於或等於寬度或直徑的高度)或另外可為條形的，使得自由區10之磁化具有垂直於基板平面來定向的磁各向異性。此MTJ 321在本文中可稱為垂直MTJ或pMTJ。應注意，儘管圖11中所描繪的特定區之形狀為圓柱形的，但該等區亦可具有矩形、梯形、錐體形或其他形狀。
繼續參考圖11，磁阻裝置可包括安置於固定區30上方且與該固定區接觸的中間層20。中間層20可包括介電材料。自由區10可在中間層20上方且與該中間層接觸，與固定區30相對。在一些實施例中，隔離層15可安置於自由區10與共用SOT寫入線70之間。為達成SOT-MRAM裝置中的高切換效率，希望SOT寫入電流主要流過SOT寫入線70而不流過自由區10。由具有高電阻率之材料(多個)形成的隔離層15可防止SOT寫入電流流過或遷移至自由區10，同時允許藉由SOT寫入電流產生的自旋電流穿過隔離層15注入自由區10中。除了在SOT寫入線70與自由區10之間的直接界面處產生的主要自旋轉矩之 外，此自旋電流亦可促成作用於自由區10上的自旋轉矩。因此，與例如圖1中所描繪的習知結構相比，圖11中之結構可導致增加的切換效率。隔離層15可與自由區10及共用SOT寫入線70兩者接觸。隔離層15可沿著自由區10之圓周延伸，或可僅部分地沿著自由區10之圓周延伸。在一個實施例中，如圖11中所說明，複數個隔離層15可沿著自由區10之圓周形成且彼此間隔開。類似地，共用SOT寫入線70可沿著自由區10之圓周延伸，或可僅部分地沿著自由區10之圓周延伸。隔離層15可具有小於或等於共用SOT寫入線70之厚度的厚度。在一些實施例中，隔離層15可具有大於或等於共用SOT寫入線70之高度的高度。在一或多個實施例中，共用SOT寫入線70可具有不均勻的厚度。例如，如圖11中所描繪，共用SOT寫入線70之部分可遠離自由區10橫向向外延伸。在一些實施例中，如圖11中所說明，複數個隔離層15(例如，兩個隔離層15)可沿著自由區10之圓周形成且彼此間隔開，且複數個隔離層15中之每一者可大致定位在共用SOT寫入線70之橫向延伸部分與自由區10之面向共用SOT寫入線70之橫向延伸部分的部分之間，以便維持SOT寫入電流主要流過共用SOT寫入線70且防止SOT寫入電流流過(或遷移至)自由區10。在一或多個實施例中，共用SOT寫入線70之部分所具有的厚度可足以將具有足以改變自由區10之磁化方向之量值的自旋電流賦予自由區10。在一些實施例中，源極線可藉由導通體或電極連接至共用SOT寫入線70之遠離自由區10橫向延伸的一或多個部分。
繼續參考圖11，隔離層15可自自由區10之頂部邊緣延伸。在一些實施例中，隔離層15並不延伸超過自由區10之底部邊緣。在其他實施例中，隔離層15可延伸超過共用SOT寫入線70之底部邊緣。在另外的其他實施例中，隔離層15可自自由區10之頂部邊緣延伸至固定區30之底部邊緣。在另外的其他實施例中，隔離層15可自鄰近於自由區10(且與該自由區接觸)的位置延伸至鄰近於固定區30(且與該固定區接觸)的位置。在一或多個實施例中，隔離層15 (及間接地，共用SOT寫入線70)可在垂直於隔離層15與自由區10之界面的平面中徑向地覆蓋自由區10之大致35°-320°，從而允許電子圍繞自由區10之大部分圓周循環。在一些實施例中，當電子沿著共用SOT寫入線70流動時，可在垂直於電子流動的方向上將自旋電流賦予自由區10。在一些實施例中，此電子流動將賦予足夠的轉矩來切換自由區10之磁化方向。在一些實施例中，自由區10之磁化方向可正交於共用SOT寫入線70中的電流流動之方向且平行於自由區10之圓周表面(亦即，豎直外壁)，如圖11中的雙向箭頭所指示。固定區30之磁化方向可平行於固定區10之圓周表面(亦即，豎直外壁)，且可固定在一個方向上(例如，向下或向上)，如圖11中的向下箭頭所指示。
圖12A至圖12C描繪包括本發明之1T1MTJ記憶體單元的例示性SOT-MRAM裝置1000之一部分的平面圖及橫截面圖(分別沿著圖12A中所識別的平面2-2及平面3-3)。特定而言，圖12A至圖12C中所說明的例示性裝置1000係利用以上參考圖11所論述之垂直MTJ(亦即，pMTJ)實施。然而，如此項技術中的一般技藝人士已知的，例示性裝置1000可使用具有變化的組態/結構之任何現在已知或稍後開發的MTJ來實施。在pMTJ實施於如圖12A至圖12C中所示的SOT-MRAM裝置1000中的情況下，位元線50及MTJ 321之定位可與圖2A至圖2C、圖3、圖6B、圖7B、圖8B及圖9B中所描繪的例示性SOT-MRAM裝置1000(亦即，利用平面內MTJ的裝置)之定位不同。值得注意的是，共用SOT寫入線70及MTJ 321可形成/定位在位元線50上方。此組態可帶來增加的切換效率，如以上參考圖11所論述。在以下論述中，將參考圖12A至圖12C。
如圖12A中所說明，例示性SOT-MRAM裝置中之每一水平記憶體單元陣列可包括彼此水平地間隔開的多個記憶體單元100。在一個實施例中，每一記憶體單元100之寬度可量測為大致60nm(奈米)(亦即，W
Figure 108146431-A0202-12-0023-22
60nm)且長度可量測為大致84nm(亦即，L
Figure 108146431-A0202-12-0023-23
84nm)。每一記憶體單元100可包括以上參考圖11 所論述的以垂直MTJ堆疊組態形成之MTJ 321。圖12B中更清楚地展示MTJ 321之堆疊組態。值得注意的是，自由區10可形成MTJ 321之頂部層，且可利用高縱橫比(例如，具有大於或等於直徑的高度)或另外可為條形的。例如，自由區10可具有量測為大致15nm至20nm的高度(亦即，H自由
Figure 108146431-A0202-12-0024-24
15-20nm)及量測為大致10nm的直徑(亦即，D自由
Figure 108146431-A0202-12-0024-25
10nm)。繼續參考圖12B，在一個實施例中，自由區10可形成於中間層20上方且與該中間層接觸。中間層20可形成於固定區30上方，且可安置於自由區10與固定區30之間。固定區30可具有量測為大致15nm至20nm的直徑(亦即，D固定
Figure 108146431-A0202-12-0024-26
15-20nm)。二極體40可形成於位元線50上方且與該位元線接觸，且可定位在固定區30與位元線50之間。如以上參考圖7A至圖7B所論述，藉由控制施加至供應線(亦即，位元線50、源極線90及字線60)的電壓，可產生讀取電流且該讀取電流可自位元線50行進穿過二極體40，穿過目標MTJ 321，穿過SOT線70，穿過連接至電晶體80之汲極的導通體75，行進至電晶體80之源極，穿過互連件45(例如，電極、導通體等等)，且行進至源極線90，以便判定目標MTJ 321之電阻狀態(亦即，讀取操作)。此外，每一位元線50可連接至沿著相應行定位的所有記憶體單元之二極體40，如以上參考圖4至圖5所論述。
此外，水平陣列中的所有MTJ 321之自由區10可形成為接近共用SOT寫入線70或與該共用SOT寫入線接觸。在一個實施例中，共用SOT寫入線70可沿著自由區10之圓周之至少一部分與每一自由區10接觸，如圖12A中以及圖11中所示。複數個隔離層15可安置於每一自由區10與共用SOT寫入線70之間。特定而言，如以上參考圖11所論述，複數個隔離層15中之每一隔離層15可大致定位在共用SOT寫入線70之橫向延伸部分與自由區10之面向共用SOT寫入線70之橫向延伸部分的部分之間，以便維持SOT寫入電流主要流過共用SOT寫入線70且防止SOT寫入電流流過(或遷移至)自由區10。在一個實施 例中，由於在所要的方向上施加了自旋轉矩，自由區10之所得磁化方向將平行於自由區10之圓周表面(亦即，豎直外壁)且正交於共用SOT寫入線70中的電流流動方向，如圖12B至圖12C中的箭頭所指示。如以上所論述，共用SOT寫入線70可與水平陣列中的所有MTJ 321之自由區10接觸。在每一記憶體單元100中，共用SOT寫入線70可經由導通體75連接至電晶體80之汲極。在一個實施例中，如圖12A至圖12C中所示，電晶體80可為鰭式場效電晶體(亦即，FinFET)。如此項技術中的一般技藝人士已知的，FinFET為建構在基板(例如，絕緣體上矽)上的非平面(亦即，三維)雙閘極電晶體。在圖12B中，在一個末端(例如，圖12B中的導通體75之頂部末端)處與共用SOT線70接觸之導通體75看上去在另一末端(例如，圖12B中的導通體75之底部末端)處與字線60接觸。然而，此係因為導通體75之底部末端與電晶體80之間的接觸點在圖12B中被字線60遮擋。事實上，導通體75之底部末端可實際上與電晶體80之汲極接觸，如圖12C中所示。繼續參考圖12C，字線60可與電晶體80之閘極接觸。如以上所論述，可將電壓施加至字線60以「接通」電晶體80以使電流通過。此外，字線60可與水平陣列中的所有記憶體單元之電晶體80之閘極接觸(例如，圖12A至圖12B)。因此，將電壓施加至字線60可藉由「接通」水平陣列中的所有電晶體80來啟動/選擇水平陣列以用於操作。進一步參考圖12C，源極線90可經由連接在源極線90與電晶體80之源極之間的互連件45(例如，電極、導通體等等)與電晶體80之源極電接觸。如以上參考圖6A至圖6B所論述，可將適合的源極線電壓施加至一或多個源極線90以驅動電流穿過共用SOT寫入線70之所要部分，以便在例如寫入操作期間切換目標自由區10之磁化方向。圖12B展示穿過共用SOT寫入線70之鄰近於目標MTJ 321的一部分自一個源極線朝向另一源極線流動的SOT寫入電流95W。此外，每一源極線90可連接至沿著相應行定位的所有記憶體單元電晶體80之源極，如以上參考圖4至圖5所論述。
應注意，儘管圖12A至圖12C各自說明水平陣列中的僅四個記憶體單元100，但此僅為了簡單及清晰起見。如此項技術中之一般技藝人士已知的，任何數目個記憶體單元100可包括在水平陣列中。此外，所得SOT-MRAM裝置可包括排列成列的任何數目個此類水平陣列。
雖然以上已呈現例示性實施例，但應瞭解，存在許多變型。此外，雖然描述使用了包括呈特定例示性排列的記憶體單元之自旋轉矩MRAM裝置，但本教義可應用於具有不同架構的其他記憶體裝置，在該等不同架構中可應用相同的概念。因而，以上揭示的特定實施例僅為說明性的，且不應被視為限制，因為該等實施例可進行修改且以不同但等效的方式實踐，該等方式對受益於本文中的教義之熟習此項技術者而言係顯而易見的。因此，先前的描述不欲將本發明限於所闡述的特定形式，而是相反地意欲涵蓋可包括在如所附申請專利範圍所限定之本發明之精神及範疇內的此類替代方案、修改及等效物，使得熟習此項技術者應理解，他們可在不脫離本發明之最廣泛形式的本發明之精神及範疇的情況下做出各種變化、置換及變更。
在一個實施例中，本發明係關於磁阻記憶體，該磁阻記憶體包含：複數個磁阻記憶體裝置，其中每一磁阻記憶體裝置包括固定磁區、自由磁區，及中間區，該中間區安置於該固定磁區與該自由磁區中間；以及第一導體，該第一導體鄰近該複數個磁阻裝置中之每一磁阻記憶體裝置而延伸，其中該第一導體與每一磁阻記憶體裝置之自由磁區電接觸。
本發明之各種態樣可包括以下特徵中之一或多者：中間區可包括介電材料；每一磁阻記憶體裝置之固定磁區可電連接至第二導體；選擇裝置可將每一磁阻記憶體裝置之固定磁區電連接至第二導體；選擇裝置可將每一磁阻記憶體裝置之固定磁區電連接至第二導體，其中選擇裝置為二極體；選擇裝置可將每一磁阻記憶體裝置之固定磁區電連接至第二導體，其中選擇裝置為電晶 體；複數個磁阻記憶體裝置中之每一磁阻記憶體裝置可包括磁穿隧接面；自由磁區之磁化方向可平行於在第一導體中流動的電流之方向；自由磁區之磁化方向可垂直於在第一導體中流動的電流之方向；以及自由磁區可包括高縱橫比。
在另一實施例中，本發明係關於磁阻記憶體，該磁阻記憶體包含：記憶體陣列，該記憶體陣列包括複數個磁阻記憶體裝置，其中該複數個磁阻記憶體裝置中之第一磁阻記憶體裝置集合排列成第一列，其中第一磁阻記憶體裝置集合中之每一磁阻記憶體裝置包括第一磁區、第二磁區，及中間區，該中間區安置於該第一磁區與該第二磁區中間；以及第一導體，該第一導體安置成鄰近於第一磁阻記憶體裝置集合中之每一磁阻記憶體裝置，其中第一導體之一部分與第一磁阻記憶體裝置集合中之每一磁阻記憶體裝置之第一磁區電接觸，且其中第一導體經由相應第一選擇裝置電耦接至複數個第二導體。
本發明之各種態樣可包括以下特徵中之一或多者：磁阻記憶體可進一步包含複數個第三導體及複數個第二選擇裝置，其中該複數個第三導體中之每一第三導體經由該複數個第二選擇裝置中之相應第二選擇裝置耦接至第一磁阻記憶體裝置集合中之每一磁阻記憶體裝置之相應第二磁區；該磁阻記憶體可進一步包含複數個第三導體及複數個第二選擇裝置，其中該複數個第三導體中之每一第三導體經由該複數個第二選擇裝置中之相應第二選擇裝置耦接至第一磁阻記憶體裝置集合中之每一磁阻記憶體裝置之相應第二磁區，且其中該複數個第二選擇裝置為二極體；第一磁區可包括磁化，該磁化經組配成當曝露於自旋軌道轉矩時在第一方向與第二方向之間轉換；第一磁區可包括磁化，該磁化經組配成當曝露於自旋軌道轉矩時在第一方向與第二方向之間轉換，且第二磁區可包括磁化，該磁化經組配成當曝露於自旋軌道轉矩時保持固定；中間區可包括介電材料；該複數個磁阻記憶體裝置中之每一磁阻記憶體裝置可包括磁穿隧接面；以及第一磁區可包括高縱橫比。
在又一實施例中，本發明係關於磁阻記憶體，該磁阻記憶體包含：複數個磁阻記憶體裝置，其中每一磁阻記憶體裝置包括固定磁區、自由磁區，及中間區，該中間區安置於該固定磁區與該自由磁區中間，其中自由磁區形成於固定磁區上方；以及第一導體，該第一導體鄰近該複數個磁阻裝置中之每一磁阻記憶體裝置而延伸，其中該第一導體與每一磁阻記憶體裝置之自由磁區電接觸。
本發明之各種態樣可包括以下特徵中之一或多者：每一磁阻記憶體裝置之固定磁區可電連接至第二導體，其中第二導體形成於固定磁區下方；選擇裝置可將每一磁阻記憶體裝置之固定磁區電連接至第二導體，其中選擇裝置為二極體；自由磁區可包括高縱橫比；以及一或多個隔離層可安置於自由磁區與第一導體中間，其中一或多個隔離層包含電阻性材料。
已出於清晰及理解之目的描述了本發明之先前描述。不欲將本發明限於所揭示的精確形式。各種修改在本申請案之範疇及等效物內可為可能的。
10:自由區
20:中間區
30:固定區
40:二極體
50:位元線
60:字線
70:SOT寫入線
75:導通體
80:選擇裝置
90:源極線
100:記憶體單元
321:MTJ

Claims (5)

  1. 一種磁阻記憶體，其包含：複數個磁阻記憶體裝置，其中每一磁阻記憶體裝置包括一固定磁區、一自由磁區，及一中間區，該中間區安置於該固定磁區與該自由磁區中間，其中該自由磁區形成於該固定磁區上方；以及一第一導體，該第一導體鄰近該複數個磁阻裝置中之每一磁阻記憶體裝置而延伸，其中該第一導體與每一磁阻記憶體裝置之該自由磁區電接觸，其中一或多個隔離層安置於該自由磁區與該第一導體之間，該一或多個隔離層之每一者與該自由磁區及該第一導體接觸，該第一導體係與一位元線分開之一寫入線，其中該一或多個隔離層包含電阻性材料，及其中該一或多個隔離層之每一者沿該自由磁區之一圓周而部分地延伸。
  2. 如請求項1之磁阻記憶體，其中每一磁阻記憶體裝置之該固定磁區電連接至一第二導體，該第二導體係該位元線，其中該第二導體形成於該固定磁區下方。
  3. 如請求項2之磁阻記憶體，其中一選擇裝置將每一磁阻記憶體裝置之該固定磁區電連接至該第二導體，其中該選擇裝置為一二極體。
  4. 如請求項1之磁阻記憶體，其中該自由磁區包括一高縱橫比。
  5. 如請求項1之磁阻記憶體，其中該一或多個隔離層之每一者之一高度大於或等於該第一導體之一高度。
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