TW202105713A

TW202105713A - 磁性記憶體結構

Info

Publication number: TW202105713A
Application number: TW108125273A
Authority: TW
Inventors: 哈曼羅; 王藝蓉; 魏拯華
Original assignee: 財團法人工業技術研究院
Priority date: 2019-07-17
Filing date: 2019-07-17
Publication date: 2021-02-01
Also published as: TWI707468B

Abstract

提供一種磁性記憶體結構。磁性記憶體結構包括一磁穿隧結構及一重金屬層。磁穿隧結構包括固定層、阻障層及自由層。阻障層形成於固定層下方。自由層形成於阻障層下方。重金屬層形成於自由層下方。其中，阻障層具有第一上表面，固定層具有下表面，且第一上表面的面積大於下表面的面積。

Description

磁性記憶體結構

本發明是有關於一種磁性隨機存取記憶體（magnetic random access memory, MARM）結構，且特別是有關於一種具有電壓控制磁性異向性（voltage controlled magnetic anisotropy）特性之自旋軌道轉矩（spin-orbit torque, SOT）磁性記憶體結構。

基於磁隧道接面（magnetic tunnel junction, MTJ）的存儲裝置的磁隨機存取記憶體（MRAM）由二個由磁絕緣阻障隔開的鐵磁性（ferromagnetic）層組成，已成為未來高性能非揮發性記憶體及邏輯應用非常前景可期的選擇。特別地，自旋轉移轉矩磁隨機存取記憶體（STT-MRAM）由於其CMOS兼容性、優異的非揮發性、高寫入與讀取速度以及零功率洩漏而引起了眾多關注。它更被認定是低階快取記憶體（low-level cache memory）、系統晶片（system-on-chip）之嵌入式快閃記憶體（flash）等的理想選擇，並且對於諸如因互聯網（Internet of Things, IoT）之類的小型電池供電設備而言是理想的全能型記憶體（one-memory-for-all）。

儘管STT-MRAM由於其獨特特徵而在全球引起了相當大的關注，但是在技術商業化前須解決一些重大挑戰。該技術已經成熟到矽鑄廠能生產它們的階段。儘管已成熟，然仍有進一步提高其穩健性（robustness）的空間。STT-MRAM技術的主要缺點之一是其可靠性問題，例如讀干擾、讀/寫錯誤、保持，以及由於相同讀/寫存取路徑而可能的氧化物擊穿（oxide breakdown）。

為了減輕STT-MRAM的可靠性問題，具有隔離讀/寫路徑的自旋軌道轉矩MRAM（SOT-MRAM）被視為是可能的解決方案。相較於二端點型的STT-MRAM，三端點型的STT-MRAM的優點在於讀寫路徑彼此垂直，這本質上解決了可靠性及隧道能障衰退問題，為快取記憶體應用提供了新的途徑。

本發明一實施例提出一種磁性記憶體結構磁性記憶體結構包括一磁隧道接面（magnetic tunneling junction, MJT）層及一重金屬層。磁穿隧結構包括一固定層、一阻障層及一自由層。阻障層形成於固定層下方。自由層形成於阻障層下方。重金屬層形成於自由層下方。其中，阻障層具有一第一上表面，固定層具有一下表面，且第一上表面的面積大於下表面的面積。

本發明另一實施例提出一種磁性記憶體結構磁性記憶體結構包括一磁穿隧結構、一重金屬層及一導電層。重金屬層形成於磁穿隧結構下方。導電層形成於重金屬層下方。其中，導電層的導電率高於重金屬層的導電率。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

請參照第1~3圖，第1及2圖繪示依照本發明一實施例之磁性記憶體結構100的功能方塊圖，而第3圖繪示第1圖之磁性記憶體結構100的電阻對電流密度（R-J）曲線的示意圖。

磁性記憶體結構100是一種磁隨機存取記憶體（MRAM），例如是自旋軌道轉矩（SOT）式磁隨機存取記憶體。磁性記憶體結構100包括頂部電極110、磁隧道結構120、重金屬層130、導電層140和絕緣層150。

頂部電極110形成在磁穿隧結構120上及上方。頂部電極110用以接收由一電壓源（未示出）施加的讀取電壓V_R ，以讀取磁穿隧結構120的狀態。

磁穿隧結構120包括固定層（pinned-layer）121，阻障層（barrier-layer）122和自由層（free-layer）123。阻障層122形成在固定層121下方，且自由層123形成在阻障層122下方，即阻障層122位於固定層121和自由層123之間。

磁穿隧結構120的頂部電極110和固定層121分別具有側表面110s及側表面121s。在一個蝕刻製程中，通過同一個光罩（Mask）蝕刻出頂部電極110和固定層121，以形成側表面110s及121s，因此側表面110s及121s大致上彼此對齊。如第1圖所示，頂部電極110與固定層121形成為相同的橢圓形狀。

此外，阻障層122具有第一上表面122u，固定層121具有下表面121b，其中第一上表面122u的面積大於下表面121b的面積。如第1圖所示，固定層121的下表面121b整個位於阻障層122的第一上表面122u。

由於阻障層122由與固定層121不同的材料製成，因此阻障層122可用作蝕刻停止層（etching stop layer），以獲得固定層121及/或阻障層122的精確厚度。為了提供蝕刻停止層，阻障層122的第一上表面122u的面積大於固定層121的下表面121b的面積。在一實施例中，阻障層122由包括鎂（Mg）、氧化物或其組合的絕緣材料所製成，其不同於被固定層121的磁性材料。

如第1圖所示，重金屬層130形成在自由層123下方。阻障層122、自由層123及重金屬層130分別具有第一側表面122s、第二側表面123s及第三側表面130s。在一蝕刻製程中，通過同一個光罩蝕刻出阻障層122、自由層123及重金屬層130，以形成第一側表面122s、第二側表面123s及第三側表面130s 。因此，第一側表面122s、第二側表面123s與第三側表面130s大致上彼此對齊（或齊平）。如第1圖所示，阻障層122、自由層123及重金屬層130形成為相同的多邊形形狀，例如是矩形或正方形。

在一些實施例中，固定層121可包括單層或複合層。在一些實施例中，固定層121可包括單層，例如，鈷鐵（CoFe）合金，鈷鐵硼（CoFeB）合金或鈷鎳（CoNi）合金。在一些實施例中，固定層121可包括複合層，例如，鈷（Co）層/鉑（Pt）層，鈷（Co）層/鎳（Ni）層或鈷（Co）層/鈀（Pd）層。

在一些實施例中，阻障層122可包括氧化鎂（MgO）或氧化鋁（AlOx）。在一些實施例中，阻障層122的厚度T1可介於約0.5奈米（nm）至2奈米的範圍內。

在一些實施例中，自由層123可包括單層或複合層。在一些實施例中，自由層123可包括單層，例如，鐵（Fe）、鈷（Co）、鎳（Ni）、釓（Gd）、鋱（Tb）、鈷鐵硼（CoFeB）合金或鈷鐵（CoFe）合金。在一些實施例中，自由層123可包括複合層，例如，鈷鐵硼（CoFeB）合金/鉭（Ta）/鈷鐵硼（CoFeB）合金或鈷鐵（CoFe）合金/鉭（Ta）/鈷鐵（CoFe）。另外，在一些實施例中，自由層123的厚度T2介於約1 nm至約3 nm的範圍內。

在一些實施例中，重金屬層130可以由包括鉭（Ta），鎢（W）、鉑（Pt）、鈀（Pd）、鉿（Hf）、鈮（Nb）、鉬（Mo）、金（Au）或其合金所製成，但不限於此。在一些實施例中，重金屬層130的厚度T3可小於10 nm。

導電層140形成在重金屬層130下方。導電層140包括彼此分離的第一導電部141及第二導電部142，且第一導電部141及第二導電部142連接於重金屬層130之二端。導電層140的導電率高於重金屬層130的導電率。與沒有導電層140的結構相比，本實施例之導電層140能增加的導電層140與導電層140的導電層140連接。在一個實施例中，可以增加重金屬層130與導電層140之整體的導電率，因此可降低第1圖的電流L1的驅動電壓及第2圖的電流L2。另外，在一實施例中，導電層140由例如是銀、金、銅、鋁或其組合的材料製成。

如第1圖所示。在一寫入編程中，施加電流L1以流過第一導電部141、重金屬層130及第二導電部142，以便切換磁穿隧結構 120的自由層123從狀態“0”至狀態“1”（或從狀態“1”到狀態“0”），其中狀態“0”表示固定層121與自由層123的磁化方向例如是相同的，而狀態“1”表示例如固定層121與自由層123的磁化方向例如是相反。

如第2圖所示，在另一寫入編程中，施加反向之電流L2流過第二導電部142、重金屬層130及第一導電部141，以便切換磁穿隧結構 120的自由層123從狀態“1”至狀態“0”（或從狀態“0”到狀態“1”）。

如第1~3圖所示，讀取電壓V_R 施加在頂部電極110及第一導電部141之間或頂部電極110與第二導電部142之間，以在一寫入操作中讀取平行狀態（P state）電阻或反平行狀態（AP state）電阻。在一實施例中，所需的讀取電壓V_R 例如是0.1伏特（Volt），更多或更少。

由於導電層140由與重金屬層130不同的材料製成，導電層140可用作蝕刻停止層，以獲得重金屬層130的精確厚度。在一實施例中，重金屬層130的厚度T3可精確地控制在約3 nm~約10 nm的範圍內。

如第1圖所示，導電層140具有從重金屬層130露出的第二上表面140u。換句話說，如第1圖所示，導電層140延伸超出重金屬層130的側表面130s、阻障層122的第一側表面122s及自由層123的第二側表面123s。

如第1圖所示，絕緣層150填滿第一導電部141與第二導電部142之間的間隔SP1，並形成在第一導電部141及第二導電部142下方。

請參照第4~10圖所示，第4~9圖繪示依照本揭露另一實施例的磁性記憶體結構100的示意圖，而第10圖示繪示磁性記憶體結構100的電阻對電流密度（R-J）曲線的示意圖。

如第4~9圖所示，由外部電壓源施加調變電壓V_M 以調變磁穿隧結構 120的能障（energy barrier）。相同地，將讀取電壓V_R 施加在頂部電極110與第一導電部141之間或頂部電極110與第二導電部142之間，以在寫入操作中讀取P狀態電阻或AP狀態電阻。

如第4圖所示，在寫入編程中，施加電流L1流過第一導電部141，重金屬層130和第二導電部142，以切換磁穿隧結構 120的自由層123從狀態“0”至狀態“1”（或從狀態“1”至狀態“0”），其中電壓V_M 為0。

如第5圖所示，在另一寫入編程中，施加反向電流L2流經第二導電部142、重金屬層130及第一導電部141，以切換磁穿隧結構 120的自由層123從狀態“1”至狀態“0” （或從狀態“0”至狀態“1” ），其中調變電壓V_M 為0。

如第6圖所示，在一寫入編程中，施加電流L1流經第一導電部141、重金屬層130及第二導電部142，以切換磁穿隧結構 120的自由層123從狀態“0”至狀態“1”（或從狀態“1”至狀態“0”），其中電壓V_M 為+ 0.5 V。

如第7圖所示，在另一寫入編程中，施加反向電流L2流經第二導電部142、重金屬層130及第一導電部141，以切換磁穿隧結構 120的自由層123從狀態“1”至狀態“0”（或從狀態“0”至狀態“1”），其中電壓V_M 為+ 0.5 V。

如第8圖所示，在一寫入編程中，施加電流L1流經第一導電部141、重金屬層130及第二導電部142，以切換磁穿隧結構 120的自由層123從狀態“0”至狀態“1”（或從狀態“1”至狀態“0”），其中電壓V_M 為-0.5 V。

如第9圖所示，在另一寫入編程中，施加反向電流L2流經第二導電部142、重金屬層130及第一導電部141，以切換磁穿隧結構 120的自由層123從狀態“1”至狀態“0”（或從狀態“0”至狀態“1”），其中電壓V_M 為-0.5 V。

在SOT-MRAM記憶胞（cell）中，平面內電流（in-plane current）流過重金屬層130。由於重金屬層的自旋霍爾效應（Hall effect, SHE），自旋極化電子累積在金屬層/自由層的接面處，導致橫向純自旋電流流入自由層。因此，在SOT-MRAM記憶胞中，自旋電流不來自隧道能障，且隧道能障在寫入存取期間不會衰降。如第10圖的曲線C11和C12所示，正電流（如曲線C11）將SOT-MRAM記憶胞驅動為高電阻狀態（high-resistance state, HRS），而負電流（如曲線C12）驅動SOT-MRAM記憶胞進入低電阻狀態（low-resistance state, LRS）。因此，可藉由施加電流直接通過施加外部磁場的重金屬層來改變自由層之磁化狀態。如第10圖的曲線C11所示，當正電流的電流密度達到閾值（例如，第10圖所示的曲線C11為28 MA/cm² ）時，允許磁穿隧結構 120的自由層123的狀態改變。當負電流的電流密度低於閾值（例如，第10圖所示的曲線C12為-28 MA/cm² ）時，允許磁穿隧結構 120的自由層123的狀態改變。

如第10圖的曲線C11及C12所示，當電壓V_M 為0V或沒有偏壓（bias）施加時，從P狀態切換到AP狀態以及從AP狀態切換到P狀態的閾值類似如上述的SOT-MRAM單元的切換。

如第10圖的曲線C21及C22所示，當電壓V_M 為-0.5V的偏壓時，從P狀態切換到AP狀態以及從AP狀態切換到P狀態的閾值下降，例如，從+28 MA/cm² （如曲線C11）或 -28 MA/cm² （如曲線C12）至+26 MA/cm² （如曲線C21）或-26 MA/cm² （如曲線C22）。

如第10圖的曲線C31及C32所示，當電壓V_M 為+0.5V的偏壓時，從P狀態切換到AP狀態以及從AP狀態切換到P狀態的閾值上升，例如，從+28 MA/cm² （如曲線C11）或 -28 MA/cm² （如曲線C12）至+31 MA/cm² （如曲線C31）或-31 MA/cm² （如曲線C32）。

例如，如第11圖所示，其繪示依照本揭露另一實施例的磁性記憶體結構200的示意圖。如上所述的用於控制閾值調變效果的電壓V_M 可應用於基於未來高密度非揮發性記憶體（NVM）領域的電壓控制磁異向性輔助型多位元SOT記憶胞結構（voltage controlled magnetic anisotropy （VCMA）-assisted multibit SOT cell structure）。

如第11圖所示，一個頂部電極110形成在對應的磁穿隧結構 120上方，且一個開關260與對應的頂部電極110電連接，用於判斷偏壓是否施加到頂部電極110。

如第11圖所示，磁性記憶體結構200包括多個頂部電極110、多個磁穿隧結構 120、重金屬層130、導電層140、絕緣層150及多個開關260。

在本實施例中，重金屬層130形成在所有磁穿隧結構 120下方，且磁穿隧結構 120上下重疊於第一導電部141與第二導電部142間的間隔SP1。在磁性記憶體結構200中，藉由電流流經二個導電部（第一導電部141及第二導電部142），多個磁穿隧結構 120的多個狀態受到控制而改變。

如第11圖所示，絕緣層150填充第一導電部141與第二導電部142之間的間隔SP1。換句話說，沒有任何導電部設置於間隔SP1。此外，第一電晶體TR1與第一導電部141電連接，第二電晶體TR2與第二導電部142電連接。流向第一導電部141的電流L1的通過與否由第一電晶體TR1控制，而流向第二導電部142的電流L2的通過與否由第二電晶體TR2控制。在本實施例中，多個磁穿隧結構 120的自由層123的狀態可以僅由二個電晶體（第一電晶體TR1及第二電晶體TR2）控制/切換。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200:磁性記憶體結構 110:頂部電極 110s:側表面 120:磁穿隧結構 121:固定層 121b:下表面 121s:側表面 122:阻障層 122s:第一側表面 122u:第一上表面 123:自由層 123s:第二側表面 130:重金屬層 130s:第三側表面 140:導電層 140u:第二上表面 141:第一導電部 142:第二導電部 150:絕緣層 C11、C12、C21、C22、C31、C32:曲線 L1、L2:電流 V_R:讀取電壓 SP1:間隔 V_M:調變電壓 TR1:第一電晶體 TR2:第二電晶體

第1及2圖繪示依照本發明一實施例之磁性記憶體結構的功能方塊圖。第3圖繪示第1圖之磁性記憶體結構的電阻對電流密度（R-J）曲線的示意圖。第4~9圖繪示依照本揭露另一實施例的磁性記憶體結構的示意圖。第10圖繪示磁性記憶體結構100的電阻對電流密度（R-J）曲線的示意圖。第11圖繪示依照本揭露另一實施例的磁性記憶體結構的示意圖。

100:磁性記憶體結構

110:頂部電極

110s:側表面

120:磁穿隧結構

121:固定層

121b:下表面

121s:側表面

122:阻障層

122s:第一側表面

122u:第一上表面

123:自由層

123s:第二側表面

130:重金屬層

130s:第三側表面

140:導電層

141:第一導電部

142:第二導電部

150:絕緣層

V_R:讀取電壓

SP1:間隔

Claims

一種磁性記憶體結構，包括：一磁穿隧結構（magnetic tunneling junction, MJT），包括：一固定層（pinned-layer）；一阻障層（barrier-layer），形成於該固定層下方；及一自由層（free-layer），形成於該阻障層下方；一重金屬層，形成於該自由層下方；其中，該阻障層具有一第一上表面，該固定層具有一下表面，且該第一上表面的面積大於該下表面的面積。
如申請專利範圍第1項所述之磁性記憶體結構，其中該固定層的該下表面整個位於該阻障層的該第一上表面上。
如申請專利範圍第1項所述之磁性記憶體結構，其中該阻障層、該自由層及該重金屬層分別具有一第一側表面，一第二側表面及一第三側表面，該第一側表面、該第二側表面與該第三側表面互相對齊。
如申請專利範圍第1項所述之磁性記憶體結構，更包括：一導電層，形成在該重金屬層下方；其中，該導電層的導電率高於該重金屬層的導電率。
如申請專利範圍第4項所述之磁性記憶體結構，其中該導電層包括一第一導電部及一第二導電部，該第一導電部及該第二導電部分別連接該重金屬層的二端。
如申請專利範圍第4項所述之磁性記憶體結構，其中該導電層具有一從該重金屬層露出的第二上表面。
如申請專利範圍第4項所述之磁性記憶體結構，其中該重金屬層具有一側表面，該導電層延伸超出該重金屬層的該側表面。
如申請專利範圍第5項所述之磁性記憶體結構，更包括：一絕緣層，填滿該第一導電部與該第二導電部之間的間隔。
如申請專利範圍第5項所述之磁性記憶體結構，包括：複數個該磁穿隧結構；其中，該重金屬層形成在所有該些磁穿隧結構下方，且該些磁穿隧結構上下重疊該第一導電部與該第二導電部之間的間隔。
如申請專利範圍第9項所述之磁性記憶體結構，其中沒有任何導電部設置在該第一導電部與該第二導電部之間的間隔。
一種磁性記憶體結構，包括：一磁穿隧結構；一重金屬層，形成於該磁穿隧結構下方；以及一導電層，形成於該重金屬層下方；其中，該導電層的導電率高於該重金屬層的導電率。
如申請專利範圍第11項所述之磁性記憶體結構，其中該磁穿隧結構包括一固定層、一阻障層及一自由層，且該阻障層位於該固定層與該自由層之間。
如申請專利範圍第12項所述之磁性記憶體結構，其中該阻障層具有一第一上表面，該固定層具有一下表面，該固定層的該下表面整個位於該阻障層的該第一上表面上。
如申請專利範圍第12項所述之磁性記憶體結構，其中該阻障層、該自由層及該重金屬層分別具有一第一側表面，一第二側表面及一第三側表面，該第一側表面、該第二側表面與該第三側表面互相對齊。
如申請專利範圍第11項所述之磁性記憶體結構，其中該導電層包括一第一導電部及一第二導電部，該第一導電部及該第二導電部分別連接該重金屬層的二端。
如申請專利範圍第11項所述之磁性記憶體結構，其中該導電層具有從該重金屬層露出的一第二上表面。
如申請專利範圍第11項所述之磁性記憶體結構，其中該重金屬層具有一側表面，該導電層延伸超出該重金屬層的該側表面。
如申請專利範圍第15項所述之磁性記憶體結構，更包括：一絕緣層，填滿該第一導電部與該第二導電部之間的間隔。
如申請專利範圍第15項所述之磁性記憶體結構，包括：複數個該磁穿隧結構；其中，該重金屬層形成在所有該些磁穿隧結構下方，且該些磁穿隧結構上下重疊該第一導電部與該第二導電部之間的間隔。
如申請專利範圍第20項所述之磁性記憶體結構，其中沒有任何導電部設置在該第一導電部與該第二導電部之間的間隔。