TW202118101A - 磁性記憶體裝置、磁性記憶體及其形成方法 - Google Patents

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Abstract

一種磁性記憶體裝置包括：磁性穿隧接面（MTJ）堆疊；自旋軌道力矩（SOT）感應配線，設置在MTJ堆疊之上；第一端子，耦合到SOT感應配線的第一端；第二端子，耦合到SOT感應配線的第二端；以及共用選擇器層，耦合到第一端子。

Description

磁性記憶體裝置、磁性記憶體及其形成方法
本發明實施例是關於磁性記憶體裝置、磁性記憶體及其形成方法。
磁性隨機存取記憶體（magnetic random access memory，MRAM）提供與揮發性靜態隨機存取記憶體（volatile static random access memory，SRAM）相當的性能以及與揮發性動態隨機存取記憶體（volatile dynamic random access memory，DRAM）相當的密度且具有更低的功耗。與非揮發性記憶體（non-volatile memory，NVM）快閃記憶體相比，MRAM提供快得多的存取時間且隨時間的推移遭受最小的劣化，而快閃記憶體可僅被重寫有限的次數。MRAM的一種類型是自旋轉移力矩磁性隨機存取記憶體（spin transfer torque magnetic random access memory，STT-MRAM）。STT-MRAM利用磁性穿隧接面（magnetic tunneling junction，MTJ），所述磁性穿隧接面至少部分是由通過MTJ驅動的電流進行寫入。另一種類型的MRAM是自旋軌道力矩MRAM（spin orbit torque MRAM，SOT-MRAM），它一般來說需要比STT-MRAM低的開關電流。
一個實施例是磁性記憶體裝置，所述磁性記憶體裝置包括第一磁性穿隧接面（MTJ）堆疊。所述磁性記憶體裝置更包括：第一自旋軌道力矩（SOT）感應配線，設置在所述第一MTJ堆疊之上。所述裝置更包括：第一導電線，耦合到所述第一SOT感應配線的第一端。所述裝置更包括：第二導電線，耦合到所述第一SOT感應配線的第二端。所述裝置更包括：選擇器層，耦合到所述第一導電線。所述裝置更包括：第二SOT感應配線，設置在第二MTJ堆疊之上，所述選擇器層耦合到與所述第二SOT感應配線耦合的第三導電線。
以下公開內容提供用於實施本發明的不同特徵的許多不同的實施例或實例。以下闡述元件及佈置的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵從而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下（beneath）”、“在...下方（below）”、“下部的（lower）”、“在...上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。另外，用語“由…製成（made of）”可意指“包括（comprising）”或“由…組成（consisting of）”。此外，在以下製作製程中，在所述操作中/之間可能存在一個或多個附加操作，且可改變操作的次序。在本公開中，短語“A、B及C中的一者”意指“A、B和/或C”（A、B、C、A及B、A及C、B及C、或者A、B及C），且除非另外闡述，否則並非意指A中的一個元素、B中的一個元素及C中的一個元素。可在其他實施例中採用針對一個實施例闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。
實施例結合SOT-MRAM裝置使用共用選擇器來控制MRAM膜堆疊的自旋及有效電阻。對於每一SOT-MRAM單元，共用選擇器能夠比專用選擇器容易製造。另外，利用共用選擇器會提供降低的複雜性且可提供更小的佔用面積（foot print）。
自旋力矩轉移磁性隨機存取記憶體（STT-MRAM）是用於互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）積體電路（integrated circuit，IC）的下一代存儲技術中的一者。然而，這種快速存取應用（例如低級快取記憶體（low-level cache））要求快的速度且寫入速度比讀取速度慢得多。中央處理器（central processing unit，CPU）和/或微控制器（microcontroller，MCU）的快取記憶體應用附加地要求低功耗。然而，在寫入操作期間，STT-MRAM耗費相當大的電流來改變磁化狀態。STT-MRAM單元一般來說包括磁性穿隧接面（MTJ）膜堆疊，所述磁性穿隧接面（MTJ）膜堆疊具有自由磁性層、參考或釘紮磁性層及由非磁性材料（例如，MgO）製成的穿隧障壁層（tunnel barrier layer）。磁性層的磁化可位於平面內或者垂直於平面。自由層是具有兩個能量相等的磁性狀態的磁性層，且自由層中的磁化與參考層的磁化平行或反平行（antiparallel）。通過施加垂直於MTJ膜堆疊的電流，可改變自由磁性層的磁取向（magnetic orientation）（矩（moment）），從而將資料寫入到STT-MRAM單元。
相反，自旋軌道轉移（或自旋軌道力矩）（SOT）磁性開關有可能在寫入電流及速度方面提供數量級（order-of-magnitude）的改進。SOT在高速度、低功耗記憶體快取記憶體方面有著廣闊的應用前景。
在SOT-MRAM中，自由磁性層的磁矩是使用與MTJ膜堆疊平行流動的電流引起的自旋軌道相互作用效應進行切換。自由磁性層的磁矩僅使用自旋軌道相互作用效應進行切換，或者自由磁性層的磁矩使用效應的組合進行切換。然而，SOT裝置結構是三端子裝置且一般來說需要兩個開關電晶體（2T1R（兩個電晶體-一個電阻器）結構），且因此SOT-MRAM具有低單元密度。
在本公開中，提供一種1T1S1R（一個電晶體、一個選擇器、以及一個電阻器或MTJ）SOT-MRAM設計，所述1T1S1R SOT-MRAM設計可減小裝置佔用面積（單元大小）、減小磁阻、且增大單元密度。此外，實施例SOT-MRAM設計提供簡化的製造技術，所述簡化的製造技術包括簡化設計並節省成本及製造製程的共用選擇器。共用選擇器的使用也允許更寬的製造公差（manufacturing tolerance）。
圖1示出根據本公開實施例的SOT-MRAM單元90（參見圖2）的SOT-MRAM功能元件的示意圖。這些元件包括SOT感應配線層15及MTJ膜堆疊100，其中SOT感應配線層用作自旋軌道相互作用主動層。MTJ膜堆疊100包括設置在SOT感應配線層15下方的自由層20、設置在自由層20下方的障壁層30、以及設置在障壁層30下方的參考層40。在一些實施例中，在SOT感應配線層15與自由層20之間設置有用作保持層（keeper layer）的介面層50。此外，MTJ膜堆疊100包括設置在參考層40下方的合成反鐵磁（Synthetic Anti-Ferromagnetic，SAF）層60。在一些實施例中，在MTJ膜堆疊100下方設置有底部電極80。在一些實施例中，在底部電極80上形成有晶種層70。在一些實施例中，在參考層40與SAF層60之間設置有間隔件層45。此外，在一些實施例中，SOT感應配線層15包括設置在主SOT感應配線層10上的頂部導電層5，例如頂部電極。底部電極80（及晶種層70）被闡述為與MTJ膜堆疊100分開，然而，可將底部電極80和/或晶種層70適當地認為是MTJ膜堆疊100的一部分。
自由層20的磁矩是使用自旋軌道相互作用效應進行切換。在一些實施例中，僅使用自旋軌道相互作用效應來切換自由層20的磁矩。在其他實施例中，自由層20的磁矩使用效應的組合進行切換。舉例來說，自由層20的磁矩使用自旋轉移力矩作為主效應進行切換，自旋轉移力矩可由自旋軌道相互作用引起的力矩來輔助。在其他實施例中，主要切換機制是由自旋軌道相互作用引起的力矩。在此種實施例中，包括但並不僅限於自旋轉移力矩的另一效應可輔助切換。
SOT感應配線層15可包括頂部導電層5及主SOT感應配線層10。頂部導電層5是包括一層或多層Ta、TiN、TaN、Ru、Au及Al的電極。在其中MTJ膜堆疊100被倒置的實施例中，SOT感應配線層15也被倒置且位於MTJ膜堆疊100之下，使得頂部導電層5變成底部導電層。在一些實施例中，可省略頂部導電層5。
主SOT感應配線層10是自旋軌道主動層，所述自旋軌道主動層具有強的自旋軌道相互作用且可用於對自由層20的磁矩進行切換。主SOT感應配線層10用於產生自旋軌道磁場H 。更具體來說，通過主SOT感應配線層10在平面中被驅動的電流及伴隨的自旋軌道相互作用可產生自旋軌道磁場H 。此自旋軌道磁場H 等於磁化時的自旋軌道力矩T ，其中在磁性自由層20中T =–γ[M×H ]。力矩及磁場因此可互換地被稱為自旋軌道場及自旋軌道力矩。這反映出自旋軌道相互作用是自旋軌道力矩及自旋軌道場的起源。由於在主SOT感應配線層10中的平面中被驅動的電流及自旋軌道相互作用，會出現自旋軌道力矩。相反，自旋轉移力矩是由於流過自由層20、障壁層30及參考層40的垂直於平面的電流而出現，所述旋轉移力矩將自旋極化的電荷載流子注入到自由層20中。自旋軌道力矩T 可使自由層20的磁矩從其平行於易軸（easy axis）的平衡狀態快速偏斜。自旋軌道力矩T 可與類似最大幅度的常規STT力矩相比相當快地使自由層20的磁化傾斜。在一些實施例中，可使用自旋軌道力矩來完成切換。在其他實施例中，可使用另一機制（例如自旋轉移）來完成切換。所產生的自旋軌道場/自旋軌道力矩可因此用於切換自由層20的磁矩。
在一些實施例中，主SOT感應配線層10的相互作用包括自旋霍爾效應（spin Hall effect）。對於自旋霍爾效應，在主SOT感應配線層10的平面中驅動電流Je（即，平面（實質上圖1中的X-Y平面）中的電流）。換句話說，電流Je被驅動成與包括主SOT感應配線層10及自由層20的膜的堆疊方向垂直（即，與表面的法線（圖1中的Z方向）垂直）。具有與電流的方向垂直及與表面的法線（Z方向）垂直的特定取向的自旋的電荷載流子累積在主SOT感應配線層10的表面處。這些自旋極化載流子中的大部分擴散到自由層20中。這種擴散在自由層20的磁化時會產生力矩T 。如上所述，由於磁化時的力矩等於磁化時的有效磁場，因此自旋累積等效地在自由層20上產生場H 。自旋霍爾效應的自旋軌道場是自由層20的自旋軌道極化與磁矩的叉積。這樣一來，力矩的量級與平面中的電流Je密度及載流子的自旋極化成比例。當由自旋霍爾效應引起的極化與自由層20的易軸平行時，可使用自旋霍爾效應對圖1中所示的磁性堆疊層進行切換。為了獲得自旋軌道力矩T ，通過主SOT感應配線層10在平面中驅動電流脈衝。所得的自旋軌道力矩T 會抵消阻尼力矩，這使得自由層20的磁化以類似於傳統STT切換的方式進行切換。
主SOT感應配線層10是引起與自由層20的強的自旋軌道相互作用的自旋軌道主動層。在一些實施例中，主SOT感應配線層10包含一種或多種重金屬或由重金屬摻雜的材料。在某些實施例中，Pt、α-W、β-W、β-Ta、AuPt、W3 Ta、Bix Sey 、BiSeTe、其多層、其合金、類似材料、或其組合用於主SOT感應配線層10的材料。在一些實施例中，主SOT感應配線層10的厚度可處於約1 nm到20 nm之間，例如約5 nm到15 nm之間（例如約5 nm）。在一些實施例中，由例如IrMn製成的反鐵磁層設置在主SOT感應配線層10與頂部導電層5之間。在一些實施例中，可針對主SOT感應配線層10的組成或其他特性對主SOT感應配線層10的厚度進行優化。舉例來說，使用較厚的主SOT感應配線層10可增加所產生的自旋極化電流，但是自旋擴散也可降低較厚的主SOT感應配線層10的效率。主SOT感應配線層10中的自旋擴散量可根據主SOT感應配線層10的材料的自旋擴散長度而定。以這種方式，對於給定的應用及用於主SOT感應配線層10的給定材料，可選擇主SOT感應配線層10的厚度來使SOT-MRAM單元90（參見圖2）的性能最大化。
自由層20是具有可切換的磁矩的資料存儲層。在SOT-MRAM單元90的MTJ膜堆疊100內，自由層20充當狀態保持層，且其磁性狀態會決定SOT-MRAM單元90的狀態。舉例來說，自由層20的磁矩是可控的（例如，通過控制在SOT感應配線層15中流動的電流），且通過以這種方式控制自由層20的磁矩，可將SOT-MRAM單元90的電阻置於高電阻狀態或低電阻狀態。SOT-MRAM單元90是處於高電阻狀態還是低電阻狀態根據自由層20的自旋極化及參考層40的自旋極化（參考層40的更多細節參見下文）的相對取向而定。
自由層20可由例如以下一種或多種鐵磁材料形成：鈷鐵硼（CoFeB）、鈷/鈀（CoPd）、鈷鐵（CoFe）、鈷鐵硼鎢（CoFeBW）、鎳鐵（NiFe）、Ru、其合金、類似材料、或其組合。自由層20可包括多層不同的材料，例如在兩層CoFeB之間的Ru層，但是也可使用其他的層或材料的配置。在一些實施例中，自由層20的材料包括被沉積成具有特定結晶取向（例如（100）取向）的結晶材料。自由層20的厚度可處於約0.4 nm與約4 nm之間。在一些實施例中，具有面內磁各向異性（in-plane magnetic anisotropy，IMA）的自由層20可具有處於約1.3 nm與約4 nm之間的厚度，或者具有垂直於平面的磁各向異性（perpendicular-to-plane magnetic anisotropy，PMA）的自由層20可具有處於約0.4 nm與約1.3 nm之間的厚度。可通過自由層20的組成或自由層20的磁性性質確定自由層20的合適厚度。
在一些實施例中，障壁層30由例如以下一種或多種材料形成：MgO、AlO、AlN、SrTiO3 、類似材料、或其組合。在一些實施例中，障壁層30的材料包括被沉積成具有特定結晶取向（例如（100）取向）的結晶材料。障壁層30的材料可被沉積成具有與自由層20相同的結晶取向。在一些實施例中，障壁層30可具有處於約0.3 nm與約3 nm之間（例如約1 nm）的厚度。在一些情況下，對障壁層30的厚度進行控制可控制MTJ膜堆疊100的電阻（RMTJ ）。舉例來說，較厚的障壁層30可增大MTJ膜堆疊100的電阻。在一些實施例中，通過控制MTJ膜堆疊100的電阻RMTJ 以匹配連接到SOT-MRAM單元90的電路的寄生電阻，可改善SOT-MRAM單元90的性能。在一些情況下，以這種方式匹配電阻可增大操作條件的範圍，在所述範圍內可讀取SOT-MRAM單元90。障壁層30可足夠薄，使得電子能夠隧穿障壁層30。
參考層40是磁矩不變的第二磁性層。參考層40可由與上述自由層20相同的任意材料製成，且可具有與自由層20相同的材料組成。在一些實施例中，參考層40包括一層或多層磁性材料。在一些實施例中，參考層40包括鈷（Co）、鐵（Fe）及硼（B）的組合（例如Co、Fe及B；Fe及B；等等）的層。在一些實施例中，參考層40的材料包括被沉積成具有特定結晶取向（例如（100）取向）的結晶材料。參考層40的材料可被沉積成具有與障壁層30相同的結晶取向。在一些實施例中，參考層40的厚度介於從約0.2 nm到約2.5 nm（例如約1.0 nm到約1.5 nm之間）的範圍內。
一些實施例可包括插入在參考層40與合成反鐵磁（SAF）層60（對SAF層60的詳細說明參見下文）之間的間隔件層45。間隔件層45可為反鐵磁層。在此種實施例中，間隔件層45由例如以下材料形成：Ru、W、Mo、Ir、類似材料、或其組合。在一些實施例中，間隔件層45可具有處於約2 Å與約10 Å之間的厚度。在一些實施例中，較厚的間隔件層45可用於減少上覆層對SAF層60的晶格失配（crystalline lattice mismatch）的影響。間隔件層45可足夠薄，使得電子能夠隧穿間隔件層45。
SAF層60是用於將參考層40的自旋極化方向釘紮在固定方向上的硬偏置層。通過改變自由層20相對於參考層40的自旋極化方向，對參考層40的自旋極化方向進行釘紮使得SOT-MRAM單元90在低電阻狀態與高電阻狀態之間轉換。由於自由層20形成在參考層40及SAF層60之上，因此圖2中所示的示例性MTJ膜堆疊100可被認為是“底部釘紮（bottom-pinned）”MTJ堆疊。然而，在一些實施例中，可顛倒MTJ膜堆疊100的層的次序且在MTJ膜堆疊100下方形成SOT感應配線層15。在此種實施例中，由於SAF層60及參考層40形成在自由層20之上，因此這種MTJ堆疊可被認為是“頂部釘紮（top-pinned）”MTJ堆疊。
在一些實施例中，SAF層60可包括多層不同的材料。舉例來說，SAF層60可包括一個或多個鐵磁層與一個或多個非磁性層的堆疊。舉例來說，SAF層60可由夾置在兩個鐵磁層之間的非磁性層形成或者可為交替的非磁性層與鐵磁層的堆疊。鐵磁層可由例如以下材料形成：Co、Fe、Ni、CoFe、NiFe、CoFeB、CoFeBW、其合金、類似材料、或其組合。非磁性層可由例如以下材料形成：Cu、Ru、Ir、Pt、W、Ta、Mg、類似材料、或其組合。在一些實施例中，SAF層60的鐵磁層可具有處於約1 nm與約3 nm之間的厚度。在一些實施例中，較厚的SAF層60可具有更強的反鐵磁性質，或者可具有更抗外部磁場或熱波動的穩健性。在一些實施例中，SAF層60的非磁性層可具有處於約2 Å與約10 Å之間的厚度。舉例來說，SAF層60可包括具有約為4 Å或約8.5 Å的厚度的Ru層，但是其他層或厚度也是可能的。在一些實施例中，一層或多層SAF層60包括被沉積成具有特定結晶取向（例如（111）取向）的結晶材料。在一些實施例中，SAF層60的總厚度介於從約3 nm到約10 nm的範圍內，例如約5 nm。
在一些實施例中，晶種層70包含Ta。在一些實施例中，底部電極80包含Ti、TiN、Ta和/或TaN。在一些實施例中，CoHf緩衝層設置在SAF層60與底部電極80之間。
在一些實施例中，可選的介面層50可包括MgO層及Co層中的至少一者。介面層50可減少自由層20與主SOT感應配線層10之間的磁干擾或使所述磁干擾最小化，同時維持其磁耦合。
圖2示出根據本公開實施例的SOT-MRAM單元90的示意圖。在下面的實施例中可採用針對使用相同參考編號的圖1闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。
在一些實施例中，底部電極80耦合到開關裝置（例如，場效電晶體（field effect transistor，FET）），本文中稱為FET 110。在一些實施例中，底部電極80通過一個或多個導電圖案（例如通孔、配線和/或襯墊）耦合到FET 110的汲極（或源極），且FET的閘極耦合到字元線WL 120。FET 110的源極（或汲極）通過一個或多個導電圖案（例如通孔、配線和/或襯墊）耦合到讀取位元線RBL 125。
在一些實施例中，SOT感應配線層15沿垂直方向（膜堆疊方向）（Z方向）設置在MTJ膜堆疊100之上。SOT感應配線層15的一端通過一個或多個導電圖案（例如通孔、配線和/或襯墊）耦合到選擇器層140的底部。SOT感應配線層15的另一端通過一個或多個導電圖案（例如通孔、配線和/或襯墊）耦合到源極線SL 160。在一些實施例中，源極線160耦合到電流源電路165。選擇器層140的頂部通過一個或多個導電圖案（例如通孔、配線和/或襯墊）耦合到寫入字元線WWL 150。
在一些實施例中，MTJ膜堆疊100被倒置，底部電極80變成頂部電極，且SOT感應配線層15設置在MTJ膜堆疊100之上，其中主SOT感應配線層10被插入在MTJ膜堆疊100與頂部導電層5（其現在位於底部上）之間。在此種實施例中，配線佈置可維持相同，其中FET 110的汲極（或源極）通過一個或多個導電圖案耦合到（現在的頂部）電極80。類似地，源極線SL 160可耦合到SOT感應配線層15且選擇器層140也可通過一個或多個導電圖案耦合到SOT感應配線層15。以下將針對各圖論述關於這些方面的變化。
選擇器層140作為開關裝置工作。在寫入字元線WWL 150之間使用開關裝置是有益的，因為它可減少或消除來自工作中的存儲單元或來自沿電阻網路經過的其他存儲單元的漏電流。由於與使用FET裝置作為開關裝置的MRAM裝置相比，需要一半的FET裝置來控制MRAM裝置，因此使用選擇器層140代替另一種類型的開關裝置（例如另一種FET裝置），通過減少所需的FET裝置的數目來提供裝置密度的增加。舉例來說，MTJ膜堆疊100及SOT感應配線層15的橫向間隔可減少由於減少FET裝置的數目而帶來的一些空間節省，然而，FET裝置的數目的減少會降低功耗。另外，通過利用SOT-MRAM單元90而不是STT-MRAM單元，功率需求更少，使得也可減小FET 110的電晶體大小。在一些實施例中，SOT-MRAM裝置的面積大小可為可比較SRAM裝置的面積大小的約20%到50%且與STT-MRAM裝置的大小約相同，同時要求更少的功率、提供更快的切換、以及更穩健的壽命（增加的切換週期數）。本實施例通過對一組SOT-MRAM單元90使用共用選擇器層140而進一步降低製造SOT-MRAM裝置的複雜性。
選擇器層140在被電壓偏置時工作，此使得電流流過選擇器。因此，當在源極線SL 160與寫入字元線WWL 150之間偏置電壓時，可“導通”選擇器層140。舉例來說，如果選擇器層140從寫入字元線WWL 150正偏置到源極線SL 160，則電流Je可在一個方向上跨越SOT感應配線層15流動，從而使得自由層20改變自旋狀態。如果選擇器層140從寫入字元線WWL 150反向偏置到源極線SL 160，則電流Je可在相反的方向上跨越SOT感應配線層15流動，從而使得自由層20在相反的方向上改變自旋狀態。然而，如果選擇器層140未被偏置，則電流將不會跨越SOT感應配線層15流動且可通過MTJ膜堆疊100實行讀取操作。以下將更詳細地論述讀取操作及寫入操作。
可選擇選擇器層140的材料，使得當被偏置時，電子將跨越選擇器層140的最短距離流動，而不會進入鄰近的SOT-MRAM單元90。換句話說，偏置具有局部效應，使得即使選擇器層140可在X-Y平面上水平地延伸到鄰近的單元，偏置也將僅在垂直方向（Z方向）上有效，以使得電子能夠在Z方向上跨越選擇器層140（例如，從上通孔到下通孔或者從下通孔到上通孔）流動。
在一些實施例中，選擇器層140由包括HfO x （其中0 ＜x ≤ 2）的材料製成。選擇器層140可摻雜有一種或多種材料，例如Cu、Al、N、P、S、Si、Zr、Gd、Ti、La及Te。選擇器層140可被摻雜成約1016 cm-3 與約1018 cm-3 之間的濃度。在一些實施例中，摻雜劑的原子百分比可處於選擇器層140的約0.2 %到約20%之間。選擇器層140可具有摻雜劑的濃度梯度，使得摻雜劑在選擇器層140的頂部或底部處具有最大濃度，且隨著向選擇器層140的材料中深入而降低（從最大濃度）。梯度可為線性的或可為對數的。在一些實施例中，摻雜劑在與具有最大摻雜劑濃度的選擇器層140的側相對的側上可為最少的或者完全不存在。在一些實施例中，選擇器層140的厚度介於從約2 nm到約20 nm的範圍內且在其他實施例中介於從約5 nm到約15 nm的範圍內，但是也可設想並使用其他尺寸。在一些實施例中，選擇器層140可包括頂部電極和/或底部電極，例如以下針對圖33A到圖33F所述。
已經看到摻雜的HfOx 選擇器層140對於用於實施例SOT-MRAM裝置的共用選擇器的選擇器材料表現出許多期望的性質。接通電阻約為1 kΩ且接通/關斷電阻比率約為107 ，這意味著關斷電阻約為1010 kΩ。漏電流約為10-11 A。這指示當被偏置成“接通”時，選擇器看起來像1 kΩ電阻器，當選擇器層140兩端的電壓小於1 V時，這使得以亞毫安培為單位測量在SOT感應配線層15兩端提取的電流。當選擇器層140未被偏置成“接通”（即，“關斷”）時，電阻相當高且漏電流非常低。導通斜率約為2.8 mV/Dec。接通電壓根據選擇器層140的厚度而定。在2 nm厚時，接通電壓約為0.3 V，在3 nm厚時，接通電壓約為0.4 V，且在4 nm厚時，接通電壓約為0.7 V。保持電壓為0.02 V，且接通速度約為5 ns。電流流動約為16 MA/cm2 且熱穩定性約為300℃。以上值應被理解為包括介於約±10%到20%的範圍。
在其他實施例中，選擇器層140可由其他材料製成且具有基於那些材料的電特性。在此種實施例中，選擇器層140可包括選自由以下構成的群組的一種或多種材料：摻雜有選自由N、P、S、Si及Te構成的群組的一者或多者的GeSe；摻雜有選自由N、P、S、Si及Te構成的群組的一者或多者的AsGeSe；以及摻雜有選自由N、P、S、Si及Te構成的群組的一者或多者的AsGeSeSi。在某些實施例中，選擇器層140是硫族化物或包含Ge、Sb、S及Te中的一者或多者的固體電解質材料。在其他實施例中，選擇器層140由包括以下的材料製成：SiO x 、TiO x 、AlO x 、WO x 、Ti x N y O z 、TaO x 、NbO x 、或類似材料、或其合適的組合，其中x 、y 及z 是非化學計量值。在一些實施例中，選擇器層140包含缺氧過渡金屬氧化物。在一些實施例中，選擇器層140的材料是基於電化學金屬化（electrochemical metallization，ECM）的選擇器。在其他實施例中，選擇器層140的材料是作為非晶材料的雙向閾值切換（ovonic threshold switching，OTS）材料。
圖3、圖6、圖9、圖12、圖15及圖18是根據各種實施例的SOT-MRAM裝置的一部分的示意性剖視圖。可將所例示的SOT-MRAM裝置的層的一些方面展平成這些剖視圖，且應理解所述層中的一些層實際上可存在於其他截面中。圖4、圖7、圖10、圖13、圖15及圖19分別是圖3、圖6、圖9、圖12、圖15及圖18中所示的SOT-MRAM裝置的三維視圖。圖5、圖8、圖11、圖14及圖16是與圖3、圖6、圖9、圖12及圖15中所示的實施例一致的各個電路圖。圖16的電路圖也可應用於圖18中所示的實施例。
可在下面的實施例中採用針對圖1及圖2闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。一般來說參照圖3、圖6、圖9、圖12、圖15及圖18，在一些實施例中，SOT-MRAM裝置包括具有多配線層結構的分層式結構（layered structure）。在一些實施例中，多配線層結構包括：“Mx”（x = 0、1、2、3、…）金屬配線層，位於設置在基底之上的相應層級處；以及“Vy”（y = 0、1、2、3、…）通孔（接觸件），將所述My金屬配線層連接到所述My+1金屬配線層。金屬配線層包括嵌置在介電材料層中的金屬線。通孔包括嵌置在層間介電（interlayer dielectric，ILD）材料中的導電插塞，層間介電材料將相鄰的金屬配線層隔開。出於例示及標記的目的，以“A”結尾的元件對應於x=0、y=0層級，以“B”結尾的元件對應於x=1、y=1層級，以“C”結尾的元件對應於x=3、y=3層級，等等。在一些實施例中，偶數金屬配線層在一個方向（例如，X）上延伸且奇數金屬配線層在與一個方向交叉的另一方向（例如，Y）上延伸。在一些實施例中，金屬配線的間距一般來說可隨著層級的增加而增加。舉例來說，層級M3與M4中的金屬配線間距可相同，並且M5或更高層級中的金屬配線的間距可相同且可大於M3與M4中的金屬配線的間距。
在一些實施例中，金屬配線及通孔由以下中的一種或多種製成：鋁、鈷、銅、銅合金、鎢、鈦、氮化鈦、鉭、氮化鉭、其合金、類似材料、或其組合。通孔還可包括環繞通孔側的障壁或黏合材料層且由一層或多層以下材料形成：鈦、氮化鈦、鉭、氮化鉭、氮化鎢、釕、銠、鉑、其他貴金屬、其他難熔金屬、它們的氮化物、這些材料的組合等。
在一些實施例中，ILD層由包括例如以下的任意合適的介電材料形成：氮化物（例如氮化矽）、氧化物（例如氧化矽）、SiOC及SiOCN、SiCN、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）、類似材料、或其組合。
接觸插塞118通過介電層104將FET 110的源極區112S或汲極區112D連接到M0金屬配線層（例如，導電線130A）。位元線125位於M0金屬配線層中且耦合到FET 110的源極區112S。FET 110的汲極區112耦合到MTJ膜堆疊100的電極80。寫入字元線WWL 150耦合到選擇器層140，選擇器層140耦合到SOT感應配線層15的一端。源極線SL 160耦合到SOT感應配線層15的另一端，使得電流可經過SOT感應配線層15且在磁耦合到SOT感應配線層15的MTJ膜堆疊100中感應自旋改變效應。
選擇器層140設置在金屬配線層中的一者中。由於製造製程，期望將選擇器層140設置在在MTJ膜堆疊100上方設置的金屬配線層中，但是實施例也設想可將選擇器層140設置在位於MTJ膜堆疊100下方的金屬配線層中，例如針對圖18所例示。選擇器層140連續地延伸到SOT-MRAM裝置的列和/或行中的每一SOT-MRAM單元90。
如上所述，MTJ膜堆疊100可被形成為使得SOT感應配線層15設置在MTJ膜堆疊100上方且MTJ膜堆疊100是底部釘紮MTJ膜堆疊。然而，在一些實施例中，例如圖15及圖18中所示，MTJ膜堆疊100是頂部釘紮MTJ膜堆疊且SOT感應配線層15設置在位於MTJ膜堆疊100下方的金屬配線層中。
在一些實施例中，FET 110是平面FET、鰭型FET、或環繞式閘極（gate-all-around）FET。電極80耦合到FET 110的汲極區112D且FET 110的源極區112S耦合到位元線125。在一些實施例中，源極區112S由兩個相鄰的FET 110共用。在一些實施例中，共用源極區112S的一對FET 110通過虛設閘極121與共用源極區112S的另一對FET 110隔開。字元線WL 120耦合到FET 110的閘極並進行切換以決定電流是否可從位元線125經過MTJ膜堆疊100流到源極線SL 160。
在圖3、圖6、圖9、圖12、圖15及圖18中，可觀察到SOT-MRAM裝置的各種佈置之間的差異，這些差異將在以下對各種佈置中的每一者的具體論述中強調。然而，可注意到，當特定元件被闡述為處於特定金屬配線層中時，本公開設想任意期望數目的金屬配線層可介於所闡述的金屬配線層之間。舉例來說，當一個元件被闡述為處於M2金屬配線層中且另一元件被闡述為處於M3金屬配線層中時，在M2金屬配線層與M3金屬配線層之間可存在任意數目的金屬配線層。
參照圖3，示出SOT-MRAM裝置300的四個SOT-MRAM單元90，包括MC1、MC2、MC3及MC4。如圖3中所示，所述存儲單元中的兩者可共用兩個相鄰的FET 110的公共源極區112S。在一些實施例中，源極區112S可由虛設閘極隔開，類似於汲極區112D由虛設閘極121隔開。
底部電極80可設置在M2金屬配線層上且MTJ膜堆疊100可設置在底部電極80上。SOT感應配線層15可設置在M3金屬配線層中的MTJ膜堆疊100之上且源極線SL 160可設置在M4金屬配線層中。選擇器層140可設置在M5金屬配線層中且寫入字元線WWL 150可設置在M6金屬配線層中。如圖3中所示，寫入字元線WWL 150線及源極線SL 160線各自指向Y方向並沿X方向具有小的橫截面。
在一些實施例中，MTJ膜堆疊100、SOT感應配線層15、源極線SL 160、選擇器層140及寫入字元線WWL 150可各自向下移動金屬配線層或者向上移動一個或多個金屬配線層。
圖4示出根據一些實施例的SOT-MRAM裝置300的SOT-MRAM單元中的兩者MC1及MC2的三維視圖。可在下面實施例中採用針對圖1到圖3闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。在圖3中可找到對圖4中未具體標記的特定元件的參照。
在一些實施例中，字元線120（耦合到FET 110的閘極）沿Y方向延伸且位元線125沿X方向延伸。位元線125位於第一字元線120上方且通過由導電材料製成的接觸插塞118耦合到FET 110的源極區112S。在一些實施例中，底部電極80通過另一接觸插塞118、導電線130A（或襯墊）及一個或多個附加通孔126A/126B耦合到FET的汲極區112D。在一些實施例中，導電線130A位於與位元線125相同的層級處且由與位元線125相同的材料製成。
如圖4中所示，MTJ膜堆疊100設置在底部電極80之上且SOT感應配線層15設置在MTJ膜堆疊100之上。在一些實施例中，SOT感應配線層15的一端通過通孔126D/126E耦合到選擇器層140的底部且SOT感應配線層15的另一端通過通孔126D耦合到源極線160。在一些實施例中，選擇器層140設置在通孔174上所形成的底部電極（未示出）之上。在這種情況下，在一些實施例中，底部電極由與源極線160相同的材料製成。在一些實施例中，源極線160在Y方向上延伸。
此外，如圖4中所示，寫入字元線150設置在選擇器層140之上。在一些實施例中，寫入字元線150在Y方向上延伸。寫入字元線150通過通孔126F耦合到選擇器層140的頂部。在一些實施例中，頂部電極（未示出）形成在選擇器層140的頂部上或連接到頂部電極的通孔126F的底部處。在此種實施例中，SOT感應配線層15在X方向上延伸且通孔126D被佈置成使得SOT電流沿X方向或者跨越SOT感應配線層15流動。
圖5是根據一些實施例的與SOT-MRAM裝置300一致的SOT-MRAM裝置的電路圖。可在下面的實施例中利用針對圖1到圖4闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。
在一些實施例中，位元線（例如讀取位元線RBL）及源極線SL二者在列方向上延伸，且第一字元線WL及第二字元線（寫入字元線WWL）在行方向上延伸。在一些實施例中，SOT-MRAM單元設置在由讀取位元線RBL、寫入字元線WWL、字元線WL及源極線SL界定的位置處。耦合到同一字元線和/或同一位元線的存儲單元的數目並不僅限於三個或四個且可多於3個，例如4個、8個、16個、32個、64個、128個、256個、512個或者1024個或更多個。字元線WL耦合到字元線驅動器電路（列解碼器），源極線SL耦合到電流源電路，讀取位元線RBL耦合到讀取驅動器電路（讀取電路或行解碼器）且寫入字元線WWL耦合到寫入驅動器電路（寫入電路或列解碼器）。SOT感應配線層15（SOT）的一端耦合到對應的源極線SL，且SOT感應配線層15（SOT）的另一端通過選擇器耦合到對應的寫入字元線WWL。MTJ膜堆疊（M）的一端通過FET耦合到對應的讀取位元線，FET的閘極耦合到對應的字元線。
在圖5的實施例中，沿行方向垂直相鄰的SOT-MRAM單元成對耦合到同一讀取位元線RBL。沿列方向水平相鄰的SOT-MRAM單元耦合到同一讀取位元線RBL。SOT-MRAM單元耦合到字元線WL，其中單元的每一行耦合到同一字元線WL。寫入字元線WWL由“x4”指示，以表達分別通過選擇器從寫入驅動器連接到SOT層的四條單獨的線。沿WWL線的連接點是偏移的，以指示它們各自連接到WWL線中的不同的WWL線。選擇器耦合在一起。源極線SL由“x2”指示，以表達從電流源分別連接到每一列的SOT層的兩條單獨的線。沿列方向水平相鄰的SOT-MRAM單元可共用同一源極線SL。
參照圖6，示出SOT-MRAM裝置600的四個SOT-MRAM單元90，包括MC1、MC2、MC3及MC4。可在下面的實施例中利用針對圖1到圖5闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。具體來說，SOT-MRAM裝置600類似於圖3的SOT-MRAM裝置300。然而，在SOT-MRAM裝置600中，相鄰的SOT-MRAM單元（例如，MC1與MC2）的源極線160接合在一起以共用同一源極線160。因此，可簡化SOT-MRAM裝置600的製造。
圖7示出根據一些實施例的SOT-MRAM裝置600的SOT-MRAM單元中的兩者MC1及MC2的三維視圖。可在下面的實施例中採用針對圖1到圖5闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。在圖6中可找到對圖7中未具體標記的特定元件的參照。
SOT-MRAM裝置600的三維視圖類似於以上針對圖4闡述的三維視圖。然而，應注意，在兩個相鄰的SOT-MRAM單元90之間可共用源極線SL 160。
圖8是根據一些實施例的與SOT-MRAM裝置600一致的SOT-MRAM裝置的電路圖。可在下面的實施例中利用針對圖1到圖5闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。
除了源極線從電流源延伸，使得不僅沿列方向在水平相鄰的SOT-MRAM單元90之間被共用，而且沿行方向被成對的垂直相鄰的SOT-MRAM單元90共用之外，電路圖類似於針對圖5所論述的電路圖。消除源極線160中的一者會降低裝置的總複雜性以及為SOT-MRAM單元90的大小的進一步減小提供裕度。
參照圖9，示出SOT-MRAM裝置900的四個SOT-MRAM單元90，包括MC1、MC2、MC3及MC4。可在下面的實施例中利用針對圖1到圖5闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。具體來說，SOT-MRAM裝置900類似於圖3的SOT-MRAM裝置300。然而，在SOT-MRAM裝置900中，相鄰的SOT-MRAM單元（例如，MC1與MC2）的寫入字元線150接合在一起以共用同一寫入字元線150。因此，可簡化SOT-MRAM裝置900的製造。
圖10示出根據一些實施例的SOT-MRAM裝置900的SOT-MRAM單元中的兩者MC1及MC2的三維視圖。可在下面的實施例中採用針對圖1到圖5闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。在圖9中可找到對圖10中未具體標記的特定元件的參照。
SOT-MRAM裝置900的三維視圖類似於以上針對圖4闡述的三維視圖。然而，應注意，在兩個相鄰的SOT-MRAM單元90之間可共用寫入字元線150。
圖11是根據一些實施例的與SOT-MRAM裝置900一致的SOT-MRAM裝置的電路圖。可在下面的實施例中利用針對圖1到圖5闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。
除了寫入字元線WWL 150從寫入驅動器延伸，使得它們沿行方向在垂直相鄰的SOT-MRAM單元90之間被共用之外，圖11的電路圖類似於針對圖5論述的電路圖。消除多條寫入字元線WWL 150會降低裝置的總複雜性以及為SOT-MRAM單元90的大小的進一步減小提供裕度。
參照圖12，示出SOT-MRAM裝置1200的四個SOT-MRAM單元90，包括MC1、MC2、MC3及MC4。可在下面的實施例中利用針對圖1到圖5闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。具體來說，SOT-MRAM裝置1200類似於圖3的SOT-MRAM裝置300。然而，在SOT-MRAM裝置1200中，相鄰的SOT-MRAM單元（例如，MC1與MC2）的寫入字元線150接合在一起以共用同一寫入字元線150。另外，在SOT-MRAM裝置1200中，相鄰的SOT-MRAM單元（例如，MC1與MC2）的源極線160接合在一起以共用同一源極線160。因此，可簡化SOT-MRAM裝置1200的製造。在此種實施例中，相鄰的MTJ 100（例如來自MC1及MC2）可以相反的取向被寫入，從而進行互補操作。舉例來說，來自寫入字元線WWL的公共電流（CF）在圖12中示出為流過選擇器跨越SOT感應配線層15（SOT 15）到達源極線SL。
圖13示出根據一些實施例的SOT-MRAM裝置1200的SOT-MRAM單元中的兩者MC1及MC2的三維視圖。可在下面的實施例中採用針對圖1到圖5闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。在圖12中可找到對圖13中未具體標記的特定元件的參照。
SOT-MRAM裝置1200的三維視圖類似於以上針對圖4闡述的三維視圖。然而，應注意，可在兩個相鄰的SOT-MRAM單元90之間共用寫入字元線150。另外，可在兩個相鄰的SOT-MRAM單元90之間共用源極線SL 160。
圖14是根據一些實施例的與SOT-MRAM裝置1200一致的SOT-MRAM裝置的電路圖。可在下面的實施例中利用針對圖1到圖5闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。
除了寫入字元線WWL 150從寫入驅動器延伸，使得它們沿行方向在垂直相鄰的SOT-MRAM單元90之間被共用之外，圖14的電路圖類似於針對圖5論述的電路圖。另外，源極線160從電流源延伸，使得不僅沿列方向在水平相鄰的SOT-MRAM單元90之間被共用，而且沿行方向被成對的垂直相鄰的SOT-MRAM單元90共用。消除源極線160及寫入字元線150會降低裝置的總複雜性以及為SOT-MRAM單元90的大小進一步減小提供裕度。
參照圖15，示出SOT-MRAM裝置1500的兩個SOT-MRAM單元90，包括MC1及MC2。可在下面的實施例中利用針對圖1到圖5闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。具體來說，SOT-MRAM裝置1500類似於圖3的SOT-MRAM裝置300。然而，在SOT-MRAM裝置1500中，MTJ膜堆疊100及底部電極80被倒置且形成在SOT感應配線層15的頂部上。為了將FET 110的汲極區112D耦合到電極80，配線圖案進一步向上延伸到較高的金屬配線層中。源極線160可設置在較低的金屬配線層中。儘管SOT-MRAM裝置1500的設計及佈局使用更多的虛設閘極121，但是折衷是更容易在SOT感應配線層15的頂部之上製造頂部釘紮MTJ膜堆疊100。利用共用選擇器層140仍然提供優點。在一些實施例中，相鄰的SOT-MRAM單元（例如，MC1與MC2）的寫入字元線150可接合在一起以共用同一寫入字元線150。在一些實施例中，相鄰的SOT-MRAM單元（例如，MC1與MC2）的源極線160可接合在一起以共用同一源極線160。由於這些方面以及共用選擇器層140，可簡化SOT-MRAM裝置1500的製造。
在一個實施例中，位元線125位於金屬配線層M0中，源極線160位於金屬配線層M1中。源極線160耦合到金屬配線層M3中的SOT感應配線層15。寫入字元線150設置在金屬配線層M7中且通過設置在金屬配線層M6中的選擇器層140耦合到SOT感應配線層15。電極80可電耦合到FET 110的汲極區112D。
圖16示出根據一些實施例的SOT-MRAM裝置1500的SOT-MRAM單元MC1及SOT-MRAM單元MC2的一部分的三維視圖。可在下面的實施例中採用針對圖1到圖5闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。在圖15中可找到對圖16中未具體標記的特定元件的參照。
SOT-MRAM裝置1500的三維視圖類似於以上針對圖4闡述的三維視圖。如圖16中所示，SOT感應配線層15設置在MTJ膜堆疊100及電極80下方。在一個SOT-MRAM單元的寫入字元線150與相鄰的SOT-MRAM單元的寫入字元線150之間共用選擇器層140。
圖17是根據一些實施例的與SOT-MRAM裝置1500一致的SOT-MRAM裝置的電路圖。可在下面的實施例中利用針對圖1到5闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。
在此種實施例中，沿列方向水平相鄰的SOT-MRAM單元耦合到同一讀取位元線RBL。SOT-MRAM單元耦合到不同的字元線WL。在一些實施例中，具有相同數目的字元線WL可為同一字元線WL。舉例來說，字元線WL1中的所有字元線WL1可為同一條線，字元線WL2中的所有字元線WL2可為同一條線，且字元線WL3中的所有字元線WL3可為同一條線。寫入字元線WWL由“x3”指示，以表達分別通過選擇器從寫入驅動器連接到SOT層的三條單獨的線。沿WWL線的連接點是偏移的，以指示它們各自連接到WWL線中的不同的WWL線。選擇器耦合在一起。源極線SL由“x3”指示，以表達分別從電流源連接到每列的SOT層的三條單獨的線。在一些實施例中，源極線SL或寫入字元線WWL可耦合在一起，如前面論述的實施例中所示。
參照圖18，示出SOT-MRAM裝置1500的兩個SOT-MRAM單元90，包括MC1及MC2。可在下面的實施例中利用針對圖1到圖5闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。具體來說，SOT-MRAM裝置1800類似於圖15的SOT-MRAM裝置1500。然而，在SOT-MRAM裝置1800中，選擇器層140移動到SOT感應配線層15下方，並且寫入字元線WWL 150移動到選擇器層140下方且可與源極線（SL）160位於同一金屬配線層中。與SOT-MRAM裝置1500相比，形成SOT-MRAM裝置1800需要更少的金屬配線層。在一些實施例中，相鄰的SOT-MRAM單元（例如，MC1與MC2）的寫入字元線150可接合在一起以共用同一寫入字元線150。在一些實施例中，相鄰的SOT-MRAM單元（例如，MC1與MC2）的源極線160可接合在一起以共用同一源極線160。由於這些方面以及共用選擇器層140，可簡化SOT-MRAM裝置1500的製造。
在一個實施例中，位元線125位於金屬配線層M0中，源極線160位於金屬配線層M1中。源極線160耦合到金屬配線層M3中的SOT感應配線層15。寫入字元線150設置在金屬配線層M1中且通過設置在金屬配線層M2中的選擇器層140耦合到SOT感應配線層15。電極80可電耦合到FET 110的汲極區112D。
圖19示出根據一些實施例的SOT-MRAM裝置1500的SOT-MRAM單元MC1及SOT-MRAM單元MC2的一部分的三維視圖。可在下面的實施例中採用針對圖1到圖5闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。在圖18中可找到對圖19中未具體標記的特定元件的參照。
SOT-MRAM裝置1500的三維視圖類似於以上針對圖4闡述的三維視圖。如圖16中所示，SOT感應配線層15設置在MTJ膜堆疊100及電極80下方。在一個SOT-MRAM單元的寫入字元線150與相鄰的SOT-MRAM單元的寫入字元線150之間共用選擇器層140。
圖20到圖29示出形成圖3的SOT-MRAM裝置300的中間步驟。在形成SOT-MRAM裝置300中闡述的製程可以類似的方式用於形成圖6的SOT-MRAM裝置600、圖9的SOT-MRAM裝置900、圖12的SOT-MRAM裝置1200、圖15的SOT-MRAM裝置1500及圖18的SOT-MRAM裝置1800。以上闡述了可用於形成SOT-MRAM裝置300的各種結構及元件的材料，且不再進行重複。
圖20示出根據一些實施例的基底102及形成在基底102上的多個FET 110的剖視圖。FET 110是隨後形成的SOT-MRAM裝置300的SOT-MRAM單元90的一部分。圖20中指示一些示例性FET 110。基底102可為半導體基底，例如摻雜或未摻雜的矽、或者絕緣體上半導體（semiconductor-on-insulator，SOI）基底的主動層。半導體基底可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、鎵砷、磷化鎵、氮化鎵、磷化銦、砷化銦、和/或銻化銦；合金半導體，包括矽鍺（SiGe）、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或者其組合。也可使用其他基底，例如多層式基底或梯度基底。
在一些實施例中，FET 110是鰭型場效電晶體（FinFET），包括鰭116、閘極結構114、以及源極區112S及汲極區112D。如圖20中所示，鰭116形成在基底102上且可包含與基底102相同的材料或者不同的材料。在一些實施例中，可在一些鰭116之間形成虛設鰭（未示出），以改善製程均勻性。閘極結構114形成在多個鰭116之上且在垂直於鰭116的方向上延伸。在一些實施例中，可在閘極結構114的側壁上設置間隔件（圖中未示出）。在一些實施例中，可在一些閘極結構114之間形成虛設閘極結構21，以改善製程均勻性。在一些實施例中，虛設閘極結構21可被視為“虛設電晶體”或“虛設FinFET”。可將一些閘極結構114用作SOT-MRAM裝置300中的字元線（以下將更詳細地闡述），且已相應地將其標記為“WL”。源極區112S及汲極區112D形成在閘極結構114的任一側上的鰭116中。源極區112S及汲極區112D可為例如鰭116的植入區或生長在鰭116中所形成的凹槽中的磊晶材料。在圖20中所示的實施例中，每一鰭116的一側與源極區112S相鄰且每一鰭116的另一側與汲極區112D相鄰。
圖中所示的FET 110是代表性的，且為了清晰起見，可能已經從圖省略了FET 110的一些特徵。在其他實施例中，例如鰭116、虛設鰭、閘極結構114、虛設閘極結構21、源極區112S、汲極區112D、或其他特徵的佈置、配置、大小或形狀可與所示不同。在其他實施例中，FET 110可為另一種類型的電晶體，例如平面電晶體。
在圖21中，根據一些實施例，在基底102之上形成介電層104且將介電層104圖案化以暴露出源極區112S及汲極區112D。介電層104可覆蓋FET 110，且在一些實施例中可被認為是層間介電（ILD）層。介電層104可由任意合適的介電材料（包括例如以上針對ILD列出的材料中的任意材料）形成。介電層104可使用例如以下任意可接受的沉積製程形成：旋轉塗佈、物理氣相沉積（physical vapor deposition，PVD）、化學氣相沉積（chemical vapor deposition，CVD）、類似沉積製程、或其組合。在一些實施例中，介電層104可為低介電常數介電材料，例如（舉例來說）介電常數（k值）低於約3.0的介電材料。
可將介電層104圖案化以形成開口106，開口106暴露出源極區112S及汲極區112D，以用於隨後形成接觸插塞118（參見圖3）。可使用合適的微影及蝕刻製程來將介電層104圖案化。舉例來說，可在介電層104之上形成光阻結構（未示出）且將光阻結構圖案化。可通過使用圖案化的光阻結構作為蝕刻罩幕對介電層104進行蝕刻來形成開口106。可使用合適的各向異性蝕刻製程（例如濕式蝕刻製程或乾式蝕刻製程）對介電層104進行蝕刻。
轉到圖22，根據一些實施例，形成與源極區112S及汲極區112D電連接的接觸插塞118。在一些實施例中，通過以下方法形成接觸插塞118：對延伸到開口106中的障壁層（未單獨示出）進行沉積；在障壁層之上沉積導電材料；以及實行平坦化製程，例如化學機械拋光（Chemical Mechanical Polish，CMP）製程或研磨製程，以移除毯式導電障壁層及導電材料的多餘部分。以上針對圖3、圖6、圖9、圖12、圖15及圖18闡述了障壁層及導電材料。可使用例如以下合適的製程形成接觸插塞118的障壁層或導電材料：化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（Atomic Layer Deposition，ALD）、鍍覆等。
轉到圖23，形成電連接接觸插塞118且在SOT-MRAM裝置內提供電佈線的導電線130A。可在形成在介電層104之上的介電層122內形成導電線130A。介電層122可為與以上針對介電層104（參見圖2A到圖2B）闡述的材料類似的材料，且可使用與介電層104類似的技術進行沉積。在一些實施例中，介電層122可被認為是金屬間介電（Inter-Metal Dielectric，IMD）層。
可使用例如以下合適的技術形成導電線130A：鑲嵌、雙鑲嵌、鍍覆、沉積、類似技術、或其組合。在一些實施例中，通過以下方法形成導電線130A：首先沉積介電層122且將介電層122圖案化以形成開口（例如，使用合適的微影及蝕刻製程）；且然後利用導電材料填充介電層122中的開口。舉例來說，可通過以下方法形成導電線130A：在圖案化的介電層122之上沉積可選的毯式障壁層（未單獨示出）；在毯式障壁層之上沉積導電材料；以及實行平坦化製程（例如CMP製程或研磨製程）以移除毯式導電障壁層及導電材料的多餘部分。障壁層或導電材料可類似於以上針對接觸插塞118（參見圖22）闡述的障壁層或導電材料，且可使用類似的技術進行沉積。在一些實施例中，可在同一步驟中沉積接觸插塞118與導電線130A的導電材料，例如，使用雙鑲嵌製程來形成接觸插塞118及導電線130A的情況。
在一些實施例中，通過以下方法形成導電線130A：首先在介電層104及接觸插塞118之上沉積可選的毯式障壁層；在毯式障壁層之上沉積導電材料；且然後將障壁層及導電材料圖案化（例如，使用合適的微影及蝕刻製程）。可在導電線130A之上沉積介電層122且對介電層122實行平坦化製程以暴露出導電線130A。
在圖24中，根據一些實施例，在介電層124A內形成通孔126A，以電連接到導電線130A。在一些實施例中，首先在導電線130A及介電層122之上形成介電層124A。介電層124A可為與以上針對介電層104闡述的材料類似的材料，且可使用與以上關於接觸插塞118闡述的製程及材料類似的製程及材料來形成通孔126A。重複形成導電線及通孔的製程，以形成期望數目的金屬配線層。
如圖24中所示，在形成導電線130C之後，形成電極80及MTJ膜堆疊100。圖25A到圖25K詳細闡述電極80及MTJ膜堆疊100的形成。
圖25A到圖25G示出根據一些實施例的SOT-MRAM單元的依序製造操作。應理解，在依序製造製程中，可在圖25A到圖25G中所示的階段之前、期間及之後提供一個或多個附加操作，且可替換或消除以下闡述的操作中的一些操作。操作/製程的次序可互換。具體來說，所闡述的製程產生底部釘紮MTJ膜堆疊100。可容易地調整所述製程，以產生在一些實施例中所使用的頂部釘紮MTJ膜堆疊100。可在下面的實施例中採用針對圖1到圖3闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。
如圖25A中所示，在包括嵌置在層間介電（ILD）層127α中的導電線130α的第n配線層之上形成硬罩幕層220。在一些實施例中，n是3、4、5或6。符號α與對應的字母標示對應，例如，其中n=3，α=D。在一些實施例中，硬罩幕層220包括第一層222、第二層224及第三層226。在一些實施例中，第一層到第三層由以下中的一者製成：氧化矽、氮化矽、SiC、SiCN、氧化鋁、氧化鋯或任意其他合適的介電材料。在某些實施例中，第一層222及第三層226由SiC製成且第二層224由氧化矽製成。
將硬罩幕層220圖案化以形成開口，從而通過使用一個或多個微影及蝕刻操作至少部分地暴露出導電線130α的上表面。在開口中形成襯層230且在襯層（liner layer）230之上沉積導電層以形成電極240，如圖25B中所示。在一些實施例中，襯層230由Ti、Ta、或TaN製成且電極240的導電層由TiN製成。在形成電極240之後，實行平坦化操作（例如化學機械拋光（CMP）），以將電極240整平（level），如圖25C中所示。電極240可用作MTJ膜堆疊100的通孔。
隨後，如圖25D中所示，在電極240之上形成MTJ膜堆疊100的層。在圖25D到圖25G中，省略電極240、金屬配線210及ILD層200。用於MTJ膜堆疊的層可包括如以上針對圖1闡述的層，所述層包括底部電極80、緩衝或晶種層70、SAF層60、間隔件層45、參考層40、障壁層30、自由層20及介面層50。在一些實施例中，在介面層之上形成CMP停止層及硬罩幕層HM。可通過合適的膜形成方法形成MTJ膜堆疊的層中的每一者，所述膜形成方法包括：物理氣相沉積（PVD），包括濺鍍；分子束磊晶（molecular beam epitaxy，MBE）；脈衝雷射沉積（pulsed laser deposition，PLD）；原子層沉積（atomic layer deposition，ALD）；電子束（electron beam，e-beam）磊晶；化學氣相沉積（CVD）；或衍生CVD製程，所述衍生CVD製程更包括低壓CVD（low pressure CVD，LPCVD）、超高真空CVD（ultrahigh vacuum CVD，UHVCVD）、減壓CVD（reduced pressure CVD，RPCVD）；電鍍或其任意組合。
然後，通過使用一個或多個微影及蝕刻操作，將MTJ膜的堆疊層圖案化成MTJ膜堆疊100，如圖25E中所示。在一些實施例中，如圖25E中所示，MTJ膜堆疊100的剖視圖具有錐形（台面）形狀。然後，形成包含上述ILD候選材料中的任意者的一個或多個介電材料層124α，以完全覆蓋MTJ膜堆疊100，如圖25F中所示。實行平坦化操作（例如CMP），以暴露出MTJ膜堆疊100的最上層，如圖25G中所示。
圖26示出在將MTJ膜堆疊100圖案化之後的SOT-MRAM裝置300。在形成MTJ膜堆疊100之後，可根據需要例如使用與以上針對接觸插塞118闡述的製程類似的製程形成穿過ILD 124C的附加通孔（例如，圖15中的通孔126D）。
圖27示出在MTJ膜堆疊100之上形成SOT感應配線層15。在一些實施例中，在形成介電層128D之前，在MTJ膜堆疊100之上形成SOT感應配線層15，介電層128D是在SOT感應配線層15形成之後形成。在其他實施例中，SOT感應配線層15可形成在介電層128D的界定區域內。
圖28A到圖28D示出根據一些實施例的SOT-MRAM單元的依序製造操作。應理解，在依序製造製程中，可在圖28A到圖28D中所示的階段之前、期間及之後提供一個或多個附加操作且可替換或消除以下闡述的操作中的一些操作。操作/製程的次序可互換。具體來說，所闡述的製程產生用於底部釘紮MTJ膜堆疊100的SOT感應配線層15。可容易地調整所述製程，以產生用於一些實施例中所使用的頂部釘紮MTJ膜堆疊100的SOT感應配線層15。可在下面的實施例中採用針對圖1到圖3闡述的材料、配置、尺寸、製程和/或操作，且可省略其詳細闡釋。
在圖28A中，形成用於主SOT感應配線層10的導電層250及用於頂部導電層5（參見圖1）的導電層260。在一些實施例中，導電層260包括第一導電層262、作為蝕刻停止層的第二導電層264及第三導電層266。第二導電層264由與第一導電層及第三導電層不同的材料製成。在一些實施例中，可省略第一導電層262。
在圖28B中，在導電層260之上形成光阻圖案270，且通過使用一個或多個微影及蝕刻操作來將導電層260圖案化，如圖28C中所示。然後，如圖28D中所示，移除光阻圖案270。在一些實施例中，蝕刻在第二導電層264處停止。在其他實施例中，實行附加蝕刻，使得第一導電層262被部分蝕刻。由於蝕刻，可在頂部導電層5中形成凹陷或凹坑6。在一些實施例中，在圖28A到圖28D中所示的圖案化操作之前或之後，將導電層250及260圖案化以形成線形圖案，且通過圖28A到圖28D的操作而減小導電層260的厚度。
圖29A示出根據一些實施例的凹坑6的另一視圖。在一些實施例中，頂部導電層5在MTJ膜堆疊100上方具有凹坑（薄部），其中頂部導電層5的厚度小於頂部導電層5的剩餘部分。此結構使得流過主SOT感應配線層10的電流增大，以引起足夠的SOT效應，同時允許相鄰的單元之間存在低電阻。在一些實施例中，頂部導電層5的厚度在一些實施例中介於從約2 nm到20 nm的範圍內且在其他實施例中介於從約5 nm到15 nm的範圍內，且頂部導電層5的薄部的厚度是頂部導電層5除薄部之外處的厚度的約40%到約80%。
圖29B是根據一些實施例的SOT-MRAM單元的平面圖。在一些實施例中，除了凹坑6之外或代替凹坑6，提供窄部7，在窄部7處，頂部導電層5在MTJ膜上方的寬度比在頂部導電層5的剩餘部分上方的寬度窄。頂部導電層5的窄部7的寬度是頂部導電層5除窄部7之外處的寬度的約50%到約90%。
在其中SOT感應配線層15設置在MTJ膜堆疊100下方的實施例中，凹坑6和/或窄部7可維持在（現在是底部的）導電層5中，凹坑6位於倒置的SOT感應配線層15的下表面中。在此種實施例中，可通過在凹坑6要去往的地方將介電凸塊圖案化來形成凹坑6。然後，可在介電凸塊之上形成（現在是底部的）導電層5的導電層且然後在形成主SOT感應配線層10之前將所述導電層平坦化。
在其中SOT感應配線層15在一端上具有通孔126α且在另一端上具有通孔126α-1（使得所述兩個通孔通向彼此相反的垂直方向）的實施例中，頂部導電層5可延伸得比主SOT感應配線層10寬，使得通孔電耦合到頂部導電層5。
圖30A到圖30C示出主SOT感應配線層10的各種結構。在一些實施例中，主SOT感應配線層10是單層重金屬，例如Pt、W、Ta及Mo，如圖30A中所示。在其他實施例中，SOT感應配線層10’是單層反鐵磁材料，例如IrMn，如圖30B中所示。在其他實施例中，SOT感應配線層10”是重金屬層11與反鐵磁材料層12的雙層，其中重金屬層11與MTJ膜堆疊接觸，如圖30C中所示。
在圖31中，根據一些實施例，在介電層124D內形成通孔126，以實現從導電線130E到SOT感應配線層15的電連接。在一些實施例中，首先在SOT感應配線層15及介電層128D之上形成介電層124D。介電層124D可為與以上針對介電層104闡述的材料類似的材料，且可使用與以上關於接觸插塞118闡述的製程及材料類似的製程及材料來形成通孔126D。重複形成導電線及通孔的製程，以形成期望數目的金屬配線層。源極線160耦合到SOT感應配線層15的一端。導電線耦合到SOT感應配線層15的另一端。
在圖32中，在介電層124D內形成通孔126E，以實現從選擇器層140到導電線130E的電連接。可通過在介電層124E之上沉積選擇器層140的材料來形成選擇器層140。可使用任意合適的技術（例如通過CVD、PVD、ALD等）沉積選擇器層140。選擇器層140可由以上針對圖1論述的材料中的任意材料製成。選擇器層140可原位摻雜或在單獨的摻雜製程中摻雜，以將摻雜劑引入到選擇器層140以使材料達到期望的濃度。
在一些實施例中，可首先在通孔126D之上形成底部電極。針對圖33A到圖33F論述形成底部電極的示性例製程。在一些實施例中，可對可用作選擇器層140的底部電極層的通孔126D中的一些或所有通孔126D使用特定的金屬。在一些實施例中，可沉積選擇器層140的材料且然後選擇性地移除要移除的一些部分以形成選擇器層140，隨後可沉積介電層128F且將介電層128F平坦化以將上表面整平。在其他實施例中，可首先形成介電層128F、在介電層128F中將開口圖案化、在開口中沉積選擇器層140、且將結構平坦化以將上表面整平。
在圖33A到圖33F中，根據一些實施例，闡述形成底部電極的製程。在圖33A中，可沉積介電材料320。介電材料320可為硬罩幕層且可包括多個子層，例如第一子層、第二子層及第三子層。介電材料層可包含氧化矽、氮化矽、SiC、SiCN、氧化鋁、氧化鋯或任意其他合適的介電材料，且可使用例如ALD、PVD、CVD等任意合適的技術沉積介電材料層。
在圖33B中，在介電材料320之上形成光罩幕322且將光罩幕322圖案化。然後，對介電材料320進行蝕刻以形成暴露出通孔126α的上表面的開口。符號α與金屬配線層Mn（例如，其中n=3，α=D）的對應的字母標示對應。在圖33C中，使用例如CVD、PVD、ALD等任意合適的技術沉積底部電極324的導電材料。在一些實施例中，底部電極324的導電材料可包括單層或多層Ti、Ta、TiN、TaN、W、Cu、類似材料、或其組合。
在圖33D中，將底部電極324的導電材料平坦化且將選擇器層140沉積在電極及介電材料320的一部分之上。在一些實施例中，還可形成可選的頂部電極328。在圖33E中，可使用與介電材料320類似的製程及材料來沉積介電材料326以及將介電材料326圖案化以在介電材料326中形成開口，從而暴露出選擇器層140。可在介電材料326的開口中沉積頂部電極328的導電材料。可使用與底部電極324類似的製程及材料來形成頂部電極328的導電材料。在圖33F中，根據一些實施例，可將頂部電極328平坦化，且可形成附加的通孔或金屬配線層。
在圖34中，根據一些實施例，在介電層124F內形成通孔126F，以實現從選擇器層140到寫入字元線WWL 150的電連接。可使用與以上針對介電層104闡述的材料及製程類似的材料及製程形成介電層124D且可使用與以上關於接觸插塞118闡述的製程及材料類似的製程及材料形成通孔126D。在一些實施例中，選擇器層140正上方的通孔（即通孔126F）可由選擇器層140的頂部電極材料製成。重複形成導電線及通孔的製程，以形成期望數目的金屬配線層。寫入字元線150通過選擇器層140耦合到SOT感應配線層15的一端。
圖35及圖36示出根據本公開的實施例的SOT-MRAM單元的操作。在寫入操作中，寫入電流流過SOT感應配線SOT。當向MTJ膜堆疊100寫入第一類型的資料（例如，“0”）時，將字元線WL及寫入字元線WWL設定為第一電位（例如，接地或0 V），且將源極線SL設定為高於選擇器層140的閾值電壓的寫入電壓Vw。利用此寫入電壓，導通選擇器層140，以使電流從源極線SL經過SOT感應配線SOT及選擇器層140流到寫入字元線WWL。由於FET 110關斷，因此沒有電流流過MTJ膜堆疊100。
當向MTJ膜堆疊100寫入第二類型的資料（例如，“1”）時，將字元線WL設定為高於第一電位的第二電位（例如，Vdd），將源極線SL設定為第一電位（例如，接地或Vss），且將寫入字元線WWL設定為高寫入電壓Vw。利用此高電壓，導通選擇器層140，以使電流從寫入字元線WWL經過SOT感應配線SOT及選擇器層140流到源極線SL。換句話說，為了寫入第一類型資料及第二類型資料，在SOT感應配線SOT中的電流方向彼此相反。由於FET 110關斷，因此沒有電流流過MTJ膜堆疊100。在寫入操作期間，在一些實施例中，讀取位元線RBL是浮置的（floating）。在一些實施例中，也可根據自旋霍爾角的極性來顛倒圖9中所示的動作表。也就是說，自旋霍爾角可為正的或負的且寫入操作彼此相反。
當從MTJ膜堆疊100讀取數據時，將字元線WL設定為第二電位，將源極線SL設定為第一電位，且將讀取位元線RBL設定為讀取電壓Vread。在一些實施例中，Vread的幅度為Vw的約1/2到Vw的約1/50。在其他實施例中，將源極線SL設定為第二電位。由於導通FET 110，讀取電流從源極線SL經過SOT感應配線SOT及MTJ膜堆疊100流到讀取位元線RBL。在這種情況下，Vread低於源極線電壓（例如，Vread為負）。在其他實施例中，讀取電流從MTJ膜堆疊100流到SOT感應配線層15，換句話說，從讀取位元線RBL流到源極線SL，使得電子從自由層流到參考層。當電子從自由層流到參考層時，MTJ膜堆疊100具有更抗讀取干擾的穩健性。在這種情況下，Vread高於源極線電壓（例如，Vread為正）。在讀取操作期間，寫入字元線WWL是浮置的且選擇器材料層是不導通的。在一些實施例中，在讀取操作中，實質上沒有潛行（漏）電流流過選擇器層140。在一些實施例中潛行電流小於約10 pA每單元。
在一些實施例中，在讀取操作中，將連接到目標單元的源極線SL設定為Vdd且將連接到另一單元的源極線設定為Vdd/2。將連接到目標單元的字元線設定為0 V且將連接到其他單元的字元線設定為Vdd/2。利用這種配置，可進一步減小潛行電流。
實施例有利地使用共用選擇器層作為耦合到多個存儲單元的SOT感應配線的開關裝置，同時將電晶體（例如，FET）用作耦合到MTJ膜堆疊100底部的開關裝置。共用選擇器層而不是針對每個單元形成選擇器可利用共用選擇器材料的獨特材料性質來提供共用選擇器，而仍然減少潛行電流或漏電流。
一個實施例是磁性記憶體裝置，所述磁性記憶體裝置包括第一磁性穿隧接面（MTJ）堆疊。所述磁性記憶體裝置更包括：第一自旋軌道力矩（SOT）感應配線，設置在所述第一MTJ堆疊之上。所述裝置更包括：第一導電線，耦合到所述第一SOT感應配線的第一端。所述裝置更包括：第二導電線，耦合到所述第一SOT感應配線的第二端。所述裝置更包括：選擇器層，耦合到所述第一導電線。所述裝置更包括：第二SOT感應配線，設置在第二MTJ堆疊之上，所述選擇器層耦合到與所述第二SOT感應配線耦合的第三導電線。
在一個實施例中，所述磁性記憶體裝置可包括：底部電極，耦合到所述第一MTJ堆疊且耦合到開關裝置。在一個實施例中，所述開關裝置可包括鰭型場效電晶體（FET），其中所述底部電極耦合到所述鰭型場效電晶體的源極/汲極。在一個實施例中，所述MTJ堆疊包括：磁性自由層；障壁層，設置在所述磁性自由層下方；以及磁性參考層，設置在所述障壁層下方，且所述SOT感應配線設置在所述磁性自由層之上。在一個實施例中，所述MTJ堆疊更包括設置在所述磁性自由層與所述SOT感應配線之間的介面層。在一個實施例中，所述MTJ堆疊在所述第一導電線與所述第二導電線之間設置在所述SOT感應配線下方。在一個實施例中，所述MTJ堆疊更包括位於所述磁性參考層下方的合成反鐵磁（SAF）層，所述SAF層具有與所述磁性參考層不同的組成。在一個實施例中，所述選擇器層可包含氧化鉿（HfOx ，其中0 ＜ x ≤ 2）。在一個實施例中，所述選擇器層可包括位於選擇器材料層之下的第一電極，其中所述第一電極耦合到所述第一導電線。
另一實施例是一種磁性記憶體，所述磁性記憶體包括：第一字元線、位元線、寫入字元線及源極線。所述磁性記憶體更包括：第一存儲單元，所述第一存儲單元可包括：第一磁性穿隧接面（MTJ）堆疊。所述第一存儲單元更包括：第一自旋軌道力矩（SOT）感應配線，耦合到所述第一MTJ堆疊的一端，所述第一SOT感應配線具有第一端及第二端，所述第二端耦合到所述源極線。所述記憶體更包括：選擇器層，耦合在所述SOT感應配線的所述第一端與所述寫入字元線之間。所述記憶體更包括：第一開關電晶體，所述第一開關電晶體的第一源極/汲極耦合到所述第一MTJ堆疊，所述第一開關電晶體的第二源極/汲極耦合到所述位元線，且所述第一開關電晶體的閘極耦合到所述字元線。
在一個實施例中，所述源極線耦合到電流源。在一個實施例中，所述磁性記憶體可包括：第二存儲單元，所述第二存儲單元可包括：第二磁性穿隧接面（MTJ）堆疊；第二自旋軌道力矩（SOT）感應配線，耦合到所述第二MTJ堆疊的一端，所述第二SOT感應配線具有第三端及第四端；所述選擇器層，耦合到所述SOT感應配線的所述第三端；以及第二開關電晶體，所述第二開關電晶體的第三源極/汲極耦合到所述第二MTJ堆疊，所述第二開關電晶體的第四源極/汲極耦合到所述位元線，且所述第二開關電晶體的閘極耦合到所述字元線。在一個實施例中，所述SOT感應配線的所述第四端耦合到所述源極線。在一個實施例中，所述選擇器層耦合到所述寫入字元線。在一個實施例中，所述第四源極/汲極與所述第二源極/汲極是同一個源極/汲極。
另一實施例是一種磁性記憶體的形成方法，所述方法包括：在基底之上形成開關電晶體。所述方法更包括：在介電材料中沉積導通孔及導電線，以在所述基底之上形成多個金屬配線層。所述方法更包括：在所述多個金屬配線層中嵌置MTJ膜堆疊，所述MTJ膜堆疊對應於第一存儲單元。所述方法更包括：在所述MTJ膜堆疊之上沉積自旋軌道力矩（SOT）感應配線。所述方法更包括：在所述SOT感應配線之上沉積共用選擇器層，且將所述共用選擇器層耦合到所述SOT感應配線的一端，所述共用選擇器層在相鄰的第二存儲單元之上延伸且耦合到所述相鄰的第二存儲單元。所述方法更包括：將源極線耦合到所述SOT感應配線的另一端。所述方法更包括：將寫入字元線耦合到所述共用選擇器層的上側。
在一個實施例中，所述方法可包括：在所述源極線與所述共用選擇器層之間的電流路徑線上在所述MTJ膜堆疊之上沉積所述SOT感應配線。在一個實施例中，所述方法可包括：在所述SOT感應配線的上部層中形成物理電流限制（physical current restriction）。在一個實施例中，所述方法可包括：在耦合到所述SOT感應配線的所述一端的導通孔之上形成所述共用選擇器層的底部電極。在一個實施例中，所述共用選擇器層的材料可包括氧化鉿（HfOx ，其中0 ＜ x ≤ 2）。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、代替及變更。
5:導電層 6:凹坑 7:窄部 10、10’、10”:主SOT感應配線層 11:重金屬層 12:反鐵磁材料層 15:SOT感應配線層 20:自由層 21:虛設閘極結構 30:障壁層 40:參考層 45:間隔件層 50:介面層 60:合成反鐵磁（SAF）層 70:晶種層 80:電極 90:SOT-MRAM單元 100:MTJ膜堆疊 102:基底 104、122、124A、124D、124E、124F、128D、128F:介電層 106:開口 110:場效電晶體（FET） 112D:汲極區 112S:源極區 114:閘極結構 116:鰭 118:接觸插塞 120、WL:字元線 121:虛設閘極 124C、200:ILD層 124α:介電材料層 125:位元線 126A、126B、126D、126E、126F、174:通孔 126α:通孔 127α:層間介電層 130A、130C、130α、130E:導電線 140:選擇器層 150:寫入字元線 160、SL:源極線 165:電流源電路 210:金屬配線 220:硬罩幕層 222:第一層 224:第二層 226:第三層 230:襯層 240:電極 250、260:導電層 262:第一導電層 264:第二導電層 266:第三導電層 270:光阻圖案 300、600、900、1200、1500、1800:SOT-MRAM裝置 320、326:介電材料 322:光罩幕 324:底部電極 328:頂部電極 HM:硬罩幕層H :自旋軌道磁場 Je:電流 M0、M1、M2、M3、M4、M5、M6、M7、Mn:金屬配線層 MC1、MC2、MC3、MC4:SOT-MRAM單元 RBL:讀取位元線 SOT:SOT感應配線T :力矩 Vdd:第二電位 Vread:讀取電壓 Vss:第一電位 Vw:寫入電壓 WL1、WL2、WL3:字元線 WWL:寫入字元線 X-Y:平面 X、Y、Z:方向
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據一些實施例的SOT-MRAM單元的示意圖。 圖2是根據一些實施例的SOT-MRAM單元的示意圖。 圖3到圖4是根據一些實施例的SOT-MRAM裝置的示意圖。 圖5是根據一些實施例的SOT-MRAM裝置的電路圖。 圖6到圖7是根據一些實施例的SOT-MRAM單元的示意圖。 圖8是根據一些實施例的SOT-MRAM裝置的電路圖。 圖9到圖10是根據一些實施例的SOT-MRAM單元的示意圖。 圖11是根據一些實施例的SOT-MRAM裝置的電路圖。 圖12到圖13是根據一些實施例的SOT-MRAM裝置的示意圖。 圖14是根據一些實施例的SOT-MRAM裝置的電路圖。 圖15到圖16是根據一些實施例的SOT-MRAM裝置的示意圖。 圖17是根據一些實施例的SOT-MRAM裝置的電路圖。 圖18到圖19是根據一些實施例的SOT-MRAM裝置的示意圖。 圖20到圖24、圖25A到圖25G、圖26到圖27、圖28A到圖28D、圖29A到圖29B、圖30A到圖30C、圖31到圖32、圖33A到圖33F、以及圖34示出根據一些實施例的形成SOT-MRAM裝置的中間步驟。 圖35及圖36示出根據一些實施例的SOT-MRAM單元的操作。
15:SOT感應配線層
80:電極
100:MTJ膜堆疊
120:字元線
121:虛設閘極
125:位元線
140:選擇器層
150:寫入字元線
160:源極線

Claims (1)

  1. 一種磁性記憶體裝置，包括： 第一磁性穿隧接面堆疊； 第一自旋軌道力矩感應配線，設置在所述第一磁性穿隧接面堆疊之上； 第一導電線，耦合到所述第一自旋軌道力矩感應配線的第一端； 第二導電線，耦合到所述第一自旋軌道力矩感應配線的第二端； 選擇器層，耦合到所述第一導電線；以及 第二自旋軌道力矩感應配線，設置在第二磁性穿隧接面堆疊之上，所述選擇器層耦合到與所述第二自旋軌道力矩感應配線耦合的第三導電線。
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