TWI735993B - 磁性裝置及磁性隨機存取記憶體的結構及形成方法 - Google Patents

磁性裝置及磁性隨機存取記憶體的結構及形成方法 Download PDF

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Abstract

本發明實施例係關於一種磁性記憶體，其包含佈置於一基板上方之一第一自旋軌道轉移-自旋扭矩轉移(SOT-STT)混合磁性裝置、佈置於該基板上方之一第二SOT-STT混合磁性裝置及連接至該等第一及第二SOT-STT混合磁性裝置之一SOT導電層。該等第一及第二SOT-STT混合磁性裝置之各者包含：一第一磁性層，其作為一磁性自由層；一間隔件層，其佈置於第一磁性層下方；及一第二磁性層，其作為一磁性參考層而佈置於該間隔件層下方。該SOT導電層佈置於該等第一及第二SOT-STT混合磁性裝置之各者之該第一磁性層上方。

Description

磁性裝置及磁性隨機存取記憶體的結構及形成方法
本發明實施例係有關磁性裝置及磁性隨機存取記憶體的結構及形成方法。
MRAM提供與揮發性靜態隨機存取記憶體(SRAM)相當之效能且提供與揮發性動態隨機存取記憶體(DRAM)相當之密度以及更低功耗。相較於非揮發性記憶體(NVM)快閃記憶體，MRAM提供更多存取時間且隨時間經受最小降級，而一快閃記憶體可僅重寫有限次數。MRAM之一個類型係一自旋轉移扭矩隨機存取記憶體(STT-RAM)。STT-RAM利用一磁性穿隧接面(MTJ)，其至少部分藉由透過MTJ驅動之一電流寫入。MRAM之另一類型係一自旋軌道扭矩RAM(SOT-RAM)。
本發明的一實施例係關於一種磁性記憶體，其包括：一第一自旋軌道轉移-自旋扭矩轉移(SOT-STT)混合磁性裝置，其佈置於一基板上方；一第二SOT-STT混合磁性裝置，其佈置於該基板上方；及一SOT導電層，其連接至該等第一及第二SOT-STT混合磁性裝置，其中：該等第一及第二SOT-STT混合磁性裝置之各者包括：一第一磁性層，其作為一磁 性自由層；一間隔件層，其佈置於該第一磁性層下方；及一第二磁性層，其作為一磁性參考層而佈置於該間隔件層下方，該SOT導電層佈置於該等第一及第二SOT-STT混合磁性裝置之各者之該第一磁性層上方。
本發明的一實施例係關於一種磁性記憶體，其包括：第一字線；一第二字線；一位元線；一源極線；記憶體胞元；及一導電線，其中：該等記憶體胞元之各者包含一磁性穿隧接面(MTJ)薄膜堆疊及一自旋扭矩轉移(STT)切換裝置，該STT切換裝置之一個端子經耦合至該MTJ薄膜堆疊之一端，該STT切換裝置之另一端子經耦合至該源極線且該STT切換裝置之一控制端子經耦合至該等第一字線之對應者，該MTJ薄膜堆疊之另一端經耦合至該導電線，該導電線經耦合至該位元線，該磁性記憶體進一步包括一SOT切換裝置，及該SOT切換裝置之一個端子經耦合至該導電線，該SOT切換裝置之另一端子經耦合至該源極線且該SOT切換裝置之一控制端子經耦合至該第二字線。
本發明的一實施例係關於一種製造一磁性記憶體之方法，其包括：形成複數個磁性穿隧接面(MTJ)薄膜堆疊，其等各包含：一第一磁性層，其作為一磁性自由層；一間隔件層，其佈置於該第一磁性層下方；及一第二磁性層，其作為一磁性參考層而佈置於該間隔件層下方；形成一層間介電質層以將該複數個MTJ薄膜堆疊彼此隔離；及在該複數個MTJ薄膜堆疊上方形成一導電線以耦合至該複數個MTJ薄膜堆疊，其中該導電線包含該複數個MTJ薄膜堆疊之各者上方具有比一剩餘部分更窄之一寬度之一窄部分或具有比該剩餘部分更小之一厚度之一薄部分，該剩餘部分經佈置於相鄰MTJ薄膜堆疊之間。
5:頂部導電層
10:SOT感應佈線層
10’:SOT感應佈線層
10”:SOT感應佈線層
11:重金屬層
12:反鐵磁性材料層
20:第一磁性層/自由層
30:非磁性間隔件層
40:第二磁性層
50:介面層
60:第三磁性層
70:晶種層
80:底部電極層
100:基板
200:層間介電質(ILD)層
210:金屬佈線
220:硬遮罩結構/硬遮罩層
222:第一層
224:第二層
226:第三層
230:襯層
240:導電層/電極
250:導電層
260:導電層
262:第一導電層
264:第二導電層
266:第三導電層
270:光阻圖案
500:磁性穿隧接面(MTJ)薄膜堆疊
510:自由磁性層
520:參考或釘紮磁性層
530:穿隧阻障層
BL:位元
BL-STT:位元線
SL:源極線
SW1:切換裝置/開關
SW2:切換裝置/開關
WL:字線
WL-STT:字線
WL-SOT:字線
當結合附圖閱讀時，自以下實施方式最佳理解本揭露。應強調，根據行業中之標準實踐，各種構件未按比例繪製且僅用於繪示目的。實際上，為清晰論述，各種構件之尺寸可任意增大或減小。
圖1係根據本揭露之一實施例之一SOT-STT混合MRAM胞元之一示意圖。
圖2展示根據本揭露之一實施例之一SOT-STT混合MRAM裝置之一電路圖。
圖3展示根據本揭露之一實施例之一SOT-STT混合MRAM裝置之一電路圖。
圖4係根據本揭露之一實施例之一SOT-STT混合MRAM胞元之一示意圖。
圖5A係根據本揭露之一實施例之一SOT-STT混合MRAM裝置之一個胞元之一橫截面視圖。
圖5B係根據本揭露之一實施例之一SOT-STT混合MRAM裝置之一個胞元之一平面圖。
圖6展示根據本揭露之一實施例之寫入資料至一SOT-STT混合MRAM胞元之一操作。
圖7展示根據本揭露之實施例之一SOT-STT混合MRAM裝置之一記憶體陣列結構。
圖8A、圖8B、圖8C、圖8D、圖8E、圖8F、圖8G、圖8H、圖8I、圖8J及圖8K展示根據本揭露之一SOT-STT混合MRAM裝置之一循序製造操作。
圖9A、圖9B及圖9C展示根據本揭露之實施例之一SOT感 應佈線層之各種結構。
圖10展示一STT MRAM及一SOT MRAM之操作。
應理解，以下揭露提供許多不同實施例或實例以實施本發明實施例之不同構件。在下文描述組件及配置之特定實施例或實例以簡化本發明實施例。當然，此等僅為實例且並不意欲為限制性的。例如，元件之尺寸不限於所揭示之範圍或值，但可取決於該裝置之程序條件及/或所要性質。再者，在下列描述中之一第一構件形成在一第二構件上方或上可包含其中第一構件及第二構件經形成為直接接觸之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件及第二構件可不直接接觸之實施例。為了簡化及清楚，可按不同比例任意繪製各種構件。在附圖中，可為簡化起見省略一些層/構件。
此外，為便於描述，可在本文中使用諸如「在...之下」、「在...下方」、「下」、「在...上方」、「上」及類似物之空間相對術語以描述一個元件或構件與另一(若干)元件或構件之關係(如在圖中繪示)。除在圖中描繪之定向以外，空間相對術語亦意欲涵蓋在使用或操作中之裝置之不同定向。裝置可以其他方式定向(旋轉90度或成其他定向)且因此同樣可解釋本文中使用之空間相對描述符。另外，術語「由...製成」可意謂「包括」或「由...構成」。此外，在以下製程中，所描述之操作中/之間可存在一或多個額外操作，且操作順序可改變。在本揭露中，一片語「A、B及C之一者」意謂「A、B及/或C(A、B、C，A及B，A及C，B及C，或A、B及C)」，且並不意謂來自A之一個元素、來自B之一個元素及來自C之一個元素，除非另有描述。
一自旋扭矩轉移磁性隨機存取記憶體(STT MRAM)係CMOS積體電路(IC)之下一代技術之一者，該等技術需要與Si-CMOS技術相容之一記憶體(歸因於其非揮發性性質)、快速讀取及寫入速度、高資料耐久性及保持力、一相對小位元格大小以及環境穩健性。一STT MRAM之一高價值新興應用係一中央處理單元(CPU)或一微控制單元(MCU)之一低階快取區，其歸因於其非揮發性提供系統速度提升及更快開啟之具有吸引力益處。然而，此應用強烈要求記憶體之速度，更具體言之要求比讀取速度慢得多之寫入速度。一CPU及/或一MCU之快取區應用另外需要低功耗，此對於STT MRAM係困難的，因為其花費大量電流來在寫入操作期間改變磁化狀態。在當前STT MRAM技術中，經由一薄膜堆疊及寫入方案最佳化之寫入速度改良及經由堆疊最佳化及臨界尺寸(CD)降低之寫入電流降低可歸因於耐久性及保持力之必然效能權衡而暫緩。已經提出新穎理念(如一高頻率輔助式寫入操作)，其並非可行。最佳報告之STT MRAM寫入速度與當前及快取區應用所需之該等速度之間存在明顯差距，此可相當於一進一步發展的障礙。
相比而言，自旋軌道轉移(或自旋軌道扭矩)(SOT)磁性切換係一新興寫入概念，其可能提供對寫入電流及速度之數量級改良。SOT視為高速、低功耗快取區應用之一解決方案。
圖10展示一STT MRAM及一SOT MRAM之操作。
一STT-MRAM胞元包含一磁性穿隧接面(MTJ)薄膜堆疊500，其具有一自由磁性層510(FL)、一參考或釘紮磁性層520(RL)及一穿隧阻障層530。磁性層之磁化可在平面內或垂直於該平面。FL 510係具有兩個高能等效磁性狀態之磁性層，其中FL 510中之磁化平行於或反向平 行於RL 250之磁化。藉由施加垂直於MTJ薄膜堆疊500之一電流，自由磁性層之磁性定向(力矩)可改變，藉此將資料寫入至STT-MRAM胞元。
相比而言，在一SOT-MRAM中，自由磁性層之磁力矩使用由平行於MTJ薄膜堆疊500流動之一電流造成之自旋軌道相互作用效應進行切換。自由磁性層之磁力矩僅使用自旋軌道相互作用效應切換，或自由磁性層之磁力矩使用一效應組合切換。
然而，一SOT裝置結構具有各種問題。例如，由於SOT裝置使用一SOT電流外加一輔助磁場寫入資料，故一設計中磁場對於製造成本及裝置按比例調整係非所要的。另外，SOT設計不具有一硬偏壓層，其導致不足夠的資料保持及耐久性質。此外，由於SOT層(重金屬線)通常定位於磁性穿隧接面(MTJ)堆疊下方，故MTJ薄膜堆疊之一可能硬偏壓層可僅在MTJ薄膜堆疊之頂部(頂部接腳)上，且此一頂部接腳設計可導致一不良效能。再者，MTJ薄膜堆疊下方之一SOT電流線可僅使用一2T1R(兩個電晶體一個電阻器)結構實現，此導致一較大胞元佔據面積。
在本揭露中，提出一種可實施SOT觸發STT MRAM設計，其可實現SOT之高寫入速度及低功耗之優勢，外加STT之資料耐久性及保持力，不需要一額外磁場，具有一1T1R(一個電晶體一個電阻器)結構以及一小胞元佔據面積，具有容許一頁面寫入操作之共用SOT電流線，具有定位於MTJ薄膜堆疊上方之一SOT層(其容許證實底部接腳STT設計)且具有一SOT及STT有效薄膜堆疊設計。
圖1係根據本揭露之一實施例之一SOT-STT混合MRAM胞元之一示意圖。
SOT-STT混合磁性裝置包含形成於一MTJ薄膜堆疊上方作 為一自旋軌道相互作用主動層之一SOT感應佈線層10。MTJ薄膜堆疊包含：一第一磁性層20，其係一自由磁性層或一資料儲存層，第一磁性層20佈置於SOT感應佈線層10下方；一非磁性間隔件層30，其佈置於第一磁性層20下方；及一第二磁性層40，其作為一參考層而佈置於非磁性間隔件層30下方。在一些實施例中，作為一保持器層之一介面層50佈置於SOT感應佈線層10與第一磁性層20之間。此外，MTJ薄膜堆疊包含：一第三磁性層60，其作為一硬偏壓層而佈置於第二磁性層40下方；及一底部電極層80。在一些實施例中，一晶種層70經形成在底部電極層80上。在一些實施例中，一反鐵磁性層(例如，一Ru層)經佈置於第二磁性層40與第三磁性層60之間。此外，在一些實施例中，一頂部導電層5(例如，一頂部電極)經佈置於SOT感應佈線層10上。
自由層20(第一磁性層)之磁力矩使用自旋軌道相互作用效應切換。在一些實施例中，第一磁性層20之磁力矩僅使用自旋軌道相互作用效應切換。在其他實施例中，第一磁性層20之磁力矩使用一效應之組合切換。例如，第一磁性層20之磁力矩使用自旋轉移扭矩作為一主要效應(其可由自旋軌道相互作用引發之扭矩輔助)進行切換。在其他實施例中，主要切換機制係由自旋軌道相互作用引發之扭矩。在此等實施例中，包含(但不限於)自旋轉移扭矩之另一效應可輔助切換。
SOT感應佈線層10係一自旋軌道主動層，其具有一強自旋軌道相互作用且可用於切換第一磁性層20之磁力矩。SOT感應佈線層10用於產生一自旋軌道磁場H。更具體言之，在通過SOT感應佈線層10之一平面中驅動之一電流及伴隨之自旋軌道相互作用可導致產生自旋軌道磁場H。此自旋軌道磁場H等效於磁化上之自旋軌道扭矩T，其中在第一磁性層 20中，T=-γ[M×H]。扭矩及磁場因此可互換地稱為自旋軌道場及自旋軌道扭矩。此反映以下事實：自旋軌道相互作用係自旋軌道扭矩及自旋軌道場之起源。自旋軌道扭矩因在SOT感應佈線層10中之一平面中驅動之一電流及一自旋軌道相互作用而發生。相比而言，自旋轉移扭矩係歸因於流動通過第一磁性層20、非磁性間隔件層30及第二磁性層40(參考層)之一垂直於平面電流將自旋極化電荷載子注入第一磁性層20中。自旋軌道扭矩T可使第一磁性層20之磁力矩自其平行於易磁化軸(easy axis)之平衡狀態快速偏轉。自旋軌道扭矩T可使第一磁性層20之磁化比一類似最大振幅之習知STT扭矩明顯更快地傾斜。在一些實施例中，可使用自旋軌道扭矩來完成切換。在其他實施例中，另一機構(諸如自旋轉移)可用於完成切換。因此，所產生之自旋軌道場/自旋軌道扭矩可用於切換第一磁性層20之磁力矩。
在一些實施例中，SOT感應佈線層之相互作用包含自旋霍爾效應。針對自旋霍爾效應，在SOT感應佈線層10之平面中驅動一電流Je(即，平面中電流，實質上在圖1中之x-y平面中)。換言之，垂直於包含SOT感應佈線層10及第一磁性層20之薄膜之堆疊方向(即，垂直於表面法線，圖1中之z方向)驅動電流Je。具有垂直於電流方向且垂直於表面法線(z方向)之一特定定向之自旋之電荷載子累積於SOT感應佈線層10之表面處。大部分此等自旋極化載子擴散至第一磁性層20(自由層)中。此擴散導致第一磁性層20之磁化上之扭矩T。由於磁化上之扭矩等效於磁化上之有效磁場，如上文陳述，故自旋累積等效地導致第一磁性層20上之場H。自旋霍爾效應之自旋軌道場係第一磁性層20之自旋軌道極化及磁力矩之乘積。因而，扭矩之量值與載子之平面內電流密度Je及自旋極化成比例。在 由自旋霍爾效應引發之極化平行於第一磁性層20之易磁化軸時，自旋霍爾效應可用於切換圖1中展示之磁性堆疊層。為了獲得自旋軌道扭矩T，在通過SOT感應佈線層10之平面中驅動電流脈衝。所得自旋軌道扭矩T抵消阻尼扭矩，此導致第一磁性層20之磁化以類似於習知STT切換之一方式切換。
如上文陳述，SOT感應佈線層10係一自旋軌道主動層，其造成與第一磁性層20(自由層)之一強自旋軌道相互作用。在一些實施例中，SOT感應佈線層10包含藉由重金屬摻雜之一或多個重金屬或材料。在某些實施例中，α-W、β-W、Mo、Ru及/或β-Ta用作SOT感應佈線層10。SOT感應佈線層10之一厚度在一些實施例中在自約2nm至20nm之一範圍中且在其他實施例中在自約5nm至15nm之一範圍中。在一些實施例中，由(例如)IrMn製成之一反鐵磁性層經佈置於SOT感應佈線層10與頂部導電層5之間。在其他實施例中，代替重金屬層，反鐵磁性層(例如，IrMn)用作SOT感應佈線層10。
作為一資料儲存層之第一磁性層20係具有可切換之一磁力矩之一自由層。在一些實施例中，第一磁性層20係鈷鐵硼(CoFeB)層、鈷/鈀(CoPd)層及/或鈷鐵(CoFe)層，在一些實施例中，其具有在自約0.6nm至約1.2nm之一範圍中之一厚度。在某些實施例中，第一磁性層20為FexCoyB1-x-y，其中0.50
Figure 108139089-A0305-02-0011-1
x
Figure 108139089-A0305-02-0011-2
0.70且0.10
Figure 108139089-A0305-02-0011-3
y
Figure 108139089-A0305-02-0011-4
0.30。在其他實施例中，0.55
Figure 108139089-A0305-02-0011-5
x
Figure 108139089-A0305-02-0011-6
0.65且0.15
Figure 108139089-A0305-02-0011-7
y
Figure 108139089-A0305-02-0011-8
0.25。
非磁性間隔件層30係由一介電質材料製成，且用作一穿隧阻障層。在一些實施例中，非磁性間隔件層30包含一結晶或一非晶氧化鎂(MgO)層。在其他實施例中，非磁性間隔件層30係由氧化鋁或一導電材料 (諸如Cu)製成。在一些實施例中，非磁性間隔件層30具有在自約0.3nm至約1.2nm之一範圍中之一厚度，且在其他實施例中，非磁性層30之厚度在自約0.5nm至約1.0nm之一範圍中。在本揭露中，一「元素層」或一「化合物層」通常意謂元素或化合物之含量大於99%。
第二磁性層40係一參考層，其之磁力矩不變。在一些實施例中，第二磁性層40係由與上文陳述之第一磁性層20相同之材料製成。在一些實施例中，第二磁性層40包含一或多個磁性材料層。在一些實施例中，第二磁性層40包含鈷(Co)、鐵(Fe)及硼(B)層，或包含Fe及B層。在一些實施例中，第二磁性層40之一厚度在自約0.2nm至約1.0nm之一範圍中，且在其他實施例中，在自約0.3nm至約0.5nm之一範圍中。
第三磁性層60係一硬偏壓層，其之磁力矩不變。在一些實施例中，第三磁性層60包含鈷(Co)及鉑(Pt)之一多層結構。在一些實施例中，第三磁性層60之一厚度在自約0.2nm至約2.0nm之一範圍中且在其他實施例中在自約0.3nm至約1.0nm之一範圍中。
在一些實施例中，一晶種層70包含Ta。在一些實施例中，底部電極層80包含Ti、TiN、Ta及/或TaN。在一些實施例中，一CoHf緩衝層經佈置於第三磁性層60與底部電極層80之間。
頂部導電層5係包含一或多個Ta、TiN、TaN、Ru、Au及Al層之一電極。
在一些實施例中，介面層50包含MgO層及Co層之至少一者。介面層50可最小化第一磁性層20與SOT感應佈線層10之間的磁性干擾，同時維持其等之磁性耦合。
圖2展示根據本揭露之一實施例之一SOT-STT混合MRAM 裝置之一電路圖。
在本揭露之一些實施例中，多個MTJ堆疊經耦合至一個SOT感應佈線層10，如在圖2中展示。換言之，多個MTJ堆疊共用SOT感應佈線層10。如在圖2中展示，各MTJ堆疊之底部電極層80經耦合至一切換裝置SW1，諸如一MOS FET。在一些實施例中，MOS FET之一汲極經耦合至底部電極層80，且MOS FET之一源極經耦合至一源極線SL，源極線SL經耦合至包含一電流源之一源極線驅動器電路。MOS FET之一閘極經耦合至一STT字線WL-STT。此外，SOT感應佈線層10之一端與頂部導電層5一起耦合至一位元線BL-STT。另外，另一切換裝置SW2(一SOT切換裝置)(諸如一MOS FET)佈置於SOT感應佈線層10之另一端與源極線SL之間。在一些實施例中，SOT切換MOS FET SW2之一汲極經耦合至SOT感應佈線層10且SOT切換MOS SW2 FET之一源極經耦合至源極線SL。SOT切換MOS FET SW2之一閘極經耦合至一SOT字線WL-SOT。在一些實施例中，字線WL-STT及WL-SOT經耦合至一字線驅動器電路。在一些實施例中，位元線BL-STT經耦合至一位元線驅動器。
在圖2之組態中，在一SOT觸發STT MRAM設計中，藉由開啟SOT切換MOS FET SW2使一平面內SOT電流通過佈置於MTJ薄膜堆疊之頂部上與第一磁性層(自由磁性層)20相鄰之SOT感應佈線層10，且同時藉由開啟MOS FET SW1使一垂直STT電流通過MTJ薄膜堆疊而將資料寫入至MTJ薄膜堆疊。因此，SOT觸發STT MRAM可在無輔助磁場的情況下寫入資料。此外，由於多個MTJ薄膜堆疊共用相同SOT感應佈線層10，故可執行一頁面寫入。如在圖2中展示，電路結構係具有一較小胞元佔據面積之一1T1R結構。
圖3展示根據本揭露之一實施例之一SOT-STT混合MRAM裝置之一電路圖。圖4係根據本揭露之一實施例之一SOT-STT混合MRAM胞元之一示意圖。
如在圖3及圖4中展示，切換裝置(MOS FET)SW1及SW2定位於MTJ薄膜堆疊下方。
在一些實施例中，MOS FET經形成於一基板100上。在一些實施例中，基板100包含至少在其表面部分上之一單晶半導體層。基板100可包括一單晶半導體材料，諸如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在某些實施例中，基板100係由結晶Si製成。
各MOS FET包含一閘極、一源極及一汲極，且源極及汲極之一者經由一或多個接點及金屬佈線電耦合至MTJ薄膜堆疊之底部電極80，且源極及汲極之另一者經由一或多個接點及金屬佈線電耦合至源極線SL。在一些實施例中，MOS FET係平面MOS FET、鰭式FET(Fin FET)及/或環繞式閘極FET(GAA FET)。
在一些實施例中，如在圖4中展示，底部電極層80經耦合至一第n金屬層或藉由第n金屬層形成，其中n為0、1、2、...、10，或更大。頂部導電層5經由一第n+1通路接點Vn+1耦合至一第n+2金屬佈線Mn+2x/y，其構成位元線BL。在此實施例中，SOT感應佈線層10及頂部導電層5視為一第n+1金屬層。在一些實施例中，n為4、5、6、7、8、9或10。在一些實施例中，頂部導電層5及SOT感應佈線層10定位於Mn+1金屬佈線層級。
在一些實施例中，如在圖4中展示，一MOS FET之一源極 經由一源極/汲極接點結構MD及VD耦合至佈置於延伸至X方向之第0金屬佈線層M0x上之一源極線SL。在一些實施例中，一MOS FET之一汲極經由一源極/汲極接點結構MD及VD、第0(V0)至第n-1(Vn-1)通路接點及第0(M0x)至第n-1金屬佈線耦合至底部電極80，其係在X或Y方向之任一者延伸之第n佈線Mnx/y。在一些實施例中，奇數號金屬佈線(M1y、...)在Y方向上延伸，且偶數號金屬佈線(M0x、...)在與Y方向交叉之X方向上延伸。在一些實施例中，字線WL佈置於第一金屬佈線層M1y中。在一些實施例中，一頂部電極通路TEVA佈置於頂部導電層5與第n+1通路接點Vn+1之間，且一底部電極通路BEVA佈置於MTJ薄膜堆疊MTJ與底部電極80(Mnx/y)之間。
圖5A係根據本揭露之一實施例之一SOT-STT混合MRAM裝置之一個胞元之一橫截面視圖。
在一些實施例中，頂部導電層5具有MTJ薄膜堆疊上方之一凹坑(薄部分)，其中頂部導電層5之一厚度小於頂部導電層5之剩餘部分。此結構容許流動通過SOT感應佈線層10之電流增大以造成一充分SOT效應，同時容許相鄰胞元之間的一低電阻。在一些實施例中，頂部導電層5之一厚度在一些實施例中在自約2nm至20nm之一範圍中，且在其他實施例中在自約5nm至15nm之一範圍中，且頂部導電層5之薄部分之厚度係在除了薄部分外之頂部導電層5之厚度之約40%至約80%。
圖5B係根據本揭露之一實施例之一SOT-STT混合MRAM裝置之一個胞元之一平面圖。在其他實施例中，除了凹坑或代替凹坑，亦提供一窄部分，其中MTJ薄膜上方之頂部導電層5之寬度比頂部導電層5之剩餘部分窄。頂部導電層5之窄部分之寬度係除了窄部分外之頂部導電層5 之寬度之約50%至約90%。
圖6展示根據本揭露之一實施例之寫入資料至一SOT-STT混合MRAM胞元之一操作。
在一些實施例中，藉由開啟SOT切換裝置SW2施加一SOT電流至SOT感應佈線層10(及頂部導電層5)，且此後藉由開啟耦合至胞元之一者之STT切換裝置SW1施加一STT電流至胞元之一者，藉此藉由字線驅動、位元線驅動器及/或源極線驅動器之操作將資料寫入至胞元之一者。此外，關閉耦合至胞元之一者之STT切換裝置，且此後，藉由字線驅動、位元線驅動器及/或源極線驅動器之操作關閉SOT切換裝置。
在一些實施例中，SOT電流及STT電流係如在圖6中展示之脈衝電流。在一些實施例中，SOT電流之振幅在約1×10-7至約1×10-6A/cm2之一範圍中，且一脈衝持續時間在自約1ns至約20ns之一範圍中。在一些實施例中，STT電流之振幅大於SOT電流之振幅，且在自約1×10-6至約1×10-5A/cm2之一範圍中，且一脈衝持續時間在自約500ps至約10ns之一範圍中。在一純STT裝置之一情況中，寫入電流約為1×10-5A/cm2達50ns至500ns之一持續時間，且在一純SOT裝置之一情況中，寫入電流約為1×10-6A/cm2達100ps至10ns之一持續時間。因此，在根據本揭露之實施例之SOT-STT混合MRAM胞元中，可獲得一較低操作電流(即，較低功耗)及一較高寫入速度。此外，藉由開啟多個開關SW1，一頁面寫入操作係可能的。
圖7展示根據本揭露之實施例之一記憶體陣列結構。記憶體陣列包含複數個記憶體胞元區段之一矩陣，且各記憶體胞元區段包含耦合至一個SOT感應佈線層10及一個SOT切換裝置之2至32個記憶體胞元。 各SOT感應佈線經耦合至一對應位元線BL-1、BL-2或BL-3。各切換裝置SW1經耦合至一對應源極線SL-1、SL-2或SL-3。在一些實施例中，各記憶體胞元區段包含2、4、8、16、32、64或128個記憶體胞元。在一些實施例中，各記憶體胞元區段包含一或多個冗餘記憶體胞元，其等可使用一或多個有缺陷記憶體胞元替換。在一些實施例中，各記憶體胞元區段包含一或多個虛設記憶體胞元。
圖8A至圖8K展示根據本揭露之一混合SOT MRAM之一循序製造操作。將理解，在循序製程中，可在圖8A至圖8K中展示之階段之前、期間及之後提供一或多個額外操作，且可針對方法之額外實施例替換或消除下文描述之一些操作。操作/程序之順序可為可互換的。相對於圖1至圖7描述之材料、組態、尺寸、程序及/或操作可用於下列實施例中，且可省略其等之詳細解釋。
如在圖8A中展示，在包含嵌入於一層間介電質(ILD)層200中之一金屬佈線210之一第n佈線層上方形成一硬遮罩結構220。在一些實施例中，n為4、5或6。在一些實施例中，金屬佈線210係由Cu或一Cu合金製成。在一些實施例中，硬遮罩層220包含一第一層222、一第二層224及一第三層226。在一些實施例中，第一至第三層係由氧化矽、氮化矽、SiC、SiCN、氧化鋁、氧化鋅或任何其他適當介電材料之一者製成。在某些實施例中，第一層222及第三層226係由SiC製成且第二層224係由氧化矽製成。
接著，圖案化硬遮罩層220以形成一開口，以便藉由使用一或多個微影及蝕刻操作至少部分曝露金屬佈線210之上表面。如在圖8B中展示，在開口中形成一襯層230且在襯層230上方形成一導電層240。在 一些實施例中，襯層230係由Ti、Ta或TaN製成且導電層240係由TiN製成。在形成導電層240之後，執行一平坦化操作(諸如化學機械拋光(CMP))以形成一電極240，如在圖8C中展示。在一些實施例中，電極240對應於圖4中展示之底部電極通路BEVA。
隨後，在電極240上方形成MTJ薄膜堆疊之層，如在圖8D中展示。在圖8D至圖8K中，省略電極240、金屬佈線210及ILD層200。在一些實施例中，MTJ薄膜堆疊之層包含一底部電極BE、一晶種或緩衝層Seed/Buff、一硬偏壓層HB、一參考層RL、一MgO層MgO、一自由層FL、一保持器層Keeper、一CMP停止層及一硬遮罩層HM之層。MTJ薄膜堆疊之各層可藉由適當薄膜形成方法形成，其等包含：物理氣相沈積(PVD)，包含濺鍍；分子束磊晶(MBE)；脈衝雷射沈積(PLD)；原子層沈積(ALD)；電子束(e-beam)磊晶；化學氣相沈積(CVD)；或衍生CVD程序，其等進一步包括低壓CVD(LPCVD)、超高真空CVD(UHVCVD)、減壓CVD(RPCVD)；電鍍；或其等之任何組合。
接著，藉由使用一或多個微影及蝕刻操作將MTJ薄膜之堆疊層圖案化為一MTJ薄膜堆疊，如在圖8E中展示。在一些實施例中，如在圖8E中展示，MTJ薄膜堆疊之橫截面視圖具有一梯形(台面)形狀。接著，形成一或多個介電質材料層ILD(諸如氧化矽、SiOC、SiOCN、SiCN)以完全覆蓋MTJ薄膜堆疊，如在圖8F中展示。執行一平坦化操作(諸如CMP)以曝露MTJ薄膜堆疊之最上層，如在圖8G中展示。接著，如圖8H中所展示般形成SOT感應佈線層10之一導電層250及頂部導電層5之導電層260(見圖1)。在一些實施例中，導電層260包含一第一導電層262、作為一蝕刻停止層之一第二導電層264及一第三導電層266。第二導 電層264係由不同於第一及第三導電層之一材料製成。在一些實施例中，未形成第一導電層。
此外，如在圖8I中展示，在導電層260上方形成一光阻圖案270，且藉由使用一或多個微影及蝕刻操作圖案化導電層260，如在圖8J中展示。接著，如在圖8K中展示般移除光阻圖案270以獲得圖5A中展示之結構。在一些實施例中，蝕刻停止於第二導電層264。在其他實施例中，執行一額外蝕刻使得第一導電層經部分蝕刻。在一些實施例中，在圖8I至圖8K中展示之圖案化操作之前或之後，圖案化導電層250及260以形成一線形圖案，且導電層260之厚度藉由圖8I至圖8K之操作而降低。
圖9A至圖9C展示SOT感應佈線層之各種結構。在一些實施例中，SOT感應佈線層10係一單一重金屬(諸如W、Ta及Mo)層，如在圖9A中展示。在其他實施例中，SOT感應佈線層10’係一單一反鐵磁性材料(諸如IrMn)層，如在圖9B中展示。在其他實施例中，SOT感應佈線層10”係重金屬層11及一反鐵磁性材料層12之一雙層，其中重金屬層11接觸MTJ薄膜堆疊，如在圖9C中展示。
應理解，本文中不必論述所有優勢，對於所有實施例或實例不需要特定優勢，且其他實施例或實例可提供不同優勢。
根據本揭露之一個態樣，一種磁性記憶體包含佈置於一基板上方之一第一自旋軌道轉移-自旋扭矩轉移(SOT-STT)混合磁性裝置、佈置於基板上方之一第二SOT-STT混合磁性裝置及連接至第一及第二SOT-STT裝置之一SOT導電層。第一及第二SOT-STT混合磁性裝置之各者包含：一第一磁性層，其作為一磁性自由層；一間隔件層，其佈置於第一磁性層下方；及一第二磁性層，其作為一磁性參考層而佈置於間隔件層 下方。SOT導電層佈置於第一及第二SOT-STT混合磁性裝置之各者之第一磁性層上方。在前文及下列實施例之一或多者中，SOT導電層包含W、Ta、Mo及IrMn之一或多個層。在前述及下列實施例之一或多者中，SOT導電層包含W、Ta或Mo製成之一底部層及由IrMn製成之一頂部層。在前述及下列實施例之一或多者中，磁性記憶體進一步包含經佈置與SOT導電層接觸之一上電極層。在前述及下列實施例之一或多者中，上電極層包含第一及第二SOT-STT混合磁性裝置之各者上方具有比一剩餘部分更窄之一寬度之一窄部分或具有比剩餘部分更小之一厚度之一薄部分，且剩餘部分經佈置於第一SOT-STT混合磁性裝置與第二SOT-STT混合磁性裝置之間。在前述及下列實施例之一或多者中，第一及第二SOT-STT混合磁性裝置之各者進一步包括佈置於第一磁性層上方且與SOT導電層接觸之一介面層。在前述及下列實施例之一或多者中，第一磁性層為FexCoyB1-x-y，0.50
Figure 108139089-A0305-02-0020-9
x
Figure 108139089-A0305-02-0020-10
0.70且0.10
Figure 108139089-A0305-02-0020-11
y
Figure 108139089-A0305-02-0020-12
0.30。在前述及下列實施例之一或多者中，第二磁性層包含Co、Fe及B層與Fe及B層之至少一者。在前述及下列實施例之一或多者中，第一及第二SOT-STT混合磁性裝置之各者進一步包括第二磁性層下方作為一偏壓層之一第三磁性層，且第三磁性層包含一Co及Fe層。在前述及下列實施例之一或多者中，第一及第二SOT-STT混合磁性裝置之各者進一步包括佈置於第三磁性層下方之一底部電極層。在前述及下列實施例之一或多者中，第一及第二SOT-STT混合磁性裝置之各者進一步包括一STT切換裝置，STT切換裝置之一個端子經耦合至底部電極層且STT切換裝置之另一端子經耦合至一源極線，磁性記憶體進一步包括一SOT切換裝置，且SOT切換裝置之一個端子經耦合至SOT導電層且SOT切換裝置之另一端子經耦合至源極線。在前述及下列實施例之一或多者中， 源極線經耦合至一電流源。在前述及下列實施例之一或多者中，STT切換裝置及SOT切換裝置定位於第一及第二SOT-STT混合磁性裝置下方。
根據本揭露之另一態樣，一種磁性記憶體包含第一字線、一第二字線、一位元線、一源極線、記憶體胞元及一導電線。各記憶體胞元包含一磁性穿隧接面(MTJ)薄膜堆疊及一自旋扭矩轉移(STT)切換裝置。STT切換裝置之一個端子經耦合至MTJ薄膜堆疊之一端，STT切換裝置之另一端子經耦合至源極線且STT切換裝置之一控制端子經耦合至第一字線之對應者。MTJ薄膜堆疊之另一端經耦合至導電線。導電線經耦合至位元線。磁性記憶體進一步包括一SOT切換裝置。SOT切換裝置之一個端子經耦合至導電線，SOT切換裝置之另一端子經耦合至源極線且SOT切換裝置之一控制端子經耦合至第二字線。在前述及下列實施例之一或多者中，源極線經耦合至一電流源。在前述及下列實施例之一或多者中，耦合至導電線之記憶體胞元之一數量在自2至32之一範圍中。在前述及下列實施例之一或多者中，MTJ薄膜堆疊包含：一第一磁性層，其作為一磁性自由層；一間隔件層，其佈置於第一磁性層下方；及一第二磁性層，其作為一磁性參考層而佈置於間隔件層下方。導電線經佈置於第一磁性層上方。在前述及下列實施例之一或多者中，磁性記憶體進一步包含驅動器電路，其經組態以藉由開啟SOT切換裝置施加一SOT電流至導電線，且此後藉由開啟耦合至記憶體胞元之一者之STT切換裝置施加一STT電流至記憶體胞元之一者，藉此將資料寫入記憶體胞元之一者。在前述及下列實施例之一或多者中，驅動器電路經組態以關閉耦合至記憶體胞元之一者之STT切換裝置，且此後，關閉SOT切換裝置。
根據本揭露之另一態樣，在製造一磁性記憶體之一方法 中，形成複數個磁性穿隧接面(MTJ)薄膜堆疊。複數個MTJ薄膜堆疊之各者包含：一第一磁性層，其作為一磁性自由層；一間隔件層，其佈置於第一磁性層下方；及一第二磁性層，其作為一磁性參考層而佈置於間隔件層下方。形成一層間介電質層以將複數個MTJ薄膜堆疊彼此隔離。在複數個MTJ薄膜堆疊上方形成一導電線以耦合至複數個胞元堆疊。導電線包含複數個MTJ薄膜堆疊之各者上方具有比一剩餘部分更窄之一寬度之一窄部分，或具有比剩餘部分更小之一厚度之一薄部分，剩餘部分經佈置於相鄰MTJ薄膜堆疊之間。在前述及下列實施例之一或多者中，導電線包含：一底部層，其包含W、Ta、Mo及IrMn之一或多個層；及一頂部層，其由TiN、Ru、Ti、TaN及Al之一或多者製成，且該方法進一步包括修整定位於複數個MTJ薄膜堆疊之各者上方之頂部層之一部分。
前文概述若干實施例或實例之特徵，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易地使用本揭露作為設計或修改用於執行本文中介紹之實施例之相同目的及/或達成相同優點之其他製程及結構之一基礎。熟習此項技術者亦應認識到，此等等效架構並不脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇之情況下在本文中作出各種改變、替代及更改。
5:頂部導電層
10:SOT感應佈線層
20:第一磁性層/自由層
30:非磁性間隔件層
40:第二磁性層
50:介面層
60:第三磁性層
70:晶種層
80:底部電極層

Claims (10)

  1. 一種磁性記憶體，其包括：一第一自旋軌道轉移-自旋扭矩轉移(SOT-STT)混合磁性裝置，其佈置於一基板上方；一第二SOT-STT混合磁性裝置，其佈置於該基板上方；及一SOT導電層，其連接至該等第一及第二SOT-STT混合磁性裝置，其中：該等第一及第二SOT-STT混合磁性裝置之各者包括：一第一磁性層，其作為一磁性自由層；一介面層，其佈置於該第一磁性層上方且接觸該SOT導電層；一間隔件層，其佈置於該第一磁性層下方；及一第二磁性層，其其作為一磁性參考層而佈置於該間隔件層下方，該SOT導電層佈置於該等第一及第二SOT-STT混合磁性裝置之各者之該第一磁性層上方。
  2. 如請求項1之磁性記憶體，其中該SOT導電層包含W、Ta、Mo及IrMn之一或多個層。
  3. 如請求項1之磁性記憶體，其中該SOT導電層包含由W、Ta或Mo製成之一底部層及由IrMn製成之一頂部層。
  4. 如請求項1之磁性記憶體，其進一步包括經佈置與該SOT導電層接觸之一上電極層。
  5. 如請求項4之磁性記憶體，其中該上電極層包含該等第一及第二SOT-STT混合磁性裝置之各者上方具有比一剩餘部分窄之一寬度之一窄部分，或具有比該剩餘部分小之一厚度之一薄部分，該剩餘部分經佈置於該第一SOT-STT混合磁性裝置與該第二SOT-STT混合磁性裝置之間。
  6. 如請求項1之磁性記憶體，其中該第一磁性層為FexCoyB1-x-y，0.50
    Figure 108139089-A0305-02-0026-13
    x
    Figure 108139089-A0305-02-0026-14
    0.70且0.10
    Figure 108139089-A0305-02-0026-15
    y
    Figure 108139089-A0305-02-0026-16
    0.30。
  7. 一種磁性記憶體，其包括：第一字線；一第二字線；一位元線；一源極線；記憶體胞元；及一導電線，其中：該等記憶體胞元之各者包含一磁性穿隧接面(MTJ)薄膜堆疊及一自旋扭矩轉移(STT)切換裝置，該MTJ薄膜堆疊包含：一第一磁性層，其作為一磁性自由層；一介面層，其佈置於該第一磁性層上方且接觸該導電線；一間隔件層，其佈置於該第一磁性層下方；及一第二磁性層，其作為一磁性參考層而佈置於該間隔件層下 方；該STT切換裝置之一個端子經耦合至該MTJ薄膜堆疊之一端，該STT切換裝置之另一端子經耦合至該源極線且該STT切換裝置之一控制端子經耦合至該等第一字線之對應者，該MTJ薄膜堆疊之另一端經耦合至該導電線，該導電線經耦合至該位元線，該磁性記憶體進一步包括一SOT切換裝置，且該SOT切換裝置之一個端子經耦合至該導電線，該SOT切換裝置之另一端子經耦合至該源極線且該SOT切換裝置之一控制端子經耦合至該第二字線。
  8. 如請求項7之磁性記憶體，其中該源極線經耦合至一電流源。
  9. 如請求項7之磁性記憶體，其中：該導電線經佈置於該第一磁性層上方。
  10. 一種製造一磁性記憶體之方法，其包括：形成複數個磁性穿隧接面(MTJ)薄膜堆疊，其等各包含：一第一磁性層，其作為一磁性自由層；一介面層，其佈置於該第一磁性層上方；一間隔件層，其佈置於該第一磁性層下方；及一第二磁性層，其作為一磁性參考層而佈置於該間隔件層下方；形成一層間介電質層以將該複數個MTJ薄膜堆疊彼此隔離；及 在該複數個MTJ薄膜堆疊上方形成一導電線以耦合至該複數個MTJ薄膜堆疊，其中該導電線與該介面層接觸，且該導電線包含該複數個MTJ薄膜堆疊之各者上方具有比一剩餘部分窄之一寬度之一窄部分或具有比該剩餘部分小之一厚度之一薄部分，該剩餘部分經佈置於相鄰MTJ薄膜堆疊之間。
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